JPWO2020209007A1 - 電力用半導体素子の駆動回路 - Google Patents
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Abstract
Description
図1は、実施の形態1による電力用半導体素子の駆動回路を示す回路図である。本願においては、電力用半導体素子としてスイッチング素子1がIGBTの場合を例にして説明する。IGBTの場合、第一主電極としてコレクタ電極(単にコレクタとも称する)、第二主電極としてエミッタ電極(単にエミッタとも称する)を備えており、コレクタとエミッタの間に流れる電流をゲート電極に印加する電圧により制御する。本願で開示する技術は、スイッチング素子として、IGBTに限らず、MOSFET等、2つの主電極、すなわち第一主電極と第二主電極の間に流れる電流をゲート電極に印加する電圧により制御する構成の他のスイッチング素子にも適用できる。
図6は、実施の形態2による電力用半導体素子の駆動回路の構成を示す回路図である。実施の形態1と異なる点は、電圧制限器56、電流制限器17、ゲート容量調整器13で構成されるゲート電流制限回路3が駆動電圧振幅制限回路4の入力側に接続されている点である。駆動電圧振幅制限回路4は、ゲート駆動電圧生成器30の出力点12の電位Vgがゲート電流制限回路3の出力側の電位になるように制御する。本実施の形態2ではバッファ回路40の電圧ゲインを1として説明するが、ゲインは1でなくても構わず、バッファ回路40のゲイン分、バッファ回路40に入力される信号の振幅を調整し、電圧制限器56のツェナーダイオード5およびツェナーダイオード6の降伏電圧を調整することにより図3と同様の特性を得ることができる。本実施の形態2は、バッファ回路40の特性として高周波領域のゲインを大きく取れないなど周波数特性を有する場合に適用すると効果がある。この場合、図6に示すように、ゲート電流制限回路3にコンデンサC1を接続する。本実施の形態2においてON時およびOFF時のスイッチング素子1の特性の変化に対する駆動回路2の動作の詳細については実施の形態1と同じである。
図7は、実施の形態3による電力用半導体素子の駆動回路の構成を示す回路図である。実施の形態1と異なる点は、バッファ回路40の入力電圧のクランプ回路として、抵抗R1と、極性の向きが逆に直列に接続されたツェナーダイオード90およびツェナーダイオード100を使用したこと、さらに、電圧制限器56と並列に接続する電流制限器17として、定電流ダイオード71および定電流ダイオード72の2個の定電流ダイオードを、極性を逆に直列に接続した接続体を使用したことである。
図8は、実施の形態4による電力用半導体素子の駆動回路の構成を示す回路図である。本実施の形態4では、ゲート抵抗Rgと並列にゲート電圧補正器18が接続されている。ゲート電圧補正器18はゲート駆動電圧生成器30の出力電圧Vgを検出し、その大きさに応じてゲート電圧を補正するよう補正電流Isetを出力するものである。その他の構成は、ゲート電流制限回路3を駆動電圧振幅制限回路4の入力側に備える点で、図6に示した実施の形態2と同様である。
図10は、実施の形態5による電力用半導体素子の駆動回路を示す回路図である。本実施の形態5による電力用半導体素子の駆動回路は、スイッチング素子1の温度あるいはスイッチング電流の大きさ、スイッチング時の高周波電流の測定結果などの外部信号に基づいて、ゲート電極に流れる電流を制御する電流源181(ゲート電圧補正器181とも呼ぶ)を備えている。この電流源(ゲート電圧補正器)181は、実施の形態4において図8に示したゲート電圧補正器18と同じ位置に設けられていても良い。実施の形態4におけるゲート電圧補正器18は、ゲート駆動電圧生成器30の出力電圧に基づいて、ゲート電極に流れる電流を制御するよう構成されている。本実施の形態5における電流源(ゲート電圧補正器)181は、上述のように、スイッチング素子1の温度あるいはスイッチング電流の大きさ、スイッチング時の高周波電流の測定結果など外部信号に基づいて出力電流を変化させて、ゲート電極に流れる電流を制御する。電流源181の電流を変化させることにより、ゲート駆動電圧生成器30の出力電圧Vgの変化率dVg/dtを調整することができる。
図15は実施の形態6による電力用半導体素子の駆動回路の動作を示す各部波形の線図である。駆動回路の構成は図10と同様である。本実施の形態6において実施の形態4、5と異なる点は、電流源181がスイッチングのタイミングに合わさずその大きさを変化させることである。以下では、ゲート容量調整器13が接続される場合について説明するが、ゲート容量調整器13は省略されてもよく、直接スイッチング素子1のゲートに出力電圧Vgが印加される形でも構わない。図14の左に示す線図は、電流源181が正の電流を出力したときの線図である。電流源181の電流により、ON時のゲート電流制限回路3の出力電圧Vgの傾きは大きくなる。そしてゲート電圧Vgeがミラー期間に入った際、VgeとVgの電位差ΔV1が大きくなるよう制御される。これによりミラー電流が大きく供給されることになり、スイッチング時のコレクタエミッタ間電圧の変化率dVce/dtが大きくなるよう制御される。したがって、スイッチング時のスイッチング時間が短縮し損失が低減され、スイッチング時に高い周波数帯の高周波電流が発生することになる。一方図14の右に示す線図のように電流源181が負の電流を出力すると、Vgの変化率dVg/dtは小さくなるよう制限され、VgeとVgの電位差ΔV2が小さくなるよう制御される。これによりdVce/dtが小さくなるよう制御されるため、この際発生するスイッチングノイズは低い周波数帯に制限される。
図15は実施の形態6による電力用半導体素子の駆動回路の動作を示す各部波形の線図である。駆動回路の構成は図10と同様である。本実施の形態6において実施の形態4、5と異なる点は、電流源181がスイッチングのタイミングに合わさずその大きさを変化させることである。以下では、ゲート容量調整器13が接続される場合について説明するが、ゲート容量調整器13は省略されてもよく、直接スイッチング素子1のゲートに出力電圧Vgが印加される形でも構わない。図15の左に示す線図は、電流源181が正の電流を出力したときの線図である。電流源181の電流により、ON時のゲート電流制限回路3の出力電圧Vgの傾きは大きくなる。そしてゲート電圧Vgeがミラー期間に入った際、VgeとVgの電位差ΔV1が大きくなるよう制御される。これによりミラー電流が大きく供給されることになり、スイッチング時のコレクタエミッタ間電圧の変化率dVce/dtが大きくなるよう制御される。したがって、スイッチング時のスイッチング時間が短縮し損失が低減され、スイッチング時に高い周波数帯の高周波電流が発生することになる。一方図15の右に示す線図のように電流源181が負の電流を出力すると、Vgの変化率dVg/dtは小さくなるよう制限され、VgeとVgの電位差ΔV2が小さくなるよう制御される。これによりdVce/dtが小さくなるよう制御されるため、この際発生するスイッチングノイズは低い周波数帯に制限される。
Claims (26)
- 入力端子に入力されるオン・オフの駆動タイミング信号に基づいて、第一主電極と第二主電極の間に流れる主電流を制御するためのゲート電極を有するスイッチング素子の前記ゲート電極に印加するゲート駆動電圧を発生するゲート駆動電圧生成器を備えた電力用半導体素子の駆動回路において、
前記ゲート駆動電圧生成器は、電流を制限する電流制限器と、この電流制限器の両端に印加される電圧の大きさを制限する電圧制限器とが並列に接続されたゲート電流制限回路を備えたことを特徴とする電力用半導体素子の駆動回路。 - 前記駆動タイミング信号がオン信号となったとき、前記電圧制限器は、前記ゲート駆動電圧生成器の出力電圧を第一閾値電圧まで上昇させ、
前記ゲート駆動電圧生成器の出力電圧が前記第一閾値電圧に上昇後は、前記電流制限器に流れる電流により、前記ゲート駆動電圧生成器の出力電圧を上昇させることを特徴とする請求項1に記載の電力用半導体素子の駆動回路。 - 前記第一閾値電圧は、前記スイッチング素子のスレシホールド電圧以上の電圧値であることを特徴とする請求項2に記載の電力用半導体素子の駆動回路。
- 前記駆動タイミング信号がオフ信号となったとき、前記電圧制限器は、前記ゲート電流制限回路の出力電圧を第二閾値電圧まで下降させ、
前記ゲート駆動電圧生成器の出力電圧が前記第二閾値電圧に下降後は、前記電流制限器に流れる電流により、前記ゲート駆動電圧生成器の出力電圧を下降させることを特徴とする請求項1から3のいずれか1項に記載の電力用半導体素子の駆動回路。 - 前記電圧制限器は、制限する電圧の大きさの温度変化の温度に対する傾きが、正であることを特徴とする請求項1から4のいずれか1項に記載の電力用半導体素子の駆動回路。
- 前記電圧制限器は、2個のツェナーダイオードが極性が逆向きに直列に接続された接続体であることを特徴とする請求項1から5のいずれか1項に記載の電力用半導体素子の駆動回路。
- 少なくとも一方の極性の前記ツェナーダイオードは、直列に接続された複数のツェナーダイオードで構成されていることを特徴とする請求項6に記載の電力用半導体素子の駆動回路。
- 前記電圧制限器が、前記スイッチング素子の温度変化の環境と同一の温度変化の環境に配置されていることを特徴とする請求項5から7のいずれか1項に記載の電力用半導体素子の駆動回路。
- 前記電流制限器は抵抗であることを特徴とする請求項1から8のいずれか1項に記載の電力用半導体素子の駆動回路。
- 前記電流制限器は、2個の定電流ダイオードが極性が逆向きに直列接続された接続体であることを特徴とする請求項1から9のいずれか1項に記載の電力用半導体素子の駆動回路。
- 前記ゲート駆動電圧生成器は、オン時の前記ゲート駆動電圧の値を制限する第一制御電源、およびオフ時の前記ゲート駆動電圧の値を制限する第二制御電源を有する駆動電圧振幅制限回路を備えたことを特徴とする請求項1から10のいずれか1項に記載の電力用半導体素子の駆動回路。
- 前記駆動電圧振幅制限回路は、前記ゲート電流制限回路の入力側に挿入されていることを特徴とする請求項11に記載の電力用半導体素子の駆動回路。
- 前記駆動電圧振幅制限回路は、前記ゲート電流制限回路の出力側に挿入されていることを特徴とする請求項11に記載の電力用半導体素子の駆動回路。
- 前記ゲート電流制限回路の出力側と、前記第二主電極との間にコンデンサが接続されていることを特徴とする請求項1から13のいずれか1項に記載の電力用半導体素子の駆動回路。
- 前記ゲート電極に流れる電流を制御するゲート電圧補正器を備えたことを特徴とする請求項1から14のいずれか1項に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、フォトカプラを介して電流を出力できる直流電源であることを特徴とする請求項15に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、前記ゲート駆動電圧生成器の出力電圧に基づいて前記ゲート電極に流れる電流を制御することにより前記ゲート電極の電圧を補正することを特徴とする請求項15または16に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、前記駆動タイミング信号がオン信号となった後、前記ゲート駆動電圧生成器の出力電圧が第三閾値以上となった場合、前記ゲート電極の電圧が、前記スイッチング素子が強制的にオンされる電圧となるように前記ゲート電極に電流を流すことを特徴とする請求項17に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、前記駆動タイミング信号がオフ信号となった後、前記ゲート駆動電圧生成器の出力電圧が第四閾値以下となった場合、前記ゲート電極の電圧が、前記スイッチング素子が強制的にオフされる電圧となるように前記ゲート電極に電流を流すことを特徴とする請求項17または18に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、前記駆動タイミング信号がオフ信号となった後、前記ゲート駆動電圧生成器の出力電圧が第四閾値以下となった場合、前記ゲート電極の電圧の変化率が予め定めた値よりも小さくなるよう前記ゲート電極に電流を流すことを特徴とする請求項19に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、前記スイッチング素子のミラー電圧の変化に対応して、出力する電流値を変化することを特徴とする請求項15または16に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、前記スイッチング素子の温度および前記スイッチング素子の前記主電流の値の少なくとも一つに基づいて、出力する電流値を変化することを特徴とする請求項15または16に記載の電力用半導体素子の駆動回路。
- 前記ゲート電圧補正器は、正負の電流を出力できる交流電流源であることを特徴とする請求項15に記載の電力用半導体素子の駆動回路。
- 前記交流電流源は、トランスを介して電流を供給する構成であることを特徴とする請求項23に記載の電力用半導体素子の駆動回路。
- 前記交流電流源が出力する交流の周波数は、前記駆動タイミング信号のオン・オフの繰り返し周波数よりも低い周波数であることを特徴とする請求項23または24に記載の電力用半導体素子の駆動回路。
- 前記スイッチング素子がスイッチング電源を構成するスイッチング素子として接続されており、前記スイッチング電源の雑音端子電圧に基づいて、前記交流電流源の周波数および電流値の少なくとも一つを決定することを特徴とする請求項23または24に記載の電力用半導体素子の駆動回路。
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