以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
実施の形態1.
図1は、本発明の実施の形態に従う駆動回路の適用例を説明する概略的な回路図である。
図1を参照して、駆動回路100は、電力用パワーデバイス(以下、単に「パワーデバイス」とも称する)PDのオンオフを制御するように構成されている。図1の例では、パワーデバイスPDは、IGBT(Insulated Gate Bipolar Transistor)として示されるが、本実施の形態に従う駆動回路は、ゲート駆動に応じてオンオフされる任意のパワーデバイスに対して適用することができる。
たとえば、パワーデバイスPDは、電源配線2と接地配線3との間に、対向アームを構成するパワーデバイスPD#と直列に接続される。パワーデバイスPDおよびPD#の接続ノードは、出力端子4と接続される。たとえば、パワーデバイスPDおよびPD#を相補的にオンオフすることによって、出力端子4に接続された負荷(図示せず)に対して、電源電圧VDDおよび接地電圧GNDを交互に供給することができる。
駆動回路100は、電源電圧VCCを供給する電源配線11および接地電圧GNDを供給する接地配線3と電気的に接続されて、駆動制御信号Spdの信号レベルに応答して、パワーデバイスPDのゲート6を、オン電圧である電源電圧VCCおよびオフ電圧である接地電圧GNDの一方に駆動するための出力電流IOUTを出力するように構成される。
駆動回路100は、パワーデバイスPDをターンオンする場合には、ゲート6の充電電流として出力電流IOUTを供給する(IOUT>0)。一方で、駆動回路100は、パワーデバイスPDをターンオフする場合には、ゲート6の充電電流として出力電流IOUTを供給する(IOUT<0)。
すなわち、オン電圧である電源電圧VCCは「第1の電源電圧」の一例に対応し、オフ電圧である接地電圧GNDは「第2の電源電圧」の一例に対応する。なお、本実施の形態では、オフ電圧(第2の電源電圧)を接地電圧GNDとしているが、負電圧をオフ電圧として用いることも可能である。
図2は、比較例に従う駆動回路100#の概略構成を説明する回路図である。
図2を参照して、比較例に従う駆動回路100#は、駆動制御信号Spdの信号レベルに応答して、パワーデバイスPDのオンオフを制御する。以下、本実施の形態では、駆動制御信号Spdが論理ローレベル(以下、単に「Lレベル」とも称する)のときにはパワーデバイスPDをオフ状態とし、駆動制御信号Spdが論理ハイレベル(以下、単に「Hレベル」とも称する)のときにはパワーデバイスPDをオン状態にするように、各駆動回路は動作する。すなわち、駆動制御信号SpdのLレベルは「第1のレベル」に対応し、Hレベルは「第2のレベル」に対応する。
比較例に係る駆動回路100#は、インバータ20と、出力段のトランジスタ30および40と、ゲート抵抗50とを有する。
インバータ20は、電源配線11および接地配線3と接続されて、駆動制御信号Spdの信号レベルを反転して、電源電圧VCC(Hレベル)または接地電圧GND(Lレベル)を出力する。
トランジスタ30は、たとえばP型のMOSトランジスタで構成されて、電源配線11およびノードNaの間に接続される。トランジスタ40は、たとえばN型のMOSトランジスタで構成されて、ノードNaおよび接地配線3の間に接続される。トランジスタ30および40のゲートには、インバータ20の出力電圧が印可される。ゲート抵抗50は、パワーデバイスPDのゲート6とノードNaとの間に接続される。
この結果、トランジスタ30および40が駆動制御信号Spdのレベルに応じて相補的にオンオフされることにより、ゲート6は、電源電圧VCCまたは接地電圧GNDの一方で駆動される。
具体的には、駆動制御信号SpdがHレベルのときには、トランジスタ30がオンすることにより、ゲート6は、ゲート抵抗50を経由した出力電流IOUT(IOUT>0)によって電源電圧VCCへ向けて充電される。一方で、駆動制御信号SpdがHレベルからLレベル変化すると、トランジスタ30がオフすることにより、ゲート6は、ゲート抵抗50を経由した出力電流IOUT(IOUT<0)により、接地電圧GNDへ向けて放電される。この結果、駆動制御信号SpdがHレベルのときには、パワーデバイスPDがオンされる一方で、駆動制御信号SpdがLレベルのときには、パワーデバイスPDはオフされる。
図2に示された比較例の駆動回路100#では、ゲート抵抗50によって、ゲート6の充電速度および放電速度、すなわち、ターンオン速度およびターンオフ速度を調整することができる。一方で、ゲート抵抗値が不適切であると、所望のスイッチング特性(スイッチングノイズ低減およびスイッチング損失抑制)を図ることができない。
特許文献1では、ゲート抵抗50の抵抗値がタイマ回路によって切換えることにスイッチング特性の改善が図られるが、上述のように、切換えタイミングが固定されるために、素子ばらつき等の影響で所望の特性を得られなくなることが懸念される。さらに、充電時のゲート電圧の上昇および放電時のゲート電圧の低下に応じて、ゲート抵抗50の両端電圧差が低下するのに応じて充放電電流が減少するために、完全にターンオンおよびターンオフが完了するまでに時間がかかることも懸念される。
したがって、以下に説明する本実施の形態に従う駆動回路は、ゲート抵抗50を用いることなく、ゲート6に対する出力電流(充電電流または放電電流)を制御するように構成される。
図3は実施の形態1に従う駆動回路100aの回路構成を説明するための回路図である。
図3を参照して、駆動回路100aは、電圧選択回路110と、電流生成回路120と、電流供給回路140とを有する。実施の形態1の構成では、電圧選択回路110および電流生成回路120によって「電流制御回路」が構成される。
電圧選択回路110は、インバータ111,112と、トランスファゲート113〜116を有する。インバータ111は、ゲート6と接続された入力ノードを有し、ゲート電圧Vgsがしきい値電圧Vt1よりも低いときにはHレベル(電源電圧VCC)の電圧を出力する一方で、Vgs>Vt1のときはLレベル(接地電圧GND)の電圧を出力する。同様に、インバータ112は、ゲート電圧Vgsがしきい値電圧Vt2よりも低いときにはHレベル(電源電圧VCC)の電圧を出力する一方で、Vgs>Vt2のときはLレベル(接地電圧GND)の電圧を出力する。
トランスファゲート113は、インバータ111の出力電圧がHレベルのときに作動して、一定電圧VREF1をノードN1に出力する。一方で、トランスファゲート114は、インバータ111の出力電圧がLレベルのときに作動して、ゲート電圧VgsをノードN1に出力する。したがって、ノードN1には、ゲート電圧Vgsに応じて相補的に作動するトランスファゲート113および114によって、一定電圧VREF1およびゲート電圧Vgsの一方が選択的に出力される。
同様に、トランスファゲート115は、インバータ112の出力電圧がHレベルのときに作動して、ゲート電圧VgsをノードN2に出力する。一方で、トランスファゲート116は、インバータ112の出力電圧がLレベルのときに作動して、一定電圧VREF2をノードN2に出力する。したがって、ノードN2には、ゲート電圧Vgsに応じて相補的に作動するトランスファゲート115および116によって、一定電圧VREF2およびゲート電圧Vgsの一方が選択的に出力される。一定電圧VREF1およびVREF2は、図示しない分圧回路等によって、予め定められた電圧に固定される。
電流生成回路120は、オペアンプ123,125と、抵抗素子124,126と、トランジスタQN4,QP4を有する。オペアンプ123、抵抗素子124およびトランジスタQN4は、ノードN1の電圧V1に応じた基準電流IREF1を生成するための電流生成ユニット121を構成する。同様に、オペアンプ125、抵抗素子126およびトランジスタQP4は、ノードN2の電圧V2に応じた基準電流IREF2を生成するための電流生成ユニット122を構成する。
電流生成ユニット121において、抵抗素子124は、ノードN4および接地配線13の間に接続される。接地配線13は、接地配線3、すなわち、パワーデバイスPD(図1)のソース電極と電気的に接続されている。オペアンプ123は、ノードN1およびノードN4の間の電圧差を増幅してトランジスタQN4のゲートに出力する。トランジスタQN4は、N型のMOSトランジスタで構成されて、ノードN6およびN4の間に接続される。
電流生成ユニット121では、ノードN1およびN4の電圧差を0に近付けるように、オペアンプ123の出力電圧が制御される。この結果、トランジスタQN4および抵抗素子124を流れる基準電流IREF1は、電圧V1が高くなると大きくなる一方で、電圧V1が低くなると小さくなるように制御される。
電流生成ユニット122において、抵抗素子126は、ノードN3および電源配線11の間に接続される。オペアンプ125は、ノードN2およびノードN3の間の電圧差を増幅してトランジスタQP4のゲートに出力する。トランジスタQP4は、P型のMOSトランジスタで構成されて、ノードN3およびN5の間に接続される。
電流生成ユニット122では、ノードN2およびN3の電圧差を0に近付けるように、オペアンプ125の出力電圧が制御される。この結果、トランジスタQP4および抵抗素子126を流れる基準電流IREF2は、電圧V2が低いと大きくなる一方で、電圧V2が高くなると小さくなるように制御される。
電流供給回路140は、カレントミラー回路141および142を含む。カレントミラー回路141は、P型のMOSトランジスタで構成されたトランジスタQP1〜QP3を含む。
カレントミラー回路141において、トランジスタQP1およびQP3は、電源配線11およびノードN6の間に並列に接続される。トランジスタQP2は、パワーデバイスPDのゲート6と電源配線11との間に接続される。トランジスタQP1およびQP2のゲートは、ノードN6と共通に接続される。トランジスタQP2のトランジスタサイズ(電流供給能力)は、トランジスタQP1のn倍(n>1)に設計される。
トランジスタQP1は、トランジスタQN4および抵抗素子124と直列に接続されるので、トランジスタQP2は、電流生成ユニット121による基準電流IREF1をn倍した出力電流IOUT(IOUT=n・IREF1)を、電源電圧VCCへ向かう充電電流としてゲート6へ供給することができる。
トランジスタQP3は、駆動制御信号Spdがゲートに入力されることにより、カレントミラー回路141のオンオフスイッチとして機能する。駆動制御信号SpdのLレベル期間では、トランジスタQP3がオンすることにより、電源電圧VCCがノードN6に供給される。これにより、トランジスタQP1およびQP2がオフ状態となるので、カレントミラー回路141が停止して、トランジスタQP2によるIOUT=0となる。
一方で、駆動制御信号SpdのHレベル期間では、トランジスタQP3がオフされることにより、カレントミラー回路141は、電源電圧VCCへ向けて充電するための出力電流IOUT(IOUT=n・IREF1)をゲート6へ供給することができる。
カレントミラー回路142は、N型のMOSトランジスタで構成されたトランジスタQN1〜QN3を含む。カレントミラー回路142において、トランジスタQN1およびQN3は、ノードN5および接地配線13の間に並列に接続される。トランジスタQN2は、ゲート6および接地配線13の間に接続される。トランジスタQN1およびQN2のゲートは、ノードN5と共通に接続される。カレントミラー回路142においても、トランジスタQN2のトランジスタサイズ(電流供給能力)は、トランジスタQN1のn倍に設計される。
トランジスタQN1は、トランジスタQP4および抵抗素子126と直列に接続されるので、トランジスタQN2は、電流生成ユニット122による基準電流IREF2をn倍した出力電流IOUT(IOUT=n・IREF2)を、接地電圧GNDへ向けた放電電流としてゲート6へ供給することができる。
トランジスタQN3は、駆動制御信号Spdがゲートに入力されることにより、カレントミラー回路142のオンオフスイッチとして機能する。駆動制御信号SpdのHレベル期間では、トランジスタQN3がオンすることにより、接地電圧GNDがノードN5に供給される。これにより、トランジスタQN1およびQN2がオフ状態となるので、カレントミラー回路142が停止して、トランジスタQP2によるIOUT=0となる。
一方で、駆動制御信号SpdのLレベル期間では、トランジスタQN3がオフされることにより、カレントミラー回路142は、接地電圧GNDへ向けてゲート6を放電するための出力電流IOUT(IOUT=n・IREF2)をゲート6へ供給することができる。
次に図4を用いて、駆動回路100aによるパワーデバイスのオンオフ動作を説明する。
図4を参照して、時刻txの直前では、駆動制御信号SpdがLレベルに設定されるので、電流供給回路140では、トランジスタQP2がオフされるとともに、トランジスタQN2によるゲート6の放電経路が形成されている。これにより、ゲート電圧Vgs=0となって、パワーデバイスPDはオフされている。このとき、トランスファゲート113および115がオンされて、V1=VREF1、かつ、V2=0(GND)である。また、ゲート6の放電が完了しているので、IOUT=0となっている。
時刻txにおいて、パワーデバイスをターンオンするために、駆動制御信号がLレベルからHレベルに変化する。これに応じて、電流供給回路140では、トランジスタQN2がオフされるとともに、トランジスタQP2によって、ゲート6を電源電圧VCCへ向けて充電するための出力電流IOUT(IOUT=IREF1・n)の供給が開始される。基準電流IREF1は、ノードN1の電圧V1に応じた電流量となる。時刻tx以降では、ゲート電圧Vgsは、出力電流IOUTの供給に応じて徐々に上昇する。
時刻tx〜t1の間では、ゲート電圧Vgsがしきい値電圧Vt1(インバータ111)よりも低いので、トランスファゲート113がオンされて、V1=VREF1の状態が継続される。したがって、電圧V1は一定電圧VREF1に固定されるので、ゲート6への充電電流となる出力電流IOUTも、一定電圧VREF1に応じた固定電流となる。
ゲート6が当該固定電流で充電されることによりゲート電圧Vgsは上昇し、時刻t1において、Vgs>Vt1となる。これにより、時刻t1以降では、トランスファゲート114がオンされて、V1=Vgsとなる。したがって、Vgsの上昇に応じて、基準電流IREF1が大きくなることを通じて、ゲート6を充電する出力電流IOUTは増加する。
時刻t2〜t3では、ミラー効果によって、ゲート電圧Vgsが上昇しなくなるので、これに応じて出力電流IOUT(充電電流)も一定となる。時刻t3でミラー期間が終了すると、時刻t3以降では、ゲート電圧Vgsが徐々に上昇するのに応じて、出力電流IOUTもさらに上昇する。そして、時刻t4において、ゲート電圧Vgs=VCCに達することによって、パワーデバイスPDのターンオン動作が完了する。
次に、パワーデバイスのターンオフ時の動作について説明する。
時刻tyの直前では、駆動制御信号SpdがHレベルに設定されて、パワーデバイスPDはオンされている。このとき、電流供給回路140では、トランジスタQN2がオフされるとともに、トランジスタQN2によってゲート6の充電経路が形成されており、ゲート電圧Vgs=VCCである。また、トランスファゲート114および116がオンされて、V1=Vgs、かつ、V2=VREF2である。さらに、ゲート6の充電が完了しているので、IOUT=0となっている。
時刻tyにおいて、パワーデバイスをターンオフするために、駆動制御信号がHレベルからLレベルに変化する。これに応じて、電流供給回路140では、トランジスタQP2がオフされるとともに、トランジスタQN2によって、ゲート6を電源電圧VCCで充電するための出力電流IOUT(IOUT=−IREF2・n)の供給が開始される。基準電流IREF2は、ノードN2の電圧V2に応じた電流量である。時刻ty以降では、ゲート電圧Vgsは、出力電流IOUTに応じて徐々に低下する。
時刻ty〜t5の間では、ゲート電圧Vgsがしきい値電圧Vt2(インバータ112)よりも高いので、トランスファゲート116がオンされて、V2=VREF2の状態が継続される。したがって、電圧V2は一定電圧VREF2に固定されるので、ゲート6の放電電流となる出力電流IOUT(IOUT<0)も、一定電圧VREF2に応じた固定電流となる。
ゲート6が当該一定電流で放電されることによりゲート電圧Vgsは低下し、時刻t5において、Vgs<Vt2となる。これにより、時刻t5以降では、トランスファゲート115がオンされて、V2=Vgsとなる。したがって、Vgsの低下に応じて、基準電流IREF2が大きくなることを通じて、ゲート6を放電する出力電流IOUTの絶対値は増加する。
このように、駆動回路100aでは、ゲート電圧Vgsに応じた出力電流IOUTが供給される期間では、ゲート6の充電または放電によってゲート電圧Vgsが変化(充電時には上昇、放電時には低下)するのに応じて、出力電流の絶対値|IOUT|が増加するように、出力電流IOUTは可変制御されている。
時刻t6〜t7では、ミラー効果によって、ゲート電圧Vgsが低下しなくなるので、これに応じて出力電流IOUT(充電電流)も一定となる。時刻t7でミラー期間が終了すると、時刻t7以降では、ゲート電圧Vgsが徐々に低下するのに応じて、出力電流IOUTもさらに上昇する。そして、時刻t8において、ゲート電圧Vgs=0となって、パワーデバイスPDのターンオフ動作が完了する。
このように、実施の形態1に従う駆動回路の構成によれば、ターンオンおよびターンオフの開始時には、一定電圧VREF1またはVREF2に従って予め適正な値に調整された固定電流を出力電流IOUTとしてゲート6の充放電を開始できる。これにより、ターンオン直後およびターンオフ直後に過大な充放電電流が流れることによるサージ電圧や電磁ノイズの発生を抑制できる。その後、時刻t1以降および時刻t5以降では、ゲート電圧Vgsの変化(上昇/低下)に応じて出力電流IOUT(充電電流)を増加できる。この結果、パワーデバイスを速やかにターンオンおよびターンオフすることができるので、スイッチング損失を低減することが可能となる。
なお、図4中には、比較例(図2)の回路において、ゲート抵抗値を電磁ノイズが生じないような固定値に調整したときのシミュレーション波形が、比較のために点線で示されている。すなわち、点線の波形は、時刻tx〜t1および時刻ty〜t5での電流が本実施の形態と同等になるように、ゲート抵抗値を設計した場合におけるゲート電圧Vgsの推移を示している。
また、上述のように、特許文献1および比較例(図2)の構成では、ゲート抵抗50の両端電圧差が低下するのに応じた充放電電流の減少により、完全にターンオンおよびターンオフが完了するまでに時間がかかることが懸念される。これに対して、実施の形態1の駆動回路によれば、ターンオン時でのゲート電圧Vgsが高い領域、および、ターンオフ時でのゲート電圧Vgsが低い領域での充放電電流を確保することができるので、ターンオンおよびターンオフを高速化することができる。
さらに、駆動回路100aでは、しきい値電圧に従って動作するインバータ111,112の出力電圧によって、出力電流IOUTの制御を切換えているので(時刻t1,t5)、RC時定数に従って動作するタイマ回路のように、複数個の素子のばらつきに依存して動作特性が変化する回路を用いる特許文献1の構成と比較して、動作特性のばらつき要因を低減できる。
また、仮に、適切ではないタイミングで出力電流IOUTが切り換わった場合にも、切換わり後の充放電電流(|IOUT|に相当)は、充放電によるゲート電圧Vgsの変化が小さい間は低く抑えられるので、初期期間での電磁ノイズを低減できる。また、ゲート電圧Vgsが変化するのに応じて充放電電流を大きくすることができるので、ターンオンおよびターンオフの高速化によるスイッチング損失抑制を図ることができる。
このように、実施の形態1に従う駆動回路100aによれば、電磁ノイズおよびスイッチング損失の低減効果の安定度を高めることができる。
また、カレントミラー回路での電流増幅率n(ミラー比)の設計によって出力電流IOUTを容易に調整できるとともに、インバータ111,112のしきい値電圧によって出力電流が切り換わるゲート電圧についても任意に調整できる。この結果、容量等の特性が異なるパワーデバイスPDに対して共通の回路構成を適用することが容易となるので、設計汎用化の面でも効果が期待できる。
実施の形態2.
図5は、実施の形態2に従う駆動回路100bの構成を示す回路図である。
図5を図3と比較して、実施の形態2に従う駆動回路100bでは、電流供給回路140が、複数段のカレントミラー回路によって、出力電流IOUTを供給するように構成されている点で異なる。
電流供給回路140は、カレントミラー回路141,142に加えて、カレントミラー回路143および144と、電流出力回路145と、抵抗素子146,147とを有する。電流出力回路145は、P型のMOSトランジスタで構成されたトランジスタQP8と、N型のMOSトランジスタで構成されたトランジスタQN8とを有する。
また、実施の形態2では、カレントミラー回路141のトランジスタQP2は、電源配線11およびノードN7の間に接続される。カレントミラー回路142のトランジスタQN2は、接地配線13およびノードN8の間に接続される。
トランジスタQP8は、電源配線11およびパワーデバイスPDのゲート6の間に接続される。トランジスタQN8は、パワーデバイスPDのゲート6および接地配線13の間に接続される。抵抗素子146は、トランジスタQP8のゲートおよび電源配線11の間に接続される。抵抗素子147は、トランジスタQN8のゲートおよび接地配線13の間に接続される。
カレントミラー回路143は、N型のMOSトランジスタで構成されたトランジスタQN5〜QN7を有する。トランジスタQN5およびQN7は、接地配線13およびノードN7の間に並列に接続される。トランジスタQN6は、トランジスタQP8のゲートと接地配線13との間に接続される。トランジスタQN5およびQN6のゲートは、ノードN7と共通に接続される。トランジスタQN6のトランジスタサイズ(電流供給能力)は、トランジスタQN5のm倍(m>1)に設計される。
トランジスタQN7は、インバータ149によって駆動制御信号Spdが反転された信号(/Spd)がゲートに入力されることにより、カレントミラー回路143のオンオフスイッチとして機能する。駆動制御信号SpdのLレベル期間では、トランジスタQN7がオンすることにより、接地電圧GNDがノードN7に供給される。これにより、トランジスタQN5およびQN6がオフ状態となるので、カレントミラー回路143が停止する。
カレントミラー回路144は、P型のMOSトランジスタで構成されたトランジスタQP5〜QP7を有する。トランジスタQP5およびQP7は、電源配線11およびノードN8の間に並列に接続される。トランジスタQP6は、トランジスタQN8のゲートと電源配線11との間に接続される。トランジスタQP5およびQP6のゲートは、ノードN8と共通に接続される。カレントミラー回路144においても、トランジスタQP6のトランジスタサイズ(電流供給能力)は、トランジスタQP5のm倍に設計される。
トランジスタQP7は、インバータ148によって駆動制御信号Spdが反転された信号(/Spd)がゲートに入力されることにより、カレントミラー回路144のオンオフスイッチとして機能する。駆動制御信号SpdのHレベル期間では、トランジスタQP7がオンすることにより、電源電圧VCCがノードN8に供給される。これにより、トランジスタQP5およびQP6がオフ状態となるので、カレントミラー回路144が停止する。
電流生成回路120は、実施の形態1と同様に、ノードN1の電圧V1に応じた基準電流IREF1を生成するとともに、ノードN2の電圧V2に応じた基準電流IREF2を生成する。実施の形態1と同様に、基準電流IREF1は、カレントミラー回路141のトランジスタQP1を通過するように生成され、基準電流IREF2は、カレントミラー回路142のトランジスタQN1を通過するように生成される。
次に駆動回路100bの動作を説明する。
駆動制御信号SpdのHレベル期間では、カレントミラー回路142,144が停止する一方で、カレントミラー回路141,143が作動する。カレントミラー回路142,144が停止することにより、抵抗素子147を通過する基準電流IREF4=0である。この結果、トランジスタQN8のゲート電圧NVg=0となるので、トランジスタQN8はオフされる。
一方で、カレントミラー回路141,143は、n・IREF1の電流がノードN7およびトランジスタQN5を通過するとともに、基準電流IREF3=n・m・IREF1が抵抗素子146を通過するように動作する。トランジスタQP8のゲート電圧PVgが、基準電流IREF3に比例する抵抗素子146での電圧降下量に応じて変化するのに応じて、トランジスタQP8は、ゲート6を電源電圧VCCによって充電するように、ゲート電圧PVgに応じた出力電流IOUT(IOUT>0)を供給することができる。
なお、トランジスタQP8では、基準電流IREF3に比例して抵抗素子146での電圧降下量が大きくなる程、ゲート電圧PVgが低下することによって、出力電流IOUT(IOUT>0)は増加することが理解される。
これに対して、駆動制御信号SpdのLレベル期間では、カレントミラー回路141,143が停止する一方で、カレントミラー回路142,144が作動する。カレントミラー回路141,143が停止することにより、抵抗素子146を通過する基準電流IREF3=0である。この結果、トランジスタQP8のゲート電圧NVg=Vccとなるので、トランジスタQP8はオフされる。
一方で、カレントミラー回路142,144は、n・IREF2の電流がノードN8およびトランジスタQP5を通過するとともに、基準電流IREF4=n・m・IREF2が抵抗素子147を通過するように動作する。トランジスタQN8のゲート電圧NVgが、基準電流IREF4に比例する抵抗素子147での電圧降下量に応じて変化するのに応じて、トランジスタQN8は、ゲート6を接地電圧GNDへ向けて放電するように、ゲート電圧NVgに応じた出力電流IOUT(IOUT<0)を供給することができる。
なお、トランジスタQN8では、基準電流IREF4に比例して抵抗素子147での電圧降下量が大きくなる程、ゲート電圧NVgが上昇することによって、出力電流IOUT(IOUT<0)の大きさ(絶対値)は増加することが理解される。
図6は、実施の形態2に従う駆動回路によるパワーデバイスのオンオフ動作を説明する動作波形図である。図6には、図4での波形に加えて、トランジスタQP8のゲート電圧PVgと、トランジスタQN8のゲート電圧NVgの波形が示される。
図6を参照して、駆動制御信号Spd、電圧V1,V2、出力電流IOUTおよびパワーデバイスPDのゲート電圧Vgsの波形は、図4と同様である。
ただし、駆動回路100bでは、駆動制御信号SpdのHレベル期間において、出力電流IOUTを供給するトランジスタQP8のゲート電圧PVgの振幅(0〜VCC)を、駆動回路100a(図3)におけるトランジスタQP2のゲート電圧の振幅よりも大きくすることができる。
同様に、駆動制御信号SpdのLレベル期間では、出力電流IOUTを供給するトランジスタQN8のゲート電圧NVgの振幅(0〜VCC)を、駆動回路100a(図3)におけるトランジスタQN2のゲート電圧の振幅よりも大きくすることができる。
したがって、実施の形態2に従う駆動回路100bによれば、ゲート電圧Vgsに応じた出力電流IOUTが供給される期間(時刻t2以降)において、トランジスタQP8,QN8による電流供給量は、駆動回路100a(図3)におけるトランジスタQN2,QP2よりも大きくなる。これにより、駆動回路100a(実施の形態1)と比較して、パワーデバイスPDのターンオン速度およびターンオフ速度をさらに高くできるので、スイッチング損失を抑制することができる。
あるいは、同等の出力電流IOUTを確保する際に、トランジスタQP8,QN8を小さくすることにより、小型化にも寄与することができる。
なお、実施の形態2の構成において、電源配線11は「第1の電源ノード」に対応し、接地配線13は「第2の電源ノード」に対応する。さらに、トランジスタQP8は「第1の出力トランジスタ」に対応し、トランジスタQN8は「第2のトランジスタ」に対応し、抵抗素子146は「第1の抵抗素子」に対応し、抵抗素子147は「第2の抵抗素子」に対応する。また、カレントミラー回路141および143は「第1のカレントミラー回路」に対応し、カレントミラー回路142および144は「第2のカレントミラー回路」に対応する。
実施の形態3.
図7は、実施の形態3に従う駆動回路の構成を説明する回路図である。
図7を図3と比較して、実施の形態3に従う駆動回路100cは、実施の形態1に従う駆動回路100aと比較して、電流生成回路120の構成が異なる。また、電流供給回路140は、カレントミラー回路141,142に加えて、実施の形態2(図5)と同様のカレントミラー回路143,144をさらに含む。
実施の形態3の構成において、電流生成回路120は、オペアンプを用いることなく、N型のMOSトランジスタで構成されたトランジスタQN9、P型のMOSトランジスタで構成されたトランジスタQP9、および、抵抗素子127,128とを有する。
トランジスタQP9および抵抗素子127は、ノードN1およびN4の間に直列に接続される。トランジスタQP9のゲートはノードN4と接続され、抵抗素子127は、トランジスタQP9のゲートおよびドレイン間に接続される。トランジスタQP9および抵抗素子127は、ノードN1の電圧V1に応じた基準電流IREF1を生成するための電流生成ユニット121を構成する。
電流生成ユニット121において、抵抗素子127には、ノードN1の電圧と接地電圧GNDとの電圧差に応じた基準電流IREF1が流れる。基準電流IREF1は、上記電圧差が大きい程大きくなるので、実施の形態1と同様に、基準電流IREF1は、電圧V1が高い程大きくなるように生成される。
トランジスタQN9および抵抗素子128は、ノードN2およびN3の間に直列に接続される。トランジスタQN9のゲートはノードN3と接続され、抵抗素子128は、トランジスタQN9のゲートおよびドレイン間に接続される。トランジスタQN9および抵抗素子128は、ノードN2の電圧V2に応じた基準電流IREF2を生成するための電流生成ユニット122を構成する。
電流生成ユニット122において、抵抗素子128には、ノードN2の電圧と電源電圧VCCとの電圧差に応じた基準電流IREF2が流れる。基準電流IREF2は、上記電圧差が大きい程大きくなるので、実施の形態1と同様に、基準電流IREF2は、電圧V2が低い程大きくなるように生成される。
電流供給回路140において、カレントミラー回路143を構成するトランジスタQN5およびQN7は、ノードN4および接地配線13の間に並列に接続され、トランジスタQN6は、ノードN6および接地配線13の間に接続される。トランジスタQN5,QN6のゲートは、共通にノードN4に接続される。トランジスタQN7のゲートには、実施の形態2と同様に、駆動制御信号Spdをインバータ149によって反転した信号が入力される。また、トランジスタQN6のトランジスタサイズ(電流供給能力)は、トランジスタQN5のm倍に設計される。
カレントミラー回路144を構成するトランジスタQP5およびQP7は、ノードN3および電源配線11の間に並列に接続され、トランジスタQP6は、ノードN5および電源配線11の間に接続される。トランジスタQP5,QP6のゲートは、共通にノードN3に接続される。トランジスタQP7のゲートには、実施の形態2と同様に、駆動制御信号Spdをインバータ148によって反転した信号が入力される。カレントミラー回路144においても、トランジスタQP6のトランジスタサイズ(電流供給能力)は、トランジスタQP5のm倍に設計される。
カレントミラー回路141は、図1と同様に、駆動制御信号SpdのHレベル期間において作動して、トランジスタQP2が、ノードN6の電流をn倍した出力電流IOUT(IOUT>0)をゲート6へ供給するように構成される。カレントミラー回路142は、図1と同様に、駆動制御信号SpdのLレベル期間において作動して、トランジスタQN2が、ノードN5の電流をn倍した出力電流IOUT(IOUT<0)をゲート6へ供給するように構成される。
次に駆動回路100cの動作を説明する。
駆動制御信号SpdのHレベル期間では、カレントミラー回路142,144が停止する一方で、カレントミラー回路141,143が作動する。カレントミラー回路141,143は、基準電流IREF1を(n×m)倍に増幅した出力電流IOUT(IOUT>0)を充電電流として、トランジスタQP2を用いてゲート6へ供給することができる。
駆動制御信号SpdのLレベル期間では、カレントミラー回路141,143が停止する一方で、カレントミラー回路142,144が作動する。カレントミラー回路142,144は、基準電流IREF2を(n×m)倍に増幅した出力電流IOUT(IOUT<0)を放電電流として、トランジスタQN2を用いてゲート6へ供給することができる。
このように、実施の形態3に従う駆動回路100cでは、オペアンプ123,125を用いることなく、実施の形態1の駆動回路100a,100bと同様に、基準電流IREF1およびIREF2を生成することができる。オペアンプを不使用とすることにより、発振による誤動作の可能性を抑制することで回路動作を安定化できるとともに、低コスト化を図ることができる。なお、オペアンプを使用した構成では(実施の形態1,2)、発振の可能性がある一方で、高精度で安定的に基準電流IREF1,IREF2を生成することができる。
また、実施の形態1の構成(図3)において、オペアンプ123およびトランジスタQN4に代えて、実施の形態3でのトランジスタQP9および抵抗素子127を用いるとともに、オペアンプ125およびトランジスタQP4に代えて、実施の形態3でのトランジスタQN9および抵抗素子128を用いる構成とすることも可能である。
なお、実施の形態3の構成において、ノードN1は「第1の内部ノード」に対応し、ノードN2は「第2の内部ノード」に対応する。さらに、トランジスタQP9は「第1の電界効果型トランジスタ」に対応し、トランジスタQN9は「第2の電界効果型トランジスタ」に対応し、抵抗素子127は「第3の抵抗素子」に対応し、抵抗素子128は「第4の抵抗素子」に対応する。
実施の形態4.
図8は、実施の形態4に従う駆動回路100dの構成を説明する回路図である。
図8を参照して、実施の形態4に従う駆動回路100dでは、実施の形態1〜3での電圧選択回路110および電流生成回路120に代えて、バイポーラトランジスタを用いて構成された電流制御回路130が設けられる。駆動回路100dは、電流制御回路130と、電流供給回路140とを含む。電流供給回路140の構成は、実施の形態1と同様である。
電流制御回路130は、npn型のバイポーラトランジスタで構成されたトランジスタQnpn1,Qnpn2と、pnp型のバイポーラトランジスタで構成されたトランジスタQpnp1,Qpnp2と、抵抗素子131〜134を有する。抵抗素子131は、電源配線11およびノードN10の間に接続される。トランジスタQnpn1は、ノードN10と接続されたコレクタと、パワーデバイスPDのゲート6と接続されたエミッタとを有する。トランジスタQnpn1のベースは、ノードN11と接続される。
抵抗素子132は、ノードN11および接地配線13の間に接続される。トランジスタQnpn2は、ノードN6と接続されたコレクタと、ノードN11と接続されたエミッタとを有する。トランジスタQnpn2のベースは、ノードN10と接続される。トランジスタQnpn1,Qnpn2および抵抗素子131,132によって、基準電流IREF1を生成する電流制御ユニット130aが構成される。
抵抗素子133は、接地配線13およびノードN12の間に接続される。トランジスタQpnp1は、ノードN12と接続されたコレクタと、パワーデバイスPDのゲート6と接続されたエミッタとを有する。トランジスタQpnp1のベースは、ノードN13と接続される。
抵抗素子134は、ノードN13および電源配線11の間に接続される。トランジスタQpnp2は、ノードN5と接続されたコレクタと、ノードN13と接続されたエミッタとを有する。トランジスタQpnp2のベースは、ノードN12と接続される。トランジスタQpnp1,Qpnp2および抵抗素子133,134によって、基準電流IREF2を生成する電流制御ユニット130bが構成される。
電流制御ユニット130aでは、パワーデバイスPDのオフ期間(ゲート電圧Vgs=0)には、駆動制御信号Spd=LレベルのためトランジスタQP3がオンすることにより、カレントミラー回路141は動作せず、ゲート6に充電電流は供給されない。このとき、ノードN10には抵抗素子131によって電流が発生し、トランジスタQnpn1,Qnpn2に電流が生じる。ノードN11には、トランジスタQnpn1のベース・エミッタ間に形成されるダイオードによって、当該ダイオード特性に従う一定電圧Vf1が発生する(V1♯=Vgs+Vf1=Vf1)。
これにより、抵抗素子132の抵抗値をR1とすると、基準電流IREF1=V1♯/R1が常時発生する。このときの電流値は、抵抗素子132の抵抗値R1によって調整可能な、予め定められた固定値とすることができる。
この状態から、パワーデバイスPDをターンオンするために、駆動制御信号SpdがLレベルからHレベルに変化すると、トランジスタQP3がオフされてカレントミラー回路141が作動する。これに応じて、電流供給回路140は、基準電流IREF1をn倍した出力電流IOUT(IOUT=n・IREF1)を、ゲート6へ充電電流として供給することができる。すなわち、ターンオン時の充電開始時の出力電流IOUTは、抵抗素子132の抵抗値R1によって予め調整された固定電流とできることが理解される。
電流制御ユニット130aにおいて、ゲート6の充電に伴ってパワーデバイスPDのゲート電圧Vgsが上昇すると、トランジスタQnpn2のエミッタに相当する、ノードN11の電圧V1♯も上昇する。これにより、基準電流IREF1=V1♯/R1は増加する。
したがって、電流制御ユニット130aは、実施の形態1での電流生成ユニット121と同様に、ゲート電圧Vgsが高くなる程基準電流IREF1が大きくなるように動作する。電流供給回路140は、トランジスタQP2を用いて、出力電流IOUT=n・IREF1を、充電電流としてゲート6へ供給する。この結果、ターンオン時には、実施の形態1と同様に、ゲート6の充電に伴うゲート電圧Vgsの上昇に応じて、出力電流IOUTを増加することが可能である。
電流制御ユニット130bでは、パワーデバイスPDのオン期間(ゲート電圧Vgs=VCC)には、駆動制御信号Spd=HレベルのためトランジスタQN3がオンすることにより、カレントミラー回路142は動作せず、ゲート6に放電電流は供給されない。このとき、ノードN12には抵抗素子133によって電流が発生し、トランジスタQpnp1,Qpnp2に電流が生じる。ノードN13には、トランジスタQpnp1のベース・エミッタ間に形成されるダイオードによって、当該ダイオード特性に従う一定電圧Vf2が発生する(V2♯=Vgs−Vf2=Vf2)。
これにより、抵抗素子134の抵抗値をR2とすると、基準電流IREF2=(VCC−V2♯)/R2が常時発生する。このときの電流値は、抵抗素子134の抵抗値R2によって調整可能な、予め定められた固定値とすることができる。
この状態から、パワーデバイスPDをターンオフするために、駆動制御信号SpdがHレベルからLレベルに変化すると、トランジスタQN3がオフされてカレントミラー回路142が作動する。これに応じて、電流供給回路140は、基準電流IREF2をn倍した出力電流IOUT(IOUT=n・IREF2)を、ゲート6へ放電電流(IOUT<0)として供給することができる。すなわち、ターンオフ時の放電開始時の出力電流IOUTは、抵抗素子134の抵抗値R2によって予め調整された固定電流とできることが理解される。
電流制御ユニット130bにおいて、ゲート6の放電に伴ってパワーデバイスPDのゲート電圧Vgsが低下するのに応じて、トランジスタQpnp2のエミッタに相当するノードN12の電圧V2♯も低下する。これにより、基準電流IREF2=(VCC−V2♯)/R2は増加する。
したがって、電流制御ユニット130bは、実施の形態1での電流生成ユニット122と同様に、ゲート電圧Vgsが低くなる程基準電流IREF2が大きくなるように動作する。電流供給回路140は、トランジスタQN2を用いて、出力電流IOUT=n・IREF2を、放電電流としてゲート6へ供給する。この結果、ターンオフ時には、実施の形態1と同様に、ゲート6の放電に伴うゲート電圧Vgsの低下に応じて、出力電流IOUTを増加することが可能である。
図9は、実施の形態4に従う駆動回路によるパワーデバイスのオンオフ動作を説明する動作波形図である。
図9を参照して、時刻txにおいて駆動制御信号SpdがLレベルからHレベルに変化して、ターンオンが開始される。ノードN11の電圧V1♯は、上述のように、時刻txにおいて、トランジスタQnpn1のダイオード特性に従う一定電圧Vf1である。したがって、上述のように、ターンオンによるゲート6の充電開始時における出力電流IOUTは、一定電圧Vf1、抵抗素子132の抵抗値R1および、カレントミラー回路141での増幅率(ミラー比)nによって調整された固定電流とすることができる。
さらに、時刻tx以降では、ゲート6の充電が進行するのに伴うゲート電圧Vgsの上昇に応じて、ノードN11の電圧V1♯が上昇するため、出力電流IOUT=n・IOUTも、ゲート電圧Vgsの上昇に応じて増加する。そして、時刻t4では、ゲート電圧Vgs=VCCとなって、パワーデバイスPDのターンオン動作が完了する。ゲート6の充電完了に応じて、出力電流IOUT=0となる。
時刻tyでは、駆動制御信号SpdがHレベルからLレベルに変化して、ターンオフが開始される。ノードN13の電圧V2♯は、上述のように、時刻tyにおいて、トランジスタQpnp1のダイオード特性に従う一定電圧Vf2である。したがって、ターンオフのゲート6の放電開始時における出力電流IOUTの大きさ(絶対値)は、一定電圧Vf2、抵抗素子134の抵抗値R2および、カレントミラー回路142での増幅率(ミラー比)nによって調整された固定電流とすることができる。
さらに、時刻ty以降では、ゲート6の放電が進行するのに伴うゲート電圧Vgsの低下に応じて、ノードN13の電圧V2♯が低下するため、出力電流の大きさ(|IOUT|=n・IREF2)も、ゲート電圧Vgsの低下に応じて増加する。そして、時刻t8では、ゲート電圧Vgs=0となって、パワーデバイスPDのターンオフ動作が完了する。ゲート6の放電完了に応じて、出力電流IOUT=0となる。
このように、実施の形態4に従う駆動回路の構成によっても、実施の形態1と同様に、ターンオンおよびターンオフの開始時には、一定電圧Vf1,Vf2および抵抗素子132,134の抵抗値R1,R2に従って調整された固定電流を出力電流IOUTとしてゲート6の充放電を開始できる。したがって、ターンオン直後およびターンオフ直後に過大な充放電電流が流れることによるサージ電圧や電磁ノイズの発生を抑制できる。さらに、その後では、ゲート電圧Vgsの変化(上昇/低下)に応じて出力電流IOUT(充電電流)を増加できるので、パワーデバイスを速やかにターンオンおよびターンオフすることにより、スイッチング損失を低減することが可能となる。
さらに、実施の形態4に従う駆動回路では、ゲート電圧Vgsに応じて出力電流IOUTを切換えるための電圧監視機能(実施の形態1〜3での電圧選択回路110)を配置する必要がないので、回路の小型化が可能である。また、実施の形態3と同様に、オペアンプを用いない構成であるので、回路動作の安定化についても図ることができる。
なお、実施の形態4の構成において、ノードN10は「第3の内部ノード」に対応し、ノードN11は「第4の内部ノード」に対応し、ノードN12は「第5の内部ノード」に対応し、ノードN13は「第6の内部ノード」に対応する。また、トランジスタQnpn1は「第1のバイポーラトランジスタ」に対応し、トランジスタQnpn2は「第2のバイポーラトランジスタ」に対応し、トランジスタQpnp1は「第3のバイポーラトランジスタ」に対応し、トランジスタQpnp2は「第4のバイポーラトランジスタ」に対応する。さらに、抵抗素子131は「第5の抵抗素子」に対応し、抵抗素子132は「第6の抵抗素子」に対応し、抵抗素子133は「第7の抵抗素子」に対応し、抵抗素子134は「第8の抵抗素子」に対応する。
実施の形態5.
実施の形態5では、実施の形態1〜4で説明した駆動回路のチップへの実装について説明する。
図10は、実施の形態5に従う駆動回路の実装例を説明するための概略的な回路図である。
図10を参照して、図1と同様に、電源配線2および接地配線3の間に直列に接続された、相補的に動作すべきパワーデバイスPDおよびPD#の各々について、本実施の形態に従う駆動回路100が配置される。各駆動回路100は、実施の形態1〜4で説明した駆動回路100a,100b,100c,100dのいずれかによって構成される。
パワーデバイスPDの駆動制御信号Spdと、パワーデバイスPD#の駆動制御信号Spd#とは、パワーデバイスPDおよびPD#の両方がオンすることによる短絡経路が生じないように、デッドタイムを設けた上で、互いに反対のレベルを有するように設定される。
このとき、パワーデバイスPD#の駆動回路100と、パワーデバイスPDの駆動回路100とを、同一の半導体チップ105上に構成する。このようにすると、パワーデバイスPDの駆動回路100と、パワーデバイスPD#の駆動回路100との間で、素子ばらつきの方向を同一のものとできる。この結果、互いに同期して相補に動作する必要があるパワーデバイスPDおよびPD#のオンオフ制御が、素子ばらつきの影響によって不安定となることを防止できる。また、一部配線の共有化等によって、基板面積の縮小等の効果も期待することが可能である。
なお、実施の形態5の構成において、電源電圧VDDは「第1の主回路電源電圧」に対応し、接地電圧GND「第2の主回路電源電圧」に対応し、電源配線2は「第1の電源配線」に対応し、接地配線3は「第2の電源配線」に対応する。さらに、パワーデバイスPD#は「第1の電力用半導体素子」に対応し、パワーデバイスPDは「第2の電力用半導体素子」に対応する。
なお、実施の形態5では、対向アームを構成するパワーデバイスの駆動回路の構成例について説明したが、実施の形態1〜4に従う駆動回路の構成は、対向アームを構成するものに限定される任意の装置または回路に適用される電力用半導体素子の駆動に適用することが可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。