JP7186680B2

JP7186680B2 - 半導体装置

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Publication number: JP7186680B2
Application number: JP2019157174A
Authority: JP
Inventors: 順一戸高
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-08-29
Filing date: 2019-08-29
Publication date: 2022-12-09
Anticipated expiration: 2039-08-29
Also published as: JP2021035021A; US10804894B1

Description

本発明の実施形態は、半導体装置に関する。

電源投入時に出力をリセットする出力リセット回路を備えた半導体装置が知られている。

特開２００７－３１１９７１号公報特開２０１０－２１９９４７号公報特開２０１２－１００３７号公報

電源投入時においても装置内の動作を安定できる半導体装置を提供できる。

実施形態に係る半導体装置は、電源電圧を監視し、リセット信号を生成する第１回路と、リセット信号に応じて出力信号の論理レベルを制御するロジック回路と、電源電圧とリセット信号とに応じて電流を発生させる第２回路と、電流とリセット信号とに応じて制御信号を生成する第３回路と、制御信号に応じて、出力信号を制御する第４回路とを含む出力リセット回路を備える。ロジック回路は、リセット信号が第１論理レベルの場合、出力信号を第２論理レベルとし、リセット信号が第２論理レベルの場合、受信した入力信号を出力する。電源電圧は、接地電圧以上且つ第１電圧よりも低い第１の状態と、第１電圧以上且つ第２電圧よりも低い第２の状態と、第２電圧以上の第３の状態とを含む。第１の状態において制御信号は第２論理レベルとされ、第４回路は、制御信号に基づいて、出力信号をリセットする。第２の状態において、電源電圧が第１電圧よりも高くなると、第１回路は、リセット信号を第１論理レベルとし、ロジック回路は、第１論理レベルのリセット信号に基づいて、出力信号をリセットする。第３の状態において、第１回路は、リセット信号を第２論理レベルとし、第４回路及びロジック回路は、出力信号をリセットしない。

図１は、第１実施形態に係る半導体装置の備える出力リセット回路の回路図である。図２は、第１実施形態に係る半導体装置における電源電圧と出力信号の電圧を示す図である。図３は、第１実施形態に係る半導体装置における電源起動時の各配線及びリセット信号の電圧を示すである。図４は、第２実施形態に係る半導体装置の備える出力リセット回路の回路図である。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

１．第１実施形態
第１実施形態に係る半導体装置について説明する。

１．１半導体装置の構成
まず、本実施形態に係る半導体装置の構成の一例について、出力リセット回路を例に挙げて説明する。図１は、出力リセット回路の回路図を示している。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。

図１に示すように、出力リセット回路１は、ＵＶＬＯ（under voltage lock out）回路１０、バイアス電流発生回路１１、出力制御信号生成回路１２、Ｉ／Ｏロジック回路１３、出力制御回路１４、並びにターミナルＴ１及びＴ２を含む。

ターミナルＴ１は、出力リセット回路１の入力端子として機能する。ターミナルＴ２は、出力リセット回路１の出力端子として機能する。ターミナルＴ１及びＴ２は、図示せぬ半導体装置内の他の回路あるいは外部機器に接続される。

ＵＶＬＯ回路１０は、半導体装置に供給される電源電圧ＶＣＣを監視し、電源電圧ＶＣＣの電圧値に基づいてリセット信号ＲＳをノードＮ５に出力する。より具体的には、ＵＶＬＯ回路１０は、電源電圧ＶＣＣが予め設定された検出電圧未満の場合、リセット信号ＲＳをＨｉｇｈ（“Ｈ”）レベルにする。他方で、ＵＶＬＯ回路１０は、電源電圧ＶＣＣが検出電圧以上の場合、リセット信号ＲＳをＬｏｗ（“Ｌ”）レベルにする。例えば、検出電圧には、半導体装置の動作保証電圧の下限値が設定される。なお、“Ｈ”レベルのリセット信号ＲＳの電圧値は、電源電圧ＶＣＣであってもよい。また、“Ｌ”レベルのリセット信号ＲＳの電圧値は、接地電圧ＧＮＤであってもよい。

ＵＶＬＯ回路１０は、入力端子、リセット信号出力端子、及びＧＮＤ端子を含む。入力端子は、ノードＮ１に接続される。ノードＮ１には、電源電圧ＶＣＣが印加される。換言すれば、ノードＮ１は、電源電圧配線とも呼べる。リセット信号出力端子は、ノードＮ５に接続され、リセット信号ＲＳを出力する。ＧＮＤ端子は、ノードＮ２に接続される。ノードＮ２には、接地電圧ＧＮＤが印加される。換言すれば、ノードＮ２は、接地電圧配線とも呼べる。

バイアス電流発生回路１１は、リセット信号ＲＳに基づいて、出力制御信号生成回路１２に供給されるバイアス電流を発生させる。バイアス電流発生回路１１は、ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタ２２（以下、「ＮＭＯＳトランジスタ」と表記する）、ｐ型のＭＯＳＦＥＴであるトランジスタ３１（以下、「ＰＭＯＳトランジスタ」と表記する）、及び電流源１５を含む。

ＮＭＯＳトランジスタ２２の一端は、ノードＮ３に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ５に接続される。ＰＭＯＳトランジスタ３１の一端は、ノードＮ１に接続され、他端及びゲートは、ノードＮ３に接続される。電流源１５の入力端子は、ノードＮ３に接続され、出力端子は、ノードＮ２に接続される。

出力制御信号生成回路１２は、リセット信号ＲＳ及びバイアス電流に基づいて、出力制御信号ＯＣＳを生成し、出力制御回路１４に送信する。出力制御信号生成回路１２は、ＮＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ３２及び３３、並びにキャパシタ素子５２を含む。

ＮＭＯＳトランジスタ２３の一端は、ノードＮ４に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ５に接続される。ＰＭＯＳトランジスタ３２の一端は、ノードＮ１に接続され、他端は、ＰＭＯＳトランジスタ３３の一端に接続され、ゲートは、ノードＮ３に接続される。ＰＭＯＳトランジスタ３３の他端は、ノードＮ４に接続され、ゲートは、ノードＮ３に接続される。キャパシタ素子５２の一方の電極は、ノードＮ４に接続され、他方の電極は、ノードＮ２に接続される。例えば、ＰＭＯＳトランジスタ３２及び３３がオン状態の場合、ＰＭＯＳトランジスタ３２及び３３のオン抵抗とキャパシタ素子５２とによりノードＮ４におけるＲＣ遅延回路が構成される。

Ｉ／Ｏロジック回路１３は、ＵＶＬＯ回路１０から受信したリセット信号ＲＳに基づいて、ターミナルＴ１から受信した入力信号をターミナルＴ２に送信するロジック回路である。リセット信号ＲＳが“Ｈ”レベルの場合、Ｉ／Ｏロジック回路１３は、出力をディセーブル状態（以下、「リセット状態」とも表記する）にする。この場合、ターミナルＴ１に入力される信号によらず、ターミナルＴ２には、“Ｌ”レベルの出力信号が送信される。また、リセット信号ＲＳが“Ｌ”レベルの場合、Ｉ／Ｏロジック回路１３は、出力をイネーブル状態（以下、「リセット解除状態」とも表記する）にする。この場合、ターミナルＴ１に入力された入力信号が、出力信号としてターミナルＴ２に送信される。

Ｉ／Ｏロジック回路１３は、ＮＡＮＤ素子１６、インバータ素子１７、ＮＭＯＳトランジスタ２１、抵抗素子４１、及びキャパシタ素子５１を含む。

ＮＭＯＳトランジスタ２１の一端は、ノードＮ６に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ５に接続される。抵抗素子４１の一端は、ノードＮ１に接続され、他端は、ノードＮ６に接続される。キャパシタ素子５１は、デカップリングコンデンサである。キャパシタ素子５１は、例えば、ノードＮ６において電圧変動を起こすノイズ成分などを吸収して安定化させる機能を有する。キャパシタ素子５１の一方の電極は、ノードＮ６に接続され、他方の電極は、ノードＮ２に接続される。ＮＡＮＤ素子１６は、２つの入力端子を有している。ＮＡＮＤ素子１６の一方の入力端子は、ノードＮ６に接続され、他方の入力端子は、ターミナルＴ１に接続される。ＮＡＮＤ素子１６の出力端子は、ノードＮ７を介して、インバータ素子１７の入力端子に接続される。インバータ素子
１７の出力端子は、ノードＮ９を介してターミナルＴ２に接続される。

出力制御回路１４は、出力制御信号生成回路１２から受信した出力制御信号ＯＣＳに基づいて、出力信号にリセットを掛け、出力信号の電圧の浮き上がりを抑制する。

より具体的には、Ｉ／Ｏロジック回路１３は、“Ｈ”レベルのリセット信号ＲＳを受信すると、出力信号が”Ｌ”レベルとなるように論理を制御する。しかし、電源電圧ＶＣＣの電圧値が低いと、Ｉ／Ｏロジック回路１３が不定となり論理を確定できない領域が存在する。この場合、Ｉ／Ｏロジック回路１３の出力は高インピーダンス状態となり、且つ急峻に電源電圧ＶＣＣが昇圧される条件においては、ターミナルＴ２（出力端子）にみえる寄生容量のカップリングにより、出力信号の電圧が浮きがってしまうことがある。出力制御回路１４は、Ｉ／Ｏロジック回路１３の論理が確定できない状態において、出力信号にリセットを掛け、出力信号の電圧の浮き上がりの期間を短くする。

出力制御回路１４は、ＮＭＯＳトランジスタ２４、ＰＭＯＳトランジスタ３４、及び抵抗素子４２を含む。

ＮＭＯＳトランジスタ２４の一端は、ノードＮ９に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ８に接続される。ＰＭＯＳトランジスタ３４の一端は、ノードＮ１に接続され、他端は、ノードＮ８に接続され、ゲートは、ノードＮ４に接続される。抵抗素子４２の一端は、ノードＮ８に接続され、他端は、ノードＮ２に接続される。

１．２出力リセット回路の動作
次に、出力リセット回路１の動作について説明する。以下では、電源電圧ＶＣＣの電圧値に応じた３つの状態について説明する。第１の状態における電源電圧ＶＣＣの電圧値は、接地電圧ＧＮＤよりも高く、且つＩ／Ｏロジック回路１３の論理が確定する電圧値よりも低い。第２の状態における電源電圧ＶＣＣの電圧値は、Ｉ／Ｏロジック回路１３の論理が確定する電圧値以上であり、且つＵＶＬＯ回路１０の検出電圧未満である。第３の状態における電源電圧ＶＣＣの電圧値は、半導体装置の動作保証範囲にある。例えば、Ｉ／Ｏロジック回路１３の論理が確定するために必要な電圧値の下限を電圧Ｖ１とし、ＵＶＬＯ回路１０における検出電圧をＶ２とし、半導体装置の動作保証の上限電圧値をＶ３とする。すると、第１の状態における電源電圧ＶＣＣは、ＧＮＤ＜ＶＣＣ＜Ｖ１の関係にある。第２の状態における電源電圧ＶＣＣは、Ｖ１≦ＶＣＣ＜Ｖ２の関係にある。第３の状態における電源電圧ＶＣＣは、Ｖ２≦ＶＣＣ＜Ｖ３の関係にある。

１．２．１第１の状態
まず、第１の状態について、引き続き図１を用いて説明する。
例えば、電源電圧ＶＣＣの供給開始初期時（以下、「電源投入時」とも表記する）、電源電圧ＶＣＣが電圧Ｖ１よりも低い状態においては、半導体装置内のトランジスタの論理確定が困難となる。この場合、リセット信号ＲＳは、例えば、高インピーダンス状態とされる。バイアス電流発生回路１１では、ノードＮ３に高インピーダンスの信号（”Ｌ”レベルからカップリングにより電源電圧ＶＣＣの電圧に追従した電圧）が印加される。これにより、出力制御信号生成回路１２では、ＰＭＯＳトランジスタ３１とミラー接続されたＰＭＯＳトランジスタ３２及び３３のゲートがバイアスされる。時間経過とともに電源電圧ＶＣＣ（ノードＮ１）の電圧値は上昇するが、ＰＭＯＳトランジスタ３２及び３３のオン抵抗とキャパシタ素子５２とから構成されるＲＣ遅延回路により、ノードＮ４の電圧（出力制御信号ＯＣＳ）は、一定期間“Ｌ”レベルを維持する。出力制御信号ＯＣＳが“Ｌ”レベルを維持している期間、出力制御回路１４のＰＭＯＳトランジスタ３４は、オン状態とされる。これにより、ノードＮ１とノードＮ８とが電気的に接続される。そして、電源電圧ＶＣＣ（ノードＮ１）の電圧上昇に伴い、ノードＮ８の電圧が上昇し、ＮＭＯＳトランジスタ２４がオン状態とされる。これにより、ノードＮ９は、ノードＮ２と電気的に接続され、ノードＮ９における出力信号がリセットされる。よって、出力信号の電圧が浮き上がる期間が短縮され、出力信号の電圧の浮き上がり電圧が抑制される。すなわち、第１の状態では、出力制御回路１４により、出力信号はリセット状態とされる。

１．２．２第２の状態
次に、第２の状態について説明する。
電源電圧ＶＣＣが電圧Ｖ２以上に上昇すると、ＵＶＬＯ回路１０は、リセット信号ＲＳの論理を確定し、”Ｈ”レベルとする。“Ｈ”レベルのリセット信号ＲＳにより、バイアス電流発生回路１１のＮＭＯＳトランジスタ２２はオン状態とされる。ＮＭＯＳトランジスタ２２を介してノードＮ３とノードＮ２とが電気的に接続されることにより、ノードＮ３は、“Ｌ”レベルの電圧が印加される。出力制御信号生成回路１２では、“Ｌ”レベルの信号がＰＭＯＳトランジスタ３２及び３３のゲートに印加され、ＰＭＯＳトランジスタ３２及び３３は、オン状態とされる。ノードＮ１とノードＮ４とは電気的に接続され、ノードＮ４には、”Ｈ”レベルの電圧が印加される（出力制御信号ＯＣＳは、“Ｈ”レベルとされる）。“Ｈ”レベルの出力制御信号ＯＣＳにより、出力制御回路１４のＰＭＯＳトランジスタ３４は、オフ状態とされ、ノードＮ８は、”Ｌ”レベルとされる。ＮＭＯＳトランジスタ２４は、オフ状態とされる。これにより、出力制御回路１４による出力信号のリセット状態は、解除される。

この間、Ｉ／Ｏロジック回路１３では、ＮＭＯＳトランジスタ２１がオン状態とされる。ノードＮ６とノードＮ２とが電気的に接続され、ＮＡＮＤ素子１６の一方の入力端子には、“Ｌ”レベルの信号が入力される。これにより、ターミナルＴ１から受信する入力信号に関わらず、ＮＡＮＤ素子１６は、“Ｈ”レベルの信号を出力する。この結果、インバータ素子１７は、“Ｌ”レベルの信号をターミナルＴ２に送信する。すなわち、Ｉ／Ｏロジック回路１３は、ディセーブル状態とされ、出力信号をリセット状態（“Ｌ”レベル状態）にする。すなわち、第２の状態では、Ｉ／Ｏロジック回路１３により、出力信号がリセット状態とされる。

１．２．３第３の状態
次に、第３の状態について説明する。
電源電圧ＶＣＣが検出電圧（電圧Ｖ２）以上（通電時の通常使用状態）に達すると、ＵＶＬＯ回路１０は、リセット信号ＲＳを“Ｌ”レベルとする。“Ｌ”レベルのリセット信号ＲＳにより、バイアス電流発生回路１１のＮＭＯＳトランジスタ２２は、オフ状態とされる。ノードＮ３は、電流源１５により、一定の電圧に維持される。これにより、出力制御信号生成回路１２では、ＰＭＯＳトランジスタ３２及び３３のゲートに一定の電圧が印加され、ＰＭＯＳトランジスタ３２及び３３はオン状態とされる。また、ＮＭＯＳトランジスタ２３は、“Ｌ”レベルのリセット信号ＲＳに応じて、“Ｌ”レベルとされる。この結果、ノードＮ４（出力制御信号ＯＣＳ）は“Ｈ”レベルとされる。出力制御回路１４では、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ２４がオフ状態とされる。すなわち、出力制御回路１４による出力信号のリセット状態は、解除されている。

Ｉ／Ｏロジック回路１３は、イネーブル状態とされる。より具体的には、Ｉ／Ｏロジック回路１３において、ＮＭＯＳトランジスタ２１は、オフ状態とされる。これにより、ノードＮ６は、“Ｈ”レベルとされ、ＮＡＮＤ素子１６の一方の入力端子には、“Ｈ”レベルの信号が入力される。このため、ＮＡＮＤ素子１６は、ターミナルＴ１から受信した入力信号の反転信号を出力し、インバータ素子１７は、さらにその反転信号（すなわち、入力信号）をターミナルＴ２に送信する。この結果、出力リセット回路１は、入力信号に応じた信号を出力する。

１．３各配線の電圧
次に、各配線の電圧の一例について説明する。以下では、説明を簡略化するため、入力信号が“Ｈ”レベルの場合について説明する。

１．３．１電源電圧ＶＣＣと出力リセット回路の出力信号との関係
まず、電源電圧ＶＣＣと出力リセット回路１の出力信号の関係について、図２を用いて説明する。

図２に示すように、まず、時刻ｔ１において、半導体装置への電源電圧ＶＣＣの供給が開始され、半導体装置は電源立ち上げ動作を開始する。

時刻ｔ１～ｔ３の期間、電源電圧ＶＣＣは、ＧＮＤ≦ＶＣＣ＜Ｖ１の関係にあり、出力リセット回路１は第１の状態とされる。

より具体的には、時刻ｔ１～ｔ２の期間、出力制御回路１４は“Ｌ”レベルの出力制御信号ＯＣＳを受信しているが、電源電圧ＶＣＣが低い状態にあるため、ＮＭＯＳトランジスタ２４は、オフ状態にある。このため、出力制御回路１４は、出力信号をリセットしていない。この結果、出力信号の浮き上がりの電圧をＶｆとすると、電源電圧ＶＣＣの上昇に伴い、電圧Ｖｆも上昇している。

時刻ｔ２において、出力制御回路１４のＮＭＯＳトランジスタ２４は、オン状態とされる。これにより、出力制御回路１４は、出力信号をリセット状態（“Ｌ”レベル状態）にする。これにより、出力信号の電圧の浮き上がりは抑制される。

時刻ｔ２～ｔ３の期間、出力制御回路１４は、出力信号のリセット状態を維持し、出力信号の電圧の浮き上がりが抑制される。

時刻ｔ３～ｔ４の期間、電源電圧ＶＣＣは、Ｖ１≦ＶＣＣ＜Ｖ２の関係にあり、出力リセット回路１は第２の状態とされる。

より具体的には、時刻ｔ３において、電源電圧ＶＣＣが電圧Ｖ１以上になると、出力リセット回路１は、第２の状態に移行する。出力制御回路１４は、リセット状態を解除する。Ｉ／Ｏロジック回路１３は、ディセーブル状態とされ、“Ｌ”レベルの信号を出力する。

時刻ｔ４～ｔ５の期間、電源電圧ＶＣＣは、Ｖ２≦ＶＣＣ＜Ｖ３の関係にあり、出力リセット回路１は第３の状態とされる。

より具体的には、時刻ｔ４において、電源電圧ＶＣＣが電圧Ｖ２（検出電圧）以上になると、出力リセット回路１は、第３の状態に移行する。リセット信号ＲＳは“Ｌ”レベルとされ、Ｉ／Ｏロジック回路１３は、イネーブル状態とされる。すなわち、半導体装置は、電源立ち上げ動作を終了し、通常動作状態とされる。例えば、出力リセット回路１における入力信号が、“Ｈ”レベルの場合、出力信号も“Ｈ”レベルとされる。

時刻ｔ５において、電源電圧ＶＣＣが電圧Ｖ２未満に下がると、半導体装置は、電源立ち下げ動作を開始する。出力リセット回路１においては、リセット信号ＲＳが“Ｌ”レベルとされる。但し、出力リセット回路１の内部遅延により、出力信号は、時刻ｔ６において、“Ｌ”レベルとされる。

時刻ｔ７において、電源電圧は接地電圧ＧＮＤまで低下し、電源立ち下げ動作は終了する。

１．３．２電源立ち上げ動作における出力リセット回路の各配線の電圧
次に、電源立ち上げ動作における出力リセット回路１の各配線の電圧について、図３を用いて説明する。

図３に示すように、時刻ｔ１～ｔ３の期間が第１の状態に相当し、時刻ｔ３～ｔ４の期間が第２の状態に相当し、時刻ｔ４以降が第３の状態に相当する。

より具体的には、リセット信号ＲＳ（ノードＮ５）は、時刻ｔ１～ｔ３の期間、高インピーダンス状態とされる。このため、リセット信号ＲＳは、カップリングにより、電源電圧ＶＣＣの上昇にともないその電圧値が上昇する。そして、時刻ｔ３で、電源電圧ＶＣＣが電圧Ｖ１以上となると、リセット信号ＲＳの論理レベルが確定し、“Ｈ”レベルとされる。時刻ｔ４で、電源電圧ＶＣＣが電圧Ｖ２以上となると、リセット信号ＲＳの電圧値は低下し始めるが、ＵＶＬＯ回路１０の内部遅延の影響により、電圧値が比較的緩やかに低下する。このため、時刻ｔ５で、リセット信号ＲＳは、“Ｌ”レベルとされる。これにより出力リセット回路１の出力は、時刻ｔ５でリセット解除状態とされる。例えば、入力信号が“Ｈ”レベルの場合、出力信号は“Ｈ”レベルとされる。

ノードＮ３は、時刻ｔ１～ｔ３の期間、高インピーダンス状態とされる。このため、ノードＮ３は、カップリングにより、電源電圧ＶＣＣの上昇にともないその電圧値が上昇する。リセット信号ＲＳは、“Ｈ”レベルとされ、その電圧値がＮＭＯＳトランジスタ２２の閾値電圧を超えるレベルに達すると、ＮＭＯＳトランジスタ２２はオン状態とされる。これにより、ノードＮ３の電圧値は低下し、“Ｌ”レベルとされる。更に、第３の状態では、リセット信号ＲＳが“Ｌ”レベルとされ、ＮＭＯＳトランジスタ２２がオフ状態とされる。すると、ノードＮ３には、電流源１５の定電流動作により一定の電圧値が印加される。

ノードＮ４は、時刻ｔ１～ｔ３の期間、ＰＭＯＳトランジスタ３２及び３３並びにキャパシタ素子５２により構成されるＲＣ遅延回路により、“Ｌ”レベルとされる。時刻ｔ３～ｔ４の期間、ノードＮ４は、“Ｈ”レベルのリセット信号ＲＳによりＮＭＯＳトランジスタ２１がオン状態とされるため、“Ｌ”レベルを維持する。第３の状態において、ノードＮ３の電圧値に応じて、キャパシタ素子５２が充電された後、ノードＮ４の電圧値は、上昇する。その後、ノードＮ３の定電圧動作から、ノードＮ４も一定の電圧値が印加される。

時刻ｔ２で、ノードＮ８の電圧がＮＭＯＳトランジスタ２４の閾値電圧よりも高くなると、ＮＭＯＳトランジスタ２４はオン状態とされる。これにより、出力制御回路１４は、出力信号をリセットし、出力電圧の浮き上がりが抑制される。ノードＮ４の電圧上昇によりＰＭＯＳトランジスタ３４がオフ状態とされると、ＮＭＯＳトランジスタ２４はオフ状態とされる。これにより、ノードＮ８の電圧は低下し、“Ｌ”レベルとされる。

１．４本実施形態に係る効果
本実施形態に係る構成であれば、電源投入時においても装置内の動作を安定できる半導体装置を提供できる。以下、本効果につき、詳述する。

例えば、出力リセット回路内のＩ／Ｏロジック回路は、ＵＶＬＯ回路からリセット信号を受信すると、出力信号が”Ｌ”レベル信号になるように出力論理を制御する。しかし、電源電圧ＶＣＣが低いと、Ｉ／Ｏロジック回路の論理が確定できない領域が存在する。このため、出力レベルが高インピーダンス状態で、且つ急峻に電源電圧ＶＣＣを印加した条件においては、出力リセット回路の出力端子における寄生容量のカップリングにより、出力電圧が浮きがってしまうことがある。更に、この半導体装置の出力が装置内で誤検出されると、半導体装置の誤動作（例えば、内部レジスタの初期化が完了しない等）を引き起こす事が懸念される。
また、出力電圧の浮き上がりを抑制する対策として、出力‐ＧＮＤ間にコンデンサを外付けして使用する場合がある。この場合、外付けのコンデンサによるコスト及びチップ面積が増加する。

これに対し、本実施形態に係る構成であれば、ＵＶＬＯ回路、Ｉ／Ｏロジック回路、バイアス電流発生回路、出力制御信号生成回路、及び出力制御回路を含む出力リセット回路を構成できる。そして、Ｉ／Ｏロジック回路において出力信号をリセットする前に起きる出力電圧の浮き上がり期間を出力制御信号生成回路におけるＲＣ遅延時間を利用して短くすることができる。これにより、出力信号の電圧の浮き上がりを抑制できる。よって、電源起動時においても装置内の動作を安定できる。

更に、本実施形態に係る構成であれば、例えば、出力－ＧＮＤ間にコンデンサを接続するなどの外挿する部品を削減できるため、半導体装置のコストの増加を抑制できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、ＵＶＬＯ回路１０と、バイアス電流発生回路１１の一例について説明する。以下、第１実施形態と異なる点を中心に説明する。

２．１半導体装置の構成
まず、本実施形態に係る半導体装置の構成について、図４を用いて説明する。

図４に示すように、ＵＶＬＯ回路１０は、ＮＭＯＳトランジスタ２７及び２８、抵抗素子４４～４６、並びにキャパシタ素子５３を含む。

ＮＭＯＳトランジスタ２７の一端及びゲートは、ノードＮ１０に接続され、他端は、ノードＮ２に接続される。ＮＭＯＳトランジスタ２８の一端は、ノードＮ５に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ１０に接続される。キャパシタ素子５３の一方の電極は、ノードＮ１０に接続され、他方の電極は、ノードＮ２に接続される。キャパシタ素子５３は、デカップリングコンデンサである。キャパシタ素子５３は、例えば、ＮＭＯＳトランジスタ２７及び２８のゲート電位の電圧変動を起こすノイズ成分などを吸収して安定化させる機能を有する。抵抗素子４４の一端は、ノードＮ１に接続され、他端は、ノードＮ１０に接続される。抵抗素子４５の一端は、ノードＮ１に接続され、他端は、抵抗素子４６の一端に接続される。抵抗素子４６の他端は、ノードＮ５に接続される。

バイアス電流発生回路１１は、ＮＭＯＳトランジスタ２２、２５、及び２６、ＰＭＯＳトランジスタ３５及び３６、抵抗素子４３、並びにｎｐｎバイポーラトランジスタ６１を含む。

ＮＭＯＳトランジスタ２２の一端は、ノードＮ３に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ５に接続される。ＮＭＯＳトランジスタ２５の一端及びゲートは、ノードＮ３に接続され、他端は、ノードＮ１１に接続される。ＮＭＯＳトランジスタ２６の一端は、ノードＮ１２に接続され、ゲートはノードＮ３に接続され、他端は、抵抗素子４３の一端に接続される。抵抗素子４３の他端は、ノードＮ２に接続される。ｎｐｎバイポーラトランジスタのコレクタ及びベースは、ノードＮ１１に接続され、エミッタはノードＮ２に接続される。ＰＭＯＳトランジスタ３５の一端は、ノードＮ１に接続され、ゲートは、ノードＮ１２に接続され、他端は、ノードＮ３に接続される。ＰＭＯＳトランジスタ３６の一端は、ノードＮ１に接続され、他端及びゲートは、ノードＮ１２に接続される。

バイアス電流発生回路１１は、ＰＭＯＳトランジスタ３６、ＮＭＯＳトランジスタ２６、及び抵抗素子４３を介してＶＣＣ－ＧＮＤ間（ノードＮ１－ノードＮ２間）の電流経路に定電流を流すことで、ノードＮ１２にバイアス（一定電圧）を発生させる。また、ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ２５、及びｎｐｎバイポーラトランジスタ６１により、ｎｐｎバイポーラトランジスタ６１を電流源としたスタータ回路（ＮＭＯＳトランジスタ２６のゲートをバイアスする回路）が構成される。

なお、本実施形態では、出力制御信号生成回路１２内のＰＭＯＳトランジスタ３２及び３３のゲートは、ノードＮ１２に接続される。

他の構成は、第１実施形態の図１と同様である。

２．２ＵＶＬＯ回路の動作
次に、ＵＶＬＯ回路１０の動作について、引き続き図４を用いて説明する。

電源電圧ＶＣＣが検出電圧以上に達すると、ＵＶＬＯ回路１０のＮＭＯＳトランジスタ２７は、飽和領域で動作しているため、ノードＮ１０からノードＮ２に略一定の電流が流れる。すると、ミラー接続されたＮＭＯＳトランジスタ２８に折り返して電流が流れる。抵抗素子４４～４６により、ＮＭＯＳトランジスタ２７とＮＭＯＳトランジスタ２８との電流比を調整し、ＮＭＯＳトランジスタ２８を非飽和領域で動作させる。これにより、リセット信号ＲＳ（ノードＮ５）に”Ｌ”レベルが出力される。

電源電圧ＶＣＣが検出電圧未満の場合、電源電圧ＶＣＣの電圧低下に応じて、ＵＶＬＯ回路１０のＮＭＯＳトランジスタ２７に流れる電流が低下する。これに伴い、ＮＭＯＳトランジスタ２８のゲート－ソース間の電圧ＶＧＳが低下する。ＮＭＯＳトランジスタ２８は、飽和領域で動作され、リセット信号ＲＳに“Ｈ”レベルが出力される。

２．３本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

３．変形例等
上記実施形態に係る半導体装置は、電源電圧を監視し、リセット信号を生成する第１回路（１０）と、リセット信号に応じて出力信号の論理レベルを制御するロジック回路（１３）と、電源電圧とリセット信号とに応じて電流を発生させる第２回路（１１）と、電流とリセット信号とに応じて制御信号を生成する第３回路（１２）と、制御信号に応じて、出力信号を制御する第４回路（１４）とを含む出力リセット回路を備える。

上記実施形態を適用することにより、電源投入時においても装置内の動作を安定できる半導体装置を提供できる。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…出力リセット回路、１０…ＵＶＬＯ回路、１１…バイアス電流発生回路、１２…出力制御信号生成回路、１３…Ｉ／Ｏロジック回路、１４…出力制御回路、１５…電流源、１６…ＮＡＮＤ素子、１７…インバータ素子。

Claims

電源電圧を監視し、リセット信号を生成する第１回路と、
前記リセット信号に応じて出力信号の論理レベルを制御するロジック回路と、
前記電源電圧と前記リセット信号とに応じて電流を発生させる第２回路と、
前記電流と前記リセット信号とに応じて制御信号を生成する第３回路と、
前記制御信号に応じて、前記出力信号を制御する第４回路と
を含む出力リセット回路を備え、
前記ロジック回路は、前記リセット信号が第１論理レベルの場合、前記出力信号を第２論理レベルとし、前記リセット信号が前記第２論理レベルの場合、受信した入力信号を出力し、
前記電源電圧は、接地電圧以上且つ第１電圧よりも低い第１の状態と、前記第１電圧以上且つ第２電圧よりも低い第２の状態と、前記第２電圧以上の第３の状態とを含み、
前記第１の状態において前記制御信号は前記第２論理レベルとされ、前記第４回路は、前記制御信号に基づいて、前記出力信号をリセットし、
前記第２の状態において、前記電源電圧が前記第１電圧よりも高くなると、前記第１回路は、前記リセット信号を前記第１論理レベルとし、前記ロジック回路は、前記第１論理レベルの前記リセット信号に基づいて、前記出力信号をリセットし、
前記第３の状態において、前記第１回路は、前記リセット信号を前記第２論理レベルとし、前記第４回路及び前記ロジック回路は、前記出力信号をリセットしない、
半導体装置。
前記第３回路は、前記制御信号を遅延させるＲＣ遅延回路を含む、
請求項１に記載の半導体装置。
前記第４回路は、
一端が前記電源電圧を印加される第１のノードに接続され、他端が第２のノードに接続され、ゲートに前記制御信号が印加されるＰＭＯＳトランジスタと、
一端が前記出力信号を送信する第３のノードに接続され、他端が接地電圧を印加される第４のノードに接続され、ゲートが前記第２のノードに接続されるＮＭＯＳトランジスタと、
一端が前記第２のノードに接続され、他端が前記第４のノードに接続される抵抗素子とを含み、
前記第１の状態において、前記電源電圧が、前記ＮＭＯＳトランジスタの閾値電圧以上に上昇すると、前記ＮＭＯＳトランジスタがオン状態とされ、前記出力信号はリセットされる、
請求項１に記載の半導体装置。