JP2007318680A - 放電順序制御回路 - Google Patents
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Abstract
【解決手段】外部電源VDDにより生成される複数の内部電源VAA,VINTの放電順序を制御する放電順序制御回路であって、外部電源VDDの電位から供給された電荷を蓄積するプール回路100と、最終段のインバータINV20のみをRC遅延を発生させるインバータとしたインバータ列INV21,INV22,INV20を含み、外部電源VDDを立ち下げたときに生成される放電信号を、プール回路100に蓄積された電荷を用いて遅延させる第1の遅延回路(VINT回路)120と、第1の遅延回路120の最終段のインバータINV20の出力ノードN22にゲートが直接接続され、複数の内部電源VAA,VINTのうち一の内部電源VINTにドレインが接続され、接地電位VSSにソースが接続された放電トランジスタQ23とを備える。
【選択図】 図1
Description
本発明の実施の形態の第1の変形例に係る放電順序制御回路8は、図10に示すように、VAA遅延回路110には、複数(二段)の放電トランジスタQ13,Q14が接続される。また、VINT遅延回路120には、複数(二段)の放電トランジスタQ23,Q24が接続される。
本発明の実施の形態の第2の変形例に係る放電順序制御回路8は、図12に示すように、外部電源VDDをしきい値落ちさせてプール回路100に電荷を蓄積し、蓄積された電荷による電位VDDINTを使用する方式にかえて、ワード線WLに蓄積された電荷による内部電源VPPを使用する。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定すると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
INV10,INV11,INV12,INV20,INV21,INV22…インバータ
Q10,Q11,Q21…pMOSトランジスタ
Q12,Q22…nMOSトランジスタ
R1,R2…抵抗
UC…ユニットセル
T…セルトランジスタ
1…電源電位検知回路
2…VPP電源回路(内部電源回路)
3…VINT電源回路(内部電源回路)
4…ワード線制御回路(コア回路)
5…プレート線制御回路(コア回路)
6…タイミング制御回路(周辺回路)
7…起動順序制御回路
8…放電順序制御回路
10…メモリセルアレイ(コア回路)
12…リセット信号発生回路(周辺回路)
13…VAA電源回路(内部電源回路)
15…センスアンプ制御回路(コア回路)
20…センスアンプ(コア回路)
100…プール回路
110…VAA遅延回路
120,130…VINT遅延回路
Claims (5)
- 外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、
前記外部電源の電位から供給された電荷を蓄積するプール回路と、
最終段のインバータのみをRC遅延を発生させるインバータとしたインバータ列を含み、前記外部電源電位を立ち下げたときに生成される放電信号を、前記プール回路に蓄積された電荷を用いて遅延させる第1の遅延回路と、
前記第1の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、前記複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第1の放電トランジスタ
とを備えることを特徴とする放電順序制御回路。 - 外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、
最終段のインバータのみをRC遅延を発生させるインバータとしたインバータ列を含み、前記外部電源電位を立ち下げたときに生成される放電信号を、メモリセルアレイのワード線に蓄積された電荷を用いて遅延させる第1の遅延回路と、
前記第1の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、前記複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第1の放電トランジスタ
とを備えることを特徴とする放電順序制御回路。 - 中段のみをRC遅延を発生させるインバータとしたインバータ列を含み、前記プール回路に蓄積された電荷を用いて前記放電信号を遅延させる第2の遅延回路と、
前記第2の遅延回路にゲートが接続され、前記複数の内部電源のうち前記一の内部電源と異なる他の内部電源にドレインが接続され、接地電位にソースが接続された第2の放電トランジスタ
とを更に備えることを特徴とする請求項1又は2に記載の放電順序制御回路。 - 前記第1の遅延回路において、前記最終段のインバータが、
前記放電信号が入力される入力ノードにそれぞれのゲートを接続したpMOSトランジスタ及びnMOSトランジスタと、
前記pMOSトランジスタと前記nMOSトランジスタのそれぞれのドレインの間に接続された抵抗とを備え、
前記抵抗と前記nMOSトランジスタのドレインとの接続ノードを、前記第1の放電トランジスタのゲートに入力することを特徴とする請求項1〜3のいずれか1項に記載の放電順序制御回路。 - 前記第1の遅延回路の遅延時間は、前記第2の遅延回路の遅延時間よりも大きいことを特徴とする請求項3又は4に記載の放電順序制御回路。
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