JP2004220677A - メモリ装置 - Google Patents
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Abstract
【課題】データの書き込みの誤動作を防止し得る機能を備えたメモリ装置を提供する。
【解決手段】本発明のメモリ装置は、ワードラインの活性化によりオンの状態に切り換る第1トランスファーゲートを介してビット線BL又はビット線/BLに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる1以上の第2トランスファーゲートが、ビット線BLとビット線/BLの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、外部又は内部において生成されるリセット信号に応じて、上記1以上の第2トランスファーゲートの内、少なくとも1つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とする。
【選択図】 図1
【解決手段】本発明のメモリ装置は、ワードラインの活性化によりオンの状態に切り換る第1トランスファーゲートを介してビット線BL又はビット線/BLに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる1以上の第2トランスファーゲートが、ビット線BLとビット線/BLの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、外部又は内部において生成されるリセット信号に応じて、上記1以上の第2トランスファーゲートの内、少なくとも1つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、ダイナミック型連想メモリセルを用いた連想メモリ装置に関する。
【0002】
【従来の技術】
従来より、大量のデータに対する検索処理に適したメモリ装置としてCAM(Content Addressable Memory)と呼ばれる連想メモリ装置が知られている。連想メモリ装置は、外部より入力された検索データと一致するデータの存在を調べ、一致するデータが存在する場合には当該データの所在するアドレスのデータを出力する。特に人工知能やデータべ−スシステム等、一致検出動作を頻繁に行う必要のある分野では、完全並列型CAMが有望視されている。当該完全並列型CAMは、検索データとメモリに記憶しているデータとの比較を全てのビットについて並列に実行するものである。特許文献1には、完全並列型CAMとして、一致検出機能付きのダイナミック型メモリセルを用いた連想メモリ装置が開示されている。
【0003】
【特許文献1】
特開平5−298891号公報
【0004】
【発明が解決しようとする課題】
特許文献1の連想メモリ装置で使用される一致検出機能付きのダイナミック型メモリセルは、Proceedings of CICC ’91,pp.10−13にも開示されている周知のものであり、電源電圧に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、当該キャパシタに記憶しているデータと検索データとの一致検出回路を少なくとも備えるものである。
【0005】
より具体的には、一端が電源供給端子に接続され、1/2Vccの電源電圧にセルプレート電位が追随する第1及び第2のキャパシタと、第1キャパシタとビット線BLの間、及び、第2キャパシタとビット線/BL(“/”は、データの読み書きを行う際、ビット線BLの反対の電位レベルに設定されるビット線であることを意味する。以下、同じ。)の間をワードラインの活性化に応じて通電させる第1及び第2のトランスファーゲートと、ビット線BLとビット線/BLの間に2個直列に設けられ、上記第1キャパシタの1/2Vccの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態に切り換る第3のトランスファーゲート及び上記第2キャパシタの1/2Vccの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態に切り換る第4のトランスファーゲートと、上記第3及び第4のトランスファーゲートの接点と、一致検出時にデータの一致/不一致の結果信号が流れるマッチ線との間に設けられ、ダイオード接続される第5のトランスファーゲートとで構成される。
【0006】
電源投入に伴い、上記第1及び第2キャパシタの1/2Vccの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位も高くなる。これにより、上記第3及び第4のトランスファーゲートがオンの状態となり、ビット線BLとビット線/BLの間が通電状態になってしまう。この場合、例えば、データの書き込みを行っても、完全に充電されるべき第1又は第2キャパシタが不完全な状態で充電され、完全に放電されるべき第2又は第1キャパシタが僅かに充電されることになる。このため、例えば、第1キャパシタにHighレベルのデータを書き込んだはずが、Lowレベルのデータが書き込まれていると誤って読み出されることがある。
【0007】
本発明は、電源投入時にビット線BLとビット線/BLとの間が通電状態になることにより生じる、例えば、データの書き込みの誤動作を防止する機能を備えた記憶装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明のメモリ装置は、ワードラインの活性化によりオンの状態に切り換る第1トランスファーゲートを介してビット線BL又はビット線/BLに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる1以上の第2トランスファーゲートが、ビット線BLとビット線/BLの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、外部又は内部において生成されるリセット信号に応じて、上記1以上の第2トランスファーゲートの内、少なくとも1つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とするメモリ装置。
【0009】
【発明の実施の形態】
(1)発明の概要
本発明のメモリ装置は、電源電圧に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、当該キャパシタに記憶しているデータと検索データとの一致検出回路とを少なくとも備える,いわゆる一致検出機能付きのダイナミック型メモリセルを用いる連想メモリの内、上記キャパシタの電圧が供給される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態になる1以上のトランスファーゲートがビット線BLとビット線/BL(“/”は、データの読み書きを行う際、ビット線BLの反対の電位レベルに設定されるビット線であることを意味する。以下、同じ。)の間に直列に接続されている構成のメモリセルを用いる連想メモリ装置において、外部又は内部で生成するリセット信号RSTに応じて、上記記憶ノードの電位を、ビット線BLとビット線/BLとの間が通電状態とならない様に、上記1以上のトランスファーゲートの内、少なくとも1つのトランスファーゲートをオフにする十分に低い値、好ましくは、0Vに修正するメモリセル初期化回路を備えることを特徴とする。これにより、例えば電源投入後に誤ったデータの書き込みが行われるのを防止する。
【0010】
(2)実施の形態1
図1は、実施の形態1に係るダイナミック型連想メモリ装置100の全体構成を示すブロック図である。なお、当該ダイナミック型連想メモリ装置100は、メモリセル初期化回路12を備える点以外、特開平4−97669号公報に開示するダイナミック型連想メモリ装置と同じである。メモリセル初期化回路12は、電源投入後に外部より入力されるリセット信号RSTに応じて動作する。このため、メモリセル初期化回路12以外の各構成ブロックの構成及び動作については簡単に説明するに留める。
【0011】
ダイナミック型連想メモリ装置100は、mワード×nビット分のメモリセルアレイ4及び当該メモリセルアレイ4内のビット線の電位を制御するビット線制御部8を備える。クロック信号発生器20は、外部より入力される命令コードをデコードして各ブロックで必要なクロック信号及び制御信号を生成する。
【0012】
外部より入力されるアドレス信号は、アドレスデコーダ7及びマッチ線制御回路11に入力される。アドレスデコーダ7は、ワードラインWL1〜WLmの内、該当するワードラインをHighレベルに切り換える。また、マッチ線制御回路11は、データの読み出し及び一致検出処理を実行する際に一度全てのマッチ線ML1〜MLmをHighレベルに切り換える。
【0013】
メモリセル初期化回路12は、電源投入後、外部より入力されるリセット信号RSTに応じてメモリセルアレイ4の全てのメモリセルのワードラインWL1〜WLmをHighレベルに切り換え、ビット線BLの電位をLowレベルに、ビット線/BLの電位をHighレベルに強制的に設定し、全てのメモリセル内に“L”のデータを書き込む。なお、メモリセル初期化回路12の構成については、後に詳しく説明する。
【0014】
検索動作を行う場合、外部より入力されるnビットのデータは、書込/読出回路1を介して検索データレジスタ2に格納される。検索データは、この後、マスクデータレジスタ3、スイッチ回路9、データドライバ/アンプ10、及びビット線制御部8を介してメモリセルアレイ4に入力される。後に説明するが、メモリセルアレイ4は、入力されたnビットのデータが同一のマッチ線ML上、即ち、同一ワードラインWL上に並ぶnビットのデータと一致した場合には、当該マッチ線MLをHighレベルにし、不一致の場合にはLowレベルにしてマッチフラグレジスタ5に出力する。
【0015】
マッチフラグレジスタ5は、メモリセルアレイ4から出力されるマッチ線ML1〜MLmの信号レベルを表すmビットデータを記録保持する。プライオリティエンコーダ6は、マッチフラグレジスタ5に記録されたmビットのデータに基づいて、信号レベルがHighレベルであったマッチ線から、予め決められた優先順位に従い1本のマッチ線を特定し、当該マッチ線の位置を特定するマッチアドレス信号を出力する。
【0016】
図2は、図1に示したメモリセルアレイ4及びビット線制御部8の構成を示す図である。図示するように、メモリセルアレイ4は、mワード×nビット分のメモリセルMC(i,j)(但し、iは1〜m、jは1〜nの整数である。)で成る。各メモリセルMCの構成は同じである。i行目に並ぶメモリセルMC(i,1)〜MC(i,n)には、アドレスデコーダ7の出力するワードライン信号WLiの他、マッチ線制御回路11の出力するマッチ線信号MLiが入力される。ビット線制御部8は、合計でn個のビット線制御回路8(1)〜8(n)で成る。各ビット線制御回路8(1)〜8(n)は、j列目に並ぶメモリセルMC(1,j)〜MC(m,j)のビット線BLj及び/BLjの値を制御する。
【0017】
図3は、セルプレート電位が1/2Vccに設定されたデータ保存用のキャパシタと、当該キャパシタに記憶しているデータの一致検出回路を備えるメモリセルMC(i,j)の構成を示す図である。メモリセルMC(i,j)は、1/2Vccの印加される2個の直列に接続されたキャパシタ30及び31においてデータの保持を行う。キャパシタ30の1/2Vccが印加される側の反対の側に位置する記憶ノードN1は、NMOSトランジスタ32のソースに接続される。NMOSトランジスタ32のドレインは、ビット線BLjに接続され、ゲートはワードラインWLiに接続される。キャパシタ31の1/2Vccの印加される側の反対の側に位置する記憶ノードN2は、NMOSトランジスタ33のドレインに接続される。NMOSトランジスタ33のゲートは、ワードラインWLiに接続され、ソースはビット線/BLjに接続される。上記2つのキャパシタ30,31と2つのNMOSトランジスタ32,33で、周知のダイナミック型のメモリセルが構成される。
【0018】
更に、メモリセルMC(i,j)は、ビットデータ毎の一致検出機能を実現するため、2つのキャパシタ30及び31の記憶ノードN1,N2が各ゲートに接続された2つのNMOSトランジスタ34及び35を備える。
【0019】
NMOSトランジスタ34のドレインは、ビット線BLjに接続され、ソースは、NMOSトランジスタ35のドレインに接続されている。NMOSトランジスタ35のソースは、ビット線/BLjに接続されている。また、NMOSトランジスタ34のソース及びNMOSトランジスタ35のドレインは、NMOSトランジスタ36のドレインに接続されている。NMOSトランジスタ36のゲート及びソースは、何れもマッチ線MLiに接続されている。
【0020】
上記構成のメモリセルMC(i、j)に対するデータの書き込みは、以下の手順で行われる。まず、マッチ線MLiをLowレベルの電位にしてトランジスタ36をオフの状態に切り換えた後、ワードラインWLiをHighレベルの電位にすると共に、ビット線BLの電位を書き込みを行うデータ信号の電位を同じに設定し、ビット線/BLを反転信号の状態に設定する。これによりビット線BL,/BLの電位がキャパシタ30,31に格納される。この後、ワードラインWLiの電位をLowレベルに切り換え、データの書込みを終了する。
【0021】
データの読出しは、以下の手順で行われる。まず、ビット線BL及びビット線/BLの電位をLowレベルにし、ワードラインWLiの電位をLowレベルにした後に、マッチ線MLiの電位をHighレベルに切り換える。例えば、キャパシタ30に電荷が充填されている場合、トランジスタ34がオンの状態に切り換り、ビット線BLjがHighレベルの状態に切り換る。この場合、ビット線/BLjは、Lowレベルの電位を維持する。他方、キャパシタ31に電荷が充填されている場合、トランジスタ35がオンの状態に切り換り、ビット線/BLjがHighレベルの状態に切り換る。この場合、ビット線BLjは、Lowレベルの電位を維持する。
【0022】
記憶しているデータと検索データとの一致検出は、以下の手順で行う。まず、ビット線BLj,/BLj、及び、マッチ線MLiを全てHighレベルの電位状態にする。例えば、キャパシタ30に電荷が充填されている状態で、ビット線BLjにHighレベルの信号を流し、ビット線/BLjにLowレベルの信号を流した場合、トランジスタ34及び35はオフのままの状態を保ち、この結果、マッチ線MLiもHighレベルの電位状態を保つ。
【0023】
他方、ビット線BLjにLowレベルの信号を流し、ビット線/BLjにHighレベルの信号を流した場合、トランジスタ34はオンの状態に切り換り、トランジスタ35はオフの状態に切り換り、マッチ線MLiはトランジスタ34及び36を介して放電される。この結果、マッチ線MLiはLowレベルの電位状態に変化する。このように、検索データ信号に基づく電位の信号をビット線BLj及び/BLjに流してマッチ線MLiの電位変化を見ることにより、検索データとメモリセルに記憶していたデータとの一致/不一致を判断することができる。
【0024】
上記データの書き込み、読出し、一致検出処理は、全て、トランジスタ34のゲートへの印加電圧がHighレベル(又はLowレベル)の場合、トランジスタ35のゲートへの印加電圧がLowレベル(又はHighレベル)であることが必要である。しかし、電源電圧1/2Vccの起動に伴い、キャパシタ30,31のセルプレート電位も上昇し、キャパシタ30,31のカップリング効果によりトランジスタ34及び35のゲートに1/2Vcc又はこれに近い値が印加される可能性もある。この場合、トランジスタ34及び35のドレイン・ソースの間が通電状態となり、ビット線BLj及びビット線/BLjの間で貫通電流が流れ得ることになる。具体的には、ビット線制御回路からビット線BLjに5V、ビット線/BLjに0Vが印加されている場合であっても、上記貫通電流のため、例えば、ビット電BLjの電位が4V、ビット線/BLjの電位が1Vとなってしまう。この状態で、上記データの書き込みを行えば、キャパシタ30及び31への適切な電荷の充填が行われないことになる。更には、この状態でデータの読み出しを行えば、トランジスタ36からトランジスタ34及び35の何れにも電流が流れ込むことになり、正確なデータの読み出しができないことになる。更には、一致検出処理を行えば、ビット線BLjとビット線/BLjの両方に電荷が流れ込むことが考えられ、誤った一致検出処理が行われることになる。
【0025】
この問題に対処すべくダイナミック型連想メモリ装置100では、メモリセルアレイ4の前段に電源投入後、外部から入力されるリセット信号RSTに応じて、上記NMOSトランジスタ34及び35が共にオンの状態に切り換ってビット線BLとビット線/BL間を通電状態にすることがないように、キャパシタ30及びキャパシタ31の少なくとも一方の記憶ノードの電位を0Vに修正するメモリセル初期化回路12を備える。
【0026】
図4は、メモリセル初期化回路12の回路構成を詳細に示す図である。ワードライン切換回路C1として機能するm個の2入力ORゲート12a,12b,…12cは、一方の信号入力端子にアドレスデコーダ7より伸びるm本のワードラインWL1〜WLmの各々を接続し、他方の信号入力端子はリセット信号入力端子12zに接続されている。外部からHighレベルのリセット信号が入力されている間、m個のORゲート12a,12b,…12cは、全てのワードラインWL1〜WLmをHighレベルに切り換える。
【0027】
ビット線BL切換回路C2として機能するn個のNMOSトランジスタ12d,12e,…12fは、ドレインがビット線BLに接続され、ゲートがリセット信号入力端子12zに接続され、ソースが接地されており、リセット信号入力端子12zへHighレベルのリセット信号が出力されている間、ビット線BL1,BL2,…BLnを接地させる。
【0028】
ビット線/BL切換回路C3として機能するn個のPMOSトランジスタ12h,12i,…12jは、ドレインにビット線/BL1,/BL2,…/BLnが接続され、ゲートにインバータ12gを介してリセット信号入力端子12zが接続され、ソースに電源が接続されている。Highレベルのリセット信号が反転入力されている間、各PMOSトランジスタ12h,12i,…12jは、ビット線/BL1,/BL2,…/BLnに電源電圧Vccを供給する。
【0029】
図5は、電源投入後、外部から入力されるHighレベルのリセット信号RSTと、これに応じて変化するワードライン信号WL1〜WLmとビット線BL,/BLの信号レベルを表す図である。図示するように、リセット信号RSTが立ち上がってから一斉にワードラインWL1〜WLmがHighレベルに切り換り、ビット線BL1〜BLnがLowレベルに設定される。ビット線/BL1〜/BLnは、Highレベルのままを維持する。これにより、例えば、図3に示したメモリセルMC(i,j)では、キャパシタ30は、完全に放電され、キャパシタ31に電荷が完全に充填される。当該手法により各メモリセルに“L”のデータを書き込むことにより、電源の立ち上げ時に上昇した記憶ノードの電位を修正してビット線BLとビット線/BL間が通電状態になるのを防ぐ。これにより以後のデータの書き込み、読み出し、一致検出処理を正確に実行することができる。
【0030】
(3)実施の形態2
図6は、実施の形態2に係るダイナミック型連想メモリ装置が備えるメモリセル初期化回路12’の構成を示す図である。実施の形態1に係るメモリセル初期化回路12と同じ構成物には同じ参照番号を付して、ここでの重複した説明は省く。
【0031】
メモリセル初期化回路12’は、メモリセル初期化回路12が備えていたビット線/BL切換回路C3の代わりに、ビット線/BL切換回路C4としてリセット信号がゲートに印加され、Highレベルのリセット信号の入力に応じてビット線/BL1〜/BLnを接地させるn個のNMOSトランジスタ12k,12l,…12mを備え、更に、電源の投入に伴いリセット信号を生成するリセット信号生成回路12nを備える。
【0032】
リセット信号発生回路12nは、1個の2入力ANDゲート12oで成り、一方の信号入力端子は電源に接続され、他方の信号入力端子は奇数段、例えば3段のインバータ12p,12q,12rを介して電源に接続されている。上記構成のリセット信号発生回路12nは、電源の投入に伴い、Highレベルのリセット信号を上記3つのインバータ12p,12q,12rによる遅延時間の期間だけ出力する。なお、電源とリセット信号発生回路12nの間に遅延回路又はタイマーを設け、電源の投入後、一定時間が経過するのを待ってから、上記リセット信号発生回路12nへの電力の供給を開始するようにしても良い。
【0033】
図7は、起動に伴いリセット信号発生回路12nから出力されるパルス信号と、これに応じて変化するワードラインの信号WL1〜WLm、ビット線BL1〜BLn,ビット線/BL1〜/BLnの信号レベルを表す図である。図示するように、Highレベルのリセット信号が出力されてから一斉にワードラインWL1〜WLmがHighレベルに切り換り、ビット線BL1〜BLn及びビット線/BL1〜/BLnがLowレベルに切り換る。当該構成を採用することにより、上記メモリセルMC(i、j)の2つのキャパシタ30及び31(図3を参照)を完全に放電し、ビット線BLと/BL間を結ぶ2つのトランジスタ34,35をオフにすることで貫通電流が流れることを、より確実に防止することができる。
【0034】
(4)実施の形態3
図8は、実施の形態3に係るダイナミック型連想メモリ装置の備えるメモリセル初期化回路12”の構成を示す図である。実施の形態1に係るメモリセル初期化回路12と同じ構成物には同じ参照番号を付して、ここでの重複した説明は省く。
【0035】
メモリセル初期化回路12”では、メモリセル初期化回路12のビット線BL切換回路C2及びビット線/BL切換回路C3を除去し、代わりに、Highレベルのリセット信号の入力に応じてセンスアンプを含むビット線制御回路8(1)〜8(n)を制御するセンスアンプ制御回路C5を備える。
【0036】
センスアンプ制御回路C5の構成の説明をする前に、ビット線制御回路8(1)〜8(n)の構成を説明しておく。ビット線制御回路8(1)〜8(n)は全て同じ構成である。図8は、ビット線制御回路8(1)の構成のみを詳細に示し、他の回路8(2)〜8(n)を省略して示す。ビット線制御回路8(1)を構成する読出回路8bは、アレイコントローラ8aより出力される読出信号RTに応じて活性化され、ビット線BL及び/BL上の信号に応じてデータバスDT及び/DTを駆動する。書込回路8cは、アレイコントローラ8aより出力される書込信号WTに応じて活性化され、データバスDT及び/DT上の信号に応じてビット線BL及び/BLを駆動する。
【0037】
センスアンプ8dは、センスアンプ制御回路C5を介してアレイコントローラ8aより出力されるセンスアンプイネーブル信号SE及び/SEにより活性化され、ビット線BLとビット線/BL間の電位差を増幅し、一方のビット線の電位をHighレベルにし、他方のビット線の電位をLowレベルにする。
【0038】
ビット線放電回路8eは、アレイコントローラ8aより出力されるHighレベルの放電制御信号BLLに応じてビット線BL及び/BLを放電する。ビット線充電回路8fは、センスアンプ制御回路C5を介してアレイコントローラ8aより出力されるHighレベルの充電制御信号BLHに応じてビット線BL及び/BLを充電する。
【0039】
センスアンプ制御回路C5は、3つの2入力ANDゲート12s,12u,12v、及び、1つの2入力ORゲート12tで構成される。ANDゲート12sの一方の信号入力端子は、インバータ12wを介してリセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aのセンスアンプイネーブル信号/SEの出力端子に接続されている。ORゲート12tの一方の信号入力端子は、リセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aのセンスアンプイネーブル信号SEの出力端子に接続されている。ANDゲート12uの一方の信号入力端子は、インバータ12wを介してリセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aの放電制御信号BLLの出力端子に接続されている。ANDゲート12vの一方の信号入力端子は、インバータ12wを介してリセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aの充電制御信号BLHの出力端子に接続されている。
【0040】
上記構成のセンスアンプ制御回路C5では、Highレベルのリセット信号の入力に応じて、センスアンプイネーブル信号SEをHighレベルに切り換え、センスアンプイネーブル信号/SEをLowレベルに切り換え、放電制御信号BLL及び充電制御信号BLHをLowレベルに設定する。
【0041】
図9は、外部からのHighレベルのリセット信号RSTの入力に応じてメモリセル初期化回路12”内で生成されるセンスアンプイネーブル信号SE,/SEの電位レベル、ビット線BL、/BLの電位レベル、放電制御信号BLL、充電制御信号BLH、ワードライン信号WL1〜WLmの様子を表す図である。図示するように、Highレベルのリセット信号RSTの入力と共に、各ワードライン信号WL1〜WLmはHighレベルに切り換り、ビット線BLをHighレベルに、ビット線/BLをLowレベルに設定することができる。これにより、ビット線/BL側のキャパシタ31の電荷を完全に放電することができ、ビット線BLと/BL間が通電するのを確実に防止することができる。
【0042】
【発明の効果】
本発明のメモリ装置ではメモリ初期化回路の働きにより、データ保存用のキャパシタのセルプレート電位が電源投入により上昇し、キャパシタのカップリング効果により上記キャパシタの電源供給側とは反対側に位置する記憶ノードの電位が上昇しても、ビット線BLとビット線/BLの間が通電するのを防止することができる。これにより、例えば、以降のデータの書き込み時にビット線BLとビット線/BLとの間に貫通電流が流れるのを防止する等、誤動作が生じるのを防止することができる。
【図面の簡単な説明】
【図1】実施の形態1に係るダイナミック型連想メモリ装置が備えるメモリセル初期化回路のブロック構成図である。
【図2】メモリセルアレイ内の構成を示す図である。
【図3】データの一致検出処理機能付きのダイナミック型メモリセルの構成を示す図である。
【図4】メモリ初期化回路の構成を示す図である。
【図5】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【図6】実施の形態2に係るダイナミック型連想メモリ装置の備えるメモリセル初期化回路の構成を示す図である。
【図7】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【図8】実施の形態3に係るダイナミック型連想メモリ装置の備えるメモリ初期化回路の構成を示す図である。
【図9】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【符号の説明】7 アドレスデコーダ、8 ビット線制御回路、11 マッチ線制御、12,12’,12” メモリセル初期化回路、30,31 キャパシタ、32,33,34,35,36 NMOSトランジスタ、100 ダイナミック型連想メモリ装置。
【発明の属する技術分野】
本発明は、ダイナミック型連想メモリセルを用いた連想メモリ装置に関する。
【0002】
【従来の技術】
従来より、大量のデータに対する検索処理に適したメモリ装置としてCAM(Content Addressable Memory)と呼ばれる連想メモリ装置が知られている。連想メモリ装置は、外部より入力された検索データと一致するデータの存在を調べ、一致するデータが存在する場合には当該データの所在するアドレスのデータを出力する。特に人工知能やデータべ−スシステム等、一致検出動作を頻繁に行う必要のある分野では、完全並列型CAMが有望視されている。当該完全並列型CAMは、検索データとメモリに記憶しているデータとの比較を全てのビットについて並列に実行するものである。特許文献1には、完全並列型CAMとして、一致検出機能付きのダイナミック型メモリセルを用いた連想メモリ装置が開示されている。
【0003】
【特許文献1】
特開平5−298891号公報
【0004】
【発明が解決しようとする課題】
特許文献1の連想メモリ装置で使用される一致検出機能付きのダイナミック型メモリセルは、Proceedings of CICC ’91,pp.10−13にも開示されている周知のものであり、電源電圧に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、当該キャパシタに記憶しているデータと検索データとの一致検出回路を少なくとも備えるものである。
【0005】
より具体的には、一端が電源供給端子に接続され、1/2Vccの電源電圧にセルプレート電位が追随する第1及び第2のキャパシタと、第1キャパシタとビット線BLの間、及び、第2キャパシタとビット線/BL(“/”は、データの読み書きを行う際、ビット線BLの反対の電位レベルに設定されるビット線であることを意味する。以下、同じ。)の間をワードラインの活性化に応じて通電させる第1及び第2のトランスファーゲートと、ビット線BLとビット線/BLの間に2個直列に設けられ、上記第1キャパシタの1/2Vccの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態に切り換る第3のトランスファーゲート及び上記第2キャパシタの1/2Vccの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態に切り換る第4のトランスファーゲートと、上記第3及び第4のトランスファーゲートの接点と、一致検出時にデータの一致/不一致の結果信号が流れるマッチ線との間に設けられ、ダイオード接続される第5のトランスファーゲートとで構成される。
【0006】
電源投入に伴い、上記第1及び第2キャパシタの1/2Vccの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位も高くなる。これにより、上記第3及び第4のトランスファーゲートがオンの状態となり、ビット線BLとビット線/BLの間が通電状態になってしまう。この場合、例えば、データの書き込みを行っても、完全に充電されるべき第1又は第2キャパシタが不完全な状態で充電され、完全に放電されるべき第2又は第1キャパシタが僅かに充電されることになる。このため、例えば、第1キャパシタにHighレベルのデータを書き込んだはずが、Lowレベルのデータが書き込まれていると誤って読み出されることがある。
【0007】
本発明は、電源投入時にビット線BLとビット線/BLとの間が通電状態になることにより生じる、例えば、データの書き込みの誤動作を防止する機能を備えた記憶装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明のメモリ装置は、ワードラインの活性化によりオンの状態に切り換る第1トランスファーゲートを介してビット線BL又はビット線/BLに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる1以上の第2トランスファーゲートが、ビット線BLとビット線/BLの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、外部又は内部において生成されるリセット信号に応じて、上記1以上の第2トランスファーゲートの内、少なくとも1つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とするメモリ装置。
【0009】
【発明の実施の形態】
(1)発明の概要
本発明のメモリ装置は、電源電圧に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、当該キャパシタに記憶しているデータと検索データとの一致検出回路とを少なくとも備える,いわゆる一致検出機能付きのダイナミック型メモリセルを用いる連想メモリの内、上記キャパシタの電圧が供給される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態になる1以上のトランスファーゲートがビット線BLとビット線/BL(“/”は、データの読み書きを行う際、ビット線BLの反対の電位レベルに設定されるビット線であることを意味する。以下、同じ。)の間に直列に接続されている構成のメモリセルを用いる連想メモリ装置において、外部又は内部で生成するリセット信号RSTに応じて、上記記憶ノードの電位を、ビット線BLとビット線/BLとの間が通電状態とならない様に、上記1以上のトランスファーゲートの内、少なくとも1つのトランスファーゲートをオフにする十分に低い値、好ましくは、0Vに修正するメモリセル初期化回路を備えることを特徴とする。これにより、例えば電源投入後に誤ったデータの書き込みが行われるのを防止する。
【0010】
(2)実施の形態1
図1は、実施の形態1に係るダイナミック型連想メモリ装置100の全体構成を示すブロック図である。なお、当該ダイナミック型連想メモリ装置100は、メモリセル初期化回路12を備える点以外、特開平4−97669号公報に開示するダイナミック型連想メモリ装置と同じである。メモリセル初期化回路12は、電源投入後に外部より入力されるリセット信号RSTに応じて動作する。このため、メモリセル初期化回路12以外の各構成ブロックの構成及び動作については簡単に説明するに留める。
【0011】
ダイナミック型連想メモリ装置100は、mワード×nビット分のメモリセルアレイ4及び当該メモリセルアレイ4内のビット線の電位を制御するビット線制御部8を備える。クロック信号発生器20は、外部より入力される命令コードをデコードして各ブロックで必要なクロック信号及び制御信号を生成する。
【0012】
外部より入力されるアドレス信号は、アドレスデコーダ7及びマッチ線制御回路11に入力される。アドレスデコーダ7は、ワードラインWL1〜WLmの内、該当するワードラインをHighレベルに切り換える。また、マッチ線制御回路11は、データの読み出し及び一致検出処理を実行する際に一度全てのマッチ線ML1〜MLmをHighレベルに切り換える。
【0013】
メモリセル初期化回路12は、電源投入後、外部より入力されるリセット信号RSTに応じてメモリセルアレイ4の全てのメモリセルのワードラインWL1〜WLmをHighレベルに切り換え、ビット線BLの電位をLowレベルに、ビット線/BLの電位をHighレベルに強制的に設定し、全てのメモリセル内に“L”のデータを書き込む。なお、メモリセル初期化回路12の構成については、後に詳しく説明する。
【0014】
検索動作を行う場合、外部より入力されるnビットのデータは、書込/読出回路1を介して検索データレジスタ2に格納される。検索データは、この後、マスクデータレジスタ3、スイッチ回路9、データドライバ/アンプ10、及びビット線制御部8を介してメモリセルアレイ4に入力される。後に説明するが、メモリセルアレイ4は、入力されたnビットのデータが同一のマッチ線ML上、即ち、同一ワードラインWL上に並ぶnビットのデータと一致した場合には、当該マッチ線MLをHighレベルにし、不一致の場合にはLowレベルにしてマッチフラグレジスタ5に出力する。
【0015】
マッチフラグレジスタ5は、メモリセルアレイ4から出力されるマッチ線ML1〜MLmの信号レベルを表すmビットデータを記録保持する。プライオリティエンコーダ6は、マッチフラグレジスタ5に記録されたmビットのデータに基づいて、信号レベルがHighレベルであったマッチ線から、予め決められた優先順位に従い1本のマッチ線を特定し、当該マッチ線の位置を特定するマッチアドレス信号を出力する。
【0016】
図2は、図1に示したメモリセルアレイ4及びビット線制御部8の構成を示す図である。図示するように、メモリセルアレイ4は、mワード×nビット分のメモリセルMC(i,j)(但し、iは1〜m、jは1〜nの整数である。)で成る。各メモリセルMCの構成は同じである。i行目に並ぶメモリセルMC(i,1)〜MC(i,n)には、アドレスデコーダ7の出力するワードライン信号WLiの他、マッチ線制御回路11の出力するマッチ線信号MLiが入力される。ビット線制御部8は、合計でn個のビット線制御回路8(1)〜8(n)で成る。各ビット線制御回路8(1)〜8(n)は、j列目に並ぶメモリセルMC(1,j)〜MC(m,j)のビット線BLj及び/BLjの値を制御する。
【0017】
図3は、セルプレート電位が1/2Vccに設定されたデータ保存用のキャパシタと、当該キャパシタに記憶しているデータの一致検出回路を備えるメモリセルMC(i,j)の構成を示す図である。メモリセルMC(i,j)は、1/2Vccの印加される2個の直列に接続されたキャパシタ30及び31においてデータの保持を行う。キャパシタ30の1/2Vccが印加される側の反対の側に位置する記憶ノードN1は、NMOSトランジスタ32のソースに接続される。NMOSトランジスタ32のドレインは、ビット線BLjに接続され、ゲートはワードラインWLiに接続される。キャパシタ31の1/2Vccの印加される側の反対の側に位置する記憶ノードN2は、NMOSトランジスタ33のドレインに接続される。NMOSトランジスタ33のゲートは、ワードラインWLiに接続され、ソースはビット線/BLjに接続される。上記2つのキャパシタ30,31と2つのNMOSトランジスタ32,33で、周知のダイナミック型のメモリセルが構成される。
【0018】
更に、メモリセルMC(i,j)は、ビットデータ毎の一致検出機能を実現するため、2つのキャパシタ30及び31の記憶ノードN1,N2が各ゲートに接続された2つのNMOSトランジスタ34及び35を備える。
【0019】
NMOSトランジスタ34のドレインは、ビット線BLjに接続され、ソースは、NMOSトランジスタ35のドレインに接続されている。NMOSトランジスタ35のソースは、ビット線/BLjに接続されている。また、NMOSトランジスタ34のソース及びNMOSトランジスタ35のドレインは、NMOSトランジスタ36のドレインに接続されている。NMOSトランジスタ36のゲート及びソースは、何れもマッチ線MLiに接続されている。
【0020】
上記構成のメモリセルMC(i、j)に対するデータの書き込みは、以下の手順で行われる。まず、マッチ線MLiをLowレベルの電位にしてトランジスタ36をオフの状態に切り換えた後、ワードラインWLiをHighレベルの電位にすると共に、ビット線BLの電位を書き込みを行うデータ信号の電位を同じに設定し、ビット線/BLを反転信号の状態に設定する。これによりビット線BL,/BLの電位がキャパシタ30,31に格納される。この後、ワードラインWLiの電位をLowレベルに切り換え、データの書込みを終了する。
【0021】
データの読出しは、以下の手順で行われる。まず、ビット線BL及びビット線/BLの電位をLowレベルにし、ワードラインWLiの電位をLowレベルにした後に、マッチ線MLiの電位をHighレベルに切り換える。例えば、キャパシタ30に電荷が充填されている場合、トランジスタ34がオンの状態に切り換り、ビット線BLjがHighレベルの状態に切り換る。この場合、ビット線/BLjは、Lowレベルの電位を維持する。他方、キャパシタ31に電荷が充填されている場合、トランジスタ35がオンの状態に切り換り、ビット線/BLjがHighレベルの状態に切り換る。この場合、ビット線BLjは、Lowレベルの電位を維持する。
【0022】
記憶しているデータと検索データとの一致検出は、以下の手順で行う。まず、ビット線BLj,/BLj、及び、マッチ線MLiを全てHighレベルの電位状態にする。例えば、キャパシタ30に電荷が充填されている状態で、ビット線BLjにHighレベルの信号を流し、ビット線/BLjにLowレベルの信号を流した場合、トランジスタ34及び35はオフのままの状態を保ち、この結果、マッチ線MLiもHighレベルの電位状態を保つ。
【0023】
他方、ビット線BLjにLowレベルの信号を流し、ビット線/BLjにHighレベルの信号を流した場合、トランジスタ34はオンの状態に切り換り、トランジスタ35はオフの状態に切り換り、マッチ線MLiはトランジスタ34及び36を介して放電される。この結果、マッチ線MLiはLowレベルの電位状態に変化する。このように、検索データ信号に基づく電位の信号をビット線BLj及び/BLjに流してマッチ線MLiの電位変化を見ることにより、検索データとメモリセルに記憶していたデータとの一致/不一致を判断することができる。
【0024】
上記データの書き込み、読出し、一致検出処理は、全て、トランジスタ34のゲートへの印加電圧がHighレベル(又はLowレベル)の場合、トランジスタ35のゲートへの印加電圧がLowレベル(又はHighレベル)であることが必要である。しかし、電源電圧1/2Vccの起動に伴い、キャパシタ30,31のセルプレート電位も上昇し、キャパシタ30,31のカップリング効果によりトランジスタ34及び35のゲートに1/2Vcc又はこれに近い値が印加される可能性もある。この場合、トランジスタ34及び35のドレイン・ソースの間が通電状態となり、ビット線BLj及びビット線/BLjの間で貫通電流が流れ得ることになる。具体的には、ビット線制御回路からビット線BLjに5V、ビット線/BLjに0Vが印加されている場合であっても、上記貫通電流のため、例えば、ビット電BLjの電位が4V、ビット線/BLjの電位が1Vとなってしまう。この状態で、上記データの書き込みを行えば、キャパシタ30及び31への適切な電荷の充填が行われないことになる。更には、この状態でデータの読み出しを行えば、トランジスタ36からトランジスタ34及び35の何れにも電流が流れ込むことになり、正確なデータの読み出しができないことになる。更には、一致検出処理を行えば、ビット線BLjとビット線/BLjの両方に電荷が流れ込むことが考えられ、誤った一致検出処理が行われることになる。
【0025】
この問題に対処すべくダイナミック型連想メモリ装置100では、メモリセルアレイ4の前段に電源投入後、外部から入力されるリセット信号RSTに応じて、上記NMOSトランジスタ34及び35が共にオンの状態に切り換ってビット線BLとビット線/BL間を通電状態にすることがないように、キャパシタ30及びキャパシタ31の少なくとも一方の記憶ノードの電位を0Vに修正するメモリセル初期化回路12を備える。
【0026】
図4は、メモリセル初期化回路12の回路構成を詳細に示す図である。ワードライン切換回路C1として機能するm個の2入力ORゲート12a,12b,…12cは、一方の信号入力端子にアドレスデコーダ7より伸びるm本のワードラインWL1〜WLmの各々を接続し、他方の信号入力端子はリセット信号入力端子12zに接続されている。外部からHighレベルのリセット信号が入力されている間、m個のORゲート12a,12b,…12cは、全てのワードラインWL1〜WLmをHighレベルに切り換える。
【0027】
ビット線BL切換回路C2として機能するn個のNMOSトランジスタ12d,12e,…12fは、ドレインがビット線BLに接続され、ゲートがリセット信号入力端子12zに接続され、ソースが接地されており、リセット信号入力端子12zへHighレベルのリセット信号が出力されている間、ビット線BL1,BL2,…BLnを接地させる。
【0028】
ビット線/BL切換回路C3として機能するn個のPMOSトランジスタ12h,12i,…12jは、ドレインにビット線/BL1,/BL2,…/BLnが接続され、ゲートにインバータ12gを介してリセット信号入力端子12zが接続され、ソースに電源が接続されている。Highレベルのリセット信号が反転入力されている間、各PMOSトランジスタ12h,12i,…12jは、ビット線/BL1,/BL2,…/BLnに電源電圧Vccを供給する。
【0029】
図5は、電源投入後、外部から入力されるHighレベルのリセット信号RSTと、これに応じて変化するワードライン信号WL1〜WLmとビット線BL,/BLの信号レベルを表す図である。図示するように、リセット信号RSTが立ち上がってから一斉にワードラインWL1〜WLmがHighレベルに切り換り、ビット線BL1〜BLnがLowレベルに設定される。ビット線/BL1〜/BLnは、Highレベルのままを維持する。これにより、例えば、図3に示したメモリセルMC(i,j)では、キャパシタ30は、完全に放電され、キャパシタ31に電荷が完全に充填される。当該手法により各メモリセルに“L”のデータを書き込むことにより、電源の立ち上げ時に上昇した記憶ノードの電位を修正してビット線BLとビット線/BL間が通電状態になるのを防ぐ。これにより以後のデータの書き込み、読み出し、一致検出処理を正確に実行することができる。
【0030】
(3)実施の形態2
図6は、実施の形態2に係るダイナミック型連想メモリ装置が備えるメモリセル初期化回路12’の構成を示す図である。実施の形態1に係るメモリセル初期化回路12と同じ構成物には同じ参照番号を付して、ここでの重複した説明は省く。
【0031】
メモリセル初期化回路12’は、メモリセル初期化回路12が備えていたビット線/BL切換回路C3の代わりに、ビット線/BL切換回路C4としてリセット信号がゲートに印加され、Highレベルのリセット信号の入力に応じてビット線/BL1〜/BLnを接地させるn個のNMOSトランジスタ12k,12l,…12mを備え、更に、電源の投入に伴いリセット信号を生成するリセット信号生成回路12nを備える。
【0032】
リセット信号発生回路12nは、1個の2入力ANDゲート12oで成り、一方の信号入力端子は電源に接続され、他方の信号入力端子は奇数段、例えば3段のインバータ12p,12q,12rを介して電源に接続されている。上記構成のリセット信号発生回路12nは、電源の投入に伴い、Highレベルのリセット信号を上記3つのインバータ12p,12q,12rによる遅延時間の期間だけ出力する。なお、電源とリセット信号発生回路12nの間に遅延回路又はタイマーを設け、電源の投入後、一定時間が経過するのを待ってから、上記リセット信号発生回路12nへの電力の供給を開始するようにしても良い。
【0033】
図7は、起動に伴いリセット信号発生回路12nから出力されるパルス信号と、これに応じて変化するワードラインの信号WL1〜WLm、ビット線BL1〜BLn,ビット線/BL1〜/BLnの信号レベルを表す図である。図示するように、Highレベルのリセット信号が出力されてから一斉にワードラインWL1〜WLmがHighレベルに切り換り、ビット線BL1〜BLn及びビット線/BL1〜/BLnがLowレベルに切り換る。当該構成を採用することにより、上記メモリセルMC(i、j)の2つのキャパシタ30及び31(図3を参照)を完全に放電し、ビット線BLと/BL間を結ぶ2つのトランジスタ34,35をオフにすることで貫通電流が流れることを、より確実に防止することができる。
【0034】
(4)実施の形態3
図8は、実施の形態3に係るダイナミック型連想メモリ装置の備えるメモリセル初期化回路12”の構成を示す図である。実施の形態1に係るメモリセル初期化回路12と同じ構成物には同じ参照番号を付して、ここでの重複した説明は省く。
【0035】
メモリセル初期化回路12”では、メモリセル初期化回路12のビット線BL切換回路C2及びビット線/BL切換回路C3を除去し、代わりに、Highレベルのリセット信号の入力に応じてセンスアンプを含むビット線制御回路8(1)〜8(n)を制御するセンスアンプ制御回路C5を備える。
【0036】
センスアンプ制御回路C5の構成の説明をする前に、ビット線制御回路8(1)〜8(n)の構成を説明しておく。ビット線制御回路8(1)〜8(n)は全て同じ構成である。図8は、ビット線制御回路8(1)の構成のみを詳細に示し、他の回路8(2)〜8(n)を省略して示す。ビット線制御回路8(1)を構成する読出回路8bは、アレイコントローラ8aより出力される読出信号RTに応じて活性化され、ビット線BL及び/BL上の信号に応じてデータバスDT及び/DTを駆動する。書込回路8cは、アレイコントローラ8aより出力される書込信号WTに応じて活性化され、データバスDT及び/DT上の信号に応じてビット線BL及び/BLを駆動する。
【0037】
センスアンプ8dは、センスアンプ制御回路C5を介してアレイコントローラ8aより出力されるセンスアンプイネーブル信号SE及び/SEにより活性化され、ビット線BLとビット線/BL間の電位差を増幅し、一方のビット線の電位をHighレベルにし、他方のビット線の電位をLowレベルにする。
【0038】
ビット線放電回路8eは、アレイコントローラ8aより出力されるHighレベルの放電制御信号BLLに応じてビット線BL及び/BLを放電する。ビット線充電回路8fは、センスアンプ制御回路C5を介してアレイコントローラ8aより出力されるHighレベルの充電制御信号BLHに応じてビット線BL及び/BLを充電する。
【0039】
センスアンプ制御回路C5は、3つの2入力ANDゲート12s,12u,12v、及び、1つの2入力ORゲート12tで構成される。ANDゲート12sの一方の信号入力端子は、インバータ12wを介してリセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aのセンスアンプイネーブル信号/SEの出力端子に接続されている。ORゲート12tの一方の信号入力端子は、リセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aのセンスアンプイネーブル信号SEの出力端子に接続されている。ANDゲート12uの一方の信号入力端子は、インバータ12wを介してリセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aの放電制御信号BLLの出力端子に接続されている。ANDゲート12vの一方の信号入力端子は、インバータ12wを介してリセット信号入力端子12zに接続され、他方の信号入力端子は、アレイコントローラ8aの充電制御信号BLHの出力端子に接続されている。
【0040】
上記構成のセンスアンプ制御回路C5では、Highレベルのリセット信号の入力に応じて、センスアンプイネーブル信号SEをHighレベルに切り換え、センスアンプイネーブル信号/SEをLowレベルに切り換え、放電制御信号BLL及び充電制御信号BLHをLowレベルに設定する。
【0041】
図9は、外部からのHighレベルのリセット信号RSTの入力に応じてメモリセル初期化回路12”内で生成されるセンスアンプイネーブル信号SE,/SEの電位レベル、ビット線BL、/BLの電位レベル、放電制御信号BLL、充電制御信号BLH、ワードライン信号WL1〜WLmの様子を表す図である。図示するように、Highレベルのリセット信号RSTの入力と共に、各ワードライン信号WL1〜WLmはHighレベルに切り換り、ビット線BLをHighレベルに、ビット線/BLをLowレベルに設定することができる。これにより、ビット線/BL側のキャパシタ31の電荷を完全に放電することができ、ビット線BLと/BL間が通電するのを確実に防止することができる。
【0042】
【発明の効果】
本発明のメモリ装置ではメモリ初期化回路の働きにより、データ保存用のキャパシタのセルプレート電位が電源投入により上昇し、キャパシタのカップリング効果により上記キャパシタの電源供給側とは反対側に位置する記憶ノードの電位が上昇しても、ビット線BLとビット線/BLの間が通電するのを防止することができる。これにより、例えば、以降のデータの書き込み時にビット線BLとビット線/BLとの間に貫通電流が流れるのを防止する等、誤動作が生じるのを防止することができる。
【図面の簡単な説明】
【図1】実施の形態1に係るダイナミック型連想メモリ装置が備えるメモリセル初期化回路のブロック構成図である。
【図2】メモリセルアレイ内の構成を示す図である。
【図3】データの一致検出処理機能付きのダイナミック型メモリセルの構成を示す図である。
【図4】メモリ初期化回路の構成を示す図である。
【図5】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【図6】実施の形態2に係るダイナミック型連想メモリ装置の備えるメモリセル初期化回路の構成を示す図である。
【図7】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【図8】実施の形態3に係るダイナミック型連想メモリ装置の備えるメモリ初期化回路の構成を示す図である。
【図9】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【符号の説明】7 アドレスデコーダ、8 ビット線制御回路、11 マッチ線制御、12,12’,12” メモリセル初期化回路、30,31 キャパシタ、32,33,34,35,36 NMOSトランジスタ、100 ダイナミック型連想メモリ装置。
Claims (4)
- ワードラインの活性化によりオンの状態に切り換る第1トランスファーゲートを介してビット線BL又はビット線/BLに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる1以上の第2トランスファーゲートが、ビット線BLとビット線/BLの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、
外部又は内部において生成されるリセット信号に応じて、上記1以上の第2トランスファーゲートの内、少なくとも1つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とするメモリ装置。 - 請求項1に記載のメモリ装置において、
上記メモリセル初期化回路は、リセット信号に応じて、上記メモリセルのワードラインを活性化し、上記キャパシタの接続されるビット線BL又はビット線/BLの少なくとも一方の電位を制御して、上記ビット線BLとビット線/BLの間に直列に接続された1以上の第2トランスファーゲートの内、少なくとも1つのトランスファーゲートをオフの状態にするように記憶ノードの電位を制御するメモリ装置。 - 請求項2に記載のメモリ装置において、
上記メモリセルは、上記データ保存用のキャパシタとして、ワードラインの活性化によりビット線BLに接続される第1のキャパシタと、ビット線/BLに接続される第2のキャパシタを備え、かつ、上記1以上の第2トランスファーゲートとして、第1及び第2キャパシタの記憶ノードに各ゲートが接続され、ビット線BLとビット線/BLの間に互いに直列に接続された2つのトランスファーゲートを備え、
上記メモリセル初期化回路は、リセット信号に応じて上記メモリセルのワードラインを活性化すると共に、上記メモリ装置がビット線BLとビット線/BLの間の電位差を増幅する為に備えるセンスアンプを活性化することにより、ビット線BL及びビット線/BLの一方の電位をHighレベルにし、他方の電位をLowレベルにして上記直列に接続された2つのトランスファーゲートの内、少なくとも1つのトランスファーゲートをオフの状態にするように記憶ノードの電位を制御するメモリ装置。 - 請求項1乃至請求項3の何れかに記載のメモリ装置において、
上記メモリ初期化回路は、リセット信号に応じて上記メモリセルのデータ保存用のキャパシタの記憶ノードの電位を0Vにするメモリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003005791A JP2004220677A (ja) | 2003-01-14 | 2003-01-14 | メモリ装置 |
US10/668,310 US6859377B2 (en) | 2003-01-14 | 2003-09-24 | Dynamic associative memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003005791A JP2004220677A (ja) | 2003-01-14 | 2003-01-14 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004220677A true JP2004220677A (ja) | 2004-08-05 |
Family
ID=32709033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003005791A Pending JP2004220677A (ja) | 2003-01-14 | 2003-01-14 | メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6859377B2 (ja) |
JP (1) | JP2004220677A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6751110B2 (en) * | 2002-03-08 | 2004-06-15 | Micron Technology, Inc. | Static content addressable memory cell |
WO2005048267A1 (ja) * | 2003-11-12 | 2005-05-26 | Matsushita Electric Industrial Co., Ltd. | Cam回路及びその出力方法 |
US7499303B2 (en) * | 2004-09-24 | 2009-03-03 | Integrated Device Technology, Inc. | Binary and ternary non-volatile CAM |
CN115443505A (zh) * | 2020-04-17 | 2022-12-06 | 株式会社半导体能源研究所 | 半导体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03160694A (ja) * | 1989-11-16 | 1991-07-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5146300A (en) * | 1989-11-27 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor |
JP2966638B2 (ja) * | 1992-04-17 | 1999-10-25 | 三菱電機株式会社 | ダイナミック型連想メモリ装置 |
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-
2003
- 2003-01-14 JP JP2003005791A patent/JP2004220677A/ja active Pending
- 2003-09-24 US US10/668,310 patent/US6859377B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US6859377B2 (en) | 2005-02-22 |
US20040136216A1 (en) | 2004-07-15 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A02 | Decision of refusal |
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