TWI567734B - 記憶體裝置及用於操作該記憶體裝置之方法 - Google Patents

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Description

記憶體裝置及用於操作該記憶體裝置之方法
本發明一般而言係關於半導體記憶體及方法，且更特定而言係關於與使用感測電路執行邏輯操作有關之裝置及方法。
記憶體器件通常經提供為電腦或其他電子系統中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)以及其他。非揮發性記憶體可藉由在未供電時保持所儲存資料而提供持續資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)以及其他。
電子系統通常包含可擷取及執行指令且將所執行指令之結果儲存至一適合位置之若干個處理資源(例如，一或多個處理器)。一處理器可包括若干個功能單元，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及/或一組合邏輯區塊，例如，該等功能單元可用以藉由對 資料(例如，一或多個運算元)執行邏輯操作(諸如，AND、OR、NOT、NAND、NOR、XOR及逆變(求逆)邏輯操作)而執行指令。舉例而言，功能單元電路(FUC)可用以經由若干個邏輯操作對運算元執行算術運算，諸如加法、減法、乘法及/或除法。
在提供指令至FUC以用於執行中可涉及一電子系統中之若干個組件。該等指令可例如由一處理資源(諸如，一控制器及/或主機處理器)產生。資料(例如，將對其執行指令之運算元)可儲存於可由FUC存取之一記憶體陣列中。在FUC開始對資料執行指令之前，可自記憶體陣列擷取指令及/或資料並對其進行定序及/或緩衝。此外，由於可在一或多個時脈循環中經由FUC執行不同類型之操作，因此亦可對指令及/或資料之中間結果進行定序及/或緩衝。
在諸多例項中，處理資源(例如，處理器及/或相關聯FUC)可在記憶體陣列外部，且經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一組指令。可用其中可實施在一記憶體內部及/或附近(例如，直接與記憶體陣列在同一晶片上)之一處理器的一記憶體中處理器(PIM)器件(PIM)改良處理效能，此在處理中可節省時間及功率。然而，此等PIM器件可具有各種缺陷，諸如一經增加晶片大小。此外，此等PIM器件仍可與執行邏輯操作(例如，計算功能)相關聯地消耗非所要量之功率。
100‧‧‧計算系統/系統/記憶體系統
110‧‧‧主機/處理器
120‧‧‧記憶體器件/器件
130‧‧‧陣列/記憶體陣列
140‧‧‧控制電路
142‧‧‧位址電路
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧輸入/輸出匯流排
170‧‧‧移位控制器
202‧‧‧存取電晶體/電晶體/存取器件/記憶體單元電晶體
203‧‧‧儲存元件/電容器
204-0‧‧‧字線/列0
204-1‧‧‧字線/列1
204-2‧‧‧字線
204-3‧‧‧字線
204-4‧‧‧字線
204-5‧‧‧字線
204-6‧‧‧字線
204-7‧‧‧字線
205-1‧‧‧資料線/互補資料線
205-2‧‧‧資料線/互補資料線
206‧‧‧感測放大器
208(n-1)‧‧‧存取電晶體
208(n)‧‧‧存取電晶體
208(n+1)‧‧‧存取電晶體
210(n-1)‧‧‧線
210(n)‧‧‧線
210(n+1)‧‧‧線
212‧‧‧次級感測放大器
219‧‧‧控制信號
221-1‧‧‧隔離電晶體
221-2‧‧‧隔離電晶體
221-3‧‧‧隔離電晶體
221-4‧‧‧隔離電晶體
221-5‧‧‧隔離電晶體
221-6‧‧‧隔離電晶體
222‧‧‧控制信號線
223‧‧‧移位電路
224‧‧‧輸入/輸出線
226‧‧‧控制信號線
230‧‧‧陣列/記憶體陣列
250‧‧‧感測電路/計算組件
305-1‧‧‧互補資料線/資料線
305-2‧‧‧互補資料線/資料線
306‧‧‧感測放大器
307‧‧‧正控制信號線
308‧‧‧存取電晶體
310‧‧‧線
311‧‧‧源極電晶體
312‧‧‧次級感測放大器
313‧‧‧漏槽電晶體
314‧‧‧平衡電路
315‧‧‧鎖存器/初級鎖存器
317-1‧‧‧第一鎖存器節點
317-2‧‧‧第二鎖存器節點
324‧‧‧電晶體
325-1‧‧‧電晶體
325-2‧‧‧電晶體
326‧‧‧控制信號線/平衡控制信號線
327-1‧‧‧交叉耦合n通道電晶體/NMOS電晶體
327-2‧‧‧交叉耦合n通道電晶體/NMOS電晶體
328‧‧‧負控制信號線
329-1‧‧‧交叉耦合p通道電晶體/PMOS電晶體
329-2‧‧‧交叉耦合p通道電晶體/PMOS電晶體
334‧‧‧供應電壓
605-1‧‧‧互補資料線/資料線
605-2‧‧‧互補資料線/資料線
606‧‧‧感測放大器
607‧‧‧正控制信號線
608‧‧‧存取電晶體
610‧‧‧線
611‧‧‧源極電晶體
612‧‧‧次級感測放大器
613‧‧‧漏槽電晶體
614‧‧‧平衡電路
615‧‧‧初級鎖存器/鎖存器
616‧‧‧平衡電晶體/電晶體
617-1‧‧‧第一鎖存器節點
617-2‧‧‧第二鎖存器節點
618‧‧‧正控制信號線/控制信號線
620‧‧‧平衡電壓
624‧‧‧電晶體/輸入/輸出線
625-1‧‧‧電晶體
625-2‧‧‧電晶體
626‧‧‧電晶體
627-1‧‧‧交叉耦合n通道電晶體/NMOS電晶體/交叉耦合NMOS電晶體
627-2‧‧‧交叉耦合n通道電晶體/NMOS電晶體/交叉耦合NMOS電晶體
628‧‧‧負控制信號線
629-1‧‧‧PMOS電晶體/交叉耦合p通道電晶體
629-2‧‧‧PMOS電晶體/交叉耦合p通道電晶體
ACT‧‧‧正控制信號
ACTEQ‧‧‧信號
D‧‧‧資料線/數位線/互補感測線
D_‧‧‧資料線/數位線/互補感測線
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
EQ‧‧‧控制信號
INV‧‧‧反相控制信號
GND‧‧‧接地電壓/電壓/接地
NORM‧‧‧正常組態控制信號
RNL‧‧‧負控制信號
S1‧‧‧節點
S2‧‧‧節點
SHIFT‧‧‧控制信號
VDD‧‧‧供應電壓/電壓/導軌電壓/經啟動正控制信號電壓
VDD/2‧‧‧平衡電壓
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
t7‧‧‧時間
t8‧‧‧時間
t9‧‧‧時間
t10‧‧‧時間
圖1係根據本發明之若干項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖2係圖解說明根據本發明之若干項實施例之記憶體胞元及感測電路之一示意圖。
圖3係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖4圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖5圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖6係圖解說明根據本發明之若干項實施例之感測電路之一部分之另一示意圖。
圖7圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖8圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
本發明包含與使用感測電路執行邏輯操作有關之裝置及方法。一實例性裝置包括：一記憶體胞元陣列；感測電路，其經由一感測線耦合至該記憶體胞元陣列；及一控制器，其耦合至該記憶體胞元陣列及該感測電路。該感測電路包含一感測放大器且不包含一累加器。該控制器經組態以在不將資料傳送出該記憶體陣列及該感測電路之情況下使用該記憶體胞元陣列作為一累加器來執行邏輯操作。
與先前系統(諸如，先前PIM系統)以及具有一外部處理器(例如，位於一記憶體陣列外部(諸如，位於一單獨積體電路晶片上)之一處理資源)之系統相比，本發明之若干項實施例可與執行計算函數相關聯地提供經改良並行性及/或經減少功率消耗。例如，若干項實施例可提供用於在不例如經由一匯流排(例如，資料匯流排、位址匯流排、控制匯流排)將資料傳送出記憶體陣列及感測電路之情況下執行完整性計算函數，諸如整數加法、減法、乘法、除法及CAM(內容可定址記憶體)函數。此等計算函數可涉及執行若干個邏輯操作(例如，邏輯函數，諸如AND、OR、NOT、NOR、NAND、XOR等)。然而，實施 例並不限於此等實例。例如，執行邏輯操作可包含執行若干個非布爾邏輯操作，諸如複製、比較、破壞等。
在先前方法中，可將資料自陣列及感測電路(例如，經由包括輸入/輸出(I/O)線之一匯流排)傳送至一處理資源(諸如，一處理器、微處理器及/或計算引擎)，該處理資源可包括ALU電路及/或經組態執行適當邏輯操作之其他功能單元電路。然而，將資料自一記憶體陣列及感測電路傳送至此(等)處理資源可涉及顯著功率消耗。即使處理資源與記憶體陣列位於一同一晶片上，可在將資料自陣列移動出至計算電路中消耗顯著功率，此可涉及執行一資料線(其在本文中可稱為一數位線或資料線)位址存取(例如，一行解碼信號之激發)以便將資料自感測線傳送至I/O線(例如，區域I/O線)上，將資料移動至陣列周邊器件，以及將資料提供至計算函數。
此外，該(等)處理資源(例如，計算引擎)之電路可不遵循與一記憶體陣列相關聯之間距規則。舉例而言，一記憶體陣列之胞元可具有一4F2或6F2胞元大小，其中「F」係對應於胞元之一特徵大小。如此，例如，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘極)可不能夠按間距與記憶體胞元一起形成，此可影響晶片大小及/或記憶體密度。本發明之若干項實施例包含按間距與陣列之記憶體胞元一起形成且能夠執行計算函數(諸如本文中在下文所闡述者)之感測電路。
在本發明之以下詳細說明中，參考形成本文一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述該等實施例旨在使熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可做出程序、電及/或結構改變，而不背離本發明之範疇。如本文中所使用，特定地關於圖式中之元件符號之指定符「N」可指示可包含如此指定之若干個特定特徵。 如本文中所使用，「若干個」特定事物可係指此等事物中之一或多者(例如，若干個記憶體陣列可係指一或多個記憶體陣列)。
本文中之圖遵循其中第一個數字或前幾個數字對應於圖式之圖編號且剩餘數字識別圖式中之元件或組件的編號慣例。不同圖之間的類似元件或組件可通過使用類似數字來識別。舉例而言，206可指代圖2中之元件「06」，且可將圖6中之類似元件指代為606。如將瞭解，可添加、交換及/或消除本文中之各項實施例中所展示之元件以便提供本發明的若干項額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之某些實施例且不應視為一限制意義。
圖1係根據本發明之若干項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如本文中所使用，一記憶體器件120、一記憶體陣列130及/或感測電路150亦可被單獨地視為一「裝置」。
系統100包含耦合(例如，連接)至包含一記憶體陣列130之記憶體器件120的一主機110。主機110可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶體卡讀取器，以及各種其他類型之主機。主機110可包含一系統母板及/或背板且可包含若干個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或處理器110與記憶體器件120兩者可位於相同積體電路上。系統100可係(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其一部分。儘管圖1中展示之實例圖解說明具有一馮．諾依曼(Von Neumann)架構之一系統，但本發明之實施例可實施於可不包含通常與一馮．諾依曼架構相關聯之一或多個組件(例如，CPU、ALU等)之非馮．諾依曼架構(例如，一圖靈(Turing)機器)中。
為清楚起見，系統100已經簡化以著重於與本發明特定相關之特徵上。記憶體陣列130可係例如一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(其在本文中可稱為字線或選擇線)耦合之列以及由感測線耦合之行之記憶體胞元。儘管圖1中展示一單個陣列130，但實施例不限於此。例如，記憶體器件120可包含若干個陣列130(例如，DRAM胞元之若干個庫)。與圖2相關聯地闡述一實例性DRAM陣列。
記憶體器件120包含位址電路142以鎖存經由一I/O匯流排156(例如，一資料匯流排)透過I/O電路144提供之位址信號。一列解碼器146及一行解碼器152接收並解碼位址信號以存取記憶體陣列130。可藉由使用感測電路150感測資料線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取並鎖存一資料頁(例如，列)。I/O電路144可用於經由I/O匯流排156與主機110之雙向資料通信。寫入電路148用以將資料寫入至記憶體陣列130。
控制電路140解碼由控制匯流排154自主機110提供之信號。此等信號可包含用以控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料擦除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各項實施例中，控制電路140負責執行來自主機110之指令。控制電路140可係一狀態機、一定序器或某一其他類型之控制器。
控制器140可包含一移位控制器170，其可控制提供至例如與執行資料移位相關聯之移位電路之信號，如下文進一步闡述。舉例而言，移位控制器170可控制一陣列中之移位資料(例如，向右或向左)。
下文進一步闡述感測電路150之一實例。例如，在若干項實施例中，感測電路150可包括若干個感測放大器(例如，圖2中所展示之感 測放大器206或圖7中展示之感測放大器706)以及若干個計算組件(例如，圖2中所展示之計算組件231-1)，該若干個計算組件包括一累加器且可用以(例如，對與互補資料線相關聯之資料)執行邏輯操作。
在若干項實施例中，感測電路(例如，150)可用以在不經由一感測線位址存取傳送資料之情況下(例如，在不激發一行解碼信號之情況下)使用作為輸入儲存於陣列130中之資料執行邏輯操作並將邏輯操作之結果往回儲存至陣列130。如此，各種計算函數可使用感測電路150且在感測電路150內執行，而非藉由感測電路外部之處理資源(例如，藉由與主機110相關聯之一處理器及/或其他處理電路，諸如位於器件120上(例如，位於控制電路140上或其他處)之ALU電路)執行。
在各種先前方法中，例如與一運算元相關聯之資料將經由感測電路自記憶體被讀取且經由I/O線(例如，經由區域I/O線及/或全域I/O線)被提供至外部ALU電路。外部ALU電路可包含若干個暫存器且將使用運算元執行計算函數，且結果將經由I/O線往回傳送至陣列。相比之下，在本發明之若干項實施例中，感測電路(例如，150)經組態以對儲存於記憶體(例如，陣列130)中之資料執行邏輯操作且在不啟用耦合至感測電路之一I/O線(例如，一區域I/O線)之情況下將結果往回儲存至記憶體。啟用一I/O線可包含啟用(例如，接通)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極之一電晶體。實施例不限於此。例如，在若干項實施例中，感測電路(例如，150)可用以在不啟用陣列之行解碼線之情況下執行邏輯操作；然而，可啟用區域I/O線以便將一結果傳送至一適合位置(例如，傳送至一外部暫存器)而非往回傳送至陣列。
如此，在若干項實施例中，不需要陣列130及感測電路150外部之電路來執行計算函數，此乃因感測電路150可在不使用一外部處理資源之情況下執行適當邏輯操作以執行此等計算函數。因而，感測電 路150可用以至少在一定程度上補償及/或替換此一外部處理資源(或至少此一外部處理資源之頻寬)。然而，在若干項實施例中，除了由一外部處理資源(例如，主機110)執行邏輯操作之外，感測電路150亦可用以執行邏輯操作(例如，執行指令)。例如，主機110及/或感測電路150可限於僅執行某些邏輯操作及/或一特定數目個邏輯操作。
圖2係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。在此實例中，記憶體陣列230係1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列，該等記憶體胞元各自包括一存取器件202(例如，電晶體)及一儲存元件203(例如，一電容器)。在若干項實施例中，記憶體胞元可係破壞性讀取記憶體胞元(例如，讀取儲存於胞元中之資料會破壞資料使得起初儲存於胞元中之資料在經讀取之後經再新)。陣列230之胞元可配置成由字線204-0(列0)、204-1(列1)等耦合之列，以及由互補資料線(例如，數位線)對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於每一互補資料線對之個別資料線亦可分別稱為資料線205-1(D)及205-2(D_)。儘管在圖2中僅展示三對互補資料線，但本發明之實施例不限於此，且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如，4,096、8,192、16,384等)。
如在圖2中所展示，一特定記憶體單元電晶體202之一閘極可耦合至其對應字線204-0、204-1、...、204-7等。一第一源極/汲極區域耦合至其對應資料線(例如，205-1(D)、205-2(D_))，且一特定記憶體單元電晶體202之一第二源極/汲極區域耦合至其對應電容器203。
根據本發明之若干項實施例，記憶體陣列230耦合至感測電路250。在此實例中，感測電路250包括對應於各別記憶體胞元行(例如，耦合至各別互補資料線對205-1(D)及205-2(D_))之一感測放大器206，但其可或可不另外包括一計算組件。舉例而言，感測電路可對 應於圖1中所展示之感測電路150。
在於圖2中所圖解說明之實例中，感測電路250包括一感測放大器206。下文關於圖3詳細地闡述針對感測放大器206之一實例性組態。在若干項實施例中，針對一陣列(例如，陣列130)中之每一記憶體胞元行提供一個感測放大器206(例如，「感測放大器(sense amp)」)。例如，感測放大器206可係一DRAM陣列之感測放大器。在此實例中，感測放大器206耦合一互補資料線對205-1(D)及205-2(D_)。如此，感測放大器206可透過資料線205-1(D)及205-2(D_)耦合至一各別行中之所有記憶體胞元。
如在圖2中所展示，感測電路250可經由移位電路223耦合至記憶體陣列230。在此實例中，移位電路223包括耦合於資料線205-1(D)及205-2(D_)內中間處之一隔離電晶體對221-1及221-2。亦即，隔離電晶體221-1之一第一源極/汲極區域可耦合至資料線205-1(D)之一第一部分，且隔離電晶體221-1之一第二源極/汲極區域可耦合至資料線205-1(D)之一第二部分。隔離電晶體221-2可類似地耦合於資料線205-2(D_)之部分之間。
隔離電晶體221-1及221-2之閘極耦合至提供一正常組態控制信號(例如，「NORM」)之一控制信號線222，該正常組態控制信號在經啟動時啟用(例如，接通)隔離電晶體221-1及221-2以將對應感測放大器206耦合至一記憶體胞元行(其耦合至互補資料線對205-1(D)及205-2(D_))。根據各項實施例，將記憶體胞元耦合至一特定感測放大器206之隔離電晶體221-1及221-2可稱為移位電路223之一「正常」組態。可在傳送資料值至/自耦合至資料線205-1(D)及205-2(D_)以及對應感測放大器206(例如，經由隔離電晶體221-1及221-2耦合至資料線205-1(D)及205-2(D_))之記憶體胞元時使用隔離電晶體221-1及221-2。
在於圖2中所圖解說明之實例中，移位電路223亦包含耦合於一 感測放大器206與一毗鄰互補資料線對205-1(D)及205-2(D_)之間的另一(例如，一第二)隔離電晶體對221-3及221-4。如在圖2中所展示，隔離電晶體221-3及221-4經組態以將互補資料線對205-1(D)及205-2(D_)(例如，DIGIT(n)/DIGIT(n)_)耦合至一毗鄰感測放大器206。隔離電晶體221-3及221-4亦可被闡述為經組態以將一感測放大器206(例如，對應於互補資料線對205-1(D)及205-2(D_)，諸如DIGIT(n)/DIGIT(n)_)耦合至一毗鄰互補資料線對205-1(D)及205-2(D_))(例如，DIGIT(n-1)/DIGIT(n-1)_)。
隔離電晶體221-3及221-4經組態以將毗鄰互補資料線對自耦合至互補資料線對205-1(D)及205-2之一不同移位電路223之隔離電晶體221-1及221-2之一側(例如，記憶體胞元耦合至其的毗鄰互補資料線對205-1(D)及205-2之一部分)耦合至隔離電晶體221-1及221-2的一相對側(例如，感測放大器206耦合至其的互補資料線205-1(D)及205-2之一部分)。舉例而言，隔離電晶體221-3及221-4將隔離電晶體221-1及221-2之記憶體陣列230側上之資料線Digit(n)及Digit(n)_耦合至對應於資料線Digit(n+1)及Digit(n+1)_之感測放大器206(例如，圖2中所展示之最右側感測放大器206)。隔離電晶體221-3及221-4之閘極可耦合至提供一移位控制信號(例如，「SHIFT」)之一控制信號線219，可例如在對NORM控制信號222撤銷啟動時啟動該移位控制信號。
此組態促進將資料向右或向左移位。例如為將資料向右移位，可藉由接通圖2中所展示之最右側感測放大器206與資料線Digit(n+1)及Digit(n+1)_之間的移位隔離電晶體221-3及221-4而將來自耦合至資料線Digit(n)及Digit(n)_之記憶體胞元之資料傳達至圖2中所展示之最右側感測放大器206。關斷圖2中所展示之中央感測放大器206與資料線Digit(n)及Digit(n)_之間的正常隔離電晶體221-1及221-2，且亦關斷圖2中所展示之最右側感測放大器206與資料線Digit(n+1)及Digit (n+1)_之間的正常隔離電晶體。激發圖2中所展示之最右側感測放大器可將資料自資料線Digit(n)及Digit(n)_載入至圖2中所展示之最右側感測放大器中。
隨後可藉由關斷移位隔離電晶體221-3及221-4且接通圖2中所展示之最右側感測放大器與資料線Digit(n+1)及Digit(n+1)_之間的正常隔離電晶體而將此經向右移位資料傳送至耦合至資料線Digit(n+1)及Digit(n+1)_之記憶體胞元。
例如為將資料向左移位，可首先藉由接通圖2中所展示之中央感測放大器206與資料線Digit(n)及Digit(n)_之間的正常隔離電晶體221-1及221-2而將來自耦合至資料線Digit(n)及Digit(n)_之記憶體胞元之資料傳達至圖2中所展示之中央感測放大器206，且隨後激發圖2中所展示之中央感測放大器206以將資料載入至圖2中所展示之中央感測放大器206中。可關斷圖2中所展示之中央感測放大器206與資料線Digit(n)及Digit(n)_之間的正常隔離電晶體221-1及221-2，且可接通圖2中所展示之中央感測放大器206與資料線Digit(n-1)及Digit(n-1)_之間的移位隔離電晶體(其中關斷圖2中所展示之最左側感測放大器206與資料線Digit(n-1)及Digit(n-1)_之間的正常隔離電晶體)。可藉由啟用耦合至資料線Digit(n-1)及Digit(n-1)_之一所要記憶體胞元列而將來自圖2中所展示之中央感測放大器206之資料載入至耦合至資料線Digit(n-1)及Digit(n-1)_之記憶體胞元中。
儘管圖2中所展示之移位電路223經組態使得隔離電晶體221-3及221-4將一互補資料線對205-1(D)及205(D_)耦合至一右毗鄰感測放大器206(例如，或將一感測放大器耦合至一左毗鄰互補資料線對2(5-1(D)及205-2(D_))，但本發明之實施例並不限於圖3中所圖解說明之特定組態。例如，隔離電晶體221-3及221-4可經組態以將一互補資料線對205-1(D)及205-2(D_)耦合至一左毗鄰感測放大器206(例如，或將 一感測放大器耦合至一右毗鄰互補資料線對205-1(D)及205(D_))。根據本發明之某些實施例，隔離電晶體221-3及221-4可經組態以將一互補資料線對205-1(D)及205-2(D_)耦合至一非毗鄰感測放大器206(例如，不同於隔離電晶體221-1及221-2將互補資料線對205-1(D)及205-2(D_)耦合至其之感測放大器的一感測放大器306)。
在於圖2中所圖解說明之實例中，移位電路223進一步包含耦合於一感測放大器206與對應互補資料線對205-1(D)及205-2(D_)(例如，隔離電晶體221-1及221-2將一特定感測放大器206耦合至其之互補資料線對205-1(D)及205-2(D_))之間的另一(例如，一第三)隔離電晶體對221-5及221-6。然而，隔離電晶體221-5及221-6經組態以在與其中隔離電晶體隔離電晶體221-1及221-2將互補資料線對205-1(D)及205-2(D_)耦合至感測放大器206之定向相反之一定向上將互補資料線對205-1(D)及205-2(D_)耦合至感測放大器206。隔離電晶體221-5及221-6在耦合至感測放大器206中轉置互補資料線對205-1(D)及205-2(D_)。
亦即，隔離電晶體221-1及221-2可經組態以將資料線205-1(D)耦合至初級鎖存器217-1之節點S1並將資料線205-2(D_)耦合至初級鎖存器217-2之節點S2，且隔離電晶體221-5及221-6可經組態以將資料線205-1(D)耦合至初級鎖存器217-2之節點S2並將資料線205-2(D_)耦合至初級鎖存器217-1)之節點S1。如此，隔離電晶體221-5及221-6經組態以使將互補資料線對205-1(D)及205-2(D_)反相至感測放大器206之初級鎖存器215。隔離電晶體221-5及221-6之閘極可耦合至提供一反相控制信號(例如，「INV」)之一控制信號線226，可例如在對NORM控制信號222撤銷啟動時啟動該反相控制信號。隔離電晶體221-5及221-6可操作以逆變及/或儲存一經逆變資料值於感測放大器206之初級鎖存器中。
移位電路223經有效地組態為一3對1(3-to-1)多工器，其能夠將一計算組件250耦合至三個可能資料線組態中之一者(例如，經由一第一隔離電晶體對正常耦合至一對應互補資料線，經由一第二隔離電晶體對移位耦合至一毗鄰互補資料線對，且經由一第三隔離電晶體對反相耦合至經轉置配置之對應互補資料線對)。
本發明之實施例並不限於圖2中所展示之移位電路223之組態。在若干項實施例中，例如，可在不經由一I/O線(例如，區域I/O線(IO/IO_))將資料傳送出感測電路之情況下與執行諸如加法及減法函數之計算函數相關聯地操作諸如圖2中所展示之移位電路223(例如，連同感測放大器206)。
每一記憶體胞元行可耦合至一行解碼線，該行解碼線可經啟用以經由區域I/O線將來自一對應感測放大器206之一資料值傳送至在陣列外部之諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路)之一控制組件。舉例而言，資料線205-1(D)及205-2(D_)可分別回應於分別至存取電晶體208(n-1)、208(n)、208(n+1)等的線210(n-1)、210(n)、210(n+1)等上之一啟用信號而耦合至各別區域I/O線(例如，I/O線624)，以執行諸如與一讀取操作相關聯之一資料線存取之一操作。可啟動此一啟用信號以將對應於正被存取出I/O線224上之陣列的記憶體胞元之狀態(例如，一邏輯資料值，諸如邏輯「0」或邏輯「1」)之一信號傳送至一次級感測放大器(SSA)212及/或距陣列230一定間距之其他處。
此外，行解碼線可耦合至一行解碼器(例如，圖1中所展示之行解碼器152)。然而，如本文中所闡述，在若干項實施例中，不需要經由此等I/O線傳送資料以執行根據本發明之實施例之邏輯操作。在若干項實施例中，例如，可在不將資料傳送至在陣列外部之一控制組件之情況下在執行諸如加法及減法函數之計算函數中(例如，連同感測放 大器206)操作如圖2中之移位電路223。
感測放大器206可操作以判定儲存於一選定記憶體胞元中及/或由互補資料線205-1(D)、205-2(D_)上存在之電壓表示之一資料值(例如，邏輯狀態)。亦可利用感測放大器206連同記憶體陣列230以執行邏輯功能，如關於圖4所闡述。
感測放大器206之實施例並不限於實例性感測放大器206，且可係例如一電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。此外，本發明之實施例不限於一摺疊式資料線架構。在若干項實施例中，感測放大器206可操作以使用平衡電路及/或連同反相電路執行一邏輯操作，其中在不經由一I/O線傳送來自感測電路之資料之情況下(例如，在不經由例如啟動一行解碼信號執行一資料線位址存取之情況下)將結果儲存於初級鎖存器中。
圖3係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。圖3展示耦合至一互補資料線對305-1(D)及305-2(D_)之一感測放大器306。圖3中所圖解說明之感測放大器306可對應於圖2中所展示之感測放大器206；圖中所展示3之資料線305-1(D)可對應於圖2中所展示之資料線205-1(D)；且圖3中所展示之資料線305-2(D_)可對應於圖2中所展示之資料線205-2(D_)。
感測放大器306可包含平衡電路314及一鎖存器315(例如，一靜態鎖存器，諸如一交叉耦合鎖存器)。如本文中所使用，感測放大器306之交叉耦合鎖存器可稱為一初級鎖存器315。鎖存器315可包含具有透過一漏槽電晶體313選擇性地耦合至一參考電壓(例如，接地329)之其各別源極的一交叉耦合n通道電晶體(例如，NMOS電晶體)對327-1及327-2。舉例而言，漏槽電晶體313可係一n通道電晶體(例如，NMOS電晶體)。漏槽電晶體313之一閘極可耦合至提供一負控制信號(例如，RNL)之一負控制信號線328。交叉耦合n通道電晶體327-1可具 有直接耦合至一第一鎖存器節點317-1(S1)之一汲極，且交叉耦合n通道電晶體327-2可具有直接耦合至一第二鎖存器節點317-2(S2)之一汲極。第一鎖存器節點317-1(S1)耦合至資料線305-1(D)，且第二鎖存器節點317-2(S2)耦合至資料線305-2(D_)。
鎖存器315亦可包含具有透過一源極電晶體311選擇性地耦合至一供應電壓(例如，VDD)334之其各別源極的一交叉耦合p通道電晶體(例如，PMOS電晶體)對329-1及329-2。舉例而言，源極電晶體311可係一p通道電晶體(例如，PMOS電晶體)。源極電晶體311之一閘極可耦合至提供一正控制信號(例如，ACT)之一正控制信號線307。交叉耦合p通道電晶體329-1可具有直接耦合至第一鎖存器節點317-1(S1)之一汲極，且交叉耦合p通道電晶體329-2可具有直接耦合至第二鎖存器節點317-2(S2)之一汲極。
交叉耦合n通道電晶體327-1之一閘極及交叉耦合p通道電晶體329-1之一閘極耦合至第二鎖存器節點317-2(S2)。交叉耦合n通道電晶體327-2之一閘極及交叉耦合p通道電晶體329-2之一閘極耦合至第一鎖存器節點317-1(S1)。
平衡電路314可經組態以平衡資料線305-1(D)及305-2(D_)。在此實例中，平衡電路314包括耦合於資料線305-1(D)與305-2(D_)之間的一電晶體324。平衡電路314亦包括各自具有耦合在一起之一第一源極/汲極區域之電晶體325-1及325-2。電晶體325-1之一第二源極/汲極區域可耦合至資料線305-1(D)，且電晶體325-2之一第二源極/汲極區域可耦合至資料線305-2(D_)。電晶體324、325-1及325-2之閘極可耦合在一起，且其耦合至提供一平衡控制信號(EQ)之一平衡控制信號線326。如此，啟動EQ會接通電晶體324、325-1及325-2，此有效地將資料線305-1(D)及305-2(D_)短接在一起且短接至一平衡電壓(例如，VDD/2)。
根據各項實施例，電晶體324、325-1、325-2以及一平衡電晶體係n通道電晶體。然而，本發明之實施例並不限於此實例性組態中提供之特定導電型之電晶體。舉例而言，可針對相反導電型之電晶體使用相反控制信號以實施相同感測放大器功能性。
感測放大器306亦可包含用於以習用方式與記憶體陣列介接之額外電晶體，諸如具有耦合至一行解碼信號或一行選擇信號之閘極之電晶體。而且，資料線305-1(D)及305-2(D_)可回應於至一存取電晶體308之一閘極的線310上之一啟用信號而耦合至各別區域I/O線(例如，I/O線324)，以執行諸如與一讀取操作相關聯之一資料線存取之一操作。可啟動此一啟用信號以將對應於正被存取出I/O線324上之陣列的記憶體胞元之狀態(例如，一邏輯資料值，諸如邏輯「0」或邏輯「1」)之一信號傳送至一次級感測放大器(SSA)312及/或距陣列一定間距之其他處。
在操作中，當正感測(例如，讀取)一記憶體胞元時，資料線305-1(D)或305-2(D_)中之一者上之電壓將稍大於資料線305-1(D)或305-2(D_)中之另一者上之電壓。然後將ACT信號307信號驅動至低且將RNL信號328驅動至高，以啟用感測放大器306。具有較低電壓之資料線305-1(D)或305-2(D_)將接通PMOS電晶體329-1或329-2中之一者至大於PMOS電晶體329-1或329-2中之另一者之一程度，藉此將具有較高電壓之資料線305-1(D)或305-2(D_)驅動為高至大於另一資料線305-1(D)或305-2(D_)被驅動為高之一程度。
類似地，具有較高電壓之資料線305-1(D)或305-2(D_)將接通NMOS電晶體327-1或327-2中之一者至大於NMOS電晶體327-1或327-2中之另一者之一程度，藉此將具有較低電壓之資料線305-1(D)或305-2(D_)驅動為低至大於另一資料線305-1(D)或305-2(D_)被驅動為低之一程度。結果，在一短延遲之後，具有稍大電壓之資料線305-1(D) 或305-2(D_)透過源極電晶體311被驅動至供應電壓VDD之電壓，且另一資料線305-1(D)或305-2(D_)透過漏槽電晶體313被驅動至參考電壓(例如，接地)之電壓。因而，交叉耦合NMOS電晶體327-1及327-2以及PMOS電晶體329-1及329-2用作一感測放大器對，其放大資料線305-1(D)及305-2(D_)上之差動電壓且操作以鎖存自選定記憶體胞元感測的一資料值。
圖4圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。執行邏輯操作(例如，涉及資料值之布爾(Boolean)邏輯函數)係基本且常用的。在諸多較高階函數中使用布爾邏輯函數。因此，可藉助於經改良邏輯操作實現速度及/或功率效率，其可轉化為較高階函數性之速度及/或功率效率。本文中闡述用於在不經由一輸入/輸出(I/O)線傳送資料之情況下及/或在不將資料傳送至在陣列外部之一控制組件之情況下執行邏輯操作之裝置及方法。取決於記憶體陣列架構，用於執行邏輯操作之裝置及方法亦可不需要放大一資料線(例如，資料線、數位線、位元線)對。
關於圖2中所展示之電路(例如，記憶體陣列230、移位電路223及感測電路250)之操作論述圖4中所圖解說明之時序圖。如先前在上文中所論述，除了實施對應於每一互補資料線對(例如，205-1(D)及205-2(D_))之感測放大器206之電晶體之外，圖2中所展示之電路僅包含六(6)個電晶體。額外六個(6)電晶體包括移位電路223，移位電路223可用以實施移位(向右及/或向左)及逆變功能性，如先前所闡述。除了實施實施其他邏輯操作(例如，AND、OR)之感測放大器206之電晶之外，不添加電晶體。
如下文所闡述，圖2中所展示之電路在AND及OR邏輯操作期間利用記憶體陣列230之記憶體胞元作為一「累加器」以用於運算元儲存。舉例而言，耦合至記憶體陣列230中之四(4)個列之記憶體胞元可 在AND/OR邏輯操作期間用作「累加器」以用於運算元儲存。在AND/OR邏輯操作期間利用記憶體陣列230之記憶體胞元作為「累加器」以用於運算元儲存利用以下實事：在存取電晶體閘極處於一特定電壓範圍內時，一記憶體胞元存取器件(例如，圖2中所展示之電晶體202)可將具有一第一狀態(例如，邏輯「0」)之一資料值傳遞至一資料線且不將具有一第二狀態(例如，邏輯「1」)之一資料值傳遞至該資料線。
圖4圖解說明與起始一AND邏輯操作相關聯之一時序圖。圖4展示用於各個列(例如，列1及列3(其在此實例中在一起操作)、列4，以及列5)之信號。然而，本發明方法之實施並不限於此等特定列之操作且可使用不同列而實施。下文關於與圖2中所展示之電路之一AND操作相關聯之虛擬程式碼論述特定時序圖信號。
與一AND邏輯操作相關聯之虛擬程式碼之一實例總結如下。在實例中，下文之虛擬程式碼實施涉及儲存於耦合至列4之一記憶體胞元中之一資料值與儲存於耦合至列5之一記憶體胞元中之一資料值之一邏輯AND操作(例如，列4AND列5)。然而，使用來自列4及列5之用於邏輯AND操作之運算元僅係一項實例，且本發明並非經組態以對僅來自此等列之運算元執行邏輯操作(例如，儲存於來自一記憶體陣列中之其他列之記憶體胞元中之資料值可用作用於邏輯操作之運算元)。可使用除了下文圖解說明中所使用之列之外的列來實施邏輯操作。
將列4複製至列1及列3中
對EQ撤銷啟動
開通列4
激發感測放大器(在此之後將列4資料駐存於感測放大器中)
開通列1及列3
關閉所有列
預充電(例如，對感測放大器中之控制信號ACT及RNL撤銷啟動)
對列4與列5進行AND操作
對EQ撤銷啟動
開通列1及列3
關閉列1及列3
開通列5
激發感測放大器
關閉列5(或6)
預充電
在上文之虛擬程式碼中，「對EQ撤銷啟動」指示在圖4中所展示之t1之前對與圖2中所展示之感測放大器206對應之一平衡電路撤銷啟動。如關於用於圖3中所展示之感測放大器306之平衡電路314所闡述，藉由控制信號線326 R上之平衡信號EQ變低以關斷電晶體325-1、325-2及324而發生對平衡電路314之撤銷啟動，使得資料線305-1(D)及305-2(D_)不短接在一起且不短接至一平衡電壓(例如，VDD/2)。
在對平衡電路314撤銷啟動之後，啟用一選定列(例如，列4)，如由虛擬程式碼中之「開通列4」所指示且如在圖4中之針對信號列4之t1處所展示。當施加至列4(例如，圖2中所展示之204-4)之電壓信號達到對應於選定胞元之存取電晶體之臨限電壓(Vt)時，存取電晶體接通並將資料線(例如，205-2(D_))耦合至選定胞元，此形成資料線之間的一差動電壓信號。當電源供應器(例如，VDD)係1.2V時，用於一列之典型字線電壓可係例如3.6V。亦即，例如，字線啟動電壓可係電源供應器電壓的三(3)倍。可例如使用充電泵電路實施VDD上文之電壓。圖4展示資料線D上之電壓自平衡電壓位凖(例如，VDD/2=1.2V/2=0.6V)略有上升以指示一邏輯「1」儲存於耦合至列4之記憶體 胞元中。
在開通列4之後，在上文之虛擬程式碼中，「激發感測放大器」指示啟用感測放大器206，亦如圖4中之t1處所展示。激發感測放大器206將列4資料值載入至感測放大器中。可如關於圖3中所展示之感測放大器306所闡述例如藉由ACT正控制信號變低且RNL負控制信號變高(此放大205-1(D)與D_205-2之間的差動信號)而啟用感測放大器206，從而導致對應於一邏輯「1」之一電壓(例如，VDD)或對應於一邏輯「0」之一電壓(例如，GND)處於資料線205-1(D)上(且對應於另一邏輯狀態之電壓處於互補資料線205-2(D_)上)。例如，圖4展示資料線D上之電壓升高至VDD(例如，1.2V)以指示一邏輯「1」儲存於耦合至列4之記憶體胞元中。所感測資料值(例如，列4)儲存於感測放大器206之初級鎖存器中。在將資料線(例如，205-1(D)或205-2(D_))自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
在激發感測放大器之後，在上文之虛擬程式碼中，啟用選定列(例如，列1及列3)，如由虛擬程式碼中之「開通列1及列3」所指示且如在圖4中之針對信號列1及列3之t2處所展示。以與先前關於開通列4所闡述的類似之一方式開通列1及列3。開通列1及3將儲存於感測放大器206之初級鎖存器中之資料值(例如，來自列4)儲存至耦合至列1及列3之記憶體胞元。
在將來自列4之資料值儲存至列1及列3中之後，對所有列(例如，列1、列3及列4)撤銷啟動，如由「關閉所有列」所指示，如在圖4中針對列1及列3信號以及列4信號之t3處所指示。關閉列可藉由存取電晶體關斷以將選定胞元自對應資料線解耦合而完成。
在關閉所有列之後，上文之虛擬程式碼中之「預充電」可藉由一平衡操作而致使對資料線之一預充電，如在圖4中之t4處所展示。平衡操作可藉由EQ控制信號(例如，在圖3中所展示之平衡控制信號 線326上)變高以接通所有電晶體325-1、325-2及324而起始，以便將資料線305-1(D)及305-2(D_)短接在一起且短接至一平衡電壓(例如，VDD/2)。此清除來自圖2中所展示之資料線205-1(D)及205-2(D_)之列4資料值。在圖4中藉由資料線D及D_上之電壓自導軌返回至平衡電壓(例如，0.6V)而展示預充電。在上文之虛擬程式碼中，「對EQ撤銷啟動」指示對與圖2中所展示之感測放大器206對應之一平衡電路撤銷啟動，如先前在上文中所闡述且如在圖4中之t5處所展示。
在資料線D及D_經平衡之情況下，再次開通列1及列3，如在虛擬程式碼中之「開通列1及列3」所指示且如在圖4中之針對信號列1及列3之t6處所展示。以與先前所闡述的類似之一方式開通列1及列3，但其中將字線充電至資料線被充電至之一電壓加一記憶體胞元存取器件之一臨限電壓(例如，Vt)之某一部分。根據某些實施例，將字線充電至一電壓範圍內，該電壓範圍係自記憶體胞元存取器件之臨限電壓(例如，Vt)至記憶體胞元存取器件之臨限電壓加資料線充電至其之電壓。根據各項實施例，將字線充電至範圍自記憶體胞元存取器件之臨限電壓(例如，Vt)至資料線被充電至的記憶體胞元存取器件之臨限電壓加平衡電壓(例如，Vt+VDD/2)的一電壓。將字線充電至上述範圍內之一相對較高電壓促進較快速地感測一邏輯「0」，但具有不正確地感測一邏輯「1」之一增加風險。將字線充電至上述範圍內之一相對較低電壓使感測一邏輯「0」放慢，但具有不正確地感測一邏輯「1」之一減少風險。
根據一實例性實施例，開通列1及列3，其中將字線充電至資料線上之平衡電壓加記憶體胞元存取器件之臨限電壓的一半(例如，VDD/2+Vt/2)。由於緊接在開通列1及列3之前平衡資料線D及D_，因此資料線處於平衡電壓(例如，在VDD係1.2V時，VDD/2=0.6V)。假定圖2中所展示之存取電晶體202之Vt係0.8V，Vt/2係0.4V。因而， 針對此實例，當開通列1及列3時，將字線充電至0.6+0.4=1.0V，如在圖4中針對信號列1及列3之t6處所展示。
開通其中先前使用經修改字線電壓儲存AND邏輯操作(例如，列4)資料值之第一運算元之列導致當儲存於列1及列3中之列4資料值對應於一邏輯「1」時，儲存於耦合至列1及列3之記憶體胞元中之電荷對資料線電壓(例如，處於平衡電壓)不具有影響，此乃因列1及列3之字線上之電壓不充以接通存取電晶體。接通存取電晶體需要至少Vt之一Vgs(閘極至源極電壓)。根據本發明之各項實施例，存取器件係一MOS電晶體，其可在任一方向上接通；因而，評定存取器件在任一方向上接通所感興趣的係閘極至端子電壓中之較高者。然而，在字線(耦合至存取電晶體之閘極)處於1.0V處，且資料線(耦合至存取電晶體之源極端子)處於0.6V(例如，平衡電壓)之情況下，存取電晶體經歷僅係1.0V-0.6V=0.4V之一Vgs(相對於耦合至資料線之存取器件端子)，且因此保持關斷。由於儲存元件(例如，圖2中所展示之電容器203)被充電至高於資料線之平衡電壓之一電壓，因此Vgs(相對於耦合至儲存元件之存取器件端子)較低(例如，在此實例中接近0V)。
使用上文所闡述之經修改字線電壓開通列1及列3致使在列4資料值對應於一邏輯「0」(其先前儲存於列1及列3中)時，用於耦合至列1之記憶體胞元之存取電晶體及用於耦合至列3之記憶體胞元之存取電晶體接通。若一邏輯「0」儲存於記憶體胞元中，則將記憶體胞元放電(例如，0V)；因而，在字線被充電至1.0V之情況下，存取器件之Vgs係1.0V-0V=1.0V，此高於存取電晶體之Vt且該存取器件接通。接通用於耦合至列1及列3之記憶體胞元之存取電晶體致使資料線電壓減小至低於平衡電壓。電壓降係由用於列1及列3之記憶體胞元之儲存元件藉由資料線上之平衡電壓而充電所致使，此減小資料線D_之所得電壓。有效地，資料線D_上之電壓係藉由2個邏輯零之效應而 減小。
在上文之虛擬程式碼中，「關閉列1及列3」指示對列1及列3撤銷啟動，如先前上文針對所有列所闡述，且如在圖4中之t7處所展示。根據本發明之某些實施例，藉由在開通儲存邏輯操作之第二運算元之一記憶體胞元儲存至其之列之前關閉對應列線而取消耦合至資料線之任一列，如下文緊接著所闡述。
啟用儲存邏輯操作之第二運算元之列(例如，列5)，如由虛擬程式碼中之「開通列5」所指示且如在圖4中之針對信號列5之t8處所展示。以與先前針對開通列3所闡述的相同之方式開通列5。若列4資料值係一邏輯「1」，則發生對列5之資料值之正常感測。回想，當AND邏輯操作之第一運算元係一邏輯「1」時，資料線在開通列1及列3之情況下保持於平衡電壓下，如上文所闡述。將資料線維持於平衡電壓下啟用將被正常感測之AND邏輯操作之第二運算元。
當一AND邏輯操作之第一運算元係一邏輯「1」時，AND邏輯操作之結果遵循第二運算元之值，使得若第二運算元係一邏輯「0」，則AND邏輯操作之結果亦係一邏輯「0」，且若第二運算元係一邏輯「1」，則AND邏輯操作之結果亦係一邏輯「1」。亦即，當一AND邏輯操作之第一運算元係一邏輯「1」時，針對第二運算元之所感測資料值亦係AND邏輯操作之結果。圖4中所展示之資料線電壓圖解說明AND邏輯操作之第一運算元及第二運算元係邏輯「1」。在列5開通之情況下，激發感測放大器將資料線上之邏輯「1」電壓驅動至導軌，且藉此將AND邏輯操作之結果儲存於列5記憶體胞元中，如在列5關閉之前在圖4中之t8之後所展示。
若列4資料值係一邏輯「0」，則AND邏輯操作之結果將係一邏輯「0」，而不管列5資料值之邏輯狀態如何。回想上文之論述，當在將列4資料值儲存於列1及列3中之後開通列1及列3時，在列4資料值係 一邏輯「0」之情況下，資料線電壓藉由兩個零(例如，一者係在兩個記憶體胞元中之每一者中，一者耦合至列1及列3中之每一者)之效應而自平衡電壓減小。因而，列5資料值不是在資料線最初處於平衡電壓之情況下而是在資料線最初低於平衡電壓(例如，兩個邏輯「0」缺乏電荷)之情況下感測到。
由於用於感測列5資料值之經降低初始資料線電壓，若列4資料值係一邏輯「0」，則感測列5總是導致感測到一邏輯「0」，而不管什麼資料值儲存於列5中。若列5資料值係一邏輯「1」，則資料線上之電壓將反映平衡電壓減去兩個邏輯「0」資料值(來自列1及列3)加列5邏輯「1」之電荷。最終結果係資料線將反映平衡電壓減一個「0」資料值。列5「1」資料值有效地取消來自列1及列3之「0」資料值中之一者，從而使得來自列1及列3之一個「0」資料值仍修改資料線上之電壓。當感測放大器206激發時將感測到一邏輯「0」，此乃因感測下之資料線電降低於平衡電壓。
若列5資料值係一邏輯「0」，則資料線上之電壓將自由列1及列3資料值致使之低於平衡電壓之初始電壓甚至進一步減小。亦即，資料線電壓將對應於平衡電壓減邏輯「0」之三個資料值。此外，在感測放大器206激發時將感測到一邏輯「0」，此乃因感測下之資料線電壓遠低於平衡電壓。
如在圖2中所展示，對應於列5之記憶體胞元耦合至資料線D，如與列1及列3之記憶體胞元一樣。圖2中所展示之電路之AND邏輯操作提供AND邏輯操作之一正確結果，即使是AND邏輯函數之第二運算元儲存於一偶數列中(偶數列之記憶體胞元耦合至互補資料線D_)，其中儲存第二運算元的記憶體胞元中之電荷將不影響資料線D。
舉例而言，若第二運算元儲存於耦合至列6之一記憶體胞元中，則在AND邏輯操作之第一運算元(例如，列4)係一邏輯「1」時正常地 感測到列6資料值，且在開通列1及列3時，資料線保持處於平衡電壓下，如先前所闡述。
若AND邏輯操作之第一運算元(例如，列4)係一邏輯「0」，則在開通列1及列3時，資料線D電壓自平衡電壓降低，如上文所闡述。若列6資料值係一邏輯「1」，則資料線D_反映在開通列6時對應於邏輯「1」之一電壓(例如，大於在開通列6之前的針對資料線D_之初始平衡電壓)，且資料線D被充電至平衡電壓減去來自列1及列3之兩個邏輯「0」資料值致使之電壓減小。因而，感測放大器206(在被激發時)比較資料線D上之電壓(例如，VDD/2減來自列1及列3之兩個邏輯「0」資料值之效應)與資料線D_上之電壓(例如，VDD/2加來自列6之一個邏輯「1」資料值之效應)，從而導致感測到一邏輯「0」(且將該邏輯「0」儲存至耦合至列6之一記憶體胞元中)。
若列6資料值係一邏輯「0」，則在開通列6時，資料線D_反映對應於邏輯「0」之一電壓(例如，藉由來自列6之一個邏輯「0」之效應而低於平衡電壓之電壓)，且資料線D具有等於平衡電壓減去藉由來自列1及列3之兩個邏輯「0」資料值致使之電壓減小的一電壓。因而，感測放大器206(在被激發時)比較資料線D上之電壓(例如，VDD/2減來自列1及列3之兩個邏輯「0」資料值之效應)與資料線D_上之電壓(例如，VDD/2減來自列6之一個邏輯「0」資料值之效應)，從而再次導致感測到一邏輯「0」，此乃因資料線D處於低於資料線D_之一電壓下。一邏輯「0」之適當AND邏輯操作結果(至少來自係一邏輯「0」之第一運算元)發生，且儲存至耦合至列6之一記憶體胞元中。
在如針對上文論述之各個場景所闡述感測放大器激發且藉此將AND邏輯操作之結果儲存至AND邏輯操作之第二運算元先前儲存於其內之記憶體胞元中之後，以先前針對其他列所闡述之一方式關閉列5(或6)，如在虛擬程式碼中所指示且如在圖4中之針對信號列5之t9處 所展示。如先前所闡述起始一預充電(例如，平衡操作)，如在虛擬程式碼中所指示且如在圖4中之t10處所展示。
圖5圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖5展示與圖4中所展示的相同之針對列1及列3、列4及列5之信號之時序。然而，感測放大器信號之資料線電壓D及D_反映AND邏輯操作之第一運算元係一邏輯「0」(而非如在圖4中所展示係一邏輯「1」)。圖5進一步展示AND邏輯操作之第二運算元係一邏輯「1」。如上文所闡述，在於t8處開通列1及列3之前(例如，在列4資料值已經儲存於列1及列3中之後)，在t6處平衡資料線D及D_之電壓。開通列1及列3由於邏輯「0」儲存於來自列4之每一者中而降低資料線D電壓。開通列5將資料線D電壓朝向平衡電壓移動，但無法克服來自列1及列3之兩個邏輯「0」值之效應，因此資料線D電壓保持低於平衡電壓直至感測放大器306激發且將資料線D電壓驅動至對應於一邏輯「0」之導軌直至列5在t9處關閉且在t10處起始一平衡操作為止。
圖6係圖解說明根據本發明之若干項實施例之感測電路之一部分之另一示意圖。圖6展示耦合至一互補資料線對605-1(D)及605-2(D_)之一感測放大器606。圖6中所圖解說明之感測放大器606可對應於圖2中所展示之感測放大器206；圖6中所展示之資料線605-1(D)可對應於圖2中所展示之資料線205-1(D)；且圖6中所展示之資料線605-2(D_)可對應於圖2中所展示之資料線205-2(D_)。
感測放大器606類似於圖3中所展示之感測放大器306且可包含平衡電路614及一鎖存器615(例如，一靜態鎖存器，諸如一交叉耦合鎖存器)。如本文中所使用，感測放大器606之交叉耦合鎖存器可稱為一初級鎖存器615。鎖存器615可包含具有透過一漏槽電晶體613選擇性地耦合至一參考電壓(例如，接地)之其各別源極的一交叉耦合n通道 電晶體(例如，NMOS電晶體)對627-1及627-2。舉例而言，漏槽電晶體613可係一n通道電晶體(例如，NMOS電晶體)。漏槽電晶體613之一閘極可耦合至提供一負控制信號(例如，RNL)之一負控制信號線628。交叉耦合n通道電晶體627-1可具有直接耦合至一第一鎖存器節點617-1(S1)之一汲極，且交叉耦合n通道電晶體627-2可具有直接耦合至一第二鎖存器節點617-2(S2)之一汲極。第一鎖存器節點617-1(S1)耦合至資料線605-1(D)，且第二鎖存器節點617-2(S2)耦合至資料線605-2(D_)。
鎖存器615亦可包含具有透過一源極電晶體611選擇性地耦合至一供應電壓(例如，VDD)之其各別源極之一交叉耦合p通道電晶體(例如，PMOS電晶體)對629-1及629-2。舉例而言，源極電晶體611可係一p通道電晶體(例如，PMOS電晶體)。源極電晶體611之一閘極可耦合至提供一正控制信號(例如，ACT)之一正控制信號線607。交叉耦合p通道電晶體629-1可具有直接耦合至第一鎖存器節點617-1(S1)之一汲極，且交叉耦合p通道電晶體629-2可具有直接耦合至第二鎖存器節點617-2(S2)之一汲極。
交叉耦合n通道電晶體627-1之一閘極及交叉耦合p通道電晶體629-1之一閘極耦合至第二鎖存器節點617-2(S2)。交叉耦合n通道電晶體627-2之一閘極及交叉耦合p通道電晶體629-2之一閘極耦合至第二鎖存器節點617-1(S1)。
平衡電路614可經組態以平衡資料線605-1(D)及605-2(D_)。在此實例中，平衡電路614包括耦合於資料線605-1(D)與605-2(D_)之間的一電晶體624。平衡電路614亦包括各自具有耦合在一起之一第一源極/汲極區域之電晶體625-1及625-2。電晶體625-1之一第二源極/汲極區域可耦合至資料線605-1(D)，且電晶體625-2之一第二源極/汲極區域可耦合至資料線605-2(D_)。電晶體624、625-1及625-2之閘極可耦 合在一起，且耦合至提供一平衡控制信號(EQ)之一平衡控制信號線626。如此，啟動EQ會接通電晶體624、625-1及625-2，此有效地將資料線605-1(D)及605-2(D_)短接在一起且短接至一平衡電壓(例如，VDD/2)。
根據各項實施例，電晶體624、625-1、625-2及一平衡電晶體係n通道電晶體。然而，本發明之實施例並不限於此實例性組態中提供之特定導電型之電晶體。舉例而言，可針對相反導電型之電晶體使用相反控制信號以實施相同感測放大器功能性。
感測放大器606不同於圖3中之感測放大器306之處在於：一額外ACT平衡電晶體616耦合至一交叉耦合p通道電晶體(例如，PMOS電晶體)對629-1及629-2之源極區域。亦即，交叉耦合p通道電晶體對629-1及629-2具有透過ACT平衡電晶體616選擇性地耦合至一平衡電壓(例如，VDD/2)620之其各別源極。舉例而言，ACT平衡電晶體616可係一p通道電晶體(例如，PMOS電晶體)。ACT平衡電晶體620之一閘極可耦合至提供一正控制信號(例如，ACT)之一正控制信號線618。
感測放大器606亦可包含用以依各種方式與記憶體陣列介接之額外電晶體，諸如具有耦合至一行解碼信號或一行選擇信號之閘極之電晶體。而且，資料線605-1(D)及605-2(D_)可回應於至一存取電晶體608的線610上之一啟用信號而耦合至各別區域I/O線(例如，I/O線624)，以執行諸如與一讀取操作相關聯之一資料線存取之一操作。可啟動此一啟用信號以將對應於正被存取出I/O線624上之陣列的記憶體胞元之狀態(例如，一邏輯資料值，諸如邏輯「0」或邏輯「1」)之一信號傳送至一次級感測放大器(SSA)612及/或距陣列一定間距之其他處。
在操作中，當正感測(例如，讀取)一記憶體胞元時，資料線605-1(D)或605-2(D_)中之一者上之電壓將稍大於資料線605-1(D)或605-2 (D_)中之另一者上之電壓。然後將ACT信號607信號驅動至低且將RNL信號628驅動至高，以啟用感測放大器606鎖存器615。具有較低電壓之資料線605-1(D)或605-2(D_)將接通PMOS電晶體629-1或629-2中之一者至大於PMOS電晶體629-1或629-2中之另一者之一程度，藉此將資料線605-1(D)或605-2(D_)驅動為高。此資料線605-1(D)或605-2(D_)將具有來自其透過ACT電晶體611至電壓供應(Vdd)之連接之一較高電壓。
類似地，具有較高電壓之資料線605-1(D)或605-2(D_)將接通NMOS電晶體627-1或627-2中之一者至大於NMOS電晶體627-1或627-2中之另一者之一程度，藉此將資料線605-1(D)或605-2(D_)驅動為低。比資料線605-1(D)或605-2(D_)將具有來自其透過RNL電晶體613至接地(GND 629)之連接之一較低電壓。結果，在一短延遲之後，具有稍大電壓之資料線605-1(D)或605-2(D_)透過ACT(源極)電晶體611被驅動至供應電壓VDD之電壓，且另一資料線605-1(D)或605-2(D_)透過RNL(漏槽)電晶體613被驅動至參考電壓(例如，接地)之電壓。因而，交叉耦合NMOS電晶體627-1及627-2以及PMOS電晶體629-1及629-2用作一感測放大器對，其放大資料線605-1(D)及605-2(D_)上之差動電壓且操作以鎖存自選定記憶體胞元感測的一資料值。
另一選擇係，ACT平衡電晶體616回應於一ACTEQ信號618之啟動將交叉耦合p通道電晶體629-1及629-2之源極區域短接至平衡電壓(例如，Vdd/2)620。
圖7圖解說明與使用圖6中所展示之感測放大器606起始一AND邏輯操作相關聯之一時序圖。圖7展示列1、列3(其在此實例中在一起操作)、列4以及列5之各個列之信號。然而，本發明方法之實施並不限於此等特定列之操作且可使用不同列而實施。下文關於與圖2中所展示之電路之一AND操作相關聯之虛擬程式碼論述特定時序圖信號。
與一AND邏輯操作相關聯之虛擬程式碼之一實例總結如下。在實例中，下文之虛擬程式碼實施涉及儲存於耦合至列4之一記憶體胞元中之一資料值與儲存於耦合至列5之一記憶體胞元中之一資料值之一邏輯AND操作(例如，列4AND列5)。然而，使用來自列4及列5之用於邏輯AND操作之運算元僅係一項實例，且本發明並非經組態以對僅來自此等列之運算元執行邏輯操作(例如，儲存於來自一記憶體陣列中之其他列之記憶體胞元中之資料值可用作用於邏輯操作之運算元)。可使用除了下文圖解說明中所使用之列之外的列來實施邏輯操作。
將列4複製至列1及列3中
對EQ撤銷啟動
對感測放大器撤銷啟動(例如，ACT係高，RNL係低)
對ACTEQ信號撤銷啟動
開通列4
激發感測放大器(例如，啟動感測放大器中之控制信號ACT及RNL，在此之後將列4資料駐存於感測放大器中)
關閉列4
啟動ACTEQ信號
開通列1及列3
關閉列1及列3
預充電(例如，對感測放大器中之控制信號ACT及RNL撤銷啟動，啟動EQ(t4))
對列4與列5進行AND操作
對EQ撤銷啟動
對ACTEQ信號撤銷啟動
開通列1及列3
關閉列1及列3
開通列5
激發感測放大器
關閉列5(或6)
啟動ACTEQ
預充電
在上文之虛擬程式碼中，「對EQ撤銷啟動」指示在圖7中所展示之t1之前對與圖2中所展示之感測放大器206對應之一平衡電路撤銷啟動。亦展示「ACTEQ」信號係高的，從而在圖7中所展示之t1之前將平衡電壓信號(VDD/2)自p通道電晶體629-1及629-2之源極區域解耦合。如關於用於圖6中所展示之感測放大器606之平衡電路614所闡述，藉由控制信號線626 R上之平衡信號EQ變低以關斷電晶體625-1、625-2及624而發生對平衡電路614之撤銷啟動，使得資料線605-1(D)及605-2(D_)不短接在一起且不短接至一平衡電壓(例如，VDD/2)。藉由控制信號線618上之ACTEQ信號變高以關斷電晶體616而發生對ACTEQ信號之撤銷啟動，使得p通道電晶體629-1及629-2之源極區域不短接在一起且不短接至一平衡電壓(例如，VDD/2)。
在對平衡電路614撤銷啟動且對ACTEQ平衡電晶體616之後，啟用一選定列(例如，列4)，如由虛擬程式碼中之「開通列4」所指示且如在圖7中之針對信號列4之t1處所展示。當施加至列4(例如，圖2中所展示之204-4)之電壓信號達到對應於選定胞元之存取電晶體之臨限電壓(Vt)時，存取電晶體接通並將資料線(例如，205-2(D_))耦合至選定胞元，此形成資料線之間的一差動電壓信號。當電源供應器(例如，VDD)係1.2V時，用於一列之典型字線電壓可係例如3.6V。亦即，例如，字線啟動電壓可係電源供應器電壓的三(3)倍。可例如使用充電泵電路實施VDD以上之電壓。圖7展示資料線D上之電壓自平衡 電壓位凖(例如，VDD/2=1.2V/2=0.6V)略有上升以指示一邏輯「1」儲存於耦合至列4之記憶體胞元中。
在開通列4之後，在上文之虛擬程式碼中，「激發感測放大器」指示啟用感測放大器206，亦如圖7中之t1處所展示。激發感測放大器206將列4資料值載入至感測放大器中。可如關於圖6中所展示之感測放大器606所闡述例如藉由ACT正控制信號變低且RNL負控制信號變高(此放大605-1(D)與D_605-2之間的差動信號)而啟用感測放大器206，從而導致對應於一邏輯「1」之一電壓(例如，VDD)或對應於一邏輯「0」之一電壓(例如，GND)處於資料線205-1(D)上(且對應於另一邏輯狀態之電壓處於互補資料線205-2(D_)上)。例如，圖7展示資料線D上之電壓升高至VDD(例如，1.2V)以指示一邏輯「1」儲存於耦合至列4之記憶體胞元中。所感測資料值(例如，列4)儲存於感測放大器206之初級鎖存器中。在將資料線(例如，205-1(D)或205-2(D_))自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
在激發感測放大器之後，然後關閉列4，如在上文之虛擬程式碼中所展示。在此時，啟動平衡電晶體616之ACTEQ信號618以將p通道電晶體629-1及629-2之源極區域短接在一起且將其耦合至一平衡電壓620(VDD/2)。如在圖6中所展示，平衡電晶體616可係一p通道電晶體，使得平衡電晶體616藉由ACTEQ信號618變低而啟動。同樣地，對ACT信號撤銷啟動，如在圖7中所展示變高。
儘管ACTEQ信號保持啟動，但啟用選定列(例如，列1及列3)，如由虛擬程式碼中之「開通列1及列3」所指示且如在圖7中之針對信號列1及列3之t2處所展示。以與先前關於開通列4所闡述的類似之一方式開通列1及列3。開通列1及列3將儲存於感測放大器206之初級鎖存器中之資料值(例如，來自列4)儲存至耦合至列1及列3之記憶體胞元。若資料值係一邏輯「0」，則0.0伏特儲存至列1及列3之記憶體胞 元。若資料值係一邏輯「1」，則代替一典型1.0或更大電壓，經平衡電壓(例如，0.6伏特)儲存至列1及列3之記憶體胞元。
在來自列4之資料值儲存至列1及列3中之後，對列1及列3撤銷啟動，如由「關閉列1及列3」所指示且如在圖7中之針對列1及列3信號之t3處所指示。關閉列可藉由關斷存取電晶體以將選定胞元自對應資料線解耦合而完成。
在關閉所有列1及列3之後，且在ACTEQ信號保持啟動時，在上文之虛擬程式碼中之「預充電」可藉由一平衡操作而致使對資料線之一預充電，如在圖7中之t4處所展示。平衡操作可藉由EQ控制信號(在圖6中所展示之平衡控制信號線626上)變高以接通所有電晶體625-1、625-2及624而起始，以便將資料線605-1(D)及605-2(D_)短接在一起且短接至一平衡電壓(例如，VDD/2)。此清除來自圖2中所展示之資料線及205-2(D_)之列4資料值。在圖7中藉由資料線D_上之電壓自導軌返回至平衡電壓(例如，0.6V)而展示預充電。
在上文之虛擬程式碼中，「對EQ撤銷啟動」指示對與圖2中所展示之感測放大器206對應之一平衡電路撤銷啟動，如先前在上文中所闡述且如在圖7中之t5處所展示。另外，在上文之虛擬程式碼中，「撤銷啟動ACTEQ」指示平衡電晶體616亦返回至ACTEQ信號線618上之一高ACTEQ信號以關斷平衡電晶體616且將感測放大器606中之p通道電晶體629-1及629-2之源極區域自一平衡電壓(例如，VDD/2)解耦合。
在資料線D及D_以及感測放大器606中之p通道電晶體629-1及629-2之源極區域經平衡之情況下，再次開通列1及列3，如在虛擬程式碼中之「開通列1及列3」所指示且如在圖7中之針對信號列1及列3之t6處所展示。例如藉助於應用3.6V以與先前所闡述的類似之一方式開通列1及列3，如在圖7中之針對信號列1及列3之t6處所展示。
開通其中先前儲存AND邏輯操作(例如，列4)資料值之第一運算元之列(且使感測放大器606中之p通道電晶體629-1及629-2之源極區域經平衡)導致當儲存於列1及列3中之列4資料值對應於一邏輯「1」時，儲存於耦合至列1及列3之記憶體胞元中之電荷對資料線電壓(例如，處於平衡電壓)不具有影響，此乃因儲存於列1及列3中之邏輯「1」處於與資料線平衡至其之電壓實質上相同之電壓(例如，0.6V)下。
然而，相比之下，開通列1及列3(使感測放大器606中之p通道電晶體629-1及629-2之源極區域經平衡)致使耦合至列1之記憶體胞元之存取電晶體以及耦合至列3之記憶體胞元之存取電晶體在列4資料值對應於一邏輯「0」(其先前儲存於列1及列3中)時接通。若一邏輯「0」儲存於記憶體胞元中，則將記憶體胞元放電(例如，0V)。因而，在字線被充電至3.6V之情況下，存取器件之Vgs係3.6V-0V=3.6V，此高於存取電晶體之Vt且該存取器件接通。接通用於耦合至列1及列3之記憶體胞元之存取電晶體致使資料線電壓減小至低於平衡電壓。電壓降係由用於列1及列3之記憶體胞元之儲存元件藉由資料線上之平衡電壓而充電所致使，此減小資料線D_之所得電壓。有效地，資料線D_上之電壓係藉由2個邏輯零之效應而減小。
在上文之虛擬程式碼中，「關閉列1及列3」指示對列1及列3撤銷啟動，如先前上文針對列1及列3所闡述，且如在圖7中之t7處所展示。根據本發明之某些實施例，藉由在開通儲存邏輯操作之第二運算元之一記憶體胞元儲存至其之列之前關閉對應列線而取消耦合至資料線之任一列，如下文緊接著所闡述。
啟用儲存邏輯操作之第二運算元之列(例如，列5)，如由虛擬程式碼中之「開通列5」所指示且如在圖7中之針對信號列5之t8處所展示。以與先前針對開通列3所闡述的相同之方式開通列5。若列4資料 值係一邏輯「1」，則發生對列5之資料值之正常感測。回想，當AND邏輯操作之第一運算元係一邏輯「1」時，資料線在開通列1及列3之情況下保持於平衡電壓下，如上文所闡述。將資料線維持於平衡電壓下啟用將被正常感測之AND邏輯操作之第二運算元。
當一AND邏輯操作之第一運算元係一邏輯「1」時，AND邏輯操作之結果遵循第二運算元之值，使得若第二運算元係一邏輯「0」，則AND邏輯操作之結果亦係一邏輯「0」，且若第二運算元係一邏輯「1」，則AND邏輯操作之結果亦係一邏輯「1」。亦即，當一AND邏輯操作之第一運算元係一邏輯「1」時，針對第二運算元之所感測資料值亦係AND邏輯操作之結果。圖7中所展示之資料線電壓圖解說明AND邏輯操作之第一運算元及第二運算元係邏輯「1」。在列5開通之情況下，激發感測放大器將資料線上之邏輯「1」電壓驅動至導軌，且藉此將AND邏輯操作之結果儲存於列5記憶體胞元中，如在列5關閉之前在圖7中之t8之後所展示。
相比之下，若列4資料值係一邏輯「0」，則AND邏輯操作之結果將係一邏輯「0」，而不管列5資料值之邏輯狀態如何。回想上文之論述，當在將列4資料值儲存於列1及列3中之後開通列1及列3時，在列4資料值係一邏輯「0」之情況下，資料線電壓藉由兩個零(例如，一者係在兩個記憶體胞元中之每一者中，一者耦合至列1及列3中之每一者)之效應而自平衡電壓減小。因而，在資料線最初處於平衡電壓下未感測到列5資料值，而是在資料線最初處於低於平衡電壓下(例如，藉由兩個邏輯「0」缺乏電荷)感測到列5資料值。
由於用於感測列5資料值之經降低初始資料線電壓，若列4資料值係一邏輯「0」，則感測列5總是導致感測到一邏輯「0」，而不管什麼資料值儲存於列5中。若列5資料值係一邏輯「1」，則資料線上之電壓將反映平衡電壓減去兩個邏輯「0」資料值(來自列1及列3)加 列5邏輯「1」之電荷。最終結果係資料線將反映平衡電壓減一個「0」資料值。列5「1」資料值有效地取消來自列1及列3之「0」資料值中之一者，從而使得來自列1及列3之一個「0」資料值仍修改資料線上之電壓。當感測放大器206激發時將感測到一邏輯「0」，此乃因感測下之資料線電降低於平衡電壓。
若列5資料值係一邏輯「0」，則資料線上之電壓將自由列1及列3資料值致使之低於平衡電壓之初始電壓甚至進一步減小。亦即，資料線電壓將對應於平衡電壓減邏輯「0」之三個資料值。此外，在感測放大器206激發時將感測到一邏輯「0」，此乃因感測下之資料線電壓遠低於平衡電壓。
如在圖2中所展示，對應於列5之記憶體胞元耦合至資料線D，如與列1及列3之記憶體胞元一樣。然而，圖2中所展示之電路之AND邏輯操作提供AND邏輯操作之一正確結果，即使是AND邏輯函數之第二運算元儲存於一偶數列中(偶數列之記憶體胞元耦合至互補資料線D_)，其中儲存第二運算元的記憶體胞元中之電荷將不影響資料線D。
舉例而言，若第二運算元儲存於耦合至列6之一記憶體胞元中，則在AND邏輯操作之第一運算元(例如，列4)係一邏輯「1」時正常地感測到列6資料值，且在開通列1及列3時，資料線保持處於平衡電壓下，如先前所闡述。
若AND邏輯操作之第一運算元(例如，列4)係一邏輯「0」，則在開通列1及列3時，資料線D電壓自平衡電壓降低，如上文所闡述。若列6資料值係一邏輯「1」，則資料線D_反映在開通列6時對應於邏輯「1」之一電壓(例如，大於在開通列6之前的針對資料線D_之初始平衡電壓)，且資料線D被充電至平衡電壓減去來自列1及列3之兩個邏輯「0」資料值致使之電壓減小。因而，感測放大器206(在被激發時)比 較資料線D上之電壓(例如，VDD/2減來自列1及列3之兩個邏輯「0」資料值之效應)與資料線D_上之電壓(例如，VDD/2加來自列6之一個邏輯「1」資料值之效應)，從而導致感測到一邏輯「0」(且將該邏輯「0」儲存至耦合至列6之一記憶體胞元中)。
若列6資料值係一邏輯「0」，則在開通列6時，資料線D_反映對應於邏輯「0」之一電壓(例如，藉由來自列6之一個邏輯「0」之效應而低於平衡電壓之電壓)，且資料線D具有等於平衡電壓減去藉由來自列1及列3之兩個邏輯「0」資料值致使之電壓減小的一電壓。因而，感測放大器206(在被激發時)比較資料線D上之電壓(例如，VDD/2減來自列1及列3之兩個邏輯「0」資料值之效應)與資料線D_上之電壓(例如，VDD/2減來自列6之一個邏輯「0」資料值之效應)，從而再次導致感測到一邏輯「0」，此乃因資料線D處於低於資料線D_之一電壓下。一邏輯「0」之適當AND邏輯操作結果(至少來自係一邏輯「0」之第一運算元)發生，且儲存至耦合至列6之一記憶體胞元中。
在如針對上文論述之各個場景所闡述感測放大器激發且藉此將AND邏輯操作之結果儲存至AND邏輯操作之第二運算元先前儲存於其內之記憶體胞元中之後，以先前針對其他列所闡述之一方式關閉列5(或6)，如在虛擬程式碼中所指示且如在圖7中之針對信號列5之t9處所展示。在t9處，對感測放大器撤銷啟動且藉由ACTEQ信號618變低而啟動ACTEQ平衡電晶體616。如先前所闡述亦起始一預充電(例如，平衡操作)，如在虛擬程式碼中所指示且如在圖7中之t10處所展示。
圖8圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖8展示與圖7中所展示的相同之針對列1、列3、列4及列5之信號之時序。然而，感測放大器信號之資料線電壓D及D_反映AND邏輯操作之第一運算元係一邏輯「0」(而 非如在圖7中所展示係一邏輯「1」)。圖8進一步展示AND邏輯操作之第二運算元(列5)係一邏輯「1」。如上文所闡述，直到於t6處開通列1及列3(例如，在列4資料值已經儲存於列1及列3中之後)，在t4處平衡資料線D及D_之電壓，且平衡感測放大器606中之p通道電晶體629-1及629-2之源極區域一直到t5為止。開通列1及列3由於邏輯「0」儲存於來自列4之每一者中而降低資料線D電壓。開通列5將資料線D電壓朝向平衡電壓移動，但無法克服來自列1及列3之兩個邏輯「0」值之效應，因此資料線D電壓在感測放大器606激發且將資料線D電壓驅動至對應於一邏輯「0」之導軌之前保持低於平衡電壓，直至列5在t9處關閉。在t9處，對感測放大器606撤銷啟動且ACTEQ平衡電晶體616藉由ACTEQ信號618變低而啟動。如先前所闡述亦起始一預充電(例如，平衡操作)，如在虛擬程式碼中所指示且如在圖7中之t10處所展示。
一OR邏輯操作可以類似於針對使用來自互補列0及列2而非真實列1及列3之資料值之AND邏輯操作所闡述之方式而完成(假定列0及列1之存取器件在一起操作，激發感測放大器206會將真實資料值儲存於耦合至列1之記憶體胞元中且將資料值之一互補儲存於耦合至列0之記憶體胞元中)。
對於其中第一運算元係一邏輯「1」之一OR邏輯操作，OR邏輯操作之結果總是一邏輯「1」，而不管第二運算元之資料值如何。當一OR邏輯操作之第一運算元係一邏輯「0」時，OR邏輯操作之結果遵循第二運算元之資料值(例如，當第二運算元係一邏輯「1」時，OR邏輯操作之結果係一邏輯「1」，當第二運算元係一邏輯「0」時，OR邏輯操作之結果亦係一邏輯「0」)。因而，使用互補資料值致使圖2中所展示之電路以如上文針對AND邏輯操作所闡述的相同之方式操作以達到OR邏輯操作之正確結果。
根據本發明之其他實施例，代替使用儲存於耦合至互補資料線之一記憶體胞元中之一互補資料值，逆變隔離電晶體(例如，圖2中所展示之221-5及221-6)可用以在操作中轉置真實資料值，其致使與針對AND邏輯操作所闡述的相同之操作。
儘管本文中已圖解說明及闡述了包含感測電路、感測放大器、耦合至特定列之一記憶體陣列之記憶體胞元及/或移位電路之各種組合及組態的實例性實施例，但本發明之實施例並不限於本文中明確述及之此等組合。本文中揭示之感測電路、感測放大器、記憶體胞元及/或移位電路之其他組合及組態包含明確包含於本發明之範疇內。
儘管本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，旨在實現相同結果之一配置可替代所展示之具體實施例。本發明意欲涵蓋本發明之一或多個實施例之改寫或變化。應理解，已以一說明性方式而非一限定性方式做出以上闡述。在審閱以上闡述後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一或多個實施例之範疇應參考所附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範疇來判定。
在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入至實施方案中，其中每一請求項獨立地作為一單獨實施例。
202‧‧‧存取電晶體/電晶體/存取器件/記憶體單元電晶體
203‧‧‧儲存元件/電容器
204-0‧‧‧字線/列0
204-1‧‧‧字線/列1
204-2‧‧‧字線
204-3‧‧‧字線
204-4‧‧‧字線
204-5‧‧‧字線
204-6‧‧‧字線
204-7‧‧‧字線
205-1‧‧‧資料線/互補資料線
205-2‧‧‧資料線/互補資料線
206‧‧‧感測放大器
208(n-1)‧‧‧存取電晶體
208(n)‧‧‧存取電晶體
208(n+1)‧‧‧存取電晶體
210(n-1)‧‧‧線
210(n)‧‧‧線
210(n+1)‧‧‧線
212‧‧‧次級感測放大器
219‧‧‧控制信號
221-1‧‧‧隔離電晶體
221-2‧‧‧隔離電晶體
221-3‧‧‧隔離電晶體
221-4‧‧‧隔離電晶體
221-5‧‧‧隔離電晶體
221-6‧‧‧隔離電晶體
222‧‧‧控制信號線
223‧‧‧移位電路
224‧‧‧輸入/輸出線
226‧‧‧控制信號線
230‧‧‧陣列/記憶體陣列
250‧‧‧感測電路/計算組件
D‧‧‧資料線/數位線/互補感測線
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
INV‧‧‧反相控制信號

Claims (32)

  1. 一種記憶體裝置，其包括：一記憶體胞元陣列；感測電路，其經由一感測線耦合至該記憶體胞元陣列，該感測電路包含一感測放大器且不包含一累加器；及一控制器，其耦合至該記憶體胞元陣列及該感測電路，該控制器經組態以在不將資料傳送出該記憶體陣列及感測電路之情況下使用該記憶體胞元陣列作為一累加器來執行邏輯操作。
  2. 如請求項1之記憶體裝置，其中該裝置經組態以使用該記憶體胞元陣列用於儲存邏輯操作之運算元來執行該等邏輯操作。
  3. 如請求項1之記憶體裝置，其中該裝置經組態以在針對一第一運算元感測到一邏輯「0」時總是感測到一邏輯「0」作為一AND邏輯操作之一結果。
  4. 如請求項1之記憶體裝置，其中該裝置經組態以在針對一第一運算元感測到一邏輯「1」時總是感測到一邏輯「1」作為一OR邏輯操作之一結果。
  5. 如請求項1至4中任一項之記憶體裝置，其中該裝置經組態以在感測到一第一運算元具有一第一資料值之後在感測一第二運算元之前修改該感測線之電壓，且在感測到該第一運算元具有一第二資料值之後在感測該第二運算元之前不修改該感測線之電壓。
  6. 如請求項5之記憶體裝置，其中該裝置經組態以在感測到一第一運算元具有一第一資料值之後在感測一第二運算元之前將該感測線之電壓修改至對應於一第二運算元之一記憶體胞元之一電荷不足以改變由該感測線之該經修改電壓表示之一資料值的一 程度。
  7. 一種記憶體裝置，其包括：一記憶體胞元陣列；及一感測放大器，其經由一感測線耦合至該記憶體胞元陣列；及一控制器，其耦合至該記憶體胞元陣列，該控制器經組態以：將對應於一邏輯操作之一第一運算元之一第一電荷儲存至耦合至一感測線之複數個記憶體胞元；將該複數個記憶體胞元之一存取線充電至該感測線被充電至之一電壓加一記憶體胞元存取器件之一臨限電壓之某一部分；隔離該複數個記憶體胞元與該感測線；將儲存對應於該邏輯操作之一第二運算元之一電荷之一記憶體胞元耦合至該感測線；及感測該感測線之一電壓作為該邏輯操作之一結果。
  8. 如請求項7之記憶體裝置，其中該控制器經組態以將該存取線充電至介於自該記憶體胞元存取器件之該臨限電壓至該記憶體胞元存取器件之該臨限電壓加一平衡電壓的一電壓範圍內。
  9. 如請求項7之記憶體裝置，其中該邏輯操作係一AND邏輯操作，且其中該控制器經組態以感測該感測線之該電壓作為該邏輯操作之該結果係在將儲存對應於該第二運算元之該電荷之該記憶體胞元耦合至該感測線之後發生。
  10. 如請求項7至9中任一項之記憶體裝置，其中該控制器經組態以：儲存對應於一邏輯「0」之一第一電荷；及 將該存取線充電至致使該複數個記憶體胞元之一各別存取器件接通之一電壓。
  11. 如請求項10之記憶體裝置，其中該控制器經組態以在將儲存對應於該第二運算元之該電荷之該記憶體胞元耦合至該感測線之前將該感測線之一電壓修改至小於該平衡電壓。
  12. 如請求項11之記憶體裝置，其中該控制器經組態以將該感測線之該電壓修改至比該平衡電壓小一量，該量大於耦合儲存對應於該第二運算元之該電荷之該記憶體胞元可修改該感測線之電壓之情況。
  13. 如請求項7至9中任一項之記憶體裝置，其中該控制器經組態以感測該感測線之該電壓為自該平衡電壓修改了該第一電荷之一倍數加對應於該第二運算元之該電荷。
  14. 如請求項7至9中任一項之記憶體裝置，其中該控制器經組態以感測至該感測放大器之該第一電荷，且其中儲存該第一電荷包含將該第一電荷儲存至耦合至同一感測線之兩個記憶體胞元。
  15. 如請求項8之記憶體裝置，其中該控制器經組態以在隔離該複數個記憶體胞元與該感測線之後且在將該複數個該等記憶體胞元之存取線充電之前將該感測線平衡至該平衡電壓。
  16. 一種記憶體裝置，其包括：一記憶體胞元陣列；及一感測放大器，其經由一感測線耦合至該記憶體胞元陣列；及一控制器，其耦合至該記憶體胞元陣列，其中該控制器經組態以：將對應於一邏輯操作之一第一運算元之一第一電荷同時儲存至耦合至複數個存取線且耦合至同一感測線之記憶體胞 元；將該複數個存取線充電至電壓使得一第一邏輯狀態之一資料值將致使耦合至其之一存取器件被接通，且使得一第二邏輯狀態之一資料值將致使耦合至其之該存取器件被關斷；及在將該複數個存取線充電之後將儲存對應於該邏輯操作之一第二運算元之一電荷之一記憶體胞元耦合至該感測線，而無需在將該複數個存取線充電之後進行一平衡操作。
  17. 一種用於操作一記憶體裝置之方法，其包括：將對應於一邏輯操作之一第一運算元之一第一電荷儲存至耦合至一感測線之複數個記憶體胞元；將該複數個記憶體胞元之一存取線充電至該感測線被充電至之一電壓加一記憶體胞元存取器件之一臨限電壓之某一部分；隔離該複數個記憶體胞元與該感測線；將儲存對應於該邏輯操作之一第二運算元之一電荷之一記憶體胞元耦合至該感測線；及感測該感測線之一電壓作為該邏輯操作之一結果。
  18. 如請求項17之方法，其中將該存取線充電包含以下各項中之一者：將該存取線充電至介於自該記憶體胞元存取器件之該臨限電壓至該記憶體胞元存取器件之該臨限電壓加該感測線被充電至之一電壓的一電壓範圍內；及將該存取線充電至介於自該記憶體胞元存取器件之該臨限電壓至該記憶體胞元存取器件之該臨限電壓加一感測線平衡電壓的一電壓範圍內。
  19. 如請求項17之方法，其中將該存取線充電包含以下各項中之一者： 將該存取線充電至與該感測線相同之一電壓加該記憶體胞元存取器件之該臨限電壓的一半；及將該存取線充電至一感測線平衡電壓加該記憶體胞元存取器件之該臨限電壓的一半。
  20. 如請求項18及19中任一項之方法，其中該邏輯操作係一AND邏輯操作，且其中感測該感測線之該電壓作為該邏輯操作之該結果係在將儲存對應於該第二運算元之該電荷之該記憶體胞元耦合至該感測線之後發生。
  21. 如請求項20之方法，其中：將一第一電荷儲存至該複數個記憶體胞元包含儲存對應於一邏輯「1」之該第一電荷；且將該存取線充電至該感測線平衡電壓加該記憶體胞元存取器件臨限電壓的一半不致使該複數個記憶體胞元之一各別存取器件接通。
  22. 如請求項21之方法，其中將該存取線充電至該感測線平衡電壓加該記憶體胞元存取器件臨限電壓的一半在將儲存對應於該第二運算元之該電荷之該記憶體胞元耦合至該感測線之前不自該感測線平衡電壓修改該感測線之電壓。
  23. 如請求項21之方法，其中感測該感測線之該電壓作為該邏輯操作之該結果包含：感測該感測線之該電壓為自該感測線平衡電壓僅修改了對應於該第二運算元之該電荷。
  24. 如請求項18及19中任一項之方法，其中感測該感測線之該電壓作為該邏輯操作之該結果包含：感測該感測線之該電壓為自該感測線平衡電壓修改了該第一電荷之一倍數加對應於該第二運算元之該電荷。
  25. 如請求項17至19中任一項之方法，其進一步包括感測至一感測 放大器之該第一電荷，且其中儲存該第一電荷包含將該第一電荷儲存至耦合至同一感測線之兩個記憶體胞元。
  26. 如請求項18及19中任一項之方法，其進一步包括在隔離該複數個記憶體胞元與該感測線之後且在將該複數個該等記憶體胞元之存取線充電之前將該感測線平衡至該感測線平衡電壓。
  27. 一種用於操作一記憶體裝置之方法，其包括：將對應於一邏輯操作之一第一運算元之一第一電荷儲存至包含耦合至一感測線且耦合至不同存取線之一對應存取器件之記憶體胞元；將該等不同存取線充電至該感測線被充電至之一電壓加一記憶體胞元存取器件之一臨限電壓之某一部分內；及以儲存於耦合至該感測線且耦合至除了該等不同存取線之外的一存取線之一記憶體胞元中之一第二電荷修改該感測線之一電壓，該第二電荷對應於該邏輯操作之一第二運算元，該感測線之該經修改電壓指示該邏輯操作之一結果。
  28. 如請求項27之方法，其中將該等不同存取線充電包含在以下時候將該等不同存取線充電至不足以接通耦合至該等不同存取線之該對應存取器件的一電壓：該邏輯操作係一AND操作且該第一電荷對應於一資料值「1」；或該邏輯操作係一OR操作且該第一電荷對應於一資料值「0」。
  29. 如請求項28之方法，其中以該第二電荷修改該感測線之該電壓致使該感測線上之一電壓偏離一平衡電壓以便對應於一資料值作為該邏輯操作之該結果，該資料值對應於該邏輯操作之該第二運算元。
  30. 如請求項28之方法，其中將該等不同存取線充電至不足以接通 該對應存取器件之一電壓致使該感測線上之一電壓保持處於一平衡電壓。
  31. 如請求項27至30中任一項之方法，其中將該等不同存取線充電包含在以下時候將該等不同存取線充電至足以接通耦合至該等不同存取線之該對應存取器件之一電壓：該邏輯操作係一AND操作且該第一電荷對應於一資料值「0」；或該邏輯操作係一OR操作且該第一電荷對應於一資料值「1」。
  32. 如請求項31之方法，其中將該等不同存取線充電至足以接通該對應存取器件之一電壓致使該感測線上之一電壓偏離一平衡電壓以便對應於一資料值「0」。
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