JP3488612B2 - センス増幅回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
半導体記憶装置（ＤＲＡＭ）のデータ線センスアンプ等
として有用な微小電位差を検知増幅するセンス増幅回路
に関する。

【０００２】

【従来の技術】２つの電極や信号線間の微小な電位差を
検知して、その電位の上下関係に応じた信号を出力する
センス増幅回路は、様々な半導体装置に用いられる基本
的な回路の１つである。図２２は、ＤＲＡＭ等において
用いられるビット線センス増幅回路の一例である。入力
兼出力ノードＱ，／Ｑに対し、ＮＭＯＳトランジスタＱ
Ｎ１とＰＭＯＳトランジスタＱＰ１とからなるインバー
タ構成のＣＭＯＳトランジスタ回路と、ＮＭＯＳトラン
ジスタＱＮ２とＰＭＯＳトランジスタＱＰ２とからなる
インバータ構成のＣＭＯＳトランジスタ回路を逆並列に
接続して、ラッチ型（フリップフロップ型）のセンス増
幅回路を構成している。ＮＭＯＳトランジスタＱＮ１，
ＱＮ２の共通ソースは活性化用ＮＭＯＳトランジスタＱ
Ｎ３を介して接地端子ＶSSに接続され、ＰＭＯＳトラン
ジスタＱＰ１，ＱＰ２の共通ソースは活性化用ＰＭＯＳ
トランジスタＱＰ３を介して電源端子ＶCCに接続されて
いる。

【０００３】この回路の動作波形を図２３に示す。初期
状態において、ノードＳＮ及びＳＰはＶCC／２に保た
れ、入力ノードＱおよび／Ｑの間に微小な電位差が生じ
ているとする。この状態から、一方の活性化信号ＥＮが
“Ｈ”に、他方の活性化信号ＥＰが“Ｌ”になると、Ｎ
ＭＯＳトランジスタＱＮ１，ＱＮ２からなるフリップフ
ロップ及びＰＭＯＳトランジスタＱＰ１，ＱＰ２からな
るフリップフロップが活性化される。これにより、入力
ノードＱと／Ｑの間の電位差が増幅されて、一方がＶS
S、他方がＶCCになる。

【０００４】このラッチ型のセンス増幅回路は、入力ノ
ードＱおよび／Ｑの電位差を感知して、その電位の高い
側がＶCC、低い側がＶSSになるまで増幅するため、メモ
リセルの電荷によるビット線の電位変化を読み出すとと
もに増幅して再書き込みするＤＲＡＭのほとんどにおい
て採用されている。この型のセンス増幅回路は、入力信
号の初期電位差が大きいほど、出力がＶCCｃおよびＶSS
に決着するまでの時間が短くなる。

【０００５】高速バスシステムに用いられるセンス増幅
回路としては、Mark A. Horowitz等が米国特許第5,355,
391 号で開示した、図２４に示すものが知られている。
このセンス増幅回路は、微小電位を感知する第１段増幅
器と大振幅の出力を出す第２段増幅器を組み合わせ、入
力電位を高速に感知して増幅する。ＭＯＳトランジスタ
Ｍ１，Ｍ２，Ｍ３，…, Ｍ９およびトランスファゲート
Ｔ１，Ｔ２の部分が第１段増幅器であり、これが入力端
子Ｑ，／Ｑの電位差を感知する。ＮＭＯＳトランジスタ
Ｍ１，Ｍ２は電流源である。入力端子Ｑ，／Ｑの電位は
ＣＭＯＳトランスファゲートＴ１，Ｔ２を介して差動Ｎ
ＭＯＳトランジスタ対Ｍ３，Ｍ４に入力される。ＰＭＯ
ＳトランジスタＭ８，Ｍ９は負荷を構成している。

【０００６】第１段増幅器の二つの出力ノードの電位差
は、ＭＯＳトランジスタＭ１０，Ｍ１１，…, Ｍ１５で
構成される第２段のラッチ型増幅器によって増幅され
る。この第２段の増幅器の構成は図２２で説明したもの
と同様である。

【０００７】図２５は図２４のセンス増幅回路の動作波
形を示している。待機状態においては、Ｃｌｋ＝
“Ｌ”, ｂＣＬｋ＝“Ｈ”に固定されている。この状態
において、入力端子Ｑおよび／Ｑの電位が第１段の増幅
器のＮＭＯＳトランジスタＭ３およびＭ４のゲート電極
に伝えられているが、これらのドレインは、ＮＭＯＳト
ランジスタＭ５，Ｍ６がオフであるためフローティング
であり、共通ソースもＮＭＯＳトランジスタＭ１がオフ
であるためフローティングである。また、ＰＭＯＳトラ
ンジスタＭ８，Ｍ９がオフ、且つＮＭＯＳトランジスタ
Ｍ１６がオフであり、出力端子Ｏｕｔ，／Ｏｕｔは、活
性な第２段増幅器により、一方がＶSS、他方がＶCCの状
態に固定されている。

【０００８】Ｃｌｋ＝“Ｈ”、ｂＣＬｋ＝“Ｌ”へと状
態が変化すると、ＮＭＯＳトランジスタＭ１，Ｍ５，Ｍ
６がオン、ＰＭＯＳトランジスタＭ８，Ｍ９がオンにな
り、第１段増幅器が活性化される。同時にＮＭＯＳトラ
ンジスタＭ１６がオンになり、出力端子Ｏｕｔ，／Ｏｕ
ｔの電位をＶCC／２にイコライズしようとする。このと
き、ＰＭＯＳトランジスタＭ８およびＭ９の駆動能力を
充分大きく設計することによって、出力ノードＯｕｔ，
／Ｏｕｔには、ほぼＶCC／２の近くで第１段増幅器の入
力電位差を反映した微小電位差が残る。

【０００９】その後、再びＣｌｋ＝“Ｌ”，ｂＣＬｋ＝
“Ｈ”へとクロックが変化すると、ＮＭＯＳトランジス
タＭ５およびＭ６が遮断され、第２段の増幅器が再度活
性化して、出力ノードＯｕｔ，／Ｏｕｔに生じていた電
位差をＶCCおよびＶSSまで増幅する。

【００１０】第２段の増幅器の動作原理は図２２で説明
したものと同様であるので、第１段の増幅器の利得が１
よりも大きければ、すなわち入力電位差にくらべて第１
段の増幅器の出力電位差が大きければ、図２４の増幅回
路は図２２の増幅回路にくらべて高速に出力を確定する
ことができる。

【００１１】この増幅回路は、待機状態では第１段増幅
器が非活性であり、トランジスタＭ３，Ｍ４のドレイン
が出力ノードＯｕｔ，／Ｏｕｔから切り離されているた
め、出力ノードＯｕｔ，／Ｏｕｔにノイズが乗りにくい
という特徴を有する。また、ＣＬｋ＝“Ｈ”になると、
第１段増幅器が活性化されてＮＭＯＳトランジスタＭ３
およびＭ４のソースおよびドレインの電位が変動する
が、このときトランスファゲートＴ１、Ｔ２はオフであ
るため、入力端子Ｑおよび／Ｑにノイズが逆流すること
もない。したがって複数の増幅器が同一の入力端子ノー
ドに接続されたような構成、例えば複数の半導体チップ
を結ぶバスラインに用いるのに好適である。

【００１２】ただしこのセンス増幅回路の動作には、上
で説明したように制御クロック信号ＣｌｋおよびｂＣｌ
ｋの状態が２回遷移することが必要である。またこのセ
ンス増幅回路では消費電力が大きいという問題がある。
Ｃｌｋ＝“Ｈ”、ｂＣＬｋ＝“Ｌ”の期間に、ＶCCから
ＶSSへの貫通電流が流れるからである。

【００１３】これに対して、トランジスタＭ２のゲート
バイアスＶＢＩＡＳを調節することによって電流の総量
を制限することは可能である。しかし、トランジスタＭ
２が流す電流が少なすぎると、第１段の増幅器の利得が
得られず、第２段のラッチ型増幅器の初期電位が小さく
なってしまい、高速化できない。

【００１４】一方、Ｃｌｋ＝“Ｈ”、ｂＣＬｋ＝“Ｌ”
の期間を短くすることによって、貫通電流が流れる時間
を短くすることが可能である。すなわち、入力信号を１
回参照して出力電位を確定するまでに要する消費電力
が、電流を流す時間を短くなるだけ小さくなる。しか
し、この時間を短くするためには、クロック信号Ｃｌｋ
およびｂＣＬｋのパルス幅を短くする必要がある。代表
的な値として、１ｎｓｅｃ以下のパルス幅とすれば、貫
通電流が流れる時間を１ｎｓｅｃとできる。上記のセン
ス増幅回路において出力電位が確定するまでに要する時
間は、代表的には１ｎｓｅｃ程度である。したがって、
１ｎｓｅｃを超えるパルス幅では、消費電力を無駄に多
くしていることになる。

【００１５】ところが一般には、実際の半導体回路の内
部において短いパルスを精度良く出力する回路を構成す
ることは、特にパルスによって駆動される信号線が大き
な寄生容量および寄生抵抗を持つ場合には困難である。
例えば、１ｋΩの抵抗と１ｐＦの寄生容量を持つ信号線
では、伝達遅延時間が１ｎｓｅｃであるため、１ｎｓｅ
ｃ以下の時間幅をもったパルスを正確に伝達できない。
したがって、回路を正常に制御するためには１ｎｓｅｃ
よりも長いパルスを発生しなければならず、消費電力が
不必要に多くなるという問題がある。

【００１６】

【発明が解決しようとする課題】以上のように、図２４
に示された従来のセンス増幅回路構成においては、制御
信号が２回遷移する必要があるために、制御信号線の寄
生容量および寄生抵抗が大きいと高速化できない、一定
期間電源ＶCCからＶSSに貫通電流が流れるために消費電
力が大きい、といった問題がある。

【００１７】この発明はこのような問題を解決し、小さ
い消費電力で高速に出力を確定することができ、かつ制
御信号を簡略化できるセンス増幅回路を提供することを
目的とする。

【００１８】

【課題を解決するための手段】この発明に係るセンス増
幅回路は、二つの入力端子と、この二つの入力端子の電
位差を検知して差動出力を出す第１の増幅器と、クロッ
ク信号により制御されて前記第１の増幅器を活性化させ
る第１の活性化回路と、前記第１の増幅器の差動出力が
それぞれ直結される二つの入力兼出力ノードを有し、前
記第１の増幅器の差動出力を拡大して保持するラッチ型
の第２の増幅器と、この第２の増幅器の前記二つの入力
兼出力ノードからそれぞれ取り出される二つの出力端子
と、前記クロック信号により制御されて前記第２の増幅
器を前記第１の増幅器と同期して活性化する第２の活性
化回路とを備え、前記第１の増幅器は、ソースが共通に
第１の活性化ノードに接続され、ドレインがそれぞれ前
記二つの入力兼出力ノードに接続された第１導電チャネ
ルのドライバＭＯＳトランジスタ対と、第２導電チャネ
ルの負荷ＭＯＳトランジスタ対とから構成され、前記第
２の増幅器は、ソースが共通に第２の活性化ノードに、
ドレインが前記二つの入力兼出力ノードに、ゲートが互
いに交差して前記二つの入力兼出力ノードに接続された
第１導電チャネルのＭＯＳトランジスタ対と、ソースが
共通に電源端子に、ドレインが前記二つの入力兼出力ノ
ードに、ゲートが互いに交差して前記二つの入力兼出力
ノードにそれぞれ接続された第２導電チャネルのＭＯＳ
トランジスタ対とから構成され、且つ前記第２の増幅器
における第２導電チャネルのＭＯＳトランジスタ対が前
記第１の増幅器の負荷ＭＯＳトランジスタ対として用い
られており、前記第１の活性化回路は、前記第１の活性
化ノードと基準電位との間に接続されてゲートが前記ク
ロックにより制御され、前記第１の増幅器の前記第１の
活性化ノードを基準電位に接続する第１導電チャネルの
活性化用ＭＯＳトランジスタにより構成される回路であ
り、前記第２の活性化回路は、前記第２の活性化ノード
と基準電位との間に接続されてゲートが前記クロックに
より制御され、前記第１の活性化回路がオンすることに
よって基準電位に接続される前記第１の活性化ノードを
介して前記第２の増幅器の前記第２の活性化ノードを前
記基準電位に接続する第１導電チャネルの活性化用ＭＯ
Ｓトランジスタにより構成される回路であることを特徴
としている。

【００１９】この発明において好ましくは、前記クロッ
ク信号により制御されて前記二つの入力兼出力ノードを
前記第１及び第２の増幅器の活性化に先だって所定電位
に設定するためのプリチャージ回路を有するものとす
る。

【００２０】この発明においてはまた、確実なセンス動
作を行うためには例えば、第２の活性化回路は、第１の
活性化回路に遅れてオンするように第１の活性化回路に
縦属接続される。あるいは、第２の活性化回路に、第１
の活性化回路に遅れてオンするように遅延要素が付加さ
れる。

【００２１】更にこの発明において、出力確定後の消費
電力削減のために好ましくは、第２の増幅器の二つの入
力兼出力ノードから第１の増幅器を通って基準電位に流
れる電流の経路上に、二つの入力兼出力ノードの確定し
た電位により制御されてその経路を遮断するスイッチ素
子を備える。

【００２２】この発明によるセンス増幅回路では、差動
型の第１の増幅器の出力をラッチ型の第２の増幅器の入
力兼出力ノードに直結して、これらをクロック制御によ
りほぼ同時に活性化して、微小電位差の検出を行う。従
って、入力端子の微小信号検出から出力確定までにクロ
ックの２回の遷移を必要とする従来方式に比べて、高速
のセンス動作が可能となる。しかも、制御用のクロック
には従来方式のような相補クロックは必要ではなく、制
御信号の簡略化が図られる。

【００２３】またこの発明のセンス増幅回路において、
第１の増幅器と第２の増幅器とで負荷を共有させること
により、回路構成は一層簡単なものとなる。第１の増幅
器と第２の増幅器はほぼ同時に活性化されるが、これら
の活性化タイミングに僅かの差を付けることも好まし
い。例えば、第２の増幅器側の第２の活性化回路に遅延
要素を付加して、第２の活性化回路がオンするタイミン
グを第１の増幅器側の第１の活性化回路に対して僅かに
遅らせることにより、用いられるＭＯＳトランジスタの
しきい値のバラツキ等に起因する誤動作を防止して、入
力端子の微小電位差を確実に反映した出力を得ることが
可能になる。

【００２４】更に、第２の増幅器の二つの入力兼出力ノ
ードと第１の増幅器の基準電位端子の間の電流経路に、
入力兼出力ノードの確定した電位によって制御されて電
流経路を自動的に遮断するスイッチ素子を設けることに
より、出力が確定した後に第１の増幅器を介して流れる
無駄な電流をなくすことができる。これにより、低消費
電力化が図られる。この電流遮断制御は、クロック制御
により電流遮断を行う従来方式と異なり、自動的に行わ
れるため難しい制御は必要がなく、また高速性能を損な
うこともない。

【００２５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１はこの発明の第１の実施例の
センス増幅回路である。このセンス増幅回路は、二つの
入力端子Ｑ，／Ｑにそれぞれゲートが接続されたドライ
バＮＭＯＳトランジスタ対Ｍｎ１，Ｍｎ２を主体とする
第１の増幅器１を有する。第１の増幅器１のＮＭＯＳト
ランジスタ対Ｍｎ１，Ｍｎ２は、共通ソース（第１の活
性化ノード）Ｂが第１の活性化用ＮＭＯＳトランジスタ
Ｍｎ３を介して基準電位である接地端子ＶSS（第１の電
源端子）に接続され、各ドレインがそれぞれ負荷として
動作するＰＭＯＳトランジスタＭｐ４，Ｍｐ５を介して
電源端子ＶCC（第２の電源端子）に接続されて、差動回
路を構成している。図３は、この第１の増幅器１の部分
を実線で示している。

【００２６】第１の増幅器１の差動出力は、第２の増幅
器２の入力兼出力ノードＮ１，Ｎ２に直結される。第２
の増幅器２は、ＶSS側のＮＭＯＳトランジスタ対Ｍｎ
４，Ｍｎ５と、ＶCC側のＰＭＯＳトランジスタ対Ｍｐ
４，Ｍｐ５により構成されたラッチ回路（フリップフロ
ップ回路）である。ＮＭＯＳトランジスタ対Ｍｎ４，Ｍ
ｎ５のソースは共通ソース（第２の活性化ノード）Ａ
に、ドレインはそれぞれ入力兼出力ノードＮ１，Ｎ２
に、ゲートは互いに交差させて入力兼出力ノードＮ２，
Ｎ１にそれぞれ接続されている。ＰＭＯＳトランジスタ
対Ｍｐ４，Ｍｐ５のソースは共通にＶCCに、ドレインは
それぞれ入力兼出力ノードＮ１，Ｎ２に、ゲートは互い
に交差させて入力兼出力ノードＮ２，Ｎ１にそれぞれ接
続されている。

【００２７】この第２の増幅器２は、等価的に、ＮＭＯ
ＳトランジスタＭｎ４とＰＭＯＳトランジスタＭｐ４の
部分を第１のＣＭＯＳインバータ２ａ、ＮＭＯＳトラン
ジスタＭｎ５とＰＭＯＳトランジスタＭｐ５の部分を第
２のＣＭＯＳインバータ２ｂと見ることができるから、
二つのＣＭＯＳインバータ２ａ，２ｂの入出力を互いに
交差接続して構成されているということができる。

【００２８】第２の活性化ノードであるＮＭＯＳトラン
ジスタＭｎ４，Ｍｎ５の共通ソースＡは第２の活性化用
ＮＭＯＳトランジスタＭｎ６を介して接地端子ＶSSに接
続されている。このラッチ型の第２の増幅器２の入力兼
出力ノードＮ１，Ｎ２がそれぞれ、出力端子／Ｏｕｔ，
Ｏｕｔになる。図４は、この第２の増幅器２の部分を実
線で示している。

【００２９】第２の増幅器２のＮＭＯＳトランジスタＭ
ｎ４，Ｍｎ５の部分（ＮＭＯＳフリップフロップ部）か
ら見て負荷となるＰＭＯＳトランジスタＭｐ４，Ｍｐ５
の部分（ＰＭＯＳフリップフロップ部）は、第１の増幅
器１の負荷として共用されていることになる。

【００３０】入力兼出力ノードＮ１，Ｎ２は、ＰＭＯＳ
トランジスタＭｐ１，Ｍｐ２を介して電源端子ＶCCに接
続され、また入力兼出力ノードＮ１，Ｎ２間を短絡する
ＰＭＯＳトランジスタＭｐ３が設けられている。これら
のＰＭＯＳトランジスタＭｐ１〜Ｍｐ３の部分は、待機
状態で入力兼出力ノードＮ１，Ｎ２、従って出力端子／
Ｏｕｔ，ＯｕｔをＶCCに保持するためのプリチャージ回
路３を構成している。

【００３１】第１の増幅器１の活性化用ＮＭＯＳトラン
ジスタＭｎ３及び第２の増幅器２の活性化用ＮＭＯＳト
ランジスタＭｎ６のゲートは、クロック信号Ｃｌｋによ
り同時に駆動される。プリチャージ回路３を構成するＰ
ＭＯＳトランジスタＭｐ１〜Ｍｐ３のゲートも同様にク
ロック信号Ｃｌｋにより駆動される。

【００３２】この実施例のセンス増幅回路の一つの特徴
は、第１の増幅器１と第２の増幅器２とが回路的に切り
離されておらず、直結されていることである。もう一つ
の特徴は、第１の増幅器１と第２の増幅器２をほぼ同時
に動作させることである。

【００３３】具体的にこの実施例の増幅回路の動作を図
２の動作波形を参照しながら説明する。待機状態におい
て、Ｃｌｋ＝“Ｌ”であり、このとき二つの活性化用Ｎ
ＭＯＳトランジスタＭｎ３，Ｍｎ６は共にオフである。
従って第１の増幅器１および第２の増幅器２共に非活性
である。またこのとき、プリチャージ回路３が活性であ
り、出力端子／Ｏｕｔ，Ｏｕｔは、プリチャージ用ＰＭ
ＯＳトランジスタＭｐ１，Ｍｐ２によりＶCCに充電さ
れ、同時に短絡用ＰＭＯＳトランジスタＭｐ３により短
絡されて、ＶCCに固定されている。

【００３４】Ｃｌｋ＝“Ｈ”になると、第１の増幅器１
と第２の増幅器２はほぼ同時に活性化される。入力端子
Ｑ，／Ｑの間に微小な電位差があると、これが第１の増
幅器１により増幅され、更にその出力が第２の増幅器２
により増幅される。即ち、ＶCCにプリチャージされてい
た出力端子Ｏｕｔ，／Ｏｕｔは、第１の増幅器１の差動
ＮＭＯＳトランジスタ対Ｍｎ１，Ｍｎ２の導通度の差に
より異なる速度で電位低下する。その電位差がある程度
大きくなると、第２の増幅器２の正帰還動作により、出
力端子Ｏｕｔ，／Ｏｕｔは、一方がＶCC，他方がＶSSに
なるまで増幅される。

【００３５】この実施例によると、第１の増幅器１とこ
れに直結された第２の増幅器２が、クロック信号Ｃｌｋ
の一回の遷移で同時に動作して出力が確定されるため、
高速動作が可能である。しかも、二つの増幅器１，２
は、ＰＭＯＳトランジスタＭｐ４，Ｍｐ５を負荷として
共用しており、回路構成は図２４に比べて簡単である。
またクロック信号としても、図２４のように相補クロッ
クを必要としない。

【００３６】この実施例の増幅回路では、出力が確定し
た後も、図５に示すように、第１の増幅器１を介して電
源端子ＶCCから接地端子ＶSSに電流が流れる。この電流
を小さくするには、例えば第１の増幅器１を構成するＮ
ＭＯＳトランジスタＭｎ１〜Ｍｎ３のゲート幅を小さく
することが好ましい。この出力確定後の消費電流を無く
すことができる実施例については後述する。

【００３７】この実施例のセンス増幅回路において、動
作マージンを大きくするためには、第１の増幅器１を構
成する差動ＮＭＯＳトランジスタ対Ｍｎ１，Ｍｎ２のし
きい値が揃っていることが好ましい。同様の理由で、第
２の増幅器２を構成するＮＭＯＳトランジスタ対Ｍｎ
４，Ｍｎ５とＰＭＯＳトランジスタ対Ｍｐ４，Ｍｐ５の
しきい値が揃っていることが好ましい。従って好ましい
実施態様として、これらのトランジスタのチャネル長を
他のトランジスタに比べて大きくすることが挙げられ
る。一般にプロセス的なばらつきによるショートチャネ
ル効果などによるしきい値のばらつきは、チャネル長が
長いほど生じにくいからである。

【００３８】さらに、好ましい実施態様として、ＮＭＯ
Ｓトランジスタ対Ｍｎ１，Ｍｎ２のしきい値を意図的に
低く制御することが挙げられる。例えば、チャネルイオ
ン注入等により、これらのＮＭＯＳトランジスタ対Ｍｎ
１，Ｍｎ２のしきい値を下げる。入力端子Ｑ，／Ｑの電
位がＮＭＯＳトランジスタＭｎ１，Ｍｎ２のしきい値以
下ではＭｎ１，Ｍｎ２は電流を流すことができず、従っ
て第１の増幅器１は動作しないから、これらの駆動トラ
ンジスタＭｎ１，Ｍｎ２のしきい値を下げることによ
り、入力電位の許容範囲を広げることができる。

【００３９】図６は、この発明の第２の実施例のセンス
増幅回路である。図１と対応する部分には図１と同一符
号を付して詳細な説明は省略する。この実施例では、第
２の増幅器２の第２の活性化用ＮＭＯＳトランジスタＭ
ｎ６のソースが接地端子ＶSSではなく、第１の増幅器１
の共通ソース端子Ｂ、即ち第１の活性化用ＮＭＯＳトラ
ンジスタＭｎ３のドレインに接続されている。言い換え
れば、二つの活性化回路が縦属接続されて、第１の活性
化用ＮＭＯＳトランジスタＭｎ３がオンして共通ソース
Ｂが接地された後、第２の活性化用ＮＭＯＳトランジス
タＭｎ６が、共通ソースＡを共通ソースＢを介して接地
するようになっている。

【００４０】図１の実施例では第１の増幅器１とラッチ
型の第２の増幅器２が同時に動作を開始する。一般には
第１の増幅器１の動作は非常に高速で、これにより拡大
された信号がラッチ型の第２の増幅器２によって更に増
幅される、というのが先の実施例の動作原理である。し
かしこのとき、第２の増幅器２の差動ＮＭＯＳトランジ
スタ対Ｍｎ４，Ｍｎ５の間にしきい値のばらつきがある
等の理由で、第２の増幅器２が入力端子Ｑ，／Ｑの電位
差を反映しない逆データをラッチするという誤動作をす
る可能性がある。

【００４１】図６の実施例のセンス増幅回路では、クロ
ック信号Ｃｌｋ＝“Ｈ”になったとき、第１の増幅器１
の活性化用ＮＭＯＳトランジスタＭｎ３がオンして、共
通ソースＢが電位低下することにより、第２の増幅器２
の活性化用ＮＭＯＳトランジスタＭｎ６がオンする。即
ち、第１の増幅器１の活性化が先行し、少し遅れて第２
の増幅器２が活性化される。この結果、誤動作のない確
実な信号増幅が可能になる。

【００４２】図７は、この発明の第３の実施例のセンス
増幅回路である。この実施例では、図６の実施例と同様
の目的で、第２の増幅器２の活性化用ＮＭＯＳトランジ
スタＭｎ６のゲート端子に遅延要素４が挿入されてい
る。即ち、クロック信号Ｃｌｋが、第１の増幅器１の活
性化用ＮＭＯＳトランジスタＭｎ３よりも僅かに遅れ
て、活性化用ＮＭＯＳトランジスタＭｎ６に伝達される
ようにしている。それ以外は、図１の実施例と同様であ
る。

【００４３】この実施例によっても、第２の増幅器２の
活性化タイミングが第１の増幅器１のそれに比べて遅れ
る。従って、図６の実施例の回路と同様に、誤動作のな
い確実な信号増幅が可能となる。

【００４４】図７の実施例に用いられる遅延要素４とし
ては、図８（ａ）示すインバータチェーンや、同図
（ｂ）に示す抵抗素子、同図（ｃ）に示すようにＮＭＯ
ＳトランジスタのゲートをＶCCに固定し、ソースからド
レインへの伝達時間を利用するもの、同図（ｄ）に示す
ようにＰＭＯＳトランジスタのゲートをＶSSに固定した
もの、さらに同図（ｅ）に示すようにＮＭＯＳトランジ
スタとＰＭＯＳトランジスタを組み合わせたものなどが
考えられる。

【００４５】図９は、この発明の第４の実施例のセンス
増幅回路である。この実施例では、図１の実施例の第１
の増幅器１を構成する差動ＮＭＯＳトランジスタ対Ｍｎ
１，Ｍｎ２の部分にＰＭＯＳトランジスタ対Ｍｐ６，Ｍ
ｐ７を用いている。その他、図１の実施例と同様であ
る。

【００４６】この実施例の場合、第１の増幅器１はリニ
アな増幅動作はしないが、この第１の増幅器１は入力端
子Ｑ，／Ｑの微小電位差により瞬間的に入力兼出力ノー
ドＮ１，Ｎ２の電流引き込みに差が生じればよく、その
ような動作はＰＭＯＳトランジスタＭｐ６，Ｍｐ７を用
いた場合にも可能である。即ち、ＰＭＯＳトランジスタ
Ｍｐ６，Ｍｐ７のしきい値をＶｔｐとして、例えば入力
端子／Ｑの電位がＶCC−｜Ｖｔｐ｜以下になれば、ＰＭ
ＯＳトランジスタＭｐ６が瞬間的にオンとなり、電流を
引き込む。ＰＭＯＳトランジスタＭｐ６のソースはノー
ドＮ１に接続されていて電位固定ではなく、ＰＭＯＳト
ランジスタＭｐ６には電流が流れるとこれを抑制する方
向に負帰還がかかるが、瞬間的な電流引き込みで入力兼
出力ノードＮ１，Ｎ２の間に一定の電位差が生じれば、
第２の増幅器２によりこれが拡大検出される。

【００４７】ＭＯＳトランジスタのゲート電位の変化に
対する電流駆動能力の変化の割合は、一般によく知られ
ているようにしきい値付近で最大となる。従って、ＮＭ
ＯＳトランジスタのしきい値をＶｔｎとして、入力端子
Ｑ，／ＱがＶｔｎ近傍で変化する場合には、先の実施例
のように第１の増幅器１にはＮＭＯＳトランジスタ対を
用いることが好ましいが、入力端子Ｑ，／ＱがＶCC−｜
Ｖｔｐ｜の近傍で動作する場合には、この実施例のよう
にＰＭＯＳトランジスタ対Ｍｐ６，Ｍｐ７を用いること
が好ましい。

【００４８】図１０はこの発明の第５の実施例によるセ
ンス増幅回路である。この実施例では、第１の増幅器１
の差動トランジスタ対として、ＮＭＯＳトランジスタ対
Ｍｎ１，Ｍｎ２と、ＰＭＯＳトランジスタ対Ｍｐ６，Ｍ
ｐ７を抱き合わせて用いている。第１の実施例で説明し
たように、ＮＭＯＳトランジスタを用いた場合は入力電
位がしきい値Ｖｔｎ以下のＶSS近くの低い電位では動作
しない。逆にＰＭＯＳトランジスタを用いた場合は、入
力電位がＶCC−｜Ｖｔｐ｜より高いＶCC近くでは動作し
ない。この実施例によると、入力電位の広い範囲で動作
するセンス増幅回路が得られる。

【００４９】図１１は、この発明の第６の実施例のセン
ス増幅回路である。ここまでの実施例のセンス増幅回路
は、図５に示したように、出力電位が確定した後に第１
の増幅器１を介して電流が流れる。この実施例では、こ
の様な出力確定後の無用な電流を自動的に遮断するよう
にしている。即ち、出力端子Ｏｕｔ，／Ｏｕｔと第１の
増幅器１の基準電位端子である接地端子ＶSSの間の電流
経路、具体的にこの実施例の場合は、ＮＭＯＳトランジ
スタＭｎ１，Ｍｎ２のソースと活性化用ＮＭＯＳトラン
ジスタＭｎ３のドレインの間に、電流遮断用のスイッチ
素子としてのＮＭＯＳトランジスタＭX1，ＭX2が挿入さ
れている。ＮＭＯＳトランジスタＭX1，ＭX2のゲートは
それぞれ、入力兼出力ノードＮ２，Ｎ１、即ち出力端子
Ｏｕｔ，／Ｏｕｔに接続されている。それ以外は、図１
の実施例と同様である。

【００５０】この実施例のセンス増幅回路で例えば、出
力端子Ｏｕｔが“Ｈ”（＝ＶCC）、／Ｏｕｔが“Ｌ”
（＝ＶSS）にラッチされたとする。このとき、ＮＭＯＳ
トランジスタＭX2がオフになり、“Ｈ”の出力端子Ｏｕ
ｔからＶSSへの電流パスは自動的に遮断される。逆の出
力状態では、ＮＭＯＳトランジスタＭX1がオフになり、
同様に“Ｈ”の出力端子／ＯｕｔからＶSSへの電流パス
は遮断される。従ってこの実施例によると、データ確定
後の無駄な電流がなくなり、効果的に消費電力削減が図
られる。しかも、電流遮断を行うために図２４の従来方
式における様なクロック制御を必要としないという点で
も有利である。

【００５１】なお待機状態においては、第１の実施例に
おいて説明したように、出力端子Ｏｕｔ，／Ｏｕｔはい
ずれもＶCCにプリチャージされているため、ＮＭＯＳト
ランジスタＭX1，ＭX2のゲート電位はＶCCである。従っ
てラッチ型の第２の増幅器２によって出力が確定するま
で、より具体的には、出力端子の一方がＮＭＯＳトラン
ジスタＭX1，ＭX2のしきい値以下になるまでは、ＮＭＯ
ＳトランジスタＭX1，ＭX2は導通している。これによ
り、増幅動作は第１の実施例と全く同様に行われる。

【００５２】図１１の実施例では、電流遮断用のＮＭＯ
ＳトランジスタＭX1，ＭX2を、ドライバＮＭＯＳトラン
ジスタ対Ｍｎ１，Ｍｎ２のソース側に設けているが、こ
れをドライバＮＭＯＳトランジスタ対Ｍｎ１，Ｍｎ２の
ドレイン側に配置しても、同様の動作が可能である。

【００５３】図１２は、図１１の実施例を変形した第７
の実施例のセンス増幅回路である。この実施例では、ラ
ッチ型の第２の増幅器２の入力兼出力ノードＮ１．Ｎ２
が、それぞれインバータＩ11，Ｉ21を介して出力端子Ｏ
ｕｔ，／Ｏｕｔに接続され、この出力端子Ｏｕｔ，／Ｏ
ｕｔが更にインバータI12 ，Ｉ22を介して電流遮断用の
ＮＭＯＳトランジスタＭX1, ＭX2のゲートに接続されて
いる。インバータＩ11，Ｉ12，Ｉ21，Ｉ22は好ましく
は、ＣＭＯＳインバータとする。

【００５４】この実施例の動作波形を図１３に示す。待
機状態においては、第２の増幅器２の入力兼出力ノード
Ｎ１，Ｎ２はＶCCにプリチャージされるため、出力端子
Ｏｕｔ，／Ｏｕｔはいずれも“Ｌ”に固定される。この
とき、ＮＭＯＳトランジスタＭX1，ＭX2は、ゲート端子
Ｄ１，Ｄ２の電位が共にそれぞれＶCCであり、導通状態
にある。この実施例のセンス増幅回路がこれまでに説明
した実施例と同様に動作して、例えばノードＮ１の電位
が“Ｌ”、ノードＮ２の電位が“Ｈ”に増幅されると、
出力端子Ｏｕｔ、／Ｏｕｔの電位はそれぞれ“Ｈ”と
“Ｌ”になる。したがって、ゲート端子Ｄ１，Ｄ２の電
位はそれぞれ“Ｈ”（＝ＶCC）と“Ｌ”（＝ＶSS）にな
り、ＮＭＯＳトランジスタＭX2が遮断される。

【００５５】従って、図１１の実施例と同様に、消費電
力を小さくすることができる。またこの実施例では、出
力端子Ｏｕｔ、／Ｏｕｔと入力兼出力ノードＮ１，Ｎ２
の間にインバータを介在させたことにより回路の安定化
が図られている。即ちノードＮ１は待機状態においてＶ
CCにプリチャージされており、増幅動作後はＶCCあるい
はＶSSのどちらかになるが、第１の増幅器１の動作によ
り、電源ＶCCからトランジスタＭｐ４，Ｍｎ１，Ｍｘ
１，Ｍｎ３を介して、あるいはＭｐ５，Ｍｎ２，Ｍｘ
２，Ｍｎ３を介して接地端子Vss に電流が流れる。従っ
て、増幅後にノードＮ１がＶCCになる場合でも、ノード
Ｎ１は一旦ＶCCよりも少し電位が下がる。これに対し
て、ノードＮ１の電位を入力したインバータＩ11の出力
は、多少の入力電位の変化に対してもＶSSの電位を保つ
ことができる。即ち、ノードＮ１の電位がＶCCから少し
下がっても、それがインバータＩ11の回路しきい値以上
であれば、出力はＶSSに固定されたままである。この結
果、増幅回路出力は、待機状態でＶSS、増幅後にＶCCあ
るいはＶSSとなり、途中でこれ以外の不安定な電位状態
になりにくいという特徴をもつ。

【００５６】図１４は、この発明の第８の実施例のセン
ス増幅回路である。この実施例の回路は、図１２の実施
例における第１の増幅器１の活性化用ＮＭＯＳトランジ
スタＭｎ３を二つに分けて、ドライバＭＯＳトランジス
タ対Ｍｎ１，Ｍｎ２と電流遮断用のＮＭＯＳトランジス
タＭX1，ＭX2の間にＮＭＯＳトランジスタＭ1A，Ｍ1Bと
して挿入配置している。即ち、接地端子ＶSSとノードＮ
１，Ｎ２の間に３個のＭＯＳトランジスタが直列接続さ
れたことになる。それ以外は図１２と同様である。ＮＭ
ＯＳトランジスタＭ1A，Ｍ1Bがクロック信号Ｃｌｋによ
り制御されることも、図１２の活性化用ＮＭＯＳトラン
ジスタＭｎ３と同様である。

【００５７】図１２の実施例では、クロック信号Ｃｌｋ
が“Ｌ”から“Ｈ”になると、ＮＭＯＳトランジスタＭ
X1，ＭX2のソースおよびドレインの寄生容量、あるいは
ゲートとチャネル領域で形成される容量素子に蓄えられ
ている電荷が活性化用ＭＯＳトランジスタＭｎ３を介し
て接地端子ＶSSに流れ出し、更にＭＯＳトランジスタＭ
ｎ１，Ｍｎ２を介して入出力ノードＮ１，Ｎ２の電位が
変化する。

【００５８】これに対してこの実施例では、クロック信
号Ｃｌｋが遷移する前に、ＭＯＳトランジスタＭX1，Ｍ
X2の寄生容量に蓄えられた電荷は接地端子ＶSSに流れて
いる。従って、これらの寄生容量の電荷を流すに要する
時間だけ、図１２の実施例に比べて高速に動作すること
ができる。

【００５９】図１５は、この発明の第９の実施例のセン
ス増幅回路である。この実施例では、図１４の実施例に
おけるＮＭＯＳトランジスタＭ1AとＭX1の機能を一つの
ＮＭＯＳトランジスタＭXAにまとめ、ＮＭＯＳトランジ
スタＭ1BとＭX2の機能を一つのＮＭＯＳトランジスタＭ
XAにまとめている。即ち、ドライバＭＯＳトランジスタ
対Ｍｎ１，Ｍｎ２のソースと接地端子ＶSSの間に設けら
れたＮＭＯＳトランジスタＭXA，ＭXBは、第１の増幅器
１の活性化用としてと同時に、電流遮断用として用いら
れる。そのために、出力端子Ｏｕｔ，／Ｏｕｔのデータ
ｘ，ｙの論理和をとるＯＲゲートＧ１と、このＯＲゲー
トＧ１の出力とクロック信号／Ｃｌｋが入るＮＯＲゲー
トＧ２が設けられ、このＮＯＲゲートＧ２の出力により
ＮＭＯＳトランジスタＭXA，ＭXBのゲートが制御される
ようになっている。

【００６０】図１６は、この実施例の動作波形を示して
いる。クロック信号／Ｃｌｋ＝“Ｈ”の待機状態では、
出力端子Ｏｕｔ，／Ｏｕｔともに“Ｌ”であり、ＮＯＲ
ゲートＧ２の出力が“Ｌ”、従ってＮＭＯＳトランジス
タＭXA，ＭXBは、ゲート端子Ｄが“Ｌ”であってオフに
保たれる。クロック信号／Ｃｌｋが“Ｌ”に変化する
と、ＮＯＲゲートＧ２の出力によりゲート端子Ｄが
“Ｈ”になり、ＭＯＳトランジスタＭXA，ＭXBがオン、
従って第１の増幅器１は活性化される。

【００６１】その後、出力が確定すると、出力端子Ｏｕ
ｔ，／Ｏｕｔの一方が“Ｈ”となるから、ＯＲゲートＧ
１の出力が“Ｈ”、ＮＯＲゲートＧ２の出力が再度
“Ｌ”となり、従ってＮＭＯＳトランジスタＭXA，ＭXB
は共にオフとなる。これにより、データ確定後の第１の
増幅器１を流れる電流が遮断される。

【００６２】従ってこの実施例によれば、第１の増幅器
１の電流経路に挿入されるトランジスタ数を必要最小限
として、回路活性化のと機能とデータ確定後の電流遮断
の機能を実現することができる。

【００６３】図１７は、図１２の実施例を変形した第１
０の実施例のセンス増幅回路である。この実施例では、
図１２における第２の増幅器２の活性化用ＮＭＯＳトラ
ンジスタＭｎ６を二つに分ける形で、ＮＭＯＳトランジ
スタＭｎ４，Ｍｎ５の共通ソースと、ＮＭＯＳトランジ
スタＭｎ１，Ｍｎ２のソースとの間にＮＭＯＳトランジ
スタＭY1，ＭY2を挿入している。これらのＮＭＯＳトラ
ンジスタＭY1，ＭY2のゲートはそれぞれ、出力端子Ｏｕ
ｔ，／Ｏｕｔの電位をインバータＩ12，Ｉ22により反転
した電位で制御される。

【００６４】この実施例でのＮＭＯＳトランジスタＭY
1，ＭY2は、第２の増幅器２の活性化用であるが、第２
の実施例と同様に、第２の増幅器２の動作開始タイミン
グを第１の増幅器１よりも確実に遅らせる働きをする。
即ち、第１の増幅器１が動作を開始してＭＯＳトランジ
スタＭｎ１，Ｍｎ２のソースが“Ｌ”となり、さらにＭ
ＯＳトランジスタＭY1, ＭY2の寄生容量に蓄えられた電
荷が接地端子ＶSSに流れることにより初めてノードＡが
“Ｌ”となり、ラッチ型の第２の増幅器２が動作する。

【００６５】またこの実施例の場合、ＭＯＳトランジス
タＭY1、ＭY2およびＭX1，ＭX2はそれぞれ待機状態にお
いてゲート電位が“Ｈ”に固定されている。したがっ
て、差動ＮＭＯＳトランジスタ対Ｍｎ１，Ｍｎ２のソー
スは、ＮＭＯＳトランジスタＭY1とＭY2によって短絡さ
れて、同電位に保たれる。これは動作マージンの向上に
寄与する。例えば、図１２の実施例においては、第１の
増幅器１の２つの電流経路には、それぞれ３つのＭＯＳ
トランジスタが直列に入る。したがってこれらのトラン
ジスタのしきい値がばらつく等の理由で電流駆動能力に
差があると、増幅器の動作マージンが少なくなってしま
う。これに対してこの実施例においては、ＭＯＳトラン
ジスタＭｎ１，Ｍｎ２のソースが待機状態には短絡され
ているため、このソースを基準として、第１の増幅器１
の二つの電流経路に挿入されるトランジスタは、それぞ
れＭｐ４とＭｎ１、Ｍｐ５とＭｎ２の２つずつを考慮す
ればよい。つまり、しきい値のばらつきが動作マージン
に反映するトランジスタ数が少なくなり、プロセスのば
らつきによる性能の劣化を抑えることができる。

【００６６】ここまでの実施例は、第２の増幅器２の入
力兼出力ノードＮ１，Ｎ２を待機状態でＶCCにプリチャ
ージしたが、ＶSSにプリチャージすることもできる。図
１８は、ＶSSプリチャージを行うようにしたこの発明の
第１１の実施例のセンス増幅回路を、図１に対応させて
示している。この実施例では、図１のＰＭＯＳトランジ
スタＭｐ１，Ｍｐ２，Ｍｐ３を用いたプリチャージ回路
３に代わって、ＮＭＯＳトランジスタＭｎ１１，Ｍｎ１
２，Ｍｎ１３を用いたプリチャージ回路１３が接地端子
ＶSS側に設けられている。ソースが共通にＶSSに接続さ
れたＮＭＯＳトランジスタＭｎ１１，Ｍｎ１２がクロッ
ク信号／Ｃｌｋにより制御されて、ノードＮ１，Ｎ２を
ＶSSにプリチャージする。ＮＭＯＳトランジスタＭｎ１
３は短絡用である。

【００６７】また、図１のドライバＮＭＯＳトランジス
タ対Ｍｎ１，Ｍｎ２による第１の増幅器１に対応して、
ドライバＰＭＯＳトランジスタ対Ｍｐ１１，Ｍｐ１２を
用いた第１の増幅器１１がＶCC側に構成されている。第
１の増幅器１１の活性化回路もＰＭＯＳトランジスタＭ
ｐ１３により構成される。第２の増幅器１２の基本構成
は図１の第２の増幅器２と同様であるが、活性化回路は
ＰＭＯＳトランジスタ対Ｍｐ４，Ｍｐ５の共通ソースと
電源端子ＶCCの間に設けられたＰＭＯＳトランジスタＭ
ｐ１４により構成されている。

【００６８】図１９は、この実施例の回路の動作波形で
ある。クロック信号／Ｃｌｋ＝“Ｈ”の待機状態で、出
力端子Ｏｕｔ，／ＯｕｔはＶSSにプリチャージされる。
クロック信号／Ｃｌｋが“Ｌ”になって、第１の増幅器
１１と第２の増幅器１２が同時に活性化される。入力端
子Ｑ，／Ｑの電位差により第１の増幅器１１のトランジ
スタ対Ｍｐ１１，Ｍｐ１２の導通度に差が生じると、入
出力ノードＮ１，Ｎ２の一方が電位上昇し、その差が第
２の増幅器１３により拡大されて、出力端子Ｏｕｔ，／
Ｏｕｔは一方がＶSS、他方がＶCCになる。

【００６９】この実施例によって、基本的に図１の実施
例と同様のセンス動作が可能である。但しこの実施例
は、入力端子Ｑ，／ＱがＶCCを基準として、ここからの
電位低下の差を検知するいう用途に特に適している。

【００７０】図１の実施例に対して、図６以下に、二つ
の増幅器の活性化タイミングに差を与えたり、電流遮断
用ＭＯＳトランジスタを挿入するといった変形例を挙げ
たが、図１８の実施例に対しても同様の変形が可能であ
る。

【００７１】図２０は、それらの変形例の代表として、
図１７に対応させた第１２の実施例のセンス増幅回路を
示している。図１７と同じ符号ＭX1，ＭX2，ＭY1，ＭY2
を用いているが、これらはＰＭＯＳトランジスタとな
る。

【００７２】詳細な動作説明は省略するが、この実施例
の場合も待機状態でノードＮ１，Ｎ２はＶSSにプリチャ
ージされ、第１及び第２の増幅器１１及び１２が動作す
ると、入力端子Ｑ，／Ｑの電位関係によって出力端子Ｏ
ｕｔ，／Ｏｕｔの一方が“Ｌ”から“Ｈ”に変化する。

【００７３】なお図２０では、入力兼出力ノードＮ１，
Ｎ２から２段のインバータを介して出力端子Ｏｕｔ，／
Ｏｕｔを取り出しているが、図１７の実施例と同様に１
段のインバータによる反転出力を出力端子Ｏｕｔ，／Ｏ
ｕｔに取り出すようにしてもよい。

【００７４】図２１は、この発明によるセンス増幅回路
の好ましい適用例である、ＤＲＡＭへの適用例を示す。
ＤＲＡＭは図示のように、多数のビット線対ＢＬ，／Ｂ
Ｌとワード線ＷＬの交差部にダイナミック型メモりセル
を配置してなるメモりセルアレイ２１を有する。各ビッ
ト線対ＢＬ，／ＢＬにはビット線センスアンプ２２が設
けられ、ビット線センスアンプ２２に読み出されたデー
タはカラム選択線ＣＳＬにより選択されてデータ線２３
に取り出される。データ線２３には更にデータ線センス
アンプ２４が設けられ、このデータ線センスアンプ２４
の出力がデータ出力回路２５を介して取り出される。こ
の発明によるセンス増幅回路は、好ましくはこの様なＤ
ＲＡＭのデータ線センスアンプ２４として用いられる。

【００７５】

【発明の効果】以上述べたようにこの発明によるセンス
増幅回路では、差動型の第１の増幅器の出力をラッチ型
の第２の増幅器の入力兼出力ノードに直結して、これら
をクロック制御によりほぼ同時に活性化して微小電位差
の検出を行うようにしており、クロック信号の１回の遷
移で高速のセンス動作を行うことが可能になる。制御用
のクロック信号には相補クロックは必要ではなく、制御
信号の簡略化が図られる。

【００７６】またこの発明のセンス増幅回路において、
第１の増幅器と第２の増幅器とで負荷を共有させること
により、回路構成は一層簡単なものとなる。更にこの発
明において、第１の増幅器と第２の増幅器の活性化タイ
ミングに僅かの差を付けることにより、用いられるＭＯ
Ｓトランジスタのしきい値のバラツキ等に起因する誤動
作を防止して、入力端子の微小電位差を確実に反映した
出力を得ることが可能になる。

【００７７】更に、第２の増幅器の入力兼出力ノードと
第１の増幅器の基準電位端子の間の電流経路に、確定し
た出力電位によって制御されて電流経路を自動的に遮断
するスイッチ素子を設けることにより、出力が確定した
後に第１の増幅器を介して流れる無駄な電流をなくすこ
とができる。これにより、効果的にセンス増幅回路の低
消費電力化が図られる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例によるセンス増幅回
路を示す。

【図２】 同実施例のセンス増幅回路の動作波形を示
す。

【図３】 同実施例のセンス増幅回路の第１の増幅器部
分を強調して示す。

【図４】 同実施例のセンス増幅回路の第２の増幅器部
分を強調して示す。

【図５】 同実施例のセンス増幅回路において出力確定
後に電流が流れる様子を示す。

【図６】 この発明の第２の実施例によるセンス増幅回
路を示す。

【図７】 この発明の第３の実施例によるセンス増幅回
路を示す。

【図８】 同実施例のセンス増幅回路に用いられる遅延
要素の例を示す。

【図９】 この発明の第４の実施例によるセンス増幅回
路を示す。

【図１０】 この発明の第５の実施例によるセンス増幅
回路を示す。

【図１１】 この発明の第６の実施例によるセンス増幅
回路を示す。

【図１２】 この発明の第７の実施例によるセンス増幅
回路を示す。

【図１３】 同実施例のセンス増幅回路の動作波形を示
す。

【図１４】 この発明の第８の実施例によるセンス増幅
回路を示す。

【図１５】 この発明の第９の実施例によるセンス増幅
回路を示す。

【図１６】 同実施例のセンス増幅回路の動作波形を示
す。

【図１７】 この発明の第１０の実施例によるセンス増
幅回路を示す。

【図１８】 この発明の第１１の実施例によるセンス増
幅回路を示す。

【図１９】 同実施例のセンス増幅回路の動作波形を示
す。

【図２０】 この発明の第１２の実施例によるセンス増
幅回路を示す。

【図２１】 この発明に係るセンス増幅回路の好ましい
応用例を示す。

【図２２】 従来のセンス増幅回路の一例を示す。

【図２３】 同センス増幅回路の動作波形を示す。

【図２４】 従来のセンス増幅回路の他の例を示す。

【図２５】 同センス増幅回路の動作波形を示す。

【符号の説明】

１…第１の増幅器 ２…第２の増幅器 ３…プリチャージ回路 Ｍｎ１、Ｍｎ２…ドライバＮＭＯＳトランジスタ対 Ｍｎ３…第１の活性化用ＮＭＯＳトランジスタ ２ａ、２ｂ…ＣＭＯＳインバータ Ｍｎ６…第２の活性化用ＮＭＯＳトランジスタ Ｍｐ１、Ｍｐ２…プリチャージ用ＰＭＯＳトランジス
タ、 Ｍｐ３…短絡用ＰＭＯＳトランジスタ ４…遅延要素 ＭX1、ＭX2…電流遮断用ＮＭＯＳトランジスタ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 二つの入力端子と、 この二つの入力端子の電位差を検知して差動出力を出す
   第１の増幅器と、 クロック信号により制御されて前記第１の増幅器を活性
   化させる第１の活性化回路と、 前記第１の増幅器の差動出力がそれぞれ直結される二つ
   の入力兼出力ノードを有し、前記第１の増幅器の差動出
   力を拡大して保持するラッチ型の第２の増幅器と、 この第２の増幅器の前記二つの入力兼出力ノードからそ
   れぞれ取り出される二つの出力端子と、 前記クロック信号により制御されて前記第２の増幅器を
   前記第１の増幅器と同期して活性化する第２の活性化回
   路とを備え、 前記第１の増幅器は、ソースが共通に第１の活性化ノー
   ドに接続され、ドレインがそれぞれ前記二つの入力兼出
   力ノードに接続された第１導電チャネルのドライバＭＯ
   Ｓトランジスタ対と、第２導電チャネルの負荷ＭＯＳト
   ランジスタ対とから構成され、 前記第２の増幅器は、ソースが共通に第２の活性化ノー
   ドに、ドレインが前記二つの入力兼出力ノードに、ゲー
   トが互いに交差して前記二つの入力兼出力ノードに接続
   された第１導電チャネルのＭＯＳトランジスタ対と、ソ
   ースが共通に電源端子に、ドレインが前記二つの入力兼
   出力ノードに、ゲートが互いに交差して前記二つの入力
   兼出力ノードにそれぞれ接続された第２導電チャネルの
   ＭＯＳトランジスタ対とから構成され、且つ前記第２の
   増幅器における第２導電チャネルのＭＯＳトランジスタ
   対が前記第１の増幅器の負荷ＭＯＳトランジスタ対とし
   て用いられており、 前記第１の活性化回路は、前記第１の活性化ノードと基
   準電位との間に接続されてゲートが前記クロックにより
   制御され、前記第１の増幅器の前記第１の活性化ノード
   を基準電位に接続する第１導電チャネルの活性化用ＭＯ
   Ｓトランジスタにより構成される回路であり、 前記第２の活性化回路は、前記第２の活性化ノードと基
   準電位との間に接続 されてゲートが前記クロックにより
   制御され、前記第１の活性化回路がオンすることによっ
   て基準電位に接続される前記第１の活性化ノードを介し
   て前記第２の増幅器の前記第２の活性化ノードを前記基
   準電位に接続する第１導電チャネルの活性化用ＭＯＳト
   ランジスタにより構成される回路である ことを特徴とす
   るセンス増幅回路。
2. 【請求項２】 前記クロック信号により制御されて前記
   二つの入力兼出力ノードを前記第１及び第２の増幅器の
   活性化に先だって所定電位に設定するためのプリチャー
   ジ回路を有することを特徴とする請求項１記載のセンス
   増幅回路。
3. 【請求項３】 前記プリチャージ回路は、第２の電源端
   子と前記二つの入力兼出力ノードの間にそれぞれ設けら
   れてゲートが共通に前記クロックにより制御される第２
   導電チャネルの二つのプリチャージ用ＭＯＳトランジス
   タと、前記二つの入力兼出力ノード間を短絡するように
   設けられてゲートが前記クロックにより制御される第２
   導電チャネルの短絡用ＭＯＳトランジスタとから構成さ
   れていることを特徴とする請求項２記載のセンス増幅回
   路。
4. 【請求項４】 前記第２の活性化回路に、前記第１の活
   性化回路に遅れてオンするように遅延要素が付加されて
   いることを特徴とする請求項１記載のセンス増幅回路。
5. 【請求項５】 前記二つの入力兼出力ノードから前記第
   １の増幅器を通って基準電位に流れる電流の経路上に、
   前記二つの入力兼出力ノードの確定した電位により制御
   されてその経路を遮断するスイッチ素子を備えたことを
   特徴とする請求項１記載のセンス増幅回路。