KR20200046345A - 감지 증폭기와 래치를 구비한 반도체 집적 회로 - Google Patents

감지 증폭기와 래치를 구비한 반도체 집적 회로 Download PDF

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Abstract

본 기술은 반도체 집적 회로에 관한 것으로서, 클럭 신호에 응답해, 차동 입력 신호들의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들로 출력하는 센스 앰프부, 제1 및 제2 노드들 사이에서 차동 출력 신호들을 피드백해서 래치하는 래치부, 및 초기화 신호에 응답해, 제1 및 제2 노드들 사이의 차동 출력 신호들의 피드백을 제어하는 제어부를 제공한다.

Description

감지 증폭기와 래치를 구비한 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT INCLUDING SENSE AMPLIFIER AND LATCH}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 상세하게는, 감지 증폭기와 래치를 구비한 플립플롭에 관한 것이다.
전자 시스템 내에서, 프로세서나 반도체 메모리 장치들이 각종 데이터를 임시적으로 저장하기 위해서는 내부에 레지스터 등과 같은 데이터 스토리지 수단을 필요로 한다. 즉, 레지스터는 프로세서나 반도체 메모리 장치들의 내부에 들어있는 소규모 데이터 기억장치로서 사용되고 있다.
레지스터는 주로 플립플롭을 많이 연결한 형태를 취하고 있는데, 그 이유는 데이터를 쉽고 빠르게 읽고 쓸 수 있기 때문이다. 예를 들어 레지스터에 데이터를 저장하는데 걸리는 시간은 보통 수십 ns 이하로, 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)와 같은 메인 메모리 장치에 비하여 저장시간이 훨씬 빠르다.
일반적으로, 플립플롭은 입력된 신호의 상태를 저장하여 출력하거나 그 이전의 상태를 유지하기 위하여 반도체 집적 회로의 내부에 사용되는 반도체 소자이다. 플립플롭은 여러 종류가 있으며 요구되는 용도에 맞게 선택하여야 한다.
스피드, 전력 소비, 클럭 스큐 오차, 및 레이아웃 면적들은 고성능 반도체 집적 회로의 설계에서 중요한 파라미터이다. 플립플롭은 이 같은 파라미터를 결정하는데 있어 매우 큰 영향을 가지며, 고성능 반도체 집적 회로를 결정하는 필수적인 요소이다.
본 발명은 출력 노드들의 누설 전류로 인한 시스템 오류를 방지할 수 있는 플립플롭을 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 집적 회로는, 클럭 신호에 응답해, 차동 입력 신호들의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들로 출력하는 센스 앰프부; 상기 제1 및 제2 노드들 사이에서 상기 차동 출력 신호들을 피드백해서 래치하는 래치부; 및 초기화 신호에 응답해, 상기 제1 및 제2 노드들 사이의 상기 차동 출력 신호들의 피드백을 제어하는 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로는, 초기 동작 구간에 로직 로우 레벨로 활성화되는 초기화 신호에 응답해 클럭 신호를 리셋하는 리셋부; 상기 리셋된 클럭 신호에 응답해, 차동 입력 신호들의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들로 출력하는 센스 앰프부; 및 상기 제1 및 제2 노드들 사이에서 상기 차동 출력 신호들을 피드백해서 래치하는 래치부를 포함할 수 있다.
본 발명의 일 실시예에 따른 플립플롭은, 클럭 신호에 응답해, 차동 입력 신호들의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들로 출력하는 센스 앰프부; 상기 제1 및 제2 노드들 사이에 인버터-체인 형태로 연결된 제1 및 제2 인버터들을 포함하고, 상기 차동 출력 신호들을 래치하는 래치부; 상기 제1 인버터와 접지 전압 단자 사이에 연결되어 전원 전압을 게이트로 입력 받는 제1 NMOS 트랜지스터; 및 상기 제2 인버터와 상기 접지 전압 단자 사이에 연결되어 초기화 신호를 게이트로 입력 받는 제2 NMOS 트랜지스터를 포함할 수 있다.
본 기술은 감지 증폭기를 기반으로 한 플립플롭에 있어, 초기 동작 구간에서 차동 출력 노드들이 명확하지 않은 로직 레벨로 구동되는 것을 방지할 수 있다. 초기 동작 구간에서 차동 출력 노드들에 전류 패스가 형성되는 것을 차단하면서, 각각의 초기값으로 빠르게 프리차징할 수 있다. 이를 위해, 감지 증폭기를 제어하는 클럭 신호의 초기값을 고정하고, 차동 출력 노드들 사이의 피드백을 제어할 수 있다.
플립플롭의 차동 출력 노드들을 빠르게 프리차징함으로써, 차동 출력 노드들에 걸리는 부하를 줄일 수 있다. 따라서, 플립플롭의 셋업/홀드 또는 출력에 걸리는 시간을 줄여 성능을 향상시킬 수 있다. 또한, 플립플롭의 차동 출력 노드들이 명확하지 않은 로직 레벨로 구동되어 로직 에러가 발생하는 것을 방지할 수 있다.
도 1은 감지 증폭기를 기반으로 한 플립플롭을 나타내는 회로도.
도 2는 도 1의 플립플롭의 동작을 설명하기 위한 신호 파형도.
도 3은 본 발명의 실시예에 따른 플립플롭을 나타내는 회로도.
도 4는 도 3에 도시된 플립플롭의 동작을 설명하기 위한 신호 파형도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 감지 증폭기를 기반으로 한 플립플롭(100)을 나타내는 회로도이다. 감지 증폭기를 기반으로 한 플립플롭(Sense Amplifier-based Flip-Flop, 이하 SAFF라 칭함)은 차동 입력 신호(DIN, DINB)를 입력 받고 클럭(CLK)에 제어되는 센스 앰프부(110) 및 센스 앰프부(110)의 출력 신호를 입력 받아 래치하기 위한 래치부(120)의 2개의 단으로 구비될 수 있다.
첫 번째 단의 센스 앰프부(110)는 통상적인 감지 증폭기의 구조로 되어 있으며, 다수의 PMOS 트랜지스터들 및 NMOS 트랜지스터들로 구성될 수 있다. 구체적으로, 센스 앰프부(110)는 전원 전압(VDD) 단자와 중간 출력 노드들(MOUTB 및 MOUT) 사이에 각각 연결되어 클럭(CLK)을 게이트로 입력 받는 제1 및 제2 PMOS 트랜지스터들(PM1 및 PM2)을 포함할 수 있다. 센스 앰프부(110)는 제1 및 제2 PMOS 트랜지스터들(PM1 및 PM2)과 각각 병렬로 연결되고, 각각의 게이트들이 중간 출력 노드들(MOUTB 및 MOUT)과 크로스-커플되어 있는 제3 및 제4 PMOS 트랜지스터들(PM3 및 PM4)을 포함할 수 있다. 센스 앰프부(110)는 전원 전압(VDD) 단자와 센스 앰프부(110)의 차동 출력 노드들(OUTP 및 OUTBP) 사이에 각각 연결되고, 각각의 게이트들이 중간 출력 노드들(MOUTB 및 MOUT)에 연결되어 있는 제5 및 제6 PMOS 트랜지스터들(PM5 및 PM6)을 포함할 수 있다.
또한, 센스 앰프부(110)는 제3 및 제4 PMOS 트랜지스터들(PM3 및 PM4)에 각각 연결되고, 각각의 게이트들이 중간 출력 노드들(MOUTB, MOUT)과 크로스-커플되어 있는 제1 및 제2 NMOS 트랜지스터들(NM1 및 NM2)을 포함할 수 있다. 센스 앰프부(110)는 제1 및 제2 NMOS 트랜지스터들(NM1 및 NM2)들에 각각 연결되고, 차동 입력 신호들(DIN 및 DINB)을 각각 게이트들로 입력 받는 제3 및 제4 NMOS 트랜지스터들(NM3 및 NM4)을 포함할 수 있다. 센스 앰프부(110)는 제3 및 제4 NMOS 트랜지스터들(NM3 및 NM4)과 접지 전압 단자 사이에 연결되어 클럭(CLK)을 게이트로 입력 받는 제5 NMOS 트랜지스터(NM5)를 포함할 수 있다.
센스 앰프부(110)는 차동 입력 신호들(DIN 및 DINB) 간의 신호 레벨차를 감지하여 증폭할 수 있다. 클럭(CLK)이 논리 로우인 경우, 센스 앰프부(110)는 차동 출력 노드들(OUTP 및 OUTBP)을 전원 전압(VDD) 레벨로 프리차징하고, 클럭(CLK)이 논리 하이인 경우, 센스 앰프부(110) 차동 입력 신호들(DIN 및 DINB)을 감지 및 증폭하여 차동 출력 노드들(OUTP 및 OUTBP)을 구동할 수 있다.
센스 앰프부(110)의 차동 출력 노드들(OUTP 및 OUTBP)의 신호들은 래치부(120)의 두 입력 신호들(/S 및 /R)로 입력되어 래치될 수 있다. 래치부(120)의 제1 입력 신호(/S)는 셋(set) 입력이고 제2 입력 신호(/R)는 리셋(reset) 입력일 수 있다. 즉, 제1 입력 신호(/S)가 로직 로우이면 래치부(120)의 제1 출력 신호(OUTB)가 로직 하이로 셋팅되고, 제2 입력 신호(/R)가 로직 로우이면 래치부(120)의 제2 출력 신호(OUT)가 로직 하이로 셋팅될 수 있다.
래치부(120)는 4개의 인버터들(INV1 내지 INV4)을 포함할 수 있다. 래치부(120)는 센스 앰프부(110)의 차동 출력 노드들(OUTP 및 OUTBP) 사이에 인버터-체인 형태로 연결된 제1 및 제2 인버터들(INV1 및 INV2)을 포함할 수 있다. 래치부(120)는 센스 앰프부(110)의 차동 출력 노드들(OUTP 및 OUTBP)에 각각 연결된 제3 및 제4 인버터들(INV3 및 INV4)을 더 포함할 수 있다.
SAFF는 차동 특성, 빠른 동작 속도, 그리고 낮은 전력 소모 때문에 폭넓게 사용된다. 그러한 SAFF는 다양한 방법으로 마이크로 프로세서들 및 디지털 신호 처리(Digital Signal Processing: DSP) 유니트들과 같은 디지털 회로들 내에 구현된다. SAFF는 또한 동기형 다이나믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory: SDRAM)와 같은 고속 입출력 인터페이스들의 수신기 또는 지연 동기 루프(Delay Locked Loop: DLL)의 위상 검출기(Phase Detector: PD)의 기능을 할 수 있다.
하지만, 클럭(CLK)에 의해 제어되는 SAFF는 초기 동작 시 클럭(CLK)이 로직 하이일 경우, 센스 앰프부(110)의 출력이 하프 전원 전압 레벨(1/2VDD)로 구동되어 준안정 상태(metastable state)로 유지될 가능성이 있다. 즉, 센스 앰프부(110)의 출력 전압이 로직 하이 또는 로우로 판단될 수 있는 레벨에 도달하지 못하고 불확실한 레벨로 유지될 수 있다. 이로 인해서 정적 전류 패스(static current path)가 형성되고, 로직 에러가 발생할 수 있다.
반면, 초기 동작 시 클럭(CLK)이 로직 로우일 경우, 센스 앰프부(110)의 출력이 모두 로직 하이 레벨로 구동될 수 있다. 따라서, 래치부(120)의 입력이 플로팅(floating) 상태가 될 수 있다. 이로 인해서, 래치부(120)의 출력이 준안정 상태가 되어, 이 또한, 다량의 누설 전류(leakage current)를 유발할 수 있다.
도 2는 도 1의 플립플롭(100)의 동작을 설명하기 위한 신호 파형도이다. 도 1에서 플립플롭(100)의 노드를 나타내는 도면 부호가 노드에 해당하는 신호의 명칭으로 도 2에서 사용되고 있다. 예를 들어, 도 2의 신호 파형도에서 차동 출력 신호들(OUTP 및 OUTBP)은 도 1에서 차동 출력 노드들(OUTP 및 OUTBP)에 대응하는 신호들이고 같은 두면 부호로 나타내고 있다.
도 2는 초기 동작 시 클럭(CLK)이 로직 로우인 상태를 나타내고 있다. 클럭(CLK)이 로직 로우일 경우, 센스 앰프부(110)의 차동 출력 신호들(OUTP 및 OUTBP)이 모두 로직 하이 레벨로 구동될 수 있다. 따라서, 래치부(120)의 입력이 플로팅(floating) 상태가 되어, 플립플롭(100)이 준안정 상태가 될 수 있다. 결국, 다량의 누설 전류 또는 정적 전류가 발생되어, 플립플롭(100)에 흐르는 전류(I_VDD)에 영향을 미칠 수 있다.
앞서 설명한 바와 같이 플립플롭(100)이 포함된 시스템이 부트-업(boot-up)되고 나서, 센스 앰프부(110) 또는 래치부(120)가 준안정 상태에 들어가는 경우가 발생할 수 있다. 이는 수 백개의 입출력 라인들을 가진 시스템에서는 상당한 누설 전류 증대를 유발시키며, 이로 인하여 전체 시스템의 동작 마진을 감소시키는 영향을 미칠 수 있다.
또한, 센스 앰프부(110) 또는 래치부(120)가 준안정 상태에서 빠져나올 때, 그 출력 값이 랜덤하게 결정될 수 있고, 시스템은 알 수 없는 상태(unknown state)에 빠져들 가능성이 발생한다. 최악의 경우를 가정하면, 시스템 부트-업이 실패로 돌아갈 수 있다.
도 3은 본 발명의 실시예에 따른 플립플롭(300)을 나타내는 회로도이다. 도 1의 플립플롭(100)과 같은 구성은 동일한 도면 부호로 나타내며, 중복된 설명은 생략하고자 한다. 도 3을 참조하면, 플립플롭(300)은 센스 앰프부(110), 래치부(120), 프리차지부(310), 제어부(320), 및 리셋부(330)를 포함할 수 있다.
센스 앰프부(110)는 클럭 신호에 응답해, 차동 입력 신호들(DIN 및 DINB)의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들(OUTP 및 OUTBP)로 출력할 수 있다. 래치부(120)는 제1 및 제2 노드들(OUTP 및 OUTBP) 사이에서 차동 출력 신호들을 피드백해서 래치할 수 있다.
센스 앰프부(110) 및 래치부(120)는 도 1에서 설명한 것과 같이 PMOS 트랜지스터들(PM1 내지 PM6), NMOS 트랜지스터들(NM1 내지 NM5), 및 인버터들(INV1 내지 INV4)로 구성될 수 있다. 본 발명의 실시예에 따라, 센스 앰프부(110)는 리셋부(330)에 의해 리셋된 클럭 신호(CLKD)를 클럭 신호로 입력 받을 수 있다.
초기화 신호(RST)에 응답해, 프리차지부(310)는 제1 및 제2 노드들(OUTP 및 OUTBP) 중 제1 노드(OUTP)를 전원 전압(VDD)으로 프리차징할 수 있다. 프리차지부(310)는 제1 노드(OUTP)와 전원 전압(VDD) 단자 사이에 연결되어 초기화 신호(RST)를 게이트로 입력 받는 제1 PMOS 트랜지스터(PM31)를 포함할 수 있다. 프리차지부(310)는 제2 노드(OUTBP)와 전원 전압(VDD) 단자 사이에 연결되어 전원 전압(VDD)을 게이트로 입력 받는 제2 PMOS 트랜지스터(PM32)를 포함할 수 있다.
초기화 신호(RST)는 플립플롭(300)의 초기 동작 구간에서 로직 로우 레벨로 활성화될 수 있다. 초기화 신호(RST)가 로직 로우 레벨로 활성화되면, 제1 PMOS 트랜지스터(PM31)는 턴-온되어 제1 노드(OUTP)와 전원 전압(VDD) 단자를 연결할 수 있다. 이 때, 제2 PMOS 트랜지스터(PM32)는 전원 전압(VDD)에 의해 턴-오프될 수 있다.
SAFF의 셋업/홀드 타임(tSH) 및 클럭-투-출력 타임(tCO), 등의 성능은 센스 앰프부(110) 및 래치부(120)의 입/출력 노드들, 즉, 제1 및 제2 노드들(OUTP 및 OUTBP)의 캐패시턴스(capacitance)에 의해 결정될 수 있다. 제1 및 제2 노드들(OUTP 및 OUTBP)의 캐패시턴스가 클수록 셋업/홀드 타임(tSH) 및 클럭-투-출력 타임(tCO), 등이 길어지고, SAFF의 성능이 열화될 수 있다.
따라서, 프리차지부(310)는 초기 동작 구간에서 제1 및 제2 노드들(OUTP 및 OUTBP)을 프리차징하고, 제1 및 제2 노드들(OUTP 및 OUTBP)의 로드(load)를 줄일 수 있다. 하지만, 프리차지부(310)가 제1 및 제2 노드들(OUTP 및 OUTBP)을 구동할 때, 뒤 단의 래치부(120)의 구동과 충돌이 일어날 수 있다. 이로 인해 정적 전류 패스가 형성될 수 있다.
본 발명의 실시예에 따라, 플립플롭(300)은 제어부(320)를 구비하고, 래치부(120)의 전류 패스를 차단할 수 있다. 그리고, 래치부(120)의 구동을 상쇄하기 위해 프리차지부(310)가 상대적으로 큰 사이즈의 PMOS 트랜지스터들을 구비해야 한다면, 제어부(320)는 상대적으로 작은 사이즈의 NMOS 트랜지스터들을 통해서 래치부(120)를 리셋 시킬 수 있다.
구체적으로, 제어부(320)는 초기화 신호(RST)에 응답해 제1 및 제2 노드들(OUTP 및 OUTBP) 사이의 차동 출력 신호들의 피드백을 제어할 수 있다. 초기화 신호(RST)에 응답해, 제어부(320)는 제2 노드(OUTBP)에서 제1 노드(OUTP)로의 차동 출력 신호의 피드백을 차단할 수 있다.
도 3을 참조하면, 제어부(320)는 제1 인버터(INV1)와 접지 전압 단자 사이에 연결되어 전원 전압(VDD)을 게이트로 입력 받는 제1 NMOS 트랜지스터(NM31)를 포함할 수 있다. 제어부(320)는 제2 인버터(INV)와 접지 전압 단자 사이에 연결되어 초기화 신호(RST)를 게이트로 입력 받는 제2 NMOS 트랜지스터(NM32)를 포함할 수 있다.
플립플롭(300)의 초기 동작 구간에서 초기화 신호(RST)가 로직 로우 레벨로 활성화되면, 제2 NMOS 트랜지스터(NM32)는 턴-오프되어 제2 인버터(INV2)와 접지 전압 단자와의 연결을 차단할 수 있다. 제2 인버터(INV2)는 비활성화되어 제2 노드(OUTBP)에서 제1 노드(OUTP)로의 차동 출력 신호의 피드백이 차단될 수 있다. 이 때, 제1 NMOS 트랜지스터(NM31)는 전원 전압(VDD)에 의해 턴-온되어 제1 인버터(INV1)를 활성화시킬 수 있다.
본 발명의 실시예에 따라, 플립플롭(300)은 리셋부(330)를 구비하고, 센스 앰프부(110)의 전류 패스를 차단할 수 있다. 리셋부(330)는 클럭 게이팅(gating) 회로로써, 클럭 신호(CLK)의 초기값을 고정시킬 수 있다.
도 3을 참조하면, 리셋부(330)는 클럭 신호(CLK) 및 초기화 신호(RST)를 입력으로 NAND 연산을 수행하는 NAND 게이트(NAND31)를 포함할 수 있다. 초기 동작 구간에 로직 로우 레벨로 활성화되는 초기화 신호(RST)에 응답해, 리셋부(330)는 클럭 신호(CLK)를 리셋하고, 리셋된 클럭 신호(CLKD)를 센스 앰프부(110)로 출력할 수 있다.
도 4는 도 3의 플립플롭(300)의 동작을 설명하기 위한 신호 파형도이다. 도 3에서 플립플롭(300)의 노드를 나타내는 도면 부호가 노드에 해당하는 신호의 명칭으로 도 4에서 사용되고 있다. 예를 들어, 도 4의 신호 파형도에서 차동 출력 신호들(OUTP 및 OUTBP)은 도 3에서 차동 출력 노드들(OUTP 및 OUTBP)에 대응하는 신호들이고 같은 도면 부호로 나타내고 있다.
초기화 신호(RST)는 초기 동작 구간에서 로직 로우 레벨로 활성화되고, 이후 로직 하이 레벨을 유지할 수 있다. 로직 로우 레벨로 활성화된 초기화 신호(RST)에 응답해, 프리차지부(310)는 제1 차동 출력 신호(OUTP)를 전원 전압(VDD) 레벨로 구동할 수 있다. 이때, 리셋부(330)에 의해 클럭 신호(CLK)의 초기값이 고정되어 리셋된 클럭 신호(CLKD)가 생성되고, 리셋된 클럭 신호(CLKD)에 응답하여 동작하는 센스 앰프부(110)의 전류 패스가 차단될 수 있다.
또한, 초기화 신호(RST)에 응답해, 제어부(320)는 래치부(120)의 제2 인버터(INV2)를 비활성화 시킬 수 있다. 따라서, 래치부(120)는 제1 차동 출력 신호(OUTP)를 바탕으로 제2 차동 출력 신호(OUTBP)를 접지 전압 레벨로 구동하면서, 제2 차동 출력 신호(OUTBP)에서 제1 차동 출력 신호(OUTP)로의 피드백을 차단할 수 있다. 따라서, 본 발명의 실시예에 따른 플립플롭(300)은 초기 동작 구간에서 전류 패스 형성을 방지하면서, 차동 출력 신호들(OUTP 및 OUTBP)을 빠르고 안정적으로 서로 다른 레벨로 구동해 초기 상태를 보장할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 클럭 신호에 응답해, 차동 입력 신호들의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들로 출력하는 센스 앰프부;
    상기 제1 및 제2 노드들 사이에서 상기 차동 출력 신호들을 피드백해서 래치하는 래치부; 및
    초기화 신호에 응답해, 상기 제1 및 제2 노드들 사이의 상기 차동 출력 신호들의 피드백을 제어하는 제어부를 포함하는
    반도체 집적 회로.
  2. 제1항에 있어서,
    상기 초기화 신호에 응답해, 상기 제1 및 제2 노드들 중 제1 노드를 전원 전압으로 프리차징하는 프리차지부를 더 포함하는 반도체 집적 회로.
  3. 제2항에 있어서,
    상기 프리차지부는
    상기 제1 노드와 상기 전원 전압 단자 사이에 연결되어 상기 초기화 신호를 게이트로 입력 받는 제1 PMOS 트랜지스터; 및
    상기 제2 노드와 상기 전원 전압 단자 사이에 연결되어 상기 전원 전압을 게이트로 입력 받는 제2 PMOS 트랜지스터를 포함하는 반도체 집적 회로.
  4. 제2항에 있어서,
    상기 초기화 신호에 응답해, 상기 제어부는 상기 제2 노드에서 상기 제1 노드로의 상기 차동 출력 신호들의 피드백을 차단하는 반도체 집적 회로.
  5. 제4항에 있어서,
    상기 래치부는
    상기 제1 노드의 신호를 반전해서 상기 제2 노드로 출력하는 제1 인버터; 및
    상기 제2 노드의 신호를 반전해서 상기 제1 노드로 출력하는 제2 인버터를 포함하는 반도체 집적 회로.
  6. 제5항에 있어서,
    상기 제어부는
    상기 제1 인버터와 접지 전압 단자 사이에 연결되어 상기 전원 전압을 게이트로 입력 받는 제1 NMOS 트랜지스터; 및
    상기 제2 인버터와 상기 접지 전압 단자 사이에 연결되어 상기 초기화 신호를 게이트로 입력 받는 제2 NMOS 트랜지스터를 포함하는 반도체 집적 회로.
  7. 제6항에 있어서,
    상기 초기화 신호는 상기 반도체 집적 회로의 초기 동작 구간에서 로직 로우 레벨로 활성화되는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 로직 로우 레벨로 활성화된 초기화 신호에 응답해, 상기 제2 NMOS 트랜지스터는 턴-오프되어 상기 제2 인버터를 비활성화 시키는 반도체 집적 회로.
  9. 제1항에 있어서,
    상기 초기화 신호에 응답해 상기 클럭 신호를 리셋하고, 상기 리셋된 클럭 신호를 상기 센스 앰프부로 출력하는 리셋부를 더 포함하는 반도체 집적 회로.
  10. 제9항에 있어서,
    상기 리셋부는 상기 클럭 신호 및 상기 초기화 신호를 입력으로 NAND 연산을 수행하는 NAND 게이트를 포함하는 반도체 집적 회로.
  11. 초기 동작 구간에 로직 로우 레벨로 활성화되는 초기화 신호에 응답해 클럭 신호를 리셋하는 리셋부;
    상기 리셋된 클럭 신호에 응답해, 차동 입력 신호들의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들로 출력하는 센스 앰프부; 및
    상기 제1 및 제2 노드들 사이에서 상기 차동 출력 신호들을 피드백해서 래치하는 래치부를 포함하는
    반도체 집적 회로.
  12. 제11항에 있어서,
    상기 초기화 신호에 응답해, 상기 제1 및 제2 노드들 중 제1 노드를 전원 전압으로 프리차징하는 프리차지부를 더 포함하는 반도체 집적 회로.
  13. 제12항에 있어서,
    상기 초기화 신호에 응답해, 상기 제2 노드에서 상기 제1 노드로의 상기 차동 출력 신호들의 피드백을 차단하는 제어부를 더 포함하는 하는 반도체 집적 회로.
  14. 제11항에 있어서,
    상기 리셋부는 상기 클럭 신호 및 상기 초기화 신호를 입력으로 NAND 연산을 수행해서 상기 리셋된 클럭 신호를 출력하는 NAND 게이트를 포함하는 반도체 집적 회로.
  15. 제11항에 있어서,
    상기 센스 앰프부는
    전원 전압 단자와 중간 출력 노드들 사이에 각각 연결되어 상기 리셋된 클럭 신호를 게이트로 입력 받는 제1 및 제2 PMOS 트랜지스터들;
    상기 제1 및 제2 PMOS 트랜지스터들과 각각 병렬로 연결되고, 각각의 게이트들이 상기 중간 출력 노드들과 크로스-커플되어 있는 제3 및 제4 PMOS 트랜지스터들;
    상기 전원 전압 단자와 상기 1 및 제2 노드들 사이에 각각 연결되고, 각각의 게이트들이 상기 중간 출력 노드들에 연결되어 있는 제5 및 제6 PMOS 트랜지스터들;
    상기 제3 및 제4 PMOST 트랜지스터들 각각 연결되고, 각각의 게이트들이 상기 중간 출력 노드들과 크로스-커플되어 있는 제1 및 제2 NMOS 트랜지스터들;
    상기 제1 및 제2 NMOS 트랜지스터들(NM1 및 NM2)들에 각각 연결되고, 상기 차동 입력 신호들을 각각 게이트들로 입력 받는 제3 및 제4 NMOS 트랜지스터들; 및
    상기 제3 및 제4 NMOS 트랜지스터들과 접지 전압 단자 사이에 연결되어 상기 리셋된 클럭 신호를 게이트로 입력 받는 제5 NMOS 트랜지스터를 포함하는 반도체 집적 회로.
  16. 클럭 신호에 응답해, 차동 입력 신호들의 레벨 차이를 감지 및 증폭해서 차동 출력 신호들을 생성하고, 생성된 차동 출력 신호들을 각각 제1 및 제2 노드들로 출력하는 센스 앰프부;
    상기 제1 및 제2 노드들 사이에 인버터-체인 형태로 연결된 제1 및 제2 인버터들을 포함하고, 상기 차동 출력 신호들을 래치하는 래치부;
    상기 제1 인버터와 접지 전압 단자 사이에 연결되어 전원 전압을 게이트로 입력 받는 제1 NMOS 트랜지스터; 및
    상기 제2 인버터와 상기 접지 전압 단자 사이에 연결되어 초기화 신호를 게이트로 입력 받는 제2 NMOS 트랜지스터를 포함하는
    플립플롭.
  17. 제16항에 있어서,
    상기 제1 노드와 상기 전원 전압 단자 사이에 연결되어 상기 초기화 신호를 게이트로 입력 받는 제1 PMOS 트랜지스터; 및
    상기 제2 노드와 상기 전원 전압 단자 사이에 연결되어 상기 전원 전압을 게이트로 입력 받는 제2 PMOS 트랜지스터를 더 포함하는 플립플롭.
  18. 제17항에 있어서,
    상기 초기화 신호는 상기 플립플롭의 초기 동작 구간에서 로직 로우 레벨로 활성화되는 플립플롭.
  19. 제18항에 있어서,
    상기 초기화 신호가 로직 로우 레벨로 활성화되면, 상기 제1 PMOS 트랜지스터는 턴-온되어 상기 제1 노드와 상기 전원 전압 단자를 연결하고, 제2 NMOS 트랜지스터는 턴-오프되어 상기 제2 인버터와 상기 접지 전압 단자와의 연결을 차단하는 플립플롭.
  20. 제16항에 있어서,
    상기 클럭 신호 및 상기 초기화 신호를 입력으로 NAND 연산을 수행하고, 상기 NAND 연산이 수행된 신호를 상기 클럭 신호로 상기 센스 앰프부로 출력하는 NAND 게이트를 더 포함하는 플립플롭.
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