JP2001101872A

JP2001101872A - 増幅回路

Info

Publication number: JP2001101872A
Application number: JP27848999A
Authority: JP
Inventors: Chikayoshi Morishima; 哉圭森嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2001-04-13
Also published as: US6297682B1

Abstract

(57)【要約】【課題】増幅器の活性化を制御することにより低消費
電力化を実現する増幅回路において、増幅器の活性化を
制御する回路の回路規模が小さくて、レイアウト面積の
小さな増幅回路を得る。【解決手段】制御信号ＳＥが与えられているときに活
性化され、一対の増幅信号Ｄ、ＤＣを出力する増幅器１
と、一対の増幅信号Ｄ、ＤＣのいずれか一方の電位が変
化したことを検出し、検出されたときに検出信号ＰＯを
出力する検出回路２と、セット信号Ｓ及び検出信号ＰＯ
が与えられ制御信号ＳＥを出力するラッチ回路３とを備
えている。このラッチ回路３は、セット信号Ｓの入力に
応じて制御信号ＳＥの出力が開始され、検出信号ＰＯの
入力に応じて制御信号ＳＥの出力が終了されるように構
成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は増幅回路の低消費電
力化に関するものである。

【０００２】

【従来の技術】増幅器、例えばメモリ装置のセンスアン
プ回路は高速動作が要求されるので、カレントミラー型
差動増幅回路等が用いられる場合が多い。ところが、こ
のような高速動作が可能な増幅器は動作時に常に電流が
流れるために、消費電力が大きい。そこで、増幅動作が
必要な時間だけ増幅器を活性化し、それ以外の時間は増
幅器に供給される電流を止めるなど、非活性化状態にし
て消費電力の低減を図る工夫が必要である。

【０００３】増幅器の活性化時間はインバータチェーン
等を用いたディレイ回路で生成することも可能である
が、増幅に必要な時間は回路構成、例えばメモリ装置で
言えばワード・ビット構成で最適な時間が変わる。つま
り、様々回路を設計するその都度、最適な活性化時間を
満たすディレイ回路を再設計しなければならない。

【０００４】そこで、ディレイ回路を用いることなく、
増幅器の活性化時間の終了のタイミングを自動的に制御
する回路構成が提案されている。例えば特開平６−２０
３５７７号公報、及び特開平５−１２０８８７号公報が
ある。前者では、センスアンプ部の出力の電位が所定の
電位だけ変化したことを検出してセンスアンプ部の動作
を非活性化させるレベル検出回路部が示されている。こ
のレベル検出回路部に同期クロック信号ＣＫが与えら
れ、その同期クロック信号ＣＫの電位が“Ｈ”レベルか
ら“Ｌ”レベルの変化に応じて、センスアンプ部の増幅
動作が開始されるように構成されている。この同期クロ
ック信号ＣＫは、センスアンプ部の増幅動作が開始さ
れ、増幅されたデータがラッチ回路に取り込まれるのに
必要な時間よりも長い時間、“Ｌ”レベルの電位が保持
されていなくてはならない。すなわち、同期クロック信
号ＣＫの電位は、センスアンプ部の増幅動作が完了する
タイミングよりも後まで“Ｌ”レベルに維持しなければ
正常に増幅動作をさせることができない。

【０００５】また、後者、すなわち特開平５−１２０８
８７号公報による差動増幅回路の構成図を図１１に示
す。この差動増幅回路は、一つのカレントミラー型差動
増幅回路を含む差動増幅部１００１と、その差動増幅部
１００１からの差動出力信号ＤＯ、ＤＯＣとリセット信
号ＲＳＴとにより、差動増幅部１００１の活性化を制御
する信号を生成する制御回路１００２が示されている。
この制御回路１００２は、ダイレクト入力可能な２個の
Ｄラッチと、２個のＤラッチの出力端にそれぞれ接続さ
れた２段構成のインバータと、その２段構成のインバー
タからの出力信号がそれぞれ与えられた２入力ＮＯＲゲ
ートと、そのＮＯＲゲートの出力が与えられたインバー
タとにより構成されている。ダイレクト入力可能な２個
のＤラッチの各々は、２個のＣＭＯＳトランスミッショ
ンゲートと、１個の２入力ＮＯＲゲートと、１個のイン
バータとにより構成されている。

【０００６】並列に動作する２個のＤラッチのそれぞれ
のダイレクト入力にはリセット信号ＲＳＴが与えられ、
リセット信号ＲＳＴの電位を“Ｈ”レベルにすることに
より２個のＤラッチの出力端の電位は、それぞれ“Ｌ”
レベルとなる。その結果、差動増幅部１００１は活性化
状態になると共に、差動出力信号ＤＯ、ＤＯＣがそれぞ
れ与えられ、それらの信号が入力されるのを制御する２
個のＤラッチ内のそれぞれのＣＭＯＳトランスミッショ
ンゲートがオン状態になる。

【０００７】差動増幅部１００１が活性化されることに
より、差動増幅部１００１に与えられた一対の入力信号
Ａ、ＡＣの電位差が増幅され、その増幅された一対の差
動出力信号ＤＯ、ＤＯＣのそれぞれが対応する２個のＤ
ラッチに入力される。いずれか一方のＤラッチの入力と
して電位が“Ｌ”レベルの信号が取り込まれると、その
Ｄラッチの出力の電位が“Ｈ”レベルとなる。その変化
を２入力ＮＯＲゲートにより検出して、２個のＤラッチ
のデータ入力を制御するＣＭＯＳトランスミッションゲ
ートがオフ状態になると共に、差動増幅部１００１が非
活性化状態になり、差動増幅部１００１に電流が流れな
くなる。

【０００８】このように構成されているため、差動増幅
部１００１を活性化することにより増幅動作の開始を制
御する信号を生成するリセット信号ＲＳＴは、差動増幅
部１００１の増幅動作が完了する前に非活性状態に戻ら
なくてはならない。すなわち、リセット信号ＲＳＴは、
差動増幅部１００１の増幅動作が完了する前にその電位
を“Ｌ”レベルに戻らなくては正常に動作しない。

【０００９】

【発明が解決しようとする課題】以上のように従来の方
法では、ディレイ回路を用いた場合はタイミング設計が
煩雑になり、また増幅器の活性化を制御する回路を有
し、増幅器の非活性化のタイミングを自動的に制御する
場合でも増幅動作に必要な時間の見積もりが必要である
という問題があった。また、増幅器の非活性化のタイミ
ングを自動的に制御する回路の回路規模が大きくチップ
サイズが大きくなるという問題があった。例えば、特開
平５−１２０８８７号公報の制御回路１００２は、４個
のＣＭＯＳトランスミッションゲートと、３個の２入力
ＮＯＲゲートと、７個のインバータとにより構成されて
いる。

【００１０】この発明は上述のような問題を解決するた
めになされたもので、増幅器の活性化を制御することに
より低消費電力化を実現する増幅回路において、増幅器
の活性化を制御する回路の回路規模が小さくて、レイア
ウト面積の小さな増幅回路を得ることを目的としてい
る。また、増幅器の活性化を制御する回路のタイミング
設計が容易な増幅回路を得ることを目的としている。

【００１１】

【課題を解決するための手段】第１の発明に係わる増幅
回路においては、第１の制御信号が与えられているとき
に活性化されるように構成され、一対の増幅信号を出力
する増幅器と、前記増幅器からの前記一対の増幅信号が
与えられ、前記一対の増幅信号のいずれか一方の電位が
変化したことを検出し、検出されたときに検出信号を出
力する検出回路と、第２の制御信号及び前記検出回路か
らの検出信号が与えられ前記第１の制御信号を出力する
保持回路とを備え、前記保持回路は、前記第２の制御信
号の入力に応じて前記第１の制御信号の出力が開始さ
れ、前記検出信号の入力に応じて前記第１の制御信号の
出力が終了され、前記第２の制御信号が終了しても、前
記第２の制御信号が終了した時点での信号データが保持
されるように構成されているようにしたものである。

【００１２】第２の発明に係わる増幅回路においては、
保持回路はＲＳラッチ回路で構成され、前記ＲＳラッチ
回路のセット入力端に第２の制御信号が与えられ、前記
ＲＳラッチ回路のリセット入力端に検出信号が与えられ
ており、前記第２の制御信号の終了のタイミングが、検
出回路により前記検出信号が出力されるタイミングより
も前にあるようにしたものである。

【００１３】第３の発明に係わる増幅回路においては、
ＲＳラッチ回路は２個のＮＡＮＤゲートが含まれている
ようにしたものである。

【００１４】第４の発明に係わる増幅回路においては、
ＲＳラッチ回路は２個のＮＯＲゲートが含まれているよ
うにしたものである。

【００１５】第５の発明に係わる増幅回路においては、
保持回路は、第２の制御信号の立ち上がり及び立ち下が
りのいずれか一方の変化点に応じてのみ第１の制御信号
を出力する信号データが保持されるように構成されたエ
ッジトリガ型にしたものである。

【００１６】第６の発明に係わる増幅回路においては、
保持回路は、２段構成のＤラッチが含まれ、前記２段構
成のＤラッチのそれぞれのクロック信号として第２の制
御信号に応じた信号が与えられ、前記２段構成のＤラッ
チの後段のＤラッチの出力信号に応じて第１の制御信号
が出力されるようにしたものである。

【００１７】第７の発明に係わる増幅回路においては、
増幅器が非活性状態であるときに、一対の増幅信号の両
方を“Ｈ”もしくは“Ｌ”の電位にプリチャージするプ
リチャージ手段を備えたものである。

【００１８】第８の発明に係わる増幅回路においては、
増幅器からの一対の増幅信号を受け、前記一対の増幅信
号に対応するデータを保持する別の保持回路を備えたも
のである。

【００１９】第９の発明に係わる増幅回路においては、
増幅器はカレントミラー型差動増幅回路を備えるように
したものである。

【００２０】第１０の発明に係わる増幅回路において
は、増幅器は、一対の増幅信号の変化を妨げる方向にオ
フセットがあるようにしたものである。

【００２１】第１１の発明に係わる増幅回路において
は、増幅器は増幅の対象となる一対の入力信号の両方が
それぞれに与えられた２個の差動増幅回路が含まれ、前
記増幅器のオフセットは、前記一対の入力信号の両方の
電位が同電位であるときに、前記２個の差動増幅回路の
それぞれにおける一方の出力端の電位と他方の出力端の
電位とが異なるように構成したものである。

【００２２】第１２の発明に係わる増幅回路において
は、前記増幅器のオフセットは、前記２個の差動増幅回
路のそれぞれにおける一方の出力端に接続されたトラン
ジスタのトランジスタサイズと他方の出力端に接続され
たトランジスタのトランジスタサイズとを相違させるこ
とにより実現したものである。

【００２３】第１３の発明に係わる増幅回路において
は、増幅器は、増幅の対象となる一対の入力信号が与え
られた差動増幅回路と、差動増幅回路から一対の出力信
号が与えられた論理ゲート回路が含まれ、前記増幅器の
オフセットは、同一チップ内に存在する前記論理ゲート
回路と同じ論理の論理ゲート回路の論理しきい値電圧と
比較して、前記論理ゲート回路の論理しきい値電圧の値
を前記一対の出力信号の変化を検出しにくい方向にシフ
トすることにより実現したものである。

【００２４】第１４の発明に係わる増幅回路において
は、検出回路は、一対の増幅信号が与えられている論理
ゲート回路を有し、前記論理ゲート回路は、同一チップ
内に存在する前記論理ゲート回路と同じ論理の論理ゲー
ト回路の論理しきい値電圧と比較して、前記論理ゲート
回路の論理しきい値電圧の値が前記一対の増幅信号の変
化を検出しにくい方向にシフトされた構成にしたもので
ある。

【００２５】第１５の発明に係わる増幅回路において
は、論理ゲート回路は２入力論理ゲート回路で構成さ
れ、前記２入力論理ゲート回路により一対の増幅信号の
いずれか一方の電位が変化したことを検出する機能を有
するようにしたものである。

【００２６】第１６の発明に係わる増幅回路において
は、保持回路は、第３の制御信号に応答してリセットさ
れる初期化手段をさらに備えたものである。

【００２７】第１７の発明に係わる増幅回路において
は、初期化手段によるラッチ回路のリセットは、電源投
入時に行われるようにしたものである。

【００２８】

【発明の実施の形態】実施の形態１．図１に実施の形態
１における増幅回路のブロック図を示す。増幅回路は、
メモリセルなどから読み出された一対の入力信号Ａ、Ａ
Ｃ、及び活性化が制御される制御信号ＳＥが与えられ、
一対の入力信号Ａ、ＡＣの電位差を増幅して一対の増幅
信号Ｄ、ＤＣを出力する増幅器１と、増幅信号Ｄ、ＤＣ
が与えられ、増幅信号Ｄ、ＤＣのいずれか一方の電位が
変化したときにパワーオフ信号ＰＯを出力する検出回路
２と、パワーオフ信号ＰＯ、セット信号Ｓ及び初期化信
号Ｉが与えられ、制御信号ＳＥを出力するラッチ回路３
と、増幅信号Ｄ、ＤＣが与えられデータ出力信号Ｑを出
力するラッチ回路４とにより構成されている。

【００２９】増幅器１の内部構成を図２に示す。増幅器
１は、２個のセンスアンプ１１、１２と、センスアンプ
１１の出力である増幅信号ＤＣ及びセンスアンプ１２の
出力である増幅信号Ｄの電位をそれぞれ“Ｈ”レベルに
プリチャージするためのＰＭＯＳトランジスタ１３、１
４とにより構成されている。また、２個のセンスアンプ
１１、１２はそれぞれカレントミラー型差動増幅回路で
あり、各々は２個のＰＭＯＳトランジスタ５１、５２
と、センスアンプの一対の入力信号Ａ、ＡＣが与えられ
る２個のＮＭＯＳトランジスタ５３、５４と、センスア
ンプ１１、１２の活性、非活性を制御するＮＭＯＳトラ
ンジスタ５５とにより構成されている。

【００３０】増幅器１の接続形態について説明する。セ
ンスアンプ１１、１２内のそれぞれのＰＭＯＳトランジ
スタ５１の一方のソース／ドレイン電極が電源線と接続
され、他方のソース／ドレイン電極が、ＰＭＯＳトラン
ジスタ５１のゲート電極と、ＰＭＯＳトランジスタ５２
のゲート電極と、ＮＭＯＳトランジスタ５３の一方のソ
ース／ドレイン電極とに接続されている。ＰＭＯＳトラ
ンジスタ５２の一方のソース／ドレイン電極が電源線と
接続され、他方のソース／ドレイン電極がＮＭＯＳトラ
ンジスタ５４の一方のソース／ドレイン電極に接続され
ている。また、ＮＭＯＳトランジスタ５３の他方のソー
ス／ドレイン電極はＮＭＯＳトランジスタ５４の他方の
ソース／ドレイン電極と、ＮＭＯＳトランジスタ５５の
一方のソース／ドレイン電極に接続されている。ＮＭＯ
Ｓトランジスタ５５の他方のソース／ドレイン電極は接
地線と接続されている。

【００３１】増幅器１の入力信号Ａは、センスアンプ１
１内のＮＭＯＳトランジスタ５４のゲート電極と、セン
スアンプ１２内のＮＭＯＳトランジスタ５３のゲート電
極に与えられている。同様に、増幅器１の入力信号ＡＣ
は、センスアンプ１１内のＮＭＯＳトランジスタ５３の
ゲート電極と、センスアンプ１２内のＮＭＯＳトランジ
スタ５４のゲート電極に与えられている。

【００３２】また、センスアンプ１１内のＰＭＯＳトラ
ンジスタ５２の他方のソース／ドレイン電極がＰＭＯＳ
トランジスタ１３の一方のソース／ドレイン電極に接続
され、その信号線上の信号が増幅信号ＤＣとなる。同様
に、センスアンプ１２内のＰＭＯＳトランジスタ５２の
他方のソース／ドレイン電極がＰＭＯＳトランジスタ１
４の一方のソース／ドレイン電極に接続され、その信号
線上の信号が増幅信号Ｄとなる。ＰＭＯＳトランジスタ
１３、１４の他方のソース／ドレイン電極はそれぞれ電
源線と接続されている。また、ＰＭＯＳトランジスタ１
３、１４、センスアンプ１１内のＮＭＯＳトランジスタ
５５及びセンスアンプ１２内のＮＭＯＳトランジスタ５
５のそれぞれのゲート電極には制御信号ＳＥが与えられ
ている。

【００３３】検出回路２の内部構成を図３に示す。検出
回路２は２入力ＮＡＮＤゲート２１で構成されている。
２入力ＮＡＮＤゲート２１の一方の入力端には増幅信号
Ｄが与えられ、他方の入力端には増幅信号ＤＣが与えら
れている。２入力ＮＡＮＤゲート２１の出力端よりパワ
ーオフ信号ＰＯが出力される。

【００３４】ラッチ回路３の内部構成を図４に示す。ラ
ッチ回路３は、セット信号Ｓを受けるインバータ３１
と、パワーオフ信号ＰＯを受けるインバータ３２と、Ｒ
Ｓラッチを構成する２個の２入力ＮＡＮＤゲート３３、
３４と、初期化信号Ｉを受けるＮＭＯＳトランジスタ３
６と、制御信号ＳＥを出力するインバータ３５とにより
構成されている。

【００３５】インバータ３１の入力端にはセット信号Ｓ
が与えられ、インバータ３１の出力端は２入力ＮＡＮＤ
ゲート３３の一方の入力端に接続されている。２入力Ｎ
ＡＮＤゲート３３の他方の入力端は２入力ＮＡＮＤゲー
ト３４の出力端と、インバータ３５の入力端とに接続さ
れている。インバータ３２の入力端にはパワーオフ信号
ＰＯが与えられ、インバータ３２の出力端は２入力ＮＡ
ＮＤゲート３４の一方の入力端に接続されている。２入
力ＮＡＮＤゲート３４の他方の入力端は２入力ＮＡＮＤ
ゲート３３の出力端と、ＮＭＯＳトランジスタ３６の一
方のソース／ドレイン電極とに接続されている。ＮＭＯ
Ｓトランジスタ３６のゲート電極には初期化信号Ｉが与
えられ、ＮＭＯＳトランジスタ３６の他方のソース／ド
レイン電極は接地線と接続されている。インバータ３５
の出力端より制御信号ＳＥが出力される。

【００３６】ラッチ回路４の内部構成を図５に示す。ラ
ッチ回路４は、増幅信号Ｄを受ける２入力ＮＡＮＤゲー
ト４１と、増幅信号ＤＣを受ける２入力ＮＡＮＤゲート
４２とにより構成されている。この２個の２入力ＮＡＮ
Ｄゲート４１、４２によりＲＳラッチが構成されてい
る。２入力ＮＡＮＤゲート４１の一方の入力端には増幅
信号Ｄが与えられ、２入力ＮＡＮＤゲート４１の他方の
入力端は２入力ＮＡＮＤゲート４２の出力端と接続さ
れ、その信号線の信号によりデータ出力信号Ｑが出力さ
れる。また、２入力ＮＡＮＤゲート４２の一方の入力端
には増幅信号ＤＣが与えられ、２入力ＮＡＮＤゲート４
２の他方の入力端は２入力ＮＡＮＤゲート４１の出力端
と接続されている。

【００３７】次に実施の形態１における増幅回路の動作
について、図６のタイミングチャートを用いて説明す
る。初めにラッチ回路３は、制御信号ＳＥの電位が
“Ｌ”レベルになるように初期化されている。例えば、
電源投入時等に初期化信号Ｉの電位を一時的に“Ｈ”レ
ベルにすることによりラッチ回路３は初期化される。そ
の結果、ラッチ回路３の記憶データとして“０”が記憶
され、制御信号ＳＥの電位が“Ｌ”レベルになる。な
お、ラッチ回路３の記憶データの状態は、２入力ＮＡＮ
Ｄゲート３３の出力端の電位が“Ｈ”レベルであれば
“１”を、“Ｌ”レベルであれば“０”が記憶されてい
るものとする。

【００３８】制御信号ＳＥの電位が“Ｌ”レベルのと
き、増幅器１のセンスアンプ１１、１２内のそれぞれの
ＮＭＯＳトランジスタ５５はオフ状態であるので、セン
スアンプ１１、１２は非活性化状態であり、センスアン
プ１１、１２には電流が流れない。すなわち増幅器１が
非活性状態である。また、増幅器１内のＰＭＯＳトラン
ジスタ１３、１４はオン状態であるので、増幅信号Ｄ、
ＤＣの電位はそれぞれ電源電位までプリチャージされ
る。

【００３９】次に、セット信号Ｓとして正極性のパルス
を与える。このセット信号Ｓの電位が“Ｌ”レベルから
“Ｈ”レベルに変化するタイミングで、ラッチ回路３の
記憶データとして“１”が記憶され、制御信号ＳＥの電
位が“Ｈ”レベルとなる。その結果、増幅器１のセンス
アンプ１１、１２内のそれぞれのＮＭＯＳトランジスタ
５５がオン状態になり、センスアンプ１１、１２が活性
化され動作状態になると共に、増幅器１内のＰＭＯＳト
ランジスタ１３、１４がオフ状態になるので、増幅信号
Ｄ、ＤＣに対するプリチャージ動作が終わる。

【００４０】センスアンプ１１、１２にそれぞれ与えら
れている一対の入力信号Ａ、ＡＣ間の電位差をセンスア
ンプ１１、１２がそれぞれ増幅し、センスアンプ１２よ
り増幅信号Ｄが出力され、センスアンプ１１より増幅信
号ＤＣが出力される。入力信号Ａ、ＡＣ間の電位差が大
きくなることにより、増幅信号Ｄ、ＤＣの内の一方の電
位が“Ｈ”レベルから“Ｌ”レベルに変化する。このと
き、他方の電位は“Ｈ”レベルのままである。例えば、
入力信号Ａ、ＡＣの電位の関係がＡ＜ＡＣのときは、増
幅信号Ｄの電位を“Ｈ”レベルから“Ｌ”レベルに変化
させる。

【００４１】検出回路２である２入力ＮＡＮＤゲート２
１は、増幅信号Ｄ、ＤＣの電位が両方とも“Ｈ”レベル
の状態から、いずれか一方の電位が“Ｌ”レベルに変化
したことを検出して２入力ＮＡＮＤゲート２１の出力で
あるパワーオフ信号ＰＯの電位を“Ｌ”レベルから
“Ｈ”レベルに変化させる。なお、セット信号Ｓの電位
は、パワーオフ信号ＰＯの電位が“Ｈ”レベルになる前
までに“Ｌ”レベルに戻しておくことが必要である。す
なわちセット信号Ｓのパルス幅は、増幅器１が活性化さ
れ、入力信号Ａ、ＡＣの電位差を増幅し、相補となる増
幅信号Ｄ、ＤＣが出力されるまでの増幅動作に必要な時
間よりも短いことが必要である。

【００４２】また同時に、いずれか一方の電位が“Ｌ”
レベルに変化した増幅信号Ｄ、ＤＣが２入力ＮＡＮＤゲ
ート４１、４２で構成されているラッチ回路４に与えら
れることにより、増幅器１により増幅されたデータが取
り込まれ保持される。その保持されたデータがラッチ回
路４のデータ出力信号Ｑとして出力される。

【００４３】パワーオフ信号ＰＯの電位が“Ｈ”レベル
になるとラッチ回路３の記憶内容が“１”から“０”に
リセットされるので、制御信号ＳＥの電位が“Ｌ”レベ
ルになる。その結果、センスアンプ１１、１２は活性状
態から非活性状態に変わることにより増幅器１が非動作
状態になるとともに、増幅信号Ｄ、ＤＣに対してはそれ
ぞれ電源電位にプリチャージ動作が開始される。

【００４４】そのため、増幅信号Ｄ、ＤＣの電位は共に
“Ｈ”レベルになるので、検出回路２の２入力ＮＡＮＤ
ゲート２１の出力であるパワーオフ信号ＰＯの電位が
“Ｈ”レベルから“Ｌ”レベルに変化するが、このとき
セット信号Ｓの電位は“Ｌ”レベルであるので、ラッチ
回路３の記憶データは“０”のままで変わらない。よっ
て制御信号ＳＥの電位は、“Ｌ”レベルのままであり、
増幅器１のセンスアンプ１１、１２が活性化されないの
で、センスアンプ１１、１２が動作状態になることはな
い。

【００４５】なお、このとき増幅器１により増幅された
データがラッチ回路４に保持されている。そのラッチ回
路４に保持されているデータは、増幅信号Ｄ、ＤＣの電
位が“Ｈ”レベルにプリチャージされても変化せず継続
して保持されるので、ラッチ回路４の出力データ信号Ｑ
に影響はない。

【００４６】ところで、増幅信号Ｄ、ＤＣのいずれか一
方の電位が“Ｌ”レベルに変化したことを検出してパワ
ーオフ信号ＰＯが出力され、その結果、増幅器１が非活
性状態に変わる。その増幅器１が非活性状態に変わるタ
イミングまでに、いずれか一方の電位が“Ｌ”レベルに
変化している増幅信号Ｄ、ＤＣのデータをラッチ回路４
に取り込まれ、保持できるようにタイミング設計が行わ
れていなければならない。

【００４７】以上のようにラッチ回路３を設け、セット
信号Ｓを一時的に活性化することにより、ラッチ回路３
に“１”が記憶され、制御信号ＳＥの電位が“Ｈ”レベ
ルになる。その結果、増幅器１が活性化されるので、増
幅器１に電流が流れ、増幅動作が行われる状態、すなわ
ち動作状態になる。増幅器１が動作状態になると、一対
の入力信号Ａ、ＡＣの電位差が増幅され、その増幅され
た増幅信号Ｄ、ＤＣのいずれか一方の電位が変化したこ
とを検出回路２で検出し、その検出された信号であるパ
ワーオフ信号ＰＯがラッチ回路３に与えられることによ
り、ラッチ回路３の記憶内容が“０”にリセットされ、
制御信号ＳＥの電位が“Ｌ”レベルになる。その結果、
増幅器１が非動作状態になるので、増幅器１に電流が流
れなくなる。

【００４８】すなわち、増幅器１が増幅動作を行う必要
のある期間のみ増幅器１が活性化され、それ以外の期間
は非活性化されるようにしたので、増幅器１には増幅動
作を行う必要のある期間のみ電流が流れ、消費電力を低
減することができるようになるという効果がある。ま
た、制御に中間電位を用いることもないので動作も安定
している。

【００４９】さらに、本実施の形態１における増幅器１
の活性化の終了のタイミングを自動化するための基本回
路構成は、検出回路２を構成する１個の２入力ＮＡＮＤ
ゲート２１と、ラッチ回路３を構成する２個の２入力Ｎ
ＡＮＤゲート３３、３４、及び３個のインバータ３１、
３２、３５である。一方、特開平５−１２０８８７号公
報では、図１１に示した制御回路１００２に相当し、そ
の制御回路１００２は、４個のＣＭＯＳトランスミッシ
ョンゲートと、３個の２入力ＮＯＲゲートと、７個（論
理的には３個）のインバータとにより構成されており、
必要とするトランジスタ数が多い。

【００５０】よって、本実施の形態１のように構成すれ
ば、従来と同様の機能である増幅器の活性化の終了のタ
イミングを自動化し、増幅器の消費電力の低減を実現す
るのに、より少ない素子数で実現できるので、増幅回路
を搭載するチップのレイアウト面積の削減が達成できる
という効果がある。

【００５１】また、増幅器１の出力である増幅信号Ｄ、
ＤＣをそれぞれプリチャージするためのＰＭＯＳトラン
ジスタ１３、１４が増幅器１内に設けられている。この
ＰＭＯＳトランジスタ１３、１４は、増幅器１が非活性
状態のときにそれぞれオン状態になり、増幅信号Ｄ、Ｄ
Ｃの電位をそれぞれ電源電位に保つことができるので、
検出回路２を増幅器１が活性化されている期間のみ動作
させるための回路が必要とされず、連続的に増幅信号
Ｄ、ＤＣの電位を監視すればよいので、検出回路２を簡
単な回路構成で実現できるという効果がある。さらに、
増幅器１が非活性状態でも増幅信号Ｄ、ＤＣの電位をそ
れぞれ電源電位に保つことができるので、検出回路２を
安定に動作させることができるという効果もある。

【００５２】さらに、初期化信号Ｉを与えることによ
り、ラッチ回路３の記憶データが“０”にリセットさ
れ、制御信号ＳＥが出力されないように初期化すること
を可能にする構成にしたので、増幅動作が不必要なとき
には容易に増幅器１を非活性状態にすることができるよ
うになる。

【００５３】また、初期化信号Ｉを電源投入時に与える
ことにより、電源投入直後に増幅器１が活性化されるの
を防止することができるようになる。これらにより増幅
動作が不必要なときに増幅器１に電流が流れ、消費電力
が増加するのを防ぐことができるようになるという効果
を奏する。

【００５４】なお、図４で示されたラッチ回路３の代わ
りに図７で示された別のラッチ回路３を用いてもよい。
この図７で示された別のラッチ回路３は、セット信号Ｓ
を受ける２入力ＮＯＲゲート３７と、パワーオフ信号Ｐ
Ｏを受ける２入力ＮＯＲゲート３８と、初期化信号Ｉを
受けるＮＭＯＳトランジスタ３６と、制御信号ＳＥを出
力するインバータ３５とにより構成されている。

【００５５】２入力ＮＯＲゲート３７の一方の入力端に
はセット信号Ｓが与えられ、２入力ＮＯＲゲート３７の
他方の入力端は２入力ＮＯＲゲート３８の出力端と、Ｎ
ＭＯＳトランジスタ３６の一方のソース／ドレイン電極
とに接続されている。２入力ＮＯＲゲート３８の一方の
入力端にはパワーオフ信号ＰＯが与えられ、２入力ＮＯ
Ｒゲート３８の他方の入力端は２入力ＮＯＲゲート３７
の出力端と、インバータ３５の入力端とに接続されてい
る。ＮＭＯＳトランジスタ３６のゲート電極には初期化
信号Ｉが与えられ、ＮＭＯＳトランジスタ３６の他方の
ソース／ドレイン電極は接地線と接続されている。イン
バータ３５の出力端より制御信号ＳＥが出力されてい
る。

【００５６】このラッチ回路３の記憶データの状態は、
２入力ＮＯＲゲート３８の出力端の電位が“Ｈ”レベル
であれば“１”を、“Ｌ”レベルであれば“０”が記憶
されているものとする。“０”が記憶されているときに
は制御信号ＳＥの電位は、“Ｌ”レベルとなり、増幅器
１は非活性化状態になっている。この図７で示された別
のラッチ回路３は、図２で示されたラッチ回路３と同様
の動作となるので動作の説明は省略する。

【００５７】よって、図７で示された別のラッチ回路３
を用いることにより、本実施の形態１における増幅器の
活性化の終了のタイミングを自動化するための基本回路
構成は、検出回路２を構成する１個の２入力ＮＡＮＤゲ
ート２１と、ラッチ回路３を構成する２個の２入力ＮＯ
Ｒゲート３７、３８、及びインバータ３５となる。この
ことは、図４で示されたラッチ回路３を用いる場合と比
較してより少ないトランジスタ数で実現することができ
るようになる。

【００５８】実施の形態２．実施の形態２における増幅
回路は、図４に示した実施の形態１のラッチ回路３の内
部構成を変えたもので、他の部分は実施の形態１と同一
である。すなわち、増幅回路のブロック構成は、図１に
示した実施の形態１と同一であり、その部分の説明は省
略する。同様に、増幅器１、検出回路２、ラッチ回路４
はそれぞれ図２、図３、図５で示した実施の形態１と同
一であり、その部分の構成、接続形態、動作の説明は省
略する。

【００５９】実施の形態２におけるラッチ回路３の内部
構成を図８に示す。ラッチ回路３は２個のダイレクト端
子付きのＤラッチ３１０、３２０と、セット信号Ｓ及び
パワーオフ信号ＰＯを受ける２入力ＮＯＲゲート３０１
と、３個のインバータ３０２、３０３、３０４とにより
構成されている。Ｄラッチ３１０は２個のＣＭＯＳトラ
ンスミッションゲート３１１、３１４と、２個のインバ
ータ３１２、３１３と、ＮＭＯＳトランスミッションゲ
ート３１５とにより構成されている。同様に、Ｄラッチ
３２０は２個のＣＭＯＳトランスミッションゲート３２
１、３２４と、２個のインバータ３２２、３２３と、Ｎ
ＭＯＳトランスミッションゲート３２５とにより構成さ
れている。

【００６０】ラッチ回路３の接続形態について説明す
る。２入力ＮＯＲゲート３０１の一方の入力端にはセッ
ト信号Ｓが与えられ、他方の入力端にはパワーオフ信号
ＰＯが与えられている。２入力ＮＯＲゲート３０１の出
力端はインバータ３０２の入力端に接続されている。イ
ンバータ３０２の出力端からラッチ制御信号ＬＣが出力
され、そのインバータ３０２の出力端は、インバータ３
０３の入力端と、Ｄラッチ３１０内のＣＭＯＳトランス
ミッションゲート３１１のＰＭＯＳ側ゲート電極及びＣ
ＭＯＳトランスミッションゲート３１４のＮＭＯＳ側ゲ
ート電極と、Ｄラッチ３２０内のＣＭＯＳトランスミッ
ションゲート３２１のＮＭＯＳ側ゲート電極及びＣＭＯ
Ｓトランスミッションゲート３２４のＰＭＯＳ側ゲート
電極とに接続されている。インバータ３０３の出力端
は、Ｄラッチ３１０内のＣＭＯＳトランスミッションゲ
ート３１１のＮＭＯＳ側ゲート電極及びＣＭＯＳトラン
スミッションゲート３１４のＰＭＯＳ側ゲート電極と、
Ｄラッチ３２０内のＣＭＯＳトランスミッションゲート
３２１のＰＭＯＳ側ゲート電極及びＣＭＯＳトランスミ
ッションゲート３２４のＮＭＯＳ側ゲート電極とに接続
されている。

【００６１】Ｄラッチ３１０内のＣＭＯＳトランスミッ
ションゲート３１１の一方のソース／ドレイン電極はイ
ンバータ３１２の入力端と、ＣＭＯＳトランスミッショ
ンゲート３１４の一方のソース／ドレイン電極とに接続
されている。インバータ３１２の出力端は、記憶ノード
３１６と、インバータ３１３の入力端と、ＮＭＯＳトラ
ンスミッションゲート３１５の一方のソース／ドレイン
電極と、Ｄラッチ３２０内のＣＭＯＳトランスミッショ
ンゲート３２１の一方のソース／ドレイン電極とに接続
されている。ＮＭＯＳトランスミッションゲート３１５
の他方のソース／ドレイン電極は接地線と接続されてい
る。また、ＮＭＯＳトランスミッションゲート３１５の
ゲート電極にはパワーオフ信号ＰＯが与えられている。

【００６２】Ｄラッチ３２０内のＣＭＯＳトランスミッ
ションゲート３２１の他方のソース／ドレイン電極は、
インバータ３２２の入力端と、ＣＭＯＳトランスミッシ
ョンゲート３２４の一方のソース／ドレイン電極と、Ｎ
ＭＯＳトランスミッションゲート３２５の一方のソース
／ドレイン電極とに接続されている。インバータ３２２
の出力端は、記憶ノード３２６と、インバータ３２３の
入力端と、インバータ３０４の入力端とに接続されてい
る。ＮＭＯＳトランスミッションゲート３２５の他方の
ソース／ドレイン電極は接地線と接続されている。ま
た、ＮＭＯＳトランスミッションゲート３２５のゲート
電極には初期化信号Ｉが与えられている。インバータ３
０４の出力端はＤラッチ３１０内のＣＭＯＳトランスミ
ッションゲート３１１の他方のソース／ドレイン電極に
接続され、その信号線の信号が制御信号ＳＥである。

【００６３】次に、実施の形態２における増幅回路の動
作について、図９のタイミングチャートを用いて説明す
る。増幅回路は、ラッチ回路３を除いて実施の形態１と
同一であり、また基本的な動作も実施の形態１と同様で
あるので、ここではラッチ回路３の動作を中心に説明す
る。

【００６４】初めにラッチ回路３は、ラッチ回路３の出
力である制御信号ＳＥの電位が“Ｌ”レベルになるよう
に初期化される。図９のタイミングチャートにおいて時
刻ｔ１で初期化信号Ｉの電位が“Ｈ”レベルになると、
Ｄラッチ３２０内のＮＭＯＳトランスミッションゲート
３２５がオンし、記憶ノード３２６の電位が“Ｈ”レベ
ルとなるので、その反転された信号である制御信号ＳＥ
の電位は“Ｌ”レベルとなり、増幅器１は非活性状態に
なる。この初期化は電源投入時に増幅器１を非活性状態
にするために必要である。

【００６５】時刻ｔ２のときに初期化信号Ｉの電位が
“Ｈ”レベルから“Ｌ”レベルに変化する。なおこのと
きセット信号Ｓ、パワーオフ信号ＰＯの電位は、それぞ
れ“Ｌ”レベルである。このときＤラッチ３１０、３２
０に与えられているラッチ制御信号ＬＣの電位が“Ｌ”
レベルであるので、Ｄラッチ３２０のＣＭＯＳトランス
ミッションゲート３２４がオンしている。よって、記憶
ノード３２６は“Ｈ”レベルの電位が保持されるので、
制御信号ＳＥの電位は“Ｌ”レベルのままである。ま
た、Ｄラッチ３１０のＣＭＯＳトランスミッションゲー
ト３１１がオンしているので、制御信号ＳＥの電位であ
る“Ｌ”レベルが伝達され、Ｄラッチ３１０の記憶ノー
ド３１６の電位が“Ｈ”レベルとなる。

【００６６】時刻ｔ３のときにセット信号Ｓの電位が
“Ｌ”レベルから“Ｈ”レベルに変化する。なおこのと
き初期化信号Ｉ、パワーオフ信号ＰＯの電位は、それぞ
れ“Ｌ”レベルである。このときラッチ制御信号ＬＣの
電位が“Ｌ”レベルから“Ｈ”レベルに変化するので、
Ｄラッチ３１０のＣＭＯＳトランスミッションゲート３
１１がオフし、ＣＭＯＳトランスミッションゲート３１
４がオンするので、記憶ノード３１６の電位が“Ｈ”レ
ベルのまま保持される。このときＤラッチ３２０のＣＭ
ＯＳトランスミッションゲート３２１がオンし、ＣＭＯ
Ｓトランスミッションゲート３２４がオフするので、記
憶ノード３１６の電位がＣＭＯＳトランスミッションゲ
ート３２１を介して伝達される。その結果、記憶ノード
３２６の電位が“Ｌ”レベルに変化するので、制御信号
ＳＥの電位が“Ｈ”レベルになり、増幅器１が活性化さ
れる。

【００６７】時刻ｔ４のときにセット信号Ｓの電位が
“Ｈ”レベルから“Ｌ”レベルに変化する場合について
説明する。これは図９のタイミングチャート内に示した
（ａ）の場合に相当する。なおこのとき初期化信号Ｉ、
パワーオフ信号ＰＯの電位はそれぞれ“Ｌ”レベルであ
る。このときラッチ制御信号ＬＣの電位が“Ｈ”レベル
から“Ｌ”レベルに変化するので、Ｄラッチ３２０のＣ
ＭＯＳトランスミッションゲート３２１がオフし、ＣＭ
ＯＳトランスミッションゲート３２４がオンするので、
記憶ノード３２６の電位が“Ｌ”レベルのまま保持され
る。その結果、制御信号ＳＥの電位は“Ｈ”レベルのま
まであり、増幅器１の活性化状態が継続される。なお、
このときＤラッチ３１０のＣＭＯＳトランスミッション
ゲート３１１がオンし、ＣＭＯＳトランスミッションゲ
ート３１４がオフするので、制御信号ＳＥの電位がＣＭ
ＯＳトランスミッションゲート３１１を介して伝達され
る。その結果、記憶ノード３１６の電位が“Ｌ”レベル
に変化する。

【００６８】時刻ｔ５のときにパワーオフ信号ＰＯの電
位が“Ｌ”レベルから“Ｈ”レベルに変化する。なお、
このとき初期化信号Ｉ、セット信号Ｓの電位は、それぞ
れ“Ｌ”レベルである。これは図９のタイミングチャー
ト内に示した（ａ）の場合に相当する。このときＤラッ
チ３１０のＮＭＯＳトランスミッションゲート３１５が
オンするので、記憶ノード３１６の電位は“Ｌ”レベル
になる。また、ラッチ制御信号ＬＣの電位が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。その結果、ＣＭＯＳト
ランスミッションゲート３１１がオフし、ＣＭＯＳトラ
ンスミッションゲート３１４がオンするので、その記憶
ノード３１６の電位が“Ｌ”レベルのまま保持される。
また、Ｄラッチ３２０のＣＭＯＳトランスミッションゲ
ート３２１がオンし、ＣＭＯＳトランスミッションゲー
ト３２４がオフするので、記憶ノード３１６の電位がＣ
ＭＯＳトランスミッションゲート３２１を介して伝達さ
れる。その結果、記憶ノード３２６の電位が“Ｈ”レベ
ルに変化するので、制御信号ＳＥの電位が“Ｌ”レベル
になり、増幅器１が活性状態から非活性状態に変わる。

【００６９】時刻ｔ６のときにパワーオフ信号ＰＯの電
位が“Ｈ”レベルから“Ｌ”レベルに変化する。なお、
このとき初期化信号Ｉ、セット信号Ｓの電位は、それぞ
れ“Ｌ”レベルである。これは図９のタイミングチャー
ト内に示した（ａ）の場合に相当する。このときは時刻
ｔ４の場合の動作と同一になるので動作の説明を省略す
る。以降の動作は時刻ｔ２〜時刻ｔ６を繰り返す。

【００７０】時刻ｔ５のときにパワーオフ信号ＰＯの電
位が“Ｌ”レベルから“Ｈ”レベルに変化するが、この
ときセット信号Ｓの電位が“Ｈ”レベルのままであると
きの動作を説明する。これは図９のタイミングチャート
内に示した（ｂ）、（ｃ）の場合に相当する。このとき
初期化信号Ｉの電位は“Ｌ”レベルである。なお、図９
のタイミングチャート内に示した（ｂ）、（ｃ）の場
合、時刻ｔ４ではセット信号Ｓの電位は“Ｈ”レベルの
ままで変化がないので、時刻ｔ４の動作は時刻ｔ３の動
作が継続されることになる。

【００７１】このとき、Ｄラッチ３１０のＮＭＯＳトラ
ンスミッションゲート３１５がオンするので記憶ノード
３１６の電位は“Ｌ”レベルになる。また、ラッチ制御
信号ＬＣの電位は“Ｈ”レベルのままであり、ＣＭＯＳ
トランスミッションゲート３１１がオフし、ＣＭＯＳト
ランスミッションゲート３１４がオンしているので、記
憶ノード３１６の電位が“Ｌ”レベルのまま保持され
る。また、Ｄラッチ３２０のＣＭＯＳトランスミッショ
ンゲート３２１がオンし、ＣＭＯＳトランスミッション
ゲート３２４がオフしているので、記憶ノード３１６の
電位がＣＭＯＳトランスミッションゲート３２１を介し
て伝達される。その結果、記憶ノード３２６の電位が
“Ｈ”レベルに変化するので、制御信号ＳＥの電位が
“Ｌ”レベルになり、増幅器１が活性状態から非活性状
態に変わる。

【００７２】時刻ｔ６のときにパワーオフ信号ＰＯの電
位が“Ｈ”レベルから“Ｌ”レベルに変化するが、セッ
ト信号Ｓの電位が時刻ｔ５と時刻ｔ６の間で“Ｈ”レベ
ルから“Ｌ”レベルに変化したときの動作を説明する。
これは図９のタイミングチャート内に示した（ｂ）の場
合に相当する。なお、このとき初期化信号Ｉの電位は
“Ｌ”レベルである。このときはパワーオフ信号ＰＯ、
初期化信号Ｉ、ラッチ制御信号ＬＣの電位に変化がない
ので、時刻ｔ５の状態が継続する。以降の動作は時刻ｔ
２〜時刻ｔ６を繰り返す。

【００７３】時刻ｔ６のときにパワーオフ信号ＰＯの電
位が“Ｈ”レベルから“Ｌ”レベルに変化するが、セッ
ト信号Ｓの電位が“Ｈ”レベルまま変化しないときの動
作を説明する。これは図９のタイミングチャート内に示
した（ｃ）に相当する。なお、このとき初期化信号Ｉの
電位は“Ｌ”レベルである。このときラッチ制御信号Ｌ
Ｃの電位は“Ｈ”レベルのまま変化しないので、Ｄラッ
チ３１０のＣＭＯＳトランスミッションゲート３１１が
オフし、ＣＭＯＳトランスミッションゲート３１４がオ
ンしているので、記憶ノード３１６の電位が“Ｌ”レベ
ルのまま保持される。このときＤラッチ３２０のＣＭＯ
Ｓトランスミッションゲート３２１がオンし、ＣＭＯＳ
トランスミッションゲート３２４がオフするので、記憶
ノード３１６の電位がＣＭＯＳトランスミッションゲー
ト３２１を介して伝達される。しかしながら、記憶ノー
ド３２６の電位が“Ｈ”レベルのまま変化しないので、
制御信号ＳＥの電位が“Ｌ”レベルになり、増幅器１の
非活性状態が継続される。

【００７４】時刻ｔ７のときにセット信号Ｓの電位が
“Ｈ”レベルから“Ｌ”レベルに変化するときの動作を
説明する。これは図９のタイミングチャート内に示した
（ｃ）の場合に相当する。なお、このとき初期化信号Ｉ
及びパワーオフ信号ＰＯの電位は、それぞれ“Ｌ”レベ
ルである。このときは時刻ｔ４の場合の動作と同一にな
るので説明を省略する。以降の動作は時刻ｔ２〜時刻ｔ
７を繰り返す。

【００７５】以上のように図８で示したラッチ回路３を
設け、セット信号Ｓを一時的に活性化することにより、
ラッチ回路３の記憶ノード３２６の電位が“Ｌ”レベル
になるので、制御信号ＳＥの電位が“Ｈ”レベルにな
る。その結果、増幅器１が活性化されるので、増幅器１
に電流が流れ、増幅動作が行われる状態、すなわち動作
状態になる。増幅器１が動作状態になると、一対の入力
信号Ａ、ＡＣの電位差が増幅され、その増幅された増幅
信号Ｄ、ＤＣのいずれか一方の電位が変化したことを検
出回路２で検出し、その検出された信号であるパワーオ
フ信号ＰＯがラッチ回路３に与えられることにより、ラ
ッチ回路３の記憶ノード３２６の電位が“Ｈ”レベルに
なるので、制御信号ＳＥの電位が“Ｌ”レベルになる。

【００７６】その結果、増幅器１が非動作状態になるの
で、増幅器１に電流が流れなくなり、消費電力を低減す
ることができるようになるという効果がある。また、制
御に中間電位を用いることもないので動作も安定してい
る。

【００７７】実施の形態１の図４で示したラッチ回路３
では、パワーオフ信号ＰＯの電位が“Ｌ”レベルから
“Ｈ”レベルに変化する前にセット信号Ｓの電位を
“Ｈ”レベルから“Ｌ”レベルに変化させておく必要が
あった。しかし、実施の形態２の図８で示したラッチ回
路３ではセット信号Ｓの電位が“Ｌ”レベルから“Ｈ”
レベルの立ち上がりエッジのみを検出して制御信号ＳＥ
を生成しているので、セット信号Ｓの電位を“Ｈ”レベ
ルから“Ｌ”レベルに変化させるタイミングは、次にセ
ット信号Ｓの電位を“Ｌ”レベルから“Ｈ”レベルにす
る時刻までの間であればいつでもよい。

【００７８】すなわち、実施の形態２のラッチ回路３に
おいてセット信号Ｓの電位は、パワーオフ信号ＰＯの電
位が“Ｈ”レベルになる前（図９内で示した（ａ）の場
合）、“Ｈ”レベルの期間中（図９内で示した（ｂ）の
場合）、及び“Ｌ”レベルに変化した後（図９内で示し
た（ｃ）の場合）の何れのタイミングで“Ｈ”レベルか
ら“Ｌ”レベルに変化してもラッチ回路３の動作に支障
はない。

【００７９】以上のような構成にすれば、増幅動作を制
御する制御信号ＳＥの立ち上がりエッジのみを制御に使
っており、制御信号ＳＥの立ち下がりのタイミングを考
慮しないで回路設計ができるようになるので、増幅回路
の回路設計が容易になるという効果を奏する。

【００８０】また、増幅器１の出力である増幅信号Ｄ、
ＤＣをそれぞれプリチャージするためのＰＭＯＳトラン
ジスタ１３、１４が増幅器１内に設けられている。この
ＰＭＯＳトランジスタ１３、１４は、増幅器１が非活性
状態のときにそれぞれオン状態になり、増幅信号Ｄ、Ｄ
Ｃの電位をそれぞれ電源電位に保つことができるので、
検出回路２を動作させるタイミングを制御する必要がな
く、連続的に増幅信号Ｄ、ＤＣを監視すればよいので、
検出回路２を簡単な構成で実現できるという効果があ
る。さらに、増幅器１が非活性状態でも増幅信号Ｄ、Ｄ
Ｃの電位をそれぞれ電源電位に保つことができるので、
検出回路２を安定に動作させることができるという効果
もある。

【００８１】さらに、初期化信号Ｉを与えることによ
り、ラッチ回路３内の記憶ノード３２６の電位が“Ｈ”
レベルになり、制御信号ＳＥが出力されないように初期
化することを可能にする構成にしたので、増幅動作が不
必要なときには容易に増幅器１を非活性状態にすること
ができるようになる。

【００８２】また、初期化信号Ｉを電源投入時に与える
ことにより、電源投入直後に増幅器１が活性化されるの
を防止することができるようになる。これらにより増幅
動作が不必要なときに増幅器１に電流が流れ、消費電力
の増加するのを防ぐことができるようになるという効果
を奏する。

【００８３】実施の形態３．実施の形態３における増幅
回路のブロック構成は、図１に示した実施の形態１と同
一であるので、ブロック構成の説明は省略する。また、
増幅回路を構成する増幅器１、検出回路２、ラッチ回路
３及びラッチ回路４の内部構成は、それぞれ図２、図
３、図４、図５に示した実施の形態１と同一であるの
で、その部分の構成、接続形態、動作及び実施の形態１
と同一の効果の説明は省略する。

【００８４】ところで、増幅器１では、一対の入力信号
Ａ、ＡＣの尾少な電位差で増幅信号Ｄ、ＤＣが変化する
ので、入力信号Ａ、ＡＣにノイズが含まれているとその
ノイズに反応して一時的に間違ったデータを出力するこ
とがある。このようにノイズに反応して誤った増幅信号
Ｄ、ＤＣに検出回路２が反応すると、パワーオフ信号Ｐ
Ｏがラッチ回路３の記憶データを“０”にリセットして
しまうので、本来であれば増幅動作が継続すべきである
にもかかわらず動作途中で増幅器１を非活性化し、非動
作状態にしてしまうという問題がある。

【００８５】これを防ぐには増幅器１に、入力信号Ａ、
ＡＣが多少変化しても、増幅信号Ｄ、ＤＣが変化しにく
い方向にあらかじめオフセットを付けておくか、検出回
路２に増幅信号Ｄ、ＤＣの変化を検出しにくい方向にオ
フセットを付けておけばよい。

【００８６】増幅器１のオフセットについて述べる。初
めに、実施の形態３におけるオフセットがない増幅器１
とは、入力信号Ａ、ＡＣの電位が等しいときにセンスア
ンプ１１の一対の差動出力の電位が等しく、かつセンス
アンプ１２の一対の差動出力の電位が等しいときであ
る。

【００８７】例えば、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタの駆動能力の比の関係が次のようになって
いる。（Ｐ１／Ｎ１）＝（Ｐ２／Ｎ２）＝（Ｐ３／Ｎ３）＝
（Ｐ４／Ｎ４）ここで、センスアンプ１１のＰＭＯＳトランジスタ５
２、ＮＭＯＳトランジスタ５４、ＰＭＯＳトランジスタ
５１、及びＮＭＯＳトランジスタ５３のそれぞれの駆動
能力をＰ１、Ｎ１、Ｐ２、Ｎ２とする。同様に、センス
アンプ１２のＰＭＯＳトランジスタ５２、ＮＭＯＳトラ
ンジスタ５４、ＰＭＯＳトランジスタ５１、及びＮＭＯ
Ｓトランジスタ５３の駆動能力をそれぞれＰ３、Ｎ３、
Ｐ４、Ｎ４とする。

【００８８】また、センスアンプ１１内のＰＭＯＳトラ
ンジスタ５１のソースドレイン電極とＮＭＯＳトランジ
スタ５３のソースドレイン電極が接続されているノード
をノードＮＤ１、センスアンプ１２内のＰＭＯＳトラン
ジスタ５１のソースドレイン電極とＮＭＯＳトランジス
タ５３のソースドレイン電極が接続されているノードを
ノードＮＤ２とする。

【００８９】センスアンプ１１の一対の差動出力は、そ
れぞれ増幅信号ＤＣとノードＮＤ１上の信号となる。同
様にセンスアンプ１２の一対の差動出力は、それぞれ増
幅信号ＤとノードＮＤ２上の信号となる。このとき、増
幅器１の入力信号Ａと入力信号ＡＣの電位が等しけれ
ば、増幅信号ＤＣ、ノードＮＤ１上の信号、増幅信号
Ｄ、ノードＮＤ２上の信号の電位がそれぞれ等しくな
る。この状態が増幅器１にオフセットがない状態であ
る。

【００９０】増幅器１のオフセットは、センスアンプ１
１、１２のそれぞれを構成する左側と右側のトランジス
タの駆動力の比を変えることにより実現することができ
る。すなわち、増幅信号Ｄ又は増幅信号ＤＣを出力する
センスアンプ１１、１２の一方の出力端に接続されたＰ
ＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４
の駆動能力の比と、ノードＮＤ１又はノードＮＤ２であ
るセンスアンプ１１、１２の他方の出力端に接続された
ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５
３の駆動能力の比を変えたものである。具体的には、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの駆動能力
の比の関係を次のようにしたものである。（Ｐ１／Ｎ１）＞（Ｐ２／Ｎ２）かつ（Ｐ３／Ｎ
３）＞（Ｐ４／Ｎ４）

【００９１】例えば、センスアンプ１１、１２を構成す
る各トランジスタのゲート長が一定であれば、Ｎ１及び
Ｎ３のそれぞれに対応するセンスアンプ１１のＮＭＯＳ
トランジスタ５４及びセンスアンプ１２のＮＭＯＳトラ
ンジスタ５４のトランジスタサイズを、オフセットがな
い場合のそれぞれのトランジスタサイズと比較して同じ
ように小さくする。あるいは、Ｐ１及びＰ３のそれぞれ
に対応するセンスアンプ１１のＰＭＯＳトランジスタ５
２及びセンスアンプ１２のＰＭＯＳトランジスタ５２の
トランジスタサイズを、オフセットがない場合のそれぞ
れのトランジスタサイズと比較して同じように大きくす
ることにより実現することができる。

【００９２】一般に、増幅器１の入力信号Ａと入力信号
ＡＣの電位が等しいとき、増幅信号Ｄと増幅信号ＤＣの
電位は等しくなる。ここで、上記のようにＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタの駆動能力の比を変
え、オフセットを持たせることにより増幅器１の増幅信
号Ｄ、ＤＣの電位を、それぞれオフセットを持たないと
きよりも、より電源電位に近づけることができる。この
ときノードＮＤ１上の信号及びノードＮＤ２上の信号の
電位は、オフセットを持たないときよりそれぞれ低くな
る。

【００９３】その結果、入力信号Ａ、ＡＣに多少ノイズ
が含まれていても増幅信号Ｄ、ＤＣに対するノイズの影
響を低減することができるので、検出回路２が検出しに
くくなり、ラッチ回路３が誤動作しにくくなるので、ノ
イズに強い増幅回路を構成することができるようにな
る。

【００９４】次に、検出回路２のオフセットについて述
べる。検出回路２である２入力ＮＡＮＤゲート２１の論
理しきい値電圧の値を下げることにより、２入力ＮＡＮ
Ｄゲート２１の入力信号である増幅信号Ｄ、ＤＣの電位
が“Ｈ”レベルから多少下がっても論理しきい値電圧以
下にならない限り、２入力ＮＡＮＤゲート２１の出力で
あるパワーオフ信号ＰＯの電位が“Ｈ”レベルになるこ
とはない。

【００９５】具体的には、２入力ＮＡＮＤゲート２１の
論理しきい値電圧の値を、同一チップ内に存在する他の
２入力ＮＡＮＤゲートの論理しきい値電圧の値よりも小
さくしたものを用いればよい。例えば、２入力ＮＡＮＤ
ゲート２１の論理しきい値電圧の値を、ラッチ回路４の
ＲＳラッチを構成する２入力ＮＡＮＤゲート４１、４２
のそれぞれの論理しきい値電圧よりも小さくすればよ
い。望ましくは、２入力ＮＡＮＤゲート２１の論理しき
い値電圧の値を、同一チップ内に標準的に存在する他の
２入力ＮＡＮＤゲートの論理しきい値電圧の値よりも小
さくすればよい。このようにすることにより、増幅信号
Ｄ、ＤＣに多少ノイズが含まれていてもパワーオフ信号
ＰＯが出力されなくなり、ラッチ回路３が誤動作しなく
なるので、ノイズに強い増幅回路を構成することができ
るようになるという効果を奏する。

【００９６】また、図４に示したラッチ回路３の代わり
に図７で示した別のラッチ回路３としてもよい。図７で
示した別のラッチ回路３の内部構成、接続形態、動作の
説明は、実施の形態１の構成を一部変更したときの説明
と同一なので省略する。

【００９７】さらに、図４に示したラッチ回路３の代わ
りに図８で示したラッチ回路３としてもよい。図８で示
したラッチ回路３の内部構成、接続形態、動作の説明は
実施の形態２と同一なので説明を省略する。

【００９８】ラッチ回路３として、図７で示した別のラ
ッチ回路３又は図８で示したラッチ回路３を用いても、
増幅器１がノイズに反応し、ノイズの影響を受けた増幅
信号Ｄ、ＤＣが出力され、その増幅信号Ｄ、ＤＣに検出
回路２が反応すると、増幅回路に今まで述べたような不
具合が発生する。

【００９９】これを防ぐには、この実施の形態３で説明
したように増幅器１にあらかじめオフセットを付けてお
くか、検出回路２に増幅信号Ｄ、ＤＣの変化を検出しに
くい方向にオフセットを付けておけばよい。具体的な方
法は図４に示したラッチ回路３を用いたときの説明と同
様なので説明を省略する。このようにすることによりノ
イズに強い増幅回路を構成することができるようになる
という効果を奏する。

【０１００】なお、この実施の形態３における増幅器１
を構成するセンスアンプ１１、１２としてカレントミラ
ー型差動増幅回路を用いた場合について述べたが、他の
差動増幅回路を用いても実現することができる。しか
し、他の差動増幅回路を用いてもノイズがあれば、増幅
回路１に上述の不具合が発生する。

【０１０１】それを回避するためにはその差動増幅回路
を用いた増幅器１にオフセットを付けることが必要であ
る。そのためには、それぞれの差動増幅回路の一方の出
力端に接続されたトランジスタのトランジスタサイズと
他方の出力端に接続されたトランジスタのトランジスタ
サイズを相違させることにより増幅器１にオフセットを
実現することができるようになるので、ノイズに強い増
幅回路を構成することができるようになる。

【０１０２】実施の形態４．実施の形態４における増幅
回路は、図２で示した実施の形態３の増幅器１の内部構
成を変えたもので、他の部分は同一である。すなわち、
増幅回路のブロック構成は、図１に示した実施の形態３
と同一であるので、ブロック構成の説明は省略する。同
様に、検出回路２、ラッチ回路３及びラッチ回路４の内
部構成は、それぞれ図３、図４、図５に示した実施の形
態３と同一であるので、その部分の構成、接続形態、動
作の説明は省略する。

【０１０３】実施の形態４における別の増幅器１の内部
構成を図１０に示す。図１０で示された別の増幅器１
は、カレントミラー型差動増幅回路を用いたセンスアン
プ１２と、センスアンプ１２の一対の出力信号をプリチ
ャージするための２個のＰＭＯＳトランジスタ１４、１
５と、４個のインバータ１６〜１９とにより構成されて
いる。この図１０のセンスアンプ１２の内部構成は図２
のセンスアンプ１２と同一であるので、その部分の接続
形態の説明は省略する。

【０１０４】入力信号Ａ、ＡＣは、それぞれセンスアン
プ１２内のＮＭＯＳトランジスタ５３のゲート電極、及
びＮＭＯＳトランジスタ５４のゲート電極に与えられて
いる。ＰＭＯＳトランジスタ５１のソース／ドレイン電
極とＮＭＯＳトランジスタ５３のソース／ドレイン電極
とが接続されている信号線はＰＭＯＳトランジスタ１５
の一方のソース／ドレイン電極とインバータ１６の入力
端に接続されている。また、ＰＭＯＳトランジスタ１５
の他方のソース／ドレイン電極は電源線と接続されてい
る。同様に、ＰＭＯＳトランジスタ５２のソース／ドレ
イン電極とＮＭＯＳトランジスタ５４のソース／ドレイ
ン電極とが接続されている信号線はＰＭＯＳトランジス
タ１４の一方のソース／ドレイン電極とインバータ１８
の入力端に接続されている。また、ＰＭＯＳトランジス
タ１４の他方のソース／ドレイン電極は電源線と接続さ
れている。

【０１０５】ＰＭＯＳトランジスタ１４、１５及びＮＭ
ＯＳトランジスタ５５のゲート電極にはそれぞれ制御信
号ＳＥが与えられている。インバータ１６の出力端はイ
ンバータ１７の入力端に接続されおり、インバータ１７
の出力端より増幅信号ＤＣが出力されている。また、イ
ンバータ１８の出力端はインバータ１９の入力端に接続
されており、インバータ１９の出力端より増幅信号Ｄが
出力されている。

【０１０６】次に実施の形態４における動作を説明す
る。図２で示された増幅器１の代わりに図１０で示され
た別の増幅器１を用いたときの増幅回路の動作は、実施
の形態３の図２〜図６で説明した増幅回路の動作と同様
であるので、動作の説明を省略する。この、別の増幅器
１を用いたときでも、別の増幅器１の活性、非活性を制
御できるので、消費電力を低減することができる。

【０１０７】ここで、インバータ１６、１８のそれぞれ
の論理しきい値電圧の値を低くすることにより、入力信
号Ａ、ＡＣに加わったノイズの影響でセンスアンプ１２
より出力される一対の出力信号の電位が“Ｈ”レベルか
ら多少下がったとしても論理しきい値電圧以下にならな
い限り、インバータ１６、１８の出力の電位はそれぞれ
“Ｌ”レベルが保たれる。その結果、インバータ１７、
１９の出力である増幅信号ＤＣ、Ｄの電位はそれぞれ
“Ｈ”レベルを保つことができるようになる。

【０１０８】よって、入力信号Ａ、ＡＣが多少変化して
も、増幅信号Ｄ、ＤＣの電位が“Ｈ”レベルから“Ｌ”
レベルに変化しにくい方向にオフセットを与えた増幅器
１を得ることができる。そのような増幅器１とすること
により、入力信号Ａ、ＡＣに多少ノイズが含まれていて
も増幅信号Ｄ、ＤＣにノイズが現れにくくなるので、検
出回路２が検出しにくくなる。その結果、ラッチ回路３
が誤動作しにくくなるので、ノイズに強い増幅回路を構
成することができるようになる。

【０１０９】次に、検出回路２のオフセットについて述
べる。検出回路２のオフセットは実施の形態３と同一な
ので、ここではその実現法及び効果の説明を省略する。

【０１１０】なお、増幅器１から出力される増幅信号
Ｄ、ＤＣの電位は、それぞれ“Ｈ”レベルからいずれか
一方の電位が“Ｌ”レベルに変化するのを検出回路２に
より検出していた。ここで、増幅器１の構成によっては
電位の関係が逆になる場合も考えられる。例えば、図１
０で示された別の増幅器１よりインバータ１７、１９を
削除し、インバータ１６、１８の出力をそれぞれ増幅信
号ＤＣ、Ｄとした場合である。

【０１１１】このとき、増幅器１が非活性状態のときに
増幅信号Ｄ、ＤＣの電位は、それぞれ“Ｌ”レベルにな
っており、増幅器１を活性化することにより、入力信号
Ａ、ＡＣの電位差が増幅され、増幅信号Ｄ、ＤＣの電位
の両方が“Ｌ”レベルからいずれか一方の電位が“Ｈ”
レベルに変化するのを検出回路２により検出することが
必要になる。

【０１１２】このような場合は、検出回路２として２入
力ＮＯＲゲートを使用するか、図３で示した検出回路２
を一部変更して２入力ＮＡＮＤゲート２１にインバータ
を２個追加した構成とし、増幅信号Ｄ、ＤＣをそれぞれ
のインバータの入力端に与え、インバータの出力端をそ
れぞれ２入力ＮＡＮＤゲート２１の一方入力端と他方の
入力端に接続するようにしてもよい。

【０１１３】このような検出回路２であっても、増幅信
号Ｄ、ＤＣの変化を検出しにくい方向にオフセットを付
けておくことにより、増幅信号Ｄ、ＤＣにノイズが含ま
れていても増幅器１の誤動作を防止できるようになる。
具体的には、２入力ＮＯＲゲートで構成されているとき
は、その２入力ＮＯＲゲートの論理しきい値電圧の値を
同一チップ内に存在する他の２入力ＮＯＲゲートの論理
しきい値電圧よりも高くしたものを用いればよい。望ま
しくは同一チップ内に標準的に存在する２入力ＮＯＲゲ
ートの論理しきい値電圧の値よりも高くしたものを用い
ればよい。

【０１１４】また、２個のインバータに２入力ＮＡＮＤ
ゲート２１の構成のときは、その２個のインバータの論
理しきい値電圧の値をそれぞれ同一チップ内に存在する
他のインバータの論理しきい値電圧よりも高くしたもの
を用いればよい。望ましくは同一チップ内に標準的に存
在するインバータの論理しきい値電圧の値よりも高くし
たものを用いればよい。

【０１１５】また、図４に示したラッチ回路３の代わり
に図７で示した別のラッチ回路３としてもよい。図７で
示したラッチ回路３の内部構成、接続形態、動作の説明
は、実施の形態３の構成を一部変更したときの説明と同
一なので省略する。

【０１１６】さらに、図４に示したラッチ回路３の代わ
りに図８で示したラッチ回路３としてもよい。図８で示
したラッチ回路３の内部構成、接続形態、動作の説明は
実施の形態２と同一なので説明を省略する。

【０１１７】ラッチ回路３として、図７で示した別のラ
ッチ回路３又は図８で示したラッチ回路３を用いても、
増幅器１がノイズに反応し、ノイズの影響を受けた増幅
信号Ｄ、ＤＣが出力され、その増幅信号Ｄ、ＤＣに検出
回路２が反応すると、増幅回路に今まで述べたような不
具合が発生する。

【０１１８】これを防ぐにはこの実施の形態４で説明し
たように増幅器１にあらかじめオフセットを付けておく
か、検出回路２に増幅信号Ｄ、ＤＣの変化を検出しにく
い方向にオフセットを付けておけばよい。具体的な方法
は図４に示したラッチ回路３を用いたときの説明と同様
なので説明を省略する。このようにすることによりノイ
ズに強い増幅回路を構成することができるようになると
いう効果を奏する。

【０１１９】

【発明の効果】第１の発明に係わる増幅回路において
は、第１の制御信号により活性化が制御され、一対の増
幅信号を出力する増幅器と、一対の増幅信号が与えら
れ、一対の増幅信号のいずれか一方の電位が変化したこ
とを検出し、検出されたときに検出信号を出力する検出
回路と、第２の制御信号及び検出信号が与えられ第１の
制御信号を出力する保持回路とを備え、第２の制御信号
の入力に応じて第１の制御信号の出力が開始され、検出
信号の入力に応じて第１の制御信号の出力が終了され、
第２の制御信号が終了しても、第２の制御信号が終了し
た時点での信号データが保持されるようにした。その結
果、増幅器は第２の制御信号により活性化され、増幅器
の出力である一対の増幅信号のいずれか一方の電位が変
化したことを検出して自動的に増幅器が非活性化される
ので、増幅器に流れる電流を低減することができるとと
もに、増幅器に、一方の電位が変化したことを検出する
検出回路と、第２の制御信号の入力により第１の制御信
号の出力が開始され、検出信号の入力により第１の制御
信号の出力が終了する保持回路とによる簡単な機能を追
加することで実現することができるようになるという効
果を奏する。

【０１２０】第２の発明に係わる増幅回路においては、
保持回路はＲＳラッチ回路で構成され、セット入力端に
第２の制御信号が与えられ、リセット入力端に検出信号
が与えられており、第２の制御信号の終了のタイミング
が、検出回路により検出信号が出力されるタイミングよ
りも前にあるようにした。また、第３の発明に係わる増
幅回路においては、ＲＳラッチ回路に２個のＮＡＮＤゲ
ートが含まれており、第４の発明に係わる増幅回路にお
いては、ＲＳラッチ回路に２個のＮＯＲゲートが含まれ
ているようにした。その結果、自動的に増幅器を非活性
化する機能を少ない回路規模で実現することができるよ
うになるという効果を奏する。

【０１２１】第５の発明に係わる増幅回路においては、
保持回路の第２の制御信号の入力は、第２の制御信号の
立ち上がり及び立ち下がりのいずれか一方の変化点に応
じてのみ第１の制御信号を出力する信号データが保持さ
れるように構成されたエッジトリガ型にした。また、第
６の発明に係わる増幅回路においては、保持回路は２段
構成のＤラッチが含まれ、Ｄラッチのそれぞれのクロッ
ク信号として第２の制御信号に応じた信号が与えられ、
後段のＤラッチの出力信号に応じて第１の制御信号が出
力されるようにした。その結果、第２の制御信号の一方
の変化点でのタイミングのみが使用されるので自動的に
増幅器を非活性化する回路を実現するときのタイミング
設計が楽になるという効果を奏する。

【０１２２】第７の発明に係わる増幅回路においては、
増幅器が非活性状態であるときに、一対の増幅信号の両
方を“Ｈ”もしくは“Ｌ”の電位にプリチャージするプ
リチャージ手段を備えたことにより、増幅器が非活性状
態であっても一対の増幅信号をそれぞれ“Ｈ”もしくは
“Ｌ”の電位にプリチャージされているので、検出回路
２を増幅器１が活性化されている期間のみ動作させるた
めの回路が必要とされず、連続的に増幅信号Ｄ、ＤＣの
電位を監視すればよいので、検出回路２を簡単な回路構
成で実現できるという効果がある。

【０１２３】第８の発明に係わる増幅回路においては、
増幅器からの一対の増幅信号を受け、一対の増幅信号に
対応するデータを保持する別の保持回路を備えたので、
増幅器が非活性状態になっても増幅器から出力されたデ
ータを保持することができるようになるので、増幅器か
らの出力されたデータを利用する回路は、増幅器の活
性、非活性の状態を考慮しないでデータを利用できるよ
うになるという効果を奏する。

【０１２４】第９の発明に係わる増幅回路においては、
増幅器はカレントミラー型差動増幅回路を備えるように
したので、活性、非活性の制御がカレントミラー型差動
増幅回路の一つゲートにより制御でき、活性、非活性の
制御回路が簡単になるという効果を奏する。

【０１２５】第１０の発明に係わる増幅回路において
は、増幅器は、一対の増幅信号の変化を妨げる方向にオ
フセットがあるようにした。また、第１１の発明に係わ
る増幅回路においては、増幅器は２個の差動増幅回路が
含まれ、増幅回路のオフセットは、一対の入力信号の電
位が同電位であるときに、２個の差動増幅回路のそれぞ
れにおける一方の出力端の電位と他方の出力端の電位と
が異なるようにし、第１２の発明に係わる増幅回路にお
いては、増幅器のオフセットは、差動増幅回路の一方の
出力端に接続されたトランジスタのトランジスタサイズ
と他方の出力端に接続されたトランジスタのトランジス
タサイズとを相違させることにより実現した。さらに、
第１３の発明に係わる増幅回路においては、差動増幅回
路と、差動増幅回路からの出力信号が与えられた論理ゲ
ート回路が含まれ、増幅器のオフセットは、同一チップ
内に存在するその論理ゲート回路と同じ論理ゲート回路
の論理しきい値電圧と比較して、その論理ゲート回路の
論理しきい値電圧の値を、一対の出力信号の変化を検出
しにくい方向にシフトするようにした。その結果、増幅
器の入力信号のノイズによる一対の増幅信号の変化が妨
げられ、検出回路がノイズによる影響を検出しにくくな
るので、増幅器がノイズにより非活性化される誤動作を
防止することができるようになるという効果を奏する。

【０１２６】第１４の発明に係わる増幅回路において
は、検出回路は、一対の増幅信号が与えられている論理
ゲート回路を有し、その論理ゲート回路は、同一チップ
内に存在するその論理ゲート回路と同じ論理ゲート回路
の論理しきい値電圧と比較して、その論理ゲート回路の
論理しきい値電圧の値が一対の増幅信号の変化を検出し
にくい方向にシフトされた構成になっているので、一対
の増幅信号にノイズが含まれている場合でも、検出回路
がノイズを検出しにくくなるので、増幅器がノイズによ
り非活性化される誤動作を防止することができるように
なるという効果を奏する。

【０１２７】第１５の発明に係わる増幅回路において
は、論理ゲート回路は２入力論理ゲート回路で構成さ
れ、その２入力論理ゲート回路により一対の増幅信号の
いずれか一方の電位が変化したことを検出する機能を有
するようにしたので、簡単な回路で検出回路を実現する
ことができ、チップのレイアウト面積を大きくしなくて
すむという効果を奏する。

【０１２８】第１６の発明に係わる増幅回路において
は、保持回路は、第３の制御信号に応答してリセットさ
れる初期化手段をさらに備えたので、増幅器の増幅動作
が必要のないときに非活性化することができるので、消
費電力の低減が実現できるという効果を奏する。

【０１２９】第１７の発明に係わる増幅回路において
は、初期化手段によるラッチ回路のリセットは、電源投
入時に行われるようにしたので、電源投入時に増幅器が
活性化されるのを防止でき、消費電力の低減が実現でき
るという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態１、２、３又は４による
増幅回路のブロック構成図である。

【図２】本発明の実施の形態１、２又は３による増幅
器１の内部構成図である。

【図３】本発明の実施の形態１、２、３又は４による
検出回路２の内部構成図である。

【図４】本発明の実施の形態１、３又は４によるラッ
チ回路３の内部構成図である。

【図５】本発明の実施の形態１、２、３又は４による
ラッチ回路４の内部構成図である。

【図６】本発明の実施の形態１、３又は４による増幅
回路の動作を説明するタイミングチャートである。

【図７】本発明の実施の形態１、３又は４による別の
ラッチ回路３の内部構成図である。

【図８】本発明の実施の形態２、３又は４によるラッ
チ回路３の内部構成図である。

【図９】本発明の実施の形態２、３又は４による増幅
回路の動作を説明するタイミングチャートである。

【図１０】本発明の実施の形態４による別の増幅器１
の内部構成図である。

【図１１】従来技術による増幅回路の内部構成図であ
る。

【符号の説明】

１増幅器２検出回路３ラッチ回路（保持回路）４ラッチ回路（別の保持回路）１１、１２センスアンプ（差動増幅回路）１３〜１５ＰＭＯＳトランジスタ１６、１８インバータ２１、３３、３４ＮＡＮＤゲート３６ＮＭＯＳトランジスタ３７、３８ＮＯＲゲート３１０、３２０ＤラッチＳＥ制御信号（第１の制御信号）ＰＯパワーオフ信号（検出信号）Ｓセット信号（第２の制御信号）Ｄ、ＤＣ増幅信号Ｉ初期化信号（第３の制御信号）

Claims

【特許請求の範囲】

【請求項１】第１の制御信号が与えられているときに
活性化されるように構成され、一対の増幅信号を出力す
る増幅器と、前記増幅器からの前記一対の増幅信号が与えられ、前記
一対の増幅信号のいずれか一方の電位が変化したことを
検出し、検出されたときに検出信号を出力する検出回路
と、第２の制御信号及び前記検出回路からの検出信号が与え
られ前記第１の制御信号を出力する保持回路とを備え、前記保持回路は、前記第２の制御信号の入力に応じて前
記第１の制御信号の出力が開始され、前記検出信号の入
力に応じて前記第１の制御信号の出力が終了され、前記
第２の制御信号が終了しても、前記第２の制御信号が終
了した時点での信号データが保持されるように構成され
ていることを特徴とする増幅回路。
【請求項２】保持回路はＲＳラッチ回路で構成され、
前記ＲＳラッチ回路のセット入力端に第２の制御信号が
与えられ、前記ＲＳラッチ回路のリセット入力端に検出
信号が与えられており、前記第２の制御信号の終了のタイミングが、検出回路に
より前記検出信号が出力されるタイミングよりも前にあ
ることを特徴とする請求項１記載の増幅回路。
【請求項３】ＲＳラッチ回路は２個のＮＡＮＤゲート
が含まれていることを特徴とする請求項２記載の増幅回
路。
【請求項４】ＲＳラッチ回路は２個のＮＯＲゲートが
含まれていることを特徴とする請求項２記載の増幅回
路。
【請求項５】保持回路は、第２の制御信号の立ち上が
り及び立ち下がりのいずれか一方の変化点に応じてのみ
第１の制御信号を出力する信号データが保持されるよう
に構成されたエッジトリガ型であることを特徴とする請
求項１記載の増幅回路。
【請求項６】保持回路は、２段構成のＤラッチが含ま
れ、前記２段構成のＤラッチのそれぞれのクロック信号とし
て第２の制御信号に応じた信号が与えられ、前記２段構
成のＤラッチの後段のＤラッチの出力信号に応じて第１
の制御信号が出力されるように構成されていることを特
徴とする請求項５記載の増幅回路。
【請求項７】増幅器が非活性状態であるときに、一対
の増幅信号の両方を“Ｈ”もしくは“Ｌ”の電位にプリ
チャージするプリチャージ手段を備えたことを特徴とす
る請求項１、請求項２又は請求項５記載の増幅回路。
【請求項８】増幅器からの一対の増幅信号を受け、前
記一対の増幅信号に対応するデータを保持する別の保持
回路を備えたことを特徴とする請求項１、請求項２又は
請求項５記載の増幅回路。
【請求項９】増幅器はカレントミラー型差動増幅回路
を備えていることを特徴とする請求項１、請求項２又は
請求項５記載の増幅回路。
【請求項１０】増幅器は、一対の増幅信号の変化を妨
げる方向にオフセットがあることを特徴とする請求項
１、請求項２又は請求項５記載の増幅回路。
【請求項１１】増幅器は増幅の対象となる一対の入力
信号の両方がそれぞれに与えられた２個の差動増幅回路
が含まれ、前記増幅器のオフセットは、前記一対の入力信号の両方
の電位が同電位であるときに、前記２個の差動増幅回路
のそれぞれにおける一方の出力端の電位と他方の出力端
の電位とが異なるように構成されていることを特徴とす
る請求項１０記載の増幅回路。
【請求項１２】前記増幅器のオフセットは、前記２個
の差動増幅回路のそれぞれにおける一方の出力端に接続
されたトランジスタのトランジスタサイズと他方の出力
端に接続されたトランジスタのトランジスタサイズとを
相違させることにより実現されていることを特徴とする
請求項１１記載の増幅回路。
【請求項１３】増幅器は、増幅の対象となる一対の入
力信号が与えられた差動増幅回路と、差動増幅回路から一対の出力信号が与えられた論理ゲー
ト回路が含まれ、前記増幅器のオフセットは、同一チップ内に存在する前
記論理ゲート回路と同じ論理の論理ゲート回路の論理し
きい値電圧と比較して、前記論理ゲート回路の論理しき
い値電圧の値を前記一対の出力信号の変化を検出しにく
い方向にシフトすることにより実現されていることを特
徴とする請求項１０記載の増幅回路。
【請求項１４】検出回路は、一対の増幅信号が与えら
れている論理ゲート回路を有し、前記論理ゲート回路は、同一チップ内に存在する前記論
理ゲート回路と同じ論理の論理ゲート回路の論理しきい
値電圧と比較して、前記論理ゲート回路の論理しきい値
電圧の値が前記一対の増幅信号の変化を検出しにくい方
向にシフトされた構成になっていることを特徴とする請
求項１、請求項２又は請求項５記載の増幅回路。
【請求項１５】論理ゲート回路は２入力論理ゲート回
路で構成され、前記２入力論理ゲート回路により一対の
増幅信号のいずれか一方の電位が変化したことを検出す
る機能を有することを特徴とする請求項１４記載の増幅
回路。
【請求項１６】保持回路は、第３の制御信号に応答し
てリセットされる初期化手段をさらに備えたことを特徴
とする請求項１、請求項２又は請求項５記載の増幅回
路。
【請求項１７】初期化手段によるラッチ回路のリセッ
トは、電源投入時に行われることを特徴とする請求項１
６記載の増幅回路。