CN111092612A - 包括感测放大器和锁存器的半导体集成电路 - Google Patents

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Abstract

提供一种包括感测放大器和锁存器的触发器。半导体集成电路包括：感测放大器电路，其适用于通过响应于时钟信号而感测并放大差分输入信号的电平差来产生差分输出信号，以及将差分输出信号分别输出到第一节点和第二节点；锁存电路，其适用于在第一节点与第二节点之间反馈与锁存差分输出信号；以及控制电路，其适用于响应于初始化信号来控制差分输出信号在第一节点与第二节点之间的反馈。

Description

包括感测放大器和锁存器的半导体集成电路
相关申请的交叉引用
本申请要求2018年10月24日提交的申请号为10-2018-0127379的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
示例性实施例涉及一种半导体集成电路，并且更具体地，涉及一种包括感测放大器和锁存器的触发器。
背景技术
在电子系统中，处理器或半导体存储器件需要诸如寄存器的数据储存装置，以便临时储存各种数据。即，寄存器被用作布置在处理器或半导体存储器件中的小型数据存储器件。
寄存器通常具有其中耦接有多个触发器的配置。这是因为可以容易并快速地读取和写入数据。例如，将数据储存在寄存器中所需的时间通常为几十纳秒或更短，这比诸如动态随机存取存储器(DRAM)之类的主存储器件要快得多。
通常，触发器是用在半导体集成电路中以储存和输出输入信号的状态或保持其先前状态的半导体器件。触发器有很多类型，需要根据所需的用途进行选择。
在高性能半导体集成电路的设计中，速度、功耗、时钟偏斜错误和布局面积是重要的参数。触发器对确定这些参数具有实质上很大的影响，并且是确定高性能半导体集成电路的基本要素。
发明内容
各种实施例针对能够从输出节点去除意外电流的触发器。
根据本发明的一个实施例，一种半导体集成电路可以包括：感测放大器电路，其适用于通过响应于时钟信号而感测并放大差分输入信号的电平差来产生差分输出信号，以及将所述差分输出信号分别输出到第一节点和第二节点；锁存电路，其适用于在所述第一节点与所述第二节点之间反馈与锁存所述差分输出信号；以及控制电路，其适用于响应于初始化信号来控制所述差分输出信号在所述第一节点与所述第二节点之间的反馈。
根据本发明的一个实施例，一种半导体集成电路可以包括：复位电路，其适用于响应于在初始操作时段之内被激活为逻辑低电平的初始化信号来将时钟信号复位；感测放大器电路，其适用于通过响应于复位时钟信号而感测并放大差分输入信号的电平差来产生差分输出信号，以及将所产生的差分输出信号分别输出至第一节点和第二节点；以及锁存电路，其适用于在所述第一节点与所述第二节点之间反馈与锁存所述差分输出信号。
根据本发明的一个实施例，一种触发器可以包括：感测放大器电路，其适用于通过响应于时钟信号而感测并放大差分输入信号的电平差来产生差分输出信号，并且将所述差分输出信号分别输出至第一节点和第二节点；锁存电路，其包括第一反相器和第二反相器，所述第一反相器和所述第二反相器以反相器链的形式耦接在所述第一节点与所述第二节点之间，并且适用于锁存所述差分输出信号；第一NMOS晶体管，其耦接在所述第一反相器与接地电压的端子之间，并且适用于通过其栅极接收电源电压；以及第二NMOS晶体管，其耦接在所述第二反相器与所述接地电压的端子之间，并且适用于通过其栅极接收初始化信号。
根据本发明的一个实施例，一种集成电路可以包括：差分放大器，其被配置为放大来自第一输入节点和第二输入节点的差分信号，以及将被放大的差分信号分别输出到第一输出节点和第二输出节点；锁存器，其被配置为在所述第一输出节点与所述第二输出节点之间反馈与锁存被放大的差分信号；预充电器，其被配置为响应于在所述差分放大器的初始操作下被使能的控制信号而将所述第一输出节点预充电至逻辑高电平；以及阻止电路，其被配置为响应于所述控制信号来阻止从所述第二输出节点到所述第一输出节点的反馈。
在本技术中，在基于感测放大器的触发器中，可以防止在基于感测放大器的触发器的初始操作期间差分输出节点被驱动到模糊的逻辑电平。在初始操作时段期间，可以阻止在差分输出节点之间的电流路径，并且快速地将差分输出节点预充电到所需的初始值。为此，控制感测放大器的时钟信号的初始值可以得到保持，并且在差分输出节点之间的反馈可以被控制。
通过快速地对触发器的差分输出节点进行预充电，可以降低施加到差分输出节点的负载。结果，触发器的建立/保持或输出所需的时间可以减少，从而可以提高性能。此外，可以防止由于将触发器的差分输出节点驱动到的模糊逻辑电平而导致的逻辑错误。
附图说明
图1是示出基于感测放大器的触发器的电路图。
图2是用于描述图1所示的触发器的操作的信号波形图。
图3是示出根据本公开的一个实施例的触发器的电路图。
图4是用于描述图3所示的触发器的操作的信号波形图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
图1是示出基于感测放大器的触发器100的电路图。基于感测放大器的触发器(SAFF)100可以由包括作为第一级的感测放大器电路110和作为第二级的锁存电路120的两级来实现。感测放大器电路110接收差分输入信号DIN和DINB，并由时钟CLK控制，而锁存电路120接收并锁存感测放大器电路110的输出信号。
第一级的感测放大器电路110可以通过使用本领域中通常已知的感测放大器的结构来实现，并且通常可以通过使用多个PMOS晶体管和NMOS晶体管来配置。详细地，感测放大器电路110可以包括第一PMOS晶体管PM1和第二PMOS晶体管PM2。第一PMOS晶体管PM1和第二PMOS晶体管PM2分别耦接在电源电压VDD的端子与中间输出节点MOUTB和MOUT之间，并通过其栅极接收时钟CLK。感测放大器电路110可以包括第三PMOS晶体管PM3和第四PMOS晶体管PM4。第三PMOS晶体管PM3和第四PMOS晶体管PM4分别与第一PMOS晶体管PM1和第二PMOS晶体管PM2并联耦接，并且第三PMOS晶体管PM3的栅极和第四PMOS晶体管PM4的栅极与中间输出节点MOUTB和MOUT分别交叉耦接。感测放大器电路110可以包括第五PMOS晶体管PM5和第六PMOS晶体管PM6。第五PMOS晶体管PM5和第六PMOS晶体管PM6分别耦接在电源电压VDD的端子与感测放大器电路110的差分输出节点OUTP和OUTBP之间，并且第五PMOS晶体管PM5的栅极和第六PMOS晶体管PM6的栅极分别耦接至中间输出节点MOUTB和中间输出节点MOUT。
感测放大器电路110可以包括第一NMOS晶体管NM1和第二NMOS晶体管NM2。第一NMOS晶体管NM1和第二NMOS晶体管NM2分别耦接到第三PMOS晶体管PM3和第四PMOS晶体管PM4，并且第一NMOS晶体管NM1的栅极和第二NMOS晶体管NM2的栅极与中间输出节点MOUTB和MOUT分别交叉耦接。感测放大器电路110可以包括第三NMOS晶体管NM3和第四NMOS晶体管NM4。第三NMOS晶体管NM3和第四NMOS晶体管NM4分别耦接到第一NMOS晶体管NM1和第二NMOS晶体管NM2，并且第三NMOS晶体管NM3的栅极和第四NMOS晶体管NM4的栅极分别接收差分输入信号DIN和DINB。感测放大器电路110可以包括第五NMOS晶体管NM5。第五NMOS晶体管NM5耦接在第三NMOS晶体管NM3和第四NMOS晶体管NM4与接地电压的端子之间，并且第五NMOS晶体管NM5的栅极接收时钟CLK。
感测放大器电路110可以感测并放大差分输入信号DIN和DINB之间的信号电平差。在时钟CLK为逻辑低的情况下，感测放大器电路110可以通过中间输出节点MOUTB和MOUT将差分输出节点OUTP和OUTBP预充电至电源电压VDD的电平。在时钟CLK为逻辑高的情况下，感测放大器电路110可以感测并放大差分输入信号DIN和DINB，以及驱动差分输出节点OUTP和OUTBP。
感测放大器电路110的差分输出节点OUTP和OUTBP的信号可以作为锁存电路120的两个输入信号/S和/R被输入并且被锁存。锁存电路120的第一输入信号/S可以是置位输入，而第二输入信号/R可以是复位输入。即，如果第一输入信号/S为逻辑低，则锁存电路120的第一输出信号OUTB可以被设置为逻辑高，而如果第二输入信号/R为逻辑低，则锁存电路120的第二输出信号OUT可以被设置为逻辑高。
锁存电路120可以包括四个反相器INV1至INV4。锁存电路120可以包括以反相器链的形式耦接在感测放大器电路110的差分输出节点OUTP和OUTBP之间的第一反相器INV1和第二反相器INV2。锁存电路120还可以包括分别耦接到感测放大器电路110的差分输出节点OUTP和OUTBP的第三反相器INV3和第四反相器INV4。
SAFF由于其差分特性、快速的运行速度和低功耗而被广泛使用。这样的SAFF可以以各种方式在诸如微处理器和数字信号处理(DSP)单元的数字电路中实现。SAFF可以用作高速输入/输出接口的接收器，诸如同步动态随机存取存储器(SDRAM)或延迟锁定环(DLL)的相位检测器(PD)。
然而，在由时钟CLK控制的SAFF 100中，在初始操作中时钟CLK为逻辑高的情况下，感测放大器电路110的输出可以被驱动为一半电源电压VDD/2的电平，这导致输出保持在亚稳态。即，感测放大器电路110的输出电压可能没有达到可以被确定为逻辑高或逻辑低的电平，而可以保持在不确定的电平。由于这个事实，可能形成静态电流路径，并且可能发生逻辑错误。
相反，在初始操作中时钟CLK为逻辑低的情况下，感测放大器电路110的两个输出可以被驱动为逻辑高电平。因此，对锁存电路120的输入可能变为浮置状态。由于这个事实，当锁存电路120的输出变为亚稳态时，可能引起大量的泄漏电流。
图2是描述图1所示的触发器100的操作的信号波形图。在图1中表示触发器100的节点的附图标记在图2中用作表示与节点相对应的信号的附图标记。例如，在图2的信号波形图中，在图2中，表示为OUTP和OUTBP的差分输出信号是与图1中的差分输出节点OUTP和OUTBP相对应的信号，因此使用相同的附图标记。
图2示出了在初始操作中时钟CLK为逻辑低的状态。初始操作可以包括系统的启动操作，其中电源电压VDD开始被供应并增大。在时钟CLK为逻辑低的情况下，感测放大器电路110的差分输出信号OUTP和OUTBP都可以被驱动为逻辑高电平。因此，当锁存电路120的输入变为浮置状态时，触发器100可能在初始操作中的特定时间A处变为亚稳态。结果，由于产生大量的泄漏电流或静态电流，可能对流过触发器100的电流I_VDD产生影响。
如上所述，可能发生如下情况：在包括触发器100的系统启动之后，感测放大器电路110或锁存电路120变为亚稳态。这可能会导致具有数百条输入和输出线的系统中的泄漏电流显著增大，并且由于这个事实，可能会降低整个系统的操作裕度。
此外，当感测放大器电路110或锁存电路120脱离亚稳态时，其输出值可以随机确定，而系统可能陷入未知状态。假定最坏的情况，系统启动可能会失败。
图3是示出根据本公开的一个实施例的触发器300的电路图。与图1的触发器100所使用的组件相同的组件将使用相同的附图标记，本文中将省略重复的描述。参考图3，触发器300可以包括感测放大器电路110、锁存电路120、预充电电路310、控制电路320和复位电路330。
感测放大器电路110可以通过响应于时钟信号而感测并放大差分输入信号DIN和DINB的电平差来产生差分输出信号，并且可以将所产生的差分输出信号分别输出到第一节点OUTP和第二节点OUTBP。锁存电路120可以在第一节点OUTP与第二节点OUTBP之间反馈差分输出信号并将其锁存。
感测放大器电路110和锁存电路120可以由PMOS晶体管PM1至PM6、NMOS晶体管NM1至NM5以及反相器INV1至INV4构成，如上参考图1所述。根据本公开的实施例，感测放大器电路110可以接收复位时钟信号CLKD而不是时钟信号CLK，该复位时钟信号CLKD是由复位电路330复位的时钟信号CLK。
响应于初始化信号RST，预充电电路310可以将第一节点OUTP和第二节点OUTBP中的第一节点OUTP预充电到电源电压VDD。预充电电路310可以包括第一PMOS晶体管PM31，该第一PMOS晶体管PM31耦接在第一节点OUTP与电源电压VDD的端子之间并且通过其栅极接收初始化信号RST。预充电电路310可以包括第二PMOS晶体管PM32，该第二PMOS晶体管PM32耦接在第二节点OUTBP与电源电压VDD的端子之间并且通过其栅极接收电源电压VDD。
初始化信号RST可以在触发器300的初始操作时段期间被激活为逻辑低电平。如果初始化信号RST被激活为逻辑低电平，则第一PMOS晶体管PM31可以被导通，并且将第一节点OUTP与电源电压VDD的端子耦接。此时，第二PMOS晶体管PM32可以通过电源电压VDD而被关断。
SAFF的性能(诸如建立/保持时间tSH和时钟对输出时间tCO)可以由感测放大器电路110和锁存电路120的输入/输出节点(即，第一节点OUTP和第二节点OUTBP)的电容来确定。随着第一节点OUTP和第二节点OUTBP的电容增大，建立/保持时间tSH和时钟对输出时间tCO可能增大，从而使SAFF的性能劣化。
为了降低电容的负面影响，预充电电路310可以在初始操作时段期间对第一节点OUTP和第二节点OUTBP进行预充电，从而减小第一节点OUTP和第二节点OUTBP的负载。然而，因为预充电电路310在第一节点OUTP和第二节点OUTBP处耦接到锁存电路120，所以在第一节点OUTP和第二节点OUTBP处，预充电电路310的驱动与锁存电路120的驱动之间可能存在冲突。结果，可以形成静态电流路径。
根据本公开的实施例，触发器300可以包括控制电路320，并且可以阻止锁存电路120的电流路径。当预充电电路310可以通过使用相对大尺寸的PMOS晶体管来实现以抵消锁存电路120的驱动时，控制电路320可以通过相对小尺寸的NMOS晶体管来使锁存电路120复位。
详细地，响应于初始化信号RST，控制电路320可以控制差分输出信号在第一节点OUTP与第二节点OUTBP之间的反馈。响应于初始化信号RST，控制电路320可以阻止差分输出信号从第二节点OUTBP到第一节点OUTP的反馈。
参考图3，控制电路320可以包括第一NMOS晶体管NM31，该第一NMOS晶体管NM31耦接在第一反相器INV1与接地电压的端子之间并且通过其栅极接收电源电压VDD。控制电路320可以包括第二NMOS晶体管NM32，该第二NMOS晶体管NM32耦接在第二反相器INV2与接地电压的端子之间并且通过其栅极接收初始化信号RST。
如果初始化信号RST在触发器300的初始操作时段期间被激活为逻辑低电平，则第二NMOS晶体管NM32可以被关断，并且阻止第二反相器INV2与接地电压的端子耦接。随着第二反相器INV2被去激活，差分输出信号从第二节点OUTBP到第一节点OUTP的反馈可以被阻止。此时，第一NMOS晶体管NM31可以通过电源电压VDD而被导通并且激活第一反相器INV1。
根据本公开的实施例，触发器300可以包括复位电路330，并且可以阻止感测放大器电路110的电流路径。复位电路330作为时钟门控电路可以固定时钟信号CLK的初始值。
参考图3，复位电路330可以包括与非门NAND31，对作为输入的时钟信号CLK和初始化信号RST执行与非运算。响应于在初始操作时段内被激活为逻辑低电平的初始化信号RST，复位电路330可以将时钟信号CLK复位并且将复位时钟信号CLKD输出到感测放大器电路110。
图4是用于描述图3所示的触发器300的操作的信号波形图。表示图3中的触发器300的节点的附图标记在图4中被用作为表示与节点相对应的信号的附图标记。例如，在图4的信号波形图中，差分输出信号OUTP和OUTBP是与图3中的差分输出节点OUTP和OUTBP相对应的信号，因此使用相同的附图标记。
初始化信号RST可以在初始操作时段内被激活为逻辑低电平，然后被去激活为逻辑高电平。响应于被激活为逻辑低电平的初始化信号RST，预充电电路310可以将第一节点OUTP驱动至电源电压VDD的电平(①)。此时，随着时钟信号CLK的初始值被复位电路330固定(②)，可以产生复位时钟信号CLKD，而感测放大器电路110的电流路径(其响应于复位时钟信号CLKD而操作)可以被阻止。
此外，响应于初始化信号RST，控制电路320可以将锁存电路120的第二反相器INV2去激活。因此，锁存电路120可以基于被驱动到电源电压VDD的电平的第一节点OUTP而将第二节点OUTBP驱动到接地电压的电平(③)，并且可以阻止从第二节点OUTBP到第一节点OUTP的反馈(④)。结果，根据本公开的实施例的触发器300可以防止在初始操作时段期间形成电流路径，并且可以快速且稳定地将输出节点OUTP和OUTBP驱动至不同的电平，从而确保初始状态。在初始操作时段之后，初始化信号RST被去激活为逻辑高电平，并且触发器300可以在时间B响应于时钟信号CLK(即，复位时钟信号CLKD)的激活而恰当地操作。
尽管出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (21)

1.一种半导体集成电路，包括：
感测放大器电路，其适用于通过响应于时钟信号而感测并放大差分输入信号的电平差来产生差分输出信号，以及将所述差分输出信号分别输出到第一节点和第二节点；
锁存电路，其适用于在所述第一节点与所述第二节点之间反馈与锁存所述差分输出信号；以及
控制电路，其适用于响应于初始化信号来控制所述差分输出信号在所述第一节点与所述第二节点之间的反馈。
2.根据权利要求1所述的半导体集成电路，还包括预充电电路，所述预充电电路适用于响应于所述初始化信号而将所述第一节点预充电至电源电压。
3.根据权利要求2所述的半导体集成电路，其中，所述预充电电路包括：
第一PMOS晶体管，其耦接在所述第一节点与所述电源电压的端子之间，并且适用于通过其栅极接收所述初始化信号；以及
第二PMOS晶体管，其耦接在所述第二节点与所述电源电压的端子之间，并且适用于通过其栅极接收所述电源电压。
4.根据权利要求2所述的半导体集成电路，其中，所述控制电路通过阻止所述差分输出信号从所述第二节点到所述第一节点的反馈来控制所述反馈。
5.根据权利要求4所述的半导体集成电路，其中，所述锁存电路包括：
第一反相器，其适用于将所述第一节点的信号反相并且向所述第二节点输出被反相的信号；以及
第二反相器，其适用于将所述第二节点的信号反相并且向所述第一节点输出被反相的信号。
6.根据权利要求5所述的半导体集成电路，其中，所述控制电路包括：
第一NMOS晶体管，其耦接在所述第一反相器与接地电压的端子之间，并且适用于通过其栅极接收所述电源电压；以及
第二NMOS晶体管，其耦接在所述第二反相器与所述接地电压的端子之间，并且适用于通过其栅极接收所述初始化信号。
7.根据权利要求6所述的半导体集成电路，其中，所述初始化信号在所述半导体集成电路的初始操作时段之内被激活为逻辑低电平。
8.根据权利要求7所述的半导体集成电路，其中，响应于被激活为所述逻辑低电平的所述初始化信号，所述第二NMOS晶体管被关断并且将所述第二反相器去激活。
9.根据权利要求1所述的半导体集成电路，还包括复位电路，所述复位电路适用于响应于所述初始化信号而将所述时钟信号复位，并且将复位时钟信号输出至所述感测放大器电路。
10.根据权利要求9所述的半导体集成电路，其中，所述复位电路包括与非门，所述与非门对作为输入的所述时钟信号和所述初始化信号执行与非运算。
11.一种半导体集成电路，包括：
复位电路，其适用于响应于在初始操作时段之内被激活为逻辑低电平的初始化信号来将时钟信号复位；
感测放大器电路，其适用于通过响应于复位时钟信号而感测并放大差分输入信号的电平差来产生差分输出信号，以及将所产生的差分输出信号分别输出至第一节点和第二节点；以及
锁存电路，其适用于在所述第一节点与所述第二节点之间反馈与锁存所述差分输出信号。
12.根据权利要求11所述的半导体集成电路，还包括预充电电路，所述预充电电路适用于响应于所述初始化信号而将所述第一节点预充电至电源电压。
13.根据权利要求12所述的半导体集成电路，还包括控制电路，所述控制电路适用于响应于所述初始化信号而阻止所述差分输出信号从所述第二节点到所述第一节点的反馈。
14.根据权利要求11所述的半导体集成电路，其中，所述复位电路包括与非门，所述与非门对作为输入的所述时钟信号和所述初始化信号执行与非运算并且输出所述复位时钟信号。
15.根据权利要求11所述的半导体集成电路，其中，所述感测放大器电路包括：
第一PMOS晶体管和第二PMOS晶体管，其分别耦接在电源电压的端子与中间输出节点之间，并且分别适用于通过其栅极接收所述复位时钟信号；
第三PMOS晶体管和第四PMOS晶体管，其分别与所述第一PMOS晶体管和所述第二PMOS晶体管并联耦接，并且具有与所述中间输出节点分别交叉耦接的栅极；
第五PMOS晶体管和第六PMOS晶体管，其分别耦接在所述电源电压的端子与所述第一节点之间和所述电源电压的端子与所述第二节点之间，并且具有与所述中间输出节点分别耦接的栅极；
第一NMOS晶体管和第二NMOS晶体管，其分别与所述第三PMOS晶体管和所述第四PMOS晶体管耦接，并且具有与所述中间输出节点分别交叉耦接的栅极；
第三NMOS晶体管和第四NMOS晶体管，其分别与所述第一NMOS晶体管和所述第二NMOS晶体管耦接，并且适用于通过其栅极分别接收所述差分输入信号；以及
第五NMOS晶体管，其耦接在所述第三NMOS晶体管和所述第四NMOS晶体管与接地电压的端子之间，并且适用于通过其栅极接收所述复位时钟信号。
16.一种触发器，包括：
感测放大器电路，其适用于通过响应于时钟信号而感测并放大差分输入信号的电平差来产生差分输出信号，并且将所述差分输出信号分别输出至第一节点和第二节点；
锁存电路，其包括第一反相器和第二反相器，所述第一反相器和所述第二反相器以反相器链的形式耦接在所述第一节点与所述第二节点之间，并且适用于锁存所述差分输出信号；
第一NMOS晶体管，其耦接在所述第一反相器与接地电压的端子之间，并且适用于通过其栅极接收电源电压；以及
第二NMOS晶体管，其耦接在所述第二反相器与所述接地电压的端子之间，并且适用于通过其栅极接收初始化信号。
17.根据权利要求16所述的触发器，还包括：
第一PMOS晶体管，其耦接在所述第一节点与所述电源电压的端子之间，并且适用于通过其栅极接收初始化信号；以及
第二PMOS晶体管，其耦接在所述第二节点与所述电源电压的端子之间，并且适用于通过其栅极接收所述电源电压。
18.根据权利要求17所述的触发器，其中，所述初始化信号在所述触发器的初始操作时段之内被激活为逻辑低电平。
19.根据权利要求18所述的触发器，其中，如果所述初始化信号被激活为所述逻辑低电平，则所述第一PMOS晶体管被导通并且将所述第一节点与所述电源电压的端子耦接，以及所述第二NMOS晶体管被关断并且阻止所述第二反相器与所述接地电压的端子的耦接。
20.根据权利要求16所述的触发器，还包括与非门，所述与非门适用于对作为输入的所述时钟信号和所述初始化信号执行与非运算，以及将通过执行所述与非运算而获得的信号输出至所述感测放大器电路。
21.一种集成电路，包括：
差分放大器，其被配置为放大来自第一输入节点和第二输入节点的差分信号，以及将被放大的差分信号分别输出到第一输出节点和第二输出节点；
锁存器，其被配置为在所述第一输出节点与所述第二输出节点之间反馈与锁存所述被放大的差分信号；
预充电器，其被配置为响应于在所述差分放大器的初始操作下被使能的控制信号而将所述第一输出节点预充电至逻辑高电平；以及
阻止电路，其被配置为响应于所述控制信号来阻止从所述第二输出节点到所述第一输出节点的反馈。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022057513A1 (zh) * 2020-09-16 2022-03-24 杭州集益威半导体有限公司 具有预充电和提前复位输出级的比较器电路
US11804829B2 (en) 2021-07-19 2023-10-31 Changxin Memory Technologies, Inc. Latch circuit, latch method, and electronic device
WO2024011738A1 (zh) * 2022-07-11 2024-01-18 长鑫存储技术有限公司 一种感测放大器电路及触发器
US11979121B2 (en) 2022-07-11 2024-05-07 Changxin Memory Technologies, Inc. Sense amplifier circuit and flip-flop

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11218137B2 (en) * 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit
CN112259135B (zh) * 2020-10-23 2021-08-13 海光信息技术股份有限公司 静态随机存储器的读数据控制装置、控制方法及电子设备
KR20220066653A (ko) 2020-11-16 2022-05-24 에스케이하이닉스 주식회사 입출력 회로, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템
US11670345B2 (en) 2021-02-05 2023-06-06 Samsung Electronics Co., Ltd. Sense amplifier including pre-amplifier circuit and memory device including same

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176163A (ja) * 1997-12-11 1999-07-02 Toshiba Corp センス増幅回路
US6297682B1 (en) * 1999-09-30 2001-10-02 Mitsubishi Denki Kabushiki Kaisha Differential sense amplifier circuit
JP2002064366A (ja) * 2000-08-07 2002-02-28 Hynix Semiconductor Inc 省電力用条件付き捕獲フリップフロップ
US20030020093A1 (en) * 2001-07-27 2003-01-30 Yasuhito Itaka Semiconductor integrated circuit
US20040008068A1 (en) * 2002-07-12 2004-01-15 Samsung Electronics Co., Ltd. Flip-flop for high-speed operation
US20060221723A1 (en) * 2005-03-31 2006-10-05 Hynix Semiconductor Inc. Data latch circuit of semiconductor device and method for latching data signal
US20060220718A1 (en) * 2005-03-31 2006-10-05 Hynix Semiconductor Inc. Data latch circuit of semiconductor device
US20060244502A1 (en) * 2005-04-27 2006-11-02 Samsung Electronics Co., Ltd. Sense amplifier-based flip-flop circuit
US20070024337A1 (en) * 2005-06-29 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US20070182458A1 (en) * 2006-02-03 2007-08-09 Samsung Electronics Co., Ltd. Sense amplifier flip flop
US20070285131A1 (en) * 2006-04-28 2007-12-13 Young-Soo Sohn Sense amplifier circuit and sense amplifier-based flip-flop having the same
US20070290734A1 (en) * 2006-06-19 2007-12-20 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US7453294B1 (en) * 2005-06-28 2008-11-18 Altera Corporation Dynamic frequency divider with improved leakage tolerance
CN103004088A (zh) * 2010-07-16 2013-03-27 马维尔国际贸易有限公司 电荷注入感测放大器电路
US20130257493A1 (en) * 2012-03-30 2013-10-03 Charles E. Dike Latch with a feedback circuit
CN104681086A (zh) * 2013-11-29 2015-06-03 爱思开海力士有限公司 半导体装置的缓冲电路
US20150311875A1 (en) * 2014-04-24 2015-10-29 Qualcomm Incorporated Sense amplifier with improved resolving time
US9543904B1 (en) * 2015-12-16 2017-01-10 SK Hynix Inc. Differential amplifier circuit and semiconductor memory device including same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107853A (en) * 1998-11-09 2000-08-22 Texas Instruments Incorporated Sense amplifier based flip-flop
DE102004055006B4 (de) 2004-11-15 2012-09-13 Infineon Technologies Ag Flipflop mit zusätzlicher Zustandsspeicherung bei Abschaltung

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176163A (ja) * 1997-12-11 1999-07-02 Toshiba Corp センス増幅回路
US6297682B1 (en) * 1999-09-30 2001-10-02 Mitsubishi Denki Kabushiki Kaisha Differential sense amplifier circuit
JP2002064366A (ja) * 2000-08-07 2002-02-28 Hynix Semiconductor Inc 省電力用条件付き捕獲フリップフロップ
US20030020093A1 (en) * 2001-07-27 2003-01-30 Yasuhito Itaka Semiconductor integrated circuit
US20040008068A1 (en) * 2002-07-12 2004-01-15 Samsung Electronics Co., Ltd. Flip-flop for high-speed operation
US20060221723A1 (en) * 2005-03-31 2006-10-05 Hynix Semiconductor Inc. Data latch circuit of semiconductor device and method for latching data signal
US20060220718A1 (en) * 2005-03-31 2006-10-05 Hynix Semiconductor Inc. Data latch circuit of semiconductor device
US20060244502A1 (en) * 2005-04-27 2006-11-02 Samsung Electronics Co., Ltd. Sense amplifier-based flip-flop circuit
US7453294B1 (en) * 2005-06-28 2008-11-18 Altera Corporation Dynamic frequency divider with improved leakage tolerance
US20070024337A1 (en) * 2005-06-29 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US20070182458A1 (en) * 2006-02-03 2007-08-09 Samsung Electronics Co., Ltd. Sense amplifier flip flop
US20070285131A1 (en) * 2006-04-28 2007-12-13 Young-Soo Sohn Sense amplifier circuit and sense amplifier-based flip-flop having the same
US20070290734A1 (en) * 2006-06-19 2007-12-20 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
CN103004088A (zh) * 2010-07-16 2013-03-27 马维尔国际贸易有限公司 电荷注入感测放大器电路
US20130257493A1 (en) * 2012-03-30 2013-10-03 Charles E. Dike Latch with a feedback circuit
CN104681086A (zh) * 2013-11-29 2015-06-03 爱思开海力士有限公司 半导体装置的缓冲电路
US20150311875A1 (en) * 2014-04-24 2015-10-29 Qualcomm Incorporated Sense amplifier with improved resolving time
US9543904B1 (en) * 2015-12-16 2017-01-10 SK Hynix Inc. Differential amplifier circuit and semiconductor memory device including same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
B.BRINDHA等: "Optimization of sense amplifier energy recovery flip-flop", 《2011 3RD INTERNATIONAL CONFERENCE ON ELECTRONICS COMPUTER TECHNOLOGY》 *
B.BRINDHA等: "Optimization of sense amplifier energy recovery flip-flop", 《2011 3RD INTERNATIONAL CONFERENCE ON ELECTRONICS COMPUTER TECHNOLOGY》, vol. 1, 7 July 2011 (2011-07-07), pages 317 - 319 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022057513A1 (zh) * 2020-09-16 2022-03-24 杭州集益威半导体有限公司 具有预充电和提前复位输出级的比较器电路
US11811414B1 (en) 2020-09-16 2023-11-07 Joywell Semiconductor (Shanghai) Co., Ltd. Comparator circuit having pre-charging and early reset output stage
US11804829B2 (en) 2021-07-19 2023-10-31 Changxin Memory Technologies, Inc. Latch circuit, latch method, and electronic device
WO2024011738A1 (zh) * 2022-07-11 2024-01-18 长鑫存储技术有限公司 一种感测放大器电路及触发器
US11979121B2 (en) 2022-07-11 2024-05-07 Changxin Memory Technologies, Inc. Sense amplifier circuit and flip-flop

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Publication number Publication date
US11120846B2 (en) 2021-09-14
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