KR101071212B1 - 반도체 메모리 - Google Patents

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KR101071212B1
KR101071212B1 KR1020097023865A KR20097023865A KR101071212B1 KR 101071212 B1 KR101071212 B1 KR 101071212B1 KR 1020097023865 A KR1020097023865 A KR 1020097023865A KR 20097023865 A KR20097023865 A KR 20097023865A KR 101071212 B1 KR101071212 B1 KR 101071212B1
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게이조 모리타
겐이치 나카바야시
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

전압 검출 회로는, 한 쌍의 비트 선의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호를 출력한다. 타이밍 생성 회로의 마스크 회로는, 센스 앰프 활성화 신호의 출력을 검출 신호가 출력될 때까지 마스크 한다. 센스 앰프는, 센스 앰프 활성화 신호에 동기하여 메모리 셀로부터 비트 선에 판독되는 데이터의 논리를 판정한다. 센스 앰프의 동작은, 소정량의 전하가 메모리 셀로부터 비트 선에 판독된 후, 즉, 검출 신호의 출력 후에 개시된다. 이 때문에, 반도체 메모리의 제조 조건의 변동에 의해, 타이밍 신호의 출력 타이밍이 빨라진 경우, 메모리 셀로부터 판독되는 데이터를 센스 앰프에 정확하게 래치할 수 있다. 이 결과, 반도체 메모리의 오동작을 방지할 수 있다.
Figure R1020097023865
메모리 셀, 비트 선, 전압 검출 회로, 타이밍 생성 회로, 센스 앰프, 마스크 회로

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은, 데이터의 논리 값을 전하로서 유지하는 커패시터로 구성되는 메모리 셀을 갖는 반도체 메모리에 관한 것이다.
DRAM 및 플래시 메모리/EEPROM의 장점을 겸비한 반도체 기억 장치로서, 메모리 셀에 강유전체 커패시터를 구비한 강유전체 메모리가 개발되고 있다. 강유전체 메모리는, 강유전체를 절연 재료로 하는 강유전체 커패시터를 가변 용량 커패시터로서 동작시켜, 강유전체 커패시터로의 인가 전압을 제로(zero)로 하여도 잔류 분극이 남는 것을 이용함으로써, 전원이 제공되지 않아도 데이터를 유지할 수 있다.
최근, 비트 선 GND 센스 방식이라 칭하는 강유전체 메모리의 판독 방식이 제안되어 있다. 이 종류의 판독 방식에서는, 플레이트 선에 전압을 인가했을 때에 비트 선의 전압이 변동하지 않도록, 메모리 셀로부터 비트 선으로 판독되는 전하를, 프리 센스 앰프 내에 형성되는 차지 트랜스퍼(charge transfer)라 칭하는 전하 전송 회로를 통하여 전하 축적 회로에 전송한다. 전하 축적 회로에 전송된 전하량은, 전압으로 변환된다. 그리고, 변환된 전압에 따른 논리 값이, 센스 앰프에 의해 소정의 타이밍으로 래치되어, 메모리 셀에 유지되어 있던 데이터의 논리 값이 판독된다(예를 들면, 특허 문헌 1 참조).
또한, 프리 센스 앰프의 출력 전압이 소정의 전압에 도달했을 때에 검출 신호를 출력하고, 검출 신호로 동기하여 상보(相補)의 비트 선으로부터 판독되는 데이터를 센스 앰프에 래치하는 방식이 제안되어 있다(예를 들면, 특허 문헌 2 참조).
특허 문헌 1 : 일본국 특개2002-133857호 공보
특허 문헌 2 : 일본국 특개2005-129151호 공보
일반적으로, 반도체 메모리의 판독 동작 및 기입 동작에서는, 어드레스 데이터, 워드 드라이버 및 센스 앰프 등의 제어 회로는, 순서대로 동작한다. 이를 위해, 예를 들면, 이것 등 제어 회로용의 타이밍 신호는, 종속 접속된 지연 회로를 이용하여 순서대로 생성된다. 지연 회로는, 트랜지스터 등으로 구성되기 때문에, 지연 회로의 지연 시간은, 반도체 메모리의 제조 조건의 변동에 의해 고르지 않다. 한편, 메모리 셀로부터 비트 선에 판독되는 전압의 변화는, 트랜지스터의 특성에 의존하지 않고 일정하다. 이 때문에, 예를 들면, 트랜지스터의 역치 전압이 낮을 경우, 전하가 메모리 셀로부터 비트 선에 충분히 판독되기 이전에, 센스 앰프가 데이터를 래치할 우려가 있다. 프리 센스 앰프가 비트 선에 접속될 경우, 프리 센스 앰프의 출력 전압이 충분히 크게 되기 이전에 센스 앰프가 데이터를 래치할 우려가 있다. 이 경우, 반도체 메모리는, 오동작한다.
또한, 비트 선에 판독되는 전하량은, 예를 들면, 메모리 셀 커패시터의 제조 조건의 격차에 의해 변동한다. 예를 들면, 제조된 커패시터의 용량이 작으면, 비트 선에 판독되는 전하량은 작아진다. 프리 센스 앰프를 이용하여 검출 신호를 생성하고, 검출 신호에 동기하여 데이터를 센스 앰프에, 래치하는 방식에서는, 프리 센스 앰프의 출력 전압이 소정의 전압에 도달하지 않으면, 검출 신호는 출력되지 않고, 센스 앰프는 데이터를 래치할 수 없다. 이 경우, 반도체 메모리는, 오동작한다.
본 발명의 목적은, 커패시터로 구성되는 메모리 셀을 갖는 반도체 메모리에서, 메모리 셀로부터 판독되는 데이터를 센스 앰프에 정확하게 래치하고, 반도체 메모리의 오동작을 방지하는 것이다.
본 발명의 일 형태에서는, 각 메모리 셀은, 데이터의 논리에 따른 전하를 축적가능한 커패시터를 갖고, 비트 선에 접속된다. 전압 검출 회로는, 상보의 데이터가 판독되는 한 쌍의 비트 선에 대응하여 설치된다. 전압 검출 회로는, 메모리 셀의 액세스시에, 한 쌍의 비트 선의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호를 출력한다. 타이밍 생성 회로는, 종속 접속된 복수의 지연 회로를 갖고, 지연 회로로부터 타이밍 신호를 각각 출력하고, 1개의 타이밍 신호에 응답해서 센스 앰프 활성화 신호를 출력한다. 타이밍 생성 회로는, 센스 앰프 활성화 신호의 출력을 검출 신호가 출력될 때까지 마스크 하는 마스크 회로를 가진다. 상술의 1개의 타이밍 신호를 출력하는 지연 회로의 다음 단(段)의 지연 회로는, 센스 앰프 활성화 신호를 접수하여 동작한다. 센스 앰프는, 센스 앰프 활성화 신호에 동기하여 메모리 셀로부터 비트 선에 판독되는 데이터의 논리를 판정한다.
본 발명의 다른 형태에서는, 각 메모리 셀은, 데이터의 논리에 따른 전하를 축적가능한 커패시터를 갖고, 비트 선에 접속된다. 전압 검출 회로는, 상보의 데이터가 판독되는 한 쌍의 비트 선에 대응해서 설치된다. 전압 검출 회로는, 메모리 셀의 액세스시에, 한 쌍의 비트 선의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호를 출력한다. 타이밍 생성 회로는, 종속 접속된 복수의 지연 회로를 갖고, 지연 회로로부터 타이밍 신호를 각각 출력하고, 타이밍 신호의 1개 또는 검출 신호에 응답하여 센스 앰프 활성화 신호를 출력한다. 센스 앰프는, 센스 앰프 활성화 신호에 동기하여 메모리 셀로부터 비트 선에 판독되는 데이터의 논리를 판정한다.
본 발명의 일 형태에서의 바람직한 예에서는, 비트 선에 각각 접속되는 프리 센스 앰프는, 비트 선을 통하여 메모리 셀로부터 판독되는 데이터의 전압 진폭을 증폭한다. 전압 검출 회로는, 상보의 데이터를 증폭하는 한 쌍의 프리 센스 앰프에 접속되어, 메모리 셀의 액세스시에, 한 쌍의 프리 센스 앰프의 한쪽에 의해 증폭되는 데이터의 전압 값이 제 1 전압에 도달했을 때에, 검출 신호를 출력한다. 센스 앰프는, 프리 센스 앰프에 의해 증폭된 데이터를 접수하고, 메모리 셀로부터 상기 비트 선에 판독되는 논리를 판정한다.
본 발명의 일 형태에서의 바람직한 예에서는, 상기 지연 회로에 더해서, 메모리 셀로부터 상기 비트 선에 데이터가 판독되고 나서 소정 시간 후에 타임 아웃 신호를 출력하는 지연 회로가 설치된다. 마스크 회로는, 검출 신호가 출력되지 않을 때에도 센스 앰프 활성화 신호를 출력하기 때문에, 타임 아웃 신호의 출력에 응답하여 마스크를 해제하는 마스크 해제 회로를 가진다.
본 발명에서는, 센스 앰프의 동작은, 소정량의 전하가 메모리 셀로부터 비트 선에 판독된 후(검출 신호의 출력 후)에 개시된다. 이 때문에, 반도체 메모리의 제조 조건의 변동에 의해, 타이밍 신호의 출력 타이밍이 빨라진 경우에도, 메모리 셀로부터 판독되는 데이터를 센스 앰프에 정확하게 래치할 수 있다. 또한, 후단 측의 지연 회로는, 센스 앰프 활성화 신호를 접수하여 동작하기 때문에, 센스 앰프가 데이터를 래치한 후에 동작하는 회로의 동작 타이밍을, 센스 앰프의 래치 타이밍에 맞춰서 설정할 수 있다. 이 결과, 반도체 메모리의 오동작을 방지할 수 있다.
또한, 본 발명에서는, 센스 앰프 활성화 신호는, 타이밍 신호의 1개 또는 검출 신호에 응답하여 출력된다. 혹은, 센스 앰프 활성화 신호는, 타임 아웃 신호 또는 검출 신호에 응답하여 출력된다. 예를 들면, 커패시터의 용량 값이 작고, 메모리 셀로부터 비트 선에 판독되는 전하량이 적은 경우, 전압 검출 회로는, 검출 신호를 출력할 수 없다. 혹은, 검출 신호의 출력 타이밍은, 대폭으로 늦어진다. 이러한 경우에도, 센스 앰프를 소정의 타이밍에서 확실하게 동작할 수 있고, 메모리 셀로부터 판독되는 데이터를 센스 앰프에 정확하게 래치할 수 있다. 따라서, 반도체 메모리의 오동작을 방지할 수 있다.
도 1은 본 발명의 반도체 메모리의 제 1 실시예를 도시하는 블록도.
도 2는 도 1에 도시한 메모리 셀의 상세를 도시하는 회로도.
도 3은 도 1에 도시한 프리 센스 앰프의 상세를 도시하는 회로도.
도 4는 도 1에 도시한 센스 앰프의 상세를 도시하는 회로도.
도 5는 도 1에 도시한 전압 검출 회로의 상세를 도시하는 회로도.
도 6은 도 1에 도시한 타이밍 생성 회로의 상세를 도시하는 블록도.
도 7은 도 3의 프리 센스 앰프 및 도 4의 센스 앰프의 동작을 도시하는 파형도.
도 8은 도 3의 프리 센스 앰프 및 도 4의 센스 앰프의 동작의 다른 예를 도시하는 파형도.
도 9는 도 3의 프리 센스 앰프 및 도 4의 센스 앰프의 동작의 다른 예를 도시하는 파형도.
도 10은 도 1에 도시한 강유전체 메모리의 액세스 동작을 도시하는 파형도.
도 11은 도 1에 도시한 강유전체 메모리의 액세스 동작의 다른 예를 도시하는 파형도.
도 12는 본 발명 이전에 발명자가 검토한 강유전체 메모리의 액세스 동작을 도시하는 파형도.
도 13은 본 발명의 제 2 실시예에서의 타이밍 생성 회로를 도시하는 블록도.
도 14는 제 2 실시예에서의 강유전체 메모리의 액세스 동작을 도시하는 파형도.
도 15는 본 발명의 제 3 실시예에서의 타이밍 생성 회로를 도시하는 블록도.
도 16은 제 3 실시예에서의 프리 센스 앰프 및 센스 앰프의 동작을 도시하는 파형도.
도 17은 본 발명의 반도체 메모리의 제 4 실시예를 도시하는 블록도.
도 18은 도 17에 도시한 센스 앰프의 상세를 도시하는 회로도.
도 19는 본 발명의 제 5 실시예에서의 타이밍 생성 회로를 도시하는 블록도.
도 20은 본 발명의 반도체 메모리의 제 6 실시예를 도시하는 블록도.
도 21은 제 6 실시예에서의 강유전체 메모리의 액세스 동작을 도시하는 파형도.
도 22는 전압 검출 회로의 다른 예를 도시하는 회로도.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도면 중 2중환(重丸)은, 외부 단자를 도시하고 있다. 도면 중, 굵은 선으로 도시한 신호 선은, 복수 개로 구성되어 있다. 굵은 선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 외부 단자를 통하여 공급되는 신호에는, 단자 명과 동일한 부호를 사용한다. 신호가 도달되는 신호 선에는, 신호 명과 동일한 부호를 사용한다. 말미에 "Z"가 붙는 신호는, 정(正) 논리를 도시하고 있다. 말미에 "X"가 붙는 신호 및 선두에 "/"가 붙는 신호는, 부(負) 논리를 도시하고 있다.
도 1은, 본 발명의 반도체 메모리의 제 1 실시예를 도시하고 있다. 이 반도체 메모리는, 실리콘 기판상에 CM0S 프로세스를 사용하여 강유전체 메모리(FM)로서 형성되어 있다. 강유전체 메모리(FM)는, 예를 들면 IC 카드 등의 무선 태그(RFID)의 워크 메모리나, 휴대 전화 등의 휴대 단말의 워크 메모리로서 사용된다. 강유전체 메모리(FM)는, 어드레스 버퍼(ADB), 커맨드 버퍼(CMDB), 로우 디코더(RDEC), 타이밍 생성 회로(TGEN), 칼럼 디코더(CDEC), 플레이트 드라이버(PD), 워드 드라이버(WD), 메모리 코어(CORE), 전압 검출 회로(VDET) 및 데이터 출력 버퍼(BUF)를 갖고 있다. 도 1에서는, 주입 판독 동작에 필요한 회로를 기재하고 있다. 이 때문에, 기입 동작에 필요한 데이터 입력 버퍼 및 라이트 앰프 등의 회로는, 기재를 생략하고 있다.
어드레스 버퍼(ADB)는, 어드레스 신호(AD)를 어드레스 단자를 통하여 수신하고, 수신한 신호를 로우 디코더(RDEC) 및 칼럼 디코더(CDEC)에 출력한다. 로우 디코더(RDEC)는, 어드레스 신호의 상위 비트(로우 어드레스)를 디코드하여 로우 디코드 신호를 생성하고, 생성한 신호를 워드 드라이버(WD) 및 플레이트 드라이버(PD)에 출력한다. 칼럼 디코더(CDEC)는, 어드레스 신호의 하위 비트(칼럼 어드레스)를 디코드하여 칼럼 디코드 신호를 생성하고, 생성한 신호를 데이터 출력 버퍼(BUF) 등에 출력한다.
커맨드 버퍼(CMDB)는, 칩 실렉트 신호/CS 및 라이트 인에이블 신호/WE 등의 커맨드 신호를 커맨드 단자를 통하여 수신하고, 수신한 신호를 해독하고, 판독 신호(RDZ) 또는 기입 신호(WRZ)를 타이밍 생성 회로(TGEN)에 출력한다. 타이밍 생성 회로(TGEN)는, 판독 신호(RDZ) 또는 기입 신호(WRZ)와, 래치 신호(LATCH)(검출 신호)를 접수하고, 플레이트 드라이버(PD), 워드 드라이버(WD), 데이터 출력 버퍼(BUF), 프리 센스 앰프(PSA) 및 센스 앰프(SA) 등을 동작시키는 타이밍 신호(T1 - T5), 센스 앰프 파워 신호(SAPWR) 및 타이밍 신호(T7 - T12)를 순서대로 출력한다. 타이밍 생성 회로(TGEN)의 상세는, 도 6에 도시한다.
플레이트 드라이버(PD)는, 타이밍 생성 회로(TGEN)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여, 소정의 플레이트 선(PL)을 선택한다. 선택된 플레이트 선(PL)은, 소정의 기간 저(低) 레벨로부터 고(高) 레벨로 변화한다. 워드 드라이버(WD)는, 타이밍 생성 회로(TGEN)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여, 소정의 워드 선(WL)을 선택한다. 선택된 워드 선(WL)은, 소정의 기간 저 레벨로부터 고 레벨로 변화한다.
메모리 코어(CORE)는, 메모리 셀 어레이(ARY)와, 상보의 비트 선 쌍(BLE, BLO)에 접속된 메모리 셀(MC)과, 각 비트 선 쌍(BLE, BLO)에 접속된 프리 센스 앰프(PSA)(비트 선(GND) 센스 회로)와, 비트 선 쌍(BLE, BLO)에 대응하는 한 쌍의 프리 센스 앰프(PSA)의 출력 신호(SFE, SFO)를 접수하는 센스 앰프(SA)를 갖고 있다. 프리 센스 앰프(PSA)는, 비트 선(BLE)(또는 BLO)을 통하여, 메모리 셀(MC)로부터 판독되는 데이터의 전압 진폭을 증폭한다. 프리 센스 앰프(PSA)의 상세는, 도 3에 도시한다.
센스 앰프(SA)에는, 센스 앰프 파워 신호(SAPWR)(센스 앰프 활성화 신호)의 고 레벨 중에서 동작하고, 프리 센스 앰프(PSA)에 의해 증폭된 상보의 데이터의 논리를 래치한다(데이터의 논리의 판정). 센스 앰프(SA)는, 래치한 상보의 데이터의 논리를 도시하는 출력 신호(SAOUT, SAOUTX)를 데이터 출력 버퍼(BUF)에 출력한다. 데이터 출력 버퍼(BUF)는, 메모리 코어(CORE)로부터 판독되는 복수 비트의 판독 데이터(상보의 데이터) 중, 예를 들면, 16비트를, 칼럼 디코드 신호에 따라서 선택하 고, 선택한 판독 데이터를 데이터 입출력 단자(I/0)에 출력한다. 데이터 입출력 단자(I/O)는, 예를 들면, 16비트로 구성되어 있다.
전압 검출 회로(VDET)는, 한 쌍의 인버터(INV), NAND 게이트 및 지연 회로(DLY)를 갖고 있다. 또한, 인버터(INV) 및 NAND 게이트의 전파 지연 시간이 비교적 길 경우, 지연 회로(DLY)는 형성되지 않을 경우도 있다. 각 인버터(INV)는, 프리 센스 앰프(PSA)의 출력에 접속되는 슈미트 트리거 타입의 인버터이다. NAND 게이트는, 인버터(INV) 중 어느 하나의 출력이 저 레벨로 변화했을 때에, 출력 신호(SCH)를 고 레벨로 변화한다. 지연 회로(DLY)는, 출력 신호(SCH)를 지연시켜, 출력 신호(SCH)와 동일한 논리를 갖는 검출 신호(LATCH)로서 출력한다. 이에 의해, 전압 검출 회로(VDET)는, 메모리 셀(MC)의 액세스시에, 한 쌍의 비트 선(BLE, BLO)의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호(LATCH)를 출력한다. 전압 검출 회로(VDET)의 상세는, 도 5에 도시한다.
전압 검출 회로(VDET)의 인버터 쌍(INV)은, 예를 들면, 플레이트 드라이버(PD)로부터 가장 먼 한 쌍의 비트 선(BLE, BLO)에 대응하는 프리 센스 앰프 쌍(PSA)에 접속되어 있다. 플레이트 드라이버(PD)로부터 가장 먼 한 쌍의 비트 선(BLE, BLO)은, 메모리 셀(MC)로부터 전하가 판독되는 타이밍이 가장 느리다. 이 때문에, 예를 들면, 후술하는 도 8에 도시하는 바와 같이, 검출 신호(LATCH)에 동기하여 센스 앰프 파워 신호(SAPWR)가 생성될 경우에, 모든 프리 센스 앰프(PSA)로부터의 출력 신호(SFE, SFO)의 전압 차(差)가 확실하게 커지고 나서, 센스 앰프(SA)를 증폭 동작할 수 있다.
또한, 전압 검출 회로(VDET)의 인버터 쌍(INV)은, 메모리 셀 어레이(ARY)의 중앙(도면의 좌우측 방향의 한가운데)의 비트 선 쌍(BLE, BLO)에 대응하는 프리 센스 앰프 쌍(PSA)에 접속해도 좋다. 혹은, 인버터 쌍(INV)은, 모든 프리 센스 앰프 쌍(PSA)에 대응하여 배치해도 좋다. 이 경우, NAND 게이트 대신에, 모든 인버터(INV)의 출력을 접수하는 부 논리의 OR 회로가 구성된다.
도 2는, 도 1에 도시한 메모리 셀(MC)의 상세를 도시하고 있다. 메모리 셀(MC)은, nMOS 트랜지스터로 이루어지는 액세스 트랜지스터 쌍(N1, N2) 및 강유전체 커패시터 쌍(F1, F2)을 갖고 있다. 강유전체 커패시터(F1)는, 일단(一端)이 액세스 트랜지스터(N1)를 통하여 비트 선(BLE)에 접속되고, 타단(他端)이 플레이트 선(PL)에 접속되어 있다. 강유전체 커패시터(F2)는, 일단이 전송 트랜지스터(N2)를 통하여 비트 선(BLO)에 접속되고, 타단이 플레이트 선(PL)에 접속되어 있다. 액세스 트랜지스터(N1, N2)의 게이트는, 공통의 워드 선(WL)에 접속되어 있다. 도면 중, 강유전체 커패시터(F1, F2)에 부착한 화살표는, 분극 상태를 표시하고 있다. 상방을 향하는 화살표는, "논리 O"를 기억하고 있는 상태이다. 하방을 향하는 화살표는, "논리 1"을 기억하고 있는 상태이다. 강유전체 커패시터(F1, F2)는, 기억하는 데이터의 논리에 따라 용량 값이 다르다. 즉, 강유전체 커패시터(F1, F2)는, 데이터의 논리에 따른 전하를 축적가능하다.
일반적으로, 도 2의 메모리 셀(MC)은, 2T2C 타입이라 칭해진다. 2T2C 타입의 메모리 셀에서는, 한 쌍의 강유전체 커패시터(F1, F2)는, 서로 반대의 논리의 데이터가 기입된다. 도 1에 도시한 센스 앰프(SA)는, 상보의 비트 선(BLE, BLO)에 각각 판독되고, 프리 센스 앰프(PSA)에 의해 증폭된 전압을 차동(差動) 증폭한다. 따라서, 소위 레퍼런스 메모리 셀은 불필요하다.
도 3은, 도 1에 도시한 프리 센스 앰프(PSA)의 상세를 도시하고 있다. 프리 센스 앰프(PSA)는, 비트 선 초기화 회로(10), 전하 전송 회로(12)(차지 트랜스퍼(charge transfer)), 인버터 앰프(16)(제어 회로), 벌치 전압 생성 회로(18)(초기화 회로), 부 전압 생성 회로(20)(전하 축적 회로, 초기화 회로) 및 레벨 시프트 회로(22)를 갖고 있다. 프리 센스 앰프(PSA)에 의해, 비트 선(GND) 센스 방식이 실현된다.
비트 선 초기화 회로(10)는, 게이트에서 제어 신호(BGND)를 접수하고, 소스가 접지 선에 접속되고, 드레인이 비트 선(BL(BLE 또는 BLO)에 접속된 nMOS 트랜지스터(NM1)로 구성되어 있다. 전하 전송 회로(12)는, 게이트(제어 단자)가 벌치 전압 생성 회로(18)의 출력 노드(VTH)에 접속되고, 소스가 비트 선(BL)에 접속되어, 드레인이 부 전압 생성 회로(20)의 출력 노드(MINS)에 접속된 pMOS 트랜지스터(PM1)로 구성되어 있다.
인버터 앰프(16)는, CMOS 인버터(I1)(피드백 인버터), CMOS 인버터(I1)의 출력 단자(IOUT)를 입력 단자(IIN)에 접속하는 스위치(S1), CMOS 인버터(I1)의 입력 단자(IIN)와 비트 선(BL)의 사이에 배치된 커패시터(C1), CMOS 인버터(I1)의 출력 단자(IOUT)와 전하 전송 회로(12)의 게이트(제어 단자) 사이에 배치된 커패시터(C2)를 갖고 있다. CMOS 인버터(I1)의 pMOS 트랜지스터(도시 생략)의 소스는, 게이트에서 파워 제어 신호(POWX)를 접수하는 pMOS 트랜지스터(PM2)(스위치 회로) 를 통하여 전원선(VDD)에 접속되어 있다. CM0S 인버터(I1)의 nM0S 트랜지스터(도시 생략)의 소스는, 게이트에서 파워 제어 신호(POW)를 접수하는 nMOS 트랜지스터(NM2)(스위치 회로)를 통하여 접지 선에 접속되어 있다.
파워 제어 신호(POWX, POW)는, 트랜지스터(PM2, NM2)를 온하고, CM0S 인버터(I1)를 활성화하기 위해, 판독 동작의 개시에 응답하여, 각각 저 레벨 및 고 레벨로 변화한다. 마찬가지로, 스위치(S1)는, 판독 동작을 개시할 때에 오프된다. 커패시터(C1, C2)는, 예를 들면, 강유전체 커패시터로 구성되어 있다. 인버터 앰프(16)는, 비트 선(BLE 또는 BLO)에 판독된 전하를 부 전압 생성 회로(20)의 커패시터(C5)에 전송하기 위해, 판독된 전하에 의한 비트 선(BLE 또는 BLO)의 전압의 변화에 따라서 전하 전송 회로(12)의 전하 전송 능력을 제어한다.
벌치 전압 생성 회로(18)는, 노드(VGENX)에 고 레벨(전원 전압(VDD)) 또는 저 레벨(접지 전압)을 생성하는 전압 생성 회로(18a)와, 노드(VGENX)와 노드(VTH) 사이에 접속된 커패시터(C4)와, 노드(VTH)에 접속된 클램프 회로(18b)와, 클램프 회로(18b)를 접지 선에 접속하는 스위치(S2), 노드(VTH)를 접지 선에 접속하는 클램프 회로(18c)를 갖고 있다. 전압 생성 회로(18a)는, 전원 선(VDD)과 접지 선 사이에 직렬로 접속된 pMOS 트랜지스터(PM3) 및 nMOS 트랜지스터(NM3)를 갖고 있다. pMOS 트랜지스터(PM3) 및 nMOS 트랜지스터(NM3)의 게이트는, 각각 전압 제어 신호(VGENP, VGENN)를 접수하고 있다.
클램프 신호(18b)는 소스가 스위치(S2)를 통하여 접지 선에 접속되고, 게이트 및 드레인이 노드(VTH)에 접속된 pMOS 트랜지스터(PM4)로 구성되어 있다. 커패 시터(C4)는, 예를 들면, 강유전체 커패시터로 구성되어 있다. 클램프 회로(18c)는, 소스가 노드(VTH)에 접속되고, 게이트, 드레인 및 기판이 접지 선에 접속된 pM0S 트랜지스터(PM5)로 구성되어 있다.
부 전압 생성 회로(20)는, 부 전압 제어 신호(MGEN)를 접수하고, 출력이 노드(MGENX)에 접속된 CMOS 인버터(I2)와, 노드(MGENX)와 노드(MINS) 사이에 배치된 커패시터(C5)를 갖고 있다. 커패시터(C5)는, 예를 들면, 강유전체 커패시터로 구성되어 있다. 부 전압 생성 회로(20)는, 판독 동작시에 메모리 셀(MC)로부터 비트 선(BLE 또는 BLO)에 판독되는 전하를 축적함과 동시에, 축적 전하에 따른 판독 전압을 생성한다.
레벨 시프트 회로(22)는, 노드(MINS)에 발생하는 부 전압을 정 전압으로 변환하기 위해 커패시터(도시 생략)를 갖고 있다. 비트 선(BLE)이 접속된 프리 센스 앰프(PSA)에 대응하는 레벨 시프트 회로(22)는, 출력 신호(SFE)를 출력한다. 비트 선(BLO)이 접속된 프리 센스 앰프(PSA)에 대응하는 레벨 시프트 회로(22)는, 출력 신호(SFO)를 출력한다.
도 4는, 도 1에 도시한 센스 앰프(SA)의 상세를 도시하고 있다. 센스 앰프(SA)는, 한 쌍의 CMOS 인버터(I11, I12) 및 스위치(S11, S12)로 구성된 래치(LT)와, CMOS 인버터(I13)와, 스위치(S13, S14, S15, S16)로 구성되어 있다. 래치(LT)의 상보의 입출력 노드(SAOUT, SAOUTX)는, 센스 앰프(SA)의 출력이다. CMOS 인버터(I13)는, 센스 앰프 파워 신호(SAPWR)를 반전하여, 센스 앰프 파워 신호(SAPWRX)로서 출력한다.
스위치(S11)(pMOS 트랜지스터)는, CMOS 인버터(I11, I12)를 전원 선(VDD)에 접속하기 위해서, 센스 앰프 파워 신호(SAPWR)의 고 레벨 중에 온 한다. 스위치(S12)(nMOS 트랜지스터)는, CMOS 인버터(I11, I12)를 접지 선(GND)에 접속하기 위해서, 센스 앰프 파워 신호(SAPWR)의 고 레벨 중에 온 한다. 스위치(S13, S14)는, 프리 센스 앰프(PSA)의 출력 신호(SFE, SFO)를 래치(LT)에 전달하기 위해서, 센스 앰프 파워 신호(SAPWR)의 저 레벨 중에 온 한다. 스위치(S15, S16)는, 센스 앰프(SA)의 동작중에 오프 하고, 센스 앰프(SA)의 비 동작 중에 온 한다.
센스 앰프(SA)는, 센스 앰프 파워 신호(SAPWR)의 저 레벨 중에 비활성화되어서 동작을 정지하고, 센스 앰프 파워 신호(SAPWR)의 고 레벨에의 변화에 동기하여 활성화되고, 노드(SAOUT, SAOUTX)의 전압 차를 증폭한다. 이 증폭에 의해, 메모리 셀(MC)로부터 판독된 데이터의 노리 값은, 래치(LT)에 래치된다. 또한, 래치된 상보의 데이터(논리 값)는, 출력 신호(SAOUT, SAOUTX)로서 출력된다.
도 5는, 도 1에 도시한 전압 검출 회로(VDET)의 상세를 도시하고 있다. 전압 검출 회로(VDET)의 인버터(INV)는, 공지의 슈미트 트리거 타입의 인버터이다.
도 6은, 도 1에 도시한 타이밍 생성 회로(TGEN)의 상세를 도시하고 있다. 타이밍 생성 회로(TGEN)는, 종속 접속된 복수의 지연 회로(DLY1 - DLY12), OR 회로 및 AND 회로를 갖고 있다. OR 회로는, 판독 신호(RDZ) 또는 기입 신호(WRZ)의 활성화에 동기하여 액세스 신호(ACSZ)를 고 레벨로 활성화한다. 지연 회로(DLY1 - 6)는, 액세스 신호(ACSZ)의 상승 에지를 순차적으로 지연하고, 타이밍 신호(T1 - T6)로서 출력한다. AND 회로는, 검출 신호(LATCH)와 타이밍 신호(T6)가 함께 고 레벨의 때, 센스 앰프 파워 신호(SAPWR)를 고 레벨로 활성화한다. 즉, AND 회로는, 타이밍 신호(T6)가 검출 신호(LATCH)보다 빨리 출력되는 경우에도, 센스 앰프 파워 신호(SAPWR)의 출력을 검출 신호(LATCH)가 출력될 때까지 마스크 하는 마스크 회로로서 동작한다.
지연 회로(DLY7 - 12)는, 센스 앰프 파워 신호(SAPWR)의 상승 에지를 순차적으로 지연하고, 타이밍 신호(T7 - T12)로서 출력한다. 즉, 타이밍 신호(T6)를 출력하는 지연 회로(DLY6)의 다음 단의 지연 회로(DLY7)는, 센스 앰프 파워 신호(SAPWR)를 접수하여 동작한다. 타이밍 신호(T12)는, 리셋 신호(리셋)로서 지연 회로(DLY1 - 12)에 공급된다. 지연 회로(DLY1 - 12)는, 리셋 신호(리셋)의 고 레벨로 접수하여 리셋되어, 타이밍 신호(T1 - 12)를 저 레벨로 변화한다. 또한, 타이밍 생성 회로(TGEN)는, 도시한 이외에도, 프리 센스 앰프(PSA)의 제어 신호를 생성하는 회로를 갖는다.
도 7은, 도 3의 프리 센스 앰프(PSA) 및 도 4의 센스 앰프(SA)의 동작을 도시하고 있다. 이 예는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 벌치 전압이, 거의 표준 값의 경우를 도시하고 있다. 또한, 비트 선(GND) 센스 방식을 실현하기 위한 프리 센스 앰프(PSA)의 동작은, 공지되어 있기 때문에, 도 7에서는, 프리 센스 앰프(PSA)에의 입력 신호의 타이밍과 프리 센스 앰프(PSA)로부터의 출력 신호의 타이밍만을 도시한다. 도 7의 시간(T1 - T7)은, 타이밍 신호(T1 - T7)가 고 레벨로 변화하는 시간을 도시한다.
먼저, 액세스 요구가 공급되기 이전의 초기 상태(스탠바이 상태)에서 제어 신호(BGND)는 고 레벨로 설정되어 있기 때문에, nMOS 트랜지스터(NM1)(비트 선 초기화 회로)는 온 하고, 비트 선(BL)(BLE 또는 BLO)의 전압은, 접지 전압으로 초기화된다. 파워 제어 신호(POW, POWX)는, 저 레벨, 고 레벨로 각각 유지되어 있고, 피드백 인버터(I1)는 온으로 하고 있다. 스위치(S1, S2)는 온 하고 있다. 스위치(S1, S2)의 동작을 제어하는 제어 신호, 및 전압 제어 신호(VGENP, VGENN), 부 전압 제어 신호(MGEN), 제어 신호(BGND), 파워 제어 신호(POW, POWX)는, 도 1에 도시한 타이밍 생성 회로(TGEN)에 의해 생성된다.
시간(T1)에서, 파워 제어 신호(POW, POWX)가 고 레벨 및 저 레벨로 각각 변화되고, 피드백 인버터(I1)는 활성화된다. 스위치(S1)가 온 하고 있기 때문에, 피드백 인버터(I1)의 입력 전압(IIN) 및 출력 전압(IOUT)은, 거의 VDD/2가 된다.
시간(T2)에서, 전압 제어 신호(VGENP, VGENN)가 고 레벨로 변화하고, 노드(VTH)의 전압(도시 생략)은, 일반적으로 내린 후, pMOS 트랜지스터(PM4)(클램프 회로)의 벌치 전압(예를 들면, -0.6V)으로 초기화된다. pMOS 트랜지스터(PM1, PM4)의 벌치 전압은, 서로 등(等)으로 설계되어 있다. 이 때문에, 노드(VTH)의 전압이 일시적으로 내렸을 때에, pMOS 트랜지스터(PM1)는 온 하고, 노드(MlNS)의 전압은, 비트 선(BL)의 전압(접지 전압)으로 초기화된다. 프리 센스 앰프 쌍(PSA)의 출력 노드(SFE, SFO)는, 노드(MINS)의 전압의 변화에 따라서 상승한다. 또한, 도 4에 도시하는 바와 같이, 센스 앰프(SA)의 출력 노드(SAOUT, SAOUTX)는, 센스 앰프 파워 신호(SAPWR)가 활성화될 때까지, 노드(SFE, SFO)에 접속된다. 이 때문에, 노드(SAOUT, SAOUTX)의 전압비, 센스 앰프 파워 신호(SAPWR)가 활성화될 때까지 노 드(SFE, SFO)의 전압과 동일하게 변화한다.
시간(T3)에서, 전압 제어 신호(VGENN)가 저 레벨로 변화하고, 도 1의 노드(VGENX)는, 플로팅(floating) 상태가 된다. 동시에 스위치(S1, S2)가 오프 된다. 스위치(S2)의 오프에 의해, pMOS 트랜지스터(PM4)에 의한 노드(VTH)의 클램프가 해제된다. 스위치(S1)의 오프에 의해, 피드백 인버터(I1)의 입력과 출력의 단락이 해제된다. 피드백 인버터(I1)의 입력의 전압은, 거의 VDD/2이기 때문에, 피드백 인버터(I1)는, 높은 게인(gain)을 갖는 반전 앰프로서 동작한다.
한편, 제어 신호(BGND)도 저 레벨로 변화하고, 비트 선(BL)은, 플로팅 상태가 된다. 이에 의해, 시간(T3) 이후, 비트 선(BL)의 전압이 변화하면, 커패시터(C1)의 용량 결합에 의해 피드백 인버터(I1)의 입력 전압(IIN)이 변화한다. 피드백 인버터(I1)는, 입력 전압(IIN)의 변화를 증폭하고, 출력 전압(IOUT)을 반대 방향으로 변화시킨다. 커패시터의 용량 결합에 의해 노드(VTH)의 전압은, 출력 전압(IOUT)의 변화에 따라 변화한다.
시간(T4)에서, 부 전압 제어 신호(MGEN)가 고 레벨로 변화하고, 도 1의 노드(MGENX)의 전압은 고 레벨로부터 저 레벨로 변화한다. 도 1의 노드(MINS)의 전압은, 커패시터(C5)의 용량 결합에 의해, 노드(MGENX)의 전압의 저하에 따라 저하한다. 프리 센스 앰프 쌍(PSA)의 출력 노드(SFE, SFO)는, 노드(MINS)의 전압의 변화에 따라서 접지 전압까지 하강한다.
시간(T5)에서, 워드 선(WL)과 플레이트 선(PL)의 전압이 접지 전압으로부터 전원 전압(VDD)(이 예에서는, 3V)으로 변화한다. 워드 선(WL)의 상승에 의해, 메 모리 셀(MC)의 액세스 트랜지스터(N1)이 온 하고, 메모리 셀(MC)의 강유전체 커패시터 쌍(F1, F2)에 정 전압이 걸린다. 데이터 " 1"를 기억하고 있는 강유전체 커패시터(F1)(또는 F2)에 걸리는 전압의 극성은, 기입 시와 반대이기 때문에, 분극 반전이 일어나고, 큰 반전 전하가 비트 선(BL)(BLE 또는 BL0)에 판독된다. 데이터 " 0"을 기억하고 있는 강유전체 커패시터(F2)(또는 F1)에 걸리는 전압의 극성은, 기입 시와 같기 때문에, 분극 반전은 일어나지 않고, 비교적 작은 전하가 비트 선(BL)(BLO 또는 BLE)에 판독된다.
이때, 비트 선(BLE, BLO)의 전압은, 함께 상승하려고 한다. 그러나, 비트 선(BL)의 전압이 조금 오르면, 커패시터(C1)의 용량 결합에 의해, 피드백 인버터(I1)의 입력 전압이 오른다. 피드백 인버터(I1)의 반전 증폭 작용 및 커패시터(C2)의 용량 결합에 의해, 노드(VTH)의 전압은 내려가고, pMOS 트랜지스터(PM1)의 게이트·소스 사이 전압(절대값)은 커진다. 이 때문에, pM0S 트랜지스터(PM1)에 드레인 전류가 발생하고, 비트 선(BL)에 판독된 전하는, 비트 선(BL)으로부터 노드(MINS)에 전송된다. 따라서, 비트 선(BL)의 전압 상승은 억제되고, 거의 0V(접지 전압)로 유지된다. 이렇게, 피드백 인버터(I1)는, 전하 전송 회로(12)의 전하 전송 능력을 조정하는 제어 회로로서 동작한다.
커패시터(C5)는, 노드(MINS)에 전송된 전하에 의해 충전되기 때문에, 노드(MINS)의 전압(판독 전압)은 상승한다. 이때, 데이터 " 1"을 기억하고 있는 강유전체 커패시터(F1)(또는 F2)에 대응하는 노드(MINS)의 전압은, 데이터 " 0"을 기억하고 있는 강유전체 커패시터F2(또는 F1)에 대응하는 노드(MINS)의 전압보다 상 승한다. 프리 센스 앰프(PSA)의 출력(SFE, SFO)은, 노드(MINS)의 전압의 변화에 따라서 상승한다. 이때, 데이터 " 1"을 기억하고 있는 강유전체 커패시터(F1)(또는 F2)에 대응하는 출력(SFE)(또는 SFO)의 전압은, 데이터 " 0"을 기억하고 있는 강유전체 커패시터(F2)(또는 F1)에 대응하는 출력(SFO, SFE)의 전압보다 일찍 상승한다.
도 1에 도시한 전압 검출 회로(VDET)는, 비트 선 쌍(BLE, BLO)의 한쪽에 출력되는 전하량이 소정량에 도달하고, 출력 신호(SFE, SFO)의 한쪽이 제 1 전압(V1)에 도달했을 때에 출력 신호(SCH)를 고 레벨로 변화한다. 그리고, 전압 검출 회로(VDET)는, 출력 신호(SCH)로부터 소정 시간 늦어서 검출 신호(LATCH)를 고 레벨로 변화한다. 도 6에 도시한 타이밍 생성 회로(TGEN)는, 타이밍 신호(T6)와 검출 신호(LATCH) 중, 늦게 고 레벨로 변화하는 신호에 동기하여 센스 앰프 파워 신호(SAPWR)를 고 레벨로 변화한다. 이 예에서는, 센스 앰프 파워 신호(SAPWR)는, 타이밍 신호(T6)에 동기하여 활성화된다. 그리고, 도 4에 도시한 센스 앰프(SA)는, 센스 앰프 파워 신호(SAPWR)의 상승 에지에 동기하여 활성화되고, 출력 노드(SFE, SFO)의 전압 차를 증폭한다. 즉, 프리 센스 앰프(PSA)에 의해 증폭된 데이터의 논리가, 센스 앰프(SA)에 의해 판정된다.
도 8은, 도 3의 프리 센스 앰프(PSA) 및 도 4의 센스 앰프(SA)의 동작의 다른 예를 도시하고 있다. 이 예는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 역치 전압이, 낮을 경우를 도시하고 있다. 강유전체 메모리(FM)의 동작 온도가 낮을 경우, 혹은 강유전체 메모리(FM)의 동작 전압이 높을 경우도, 도 8과 동일한 파형이 도시된다. 도 7과 동일한 동작에 대해서는, 상세한 설명을 생략한다.
트랜지스터의 역치 전압이 낮기 때문에, 타이밍 신호(T1-T7)의 출력 시간은, 도 7에 비해서 빨라진다. 시간(T5)과 시간(T6)의 시간 간격은 짧아진다. 이 때문에, 시간(T6)에서, 프리 센스 앰프(PSA)의 출력(SFE, SFO)의 전압 차는 작고, 센스 앰프(SA)에서 증폭하려면 불충분하다. 본 발명에서는, 도 6에 도시한 AND 회로에 의해, 센스 앰프 파워 신호(SAPWR)는, 검출 신호(LATCH)와 타이밍 신호(T6)의 느린 쪽으로 동기하여 활성화된다. 이 예에서는, 센스 앰프 파워 신호(SAPWR)는, 시간(T6)보다 늦게 출력되는 검출 신호(LATCH)에 동기하여 활성화된다. 따라서, 트랜지스터의 역치 전압이 낮을 경우에도, 출력 노드(SFE, SFO)의 전압 차가 충분히 크게 됨으로부터, 센스 앰프(SA)의 래치 동작(증폭 동작)을 개시할 수 있다. 이 결과, 센스 앰프(SA)의 판독 마진을 크게 할 수 있고, 메모리 셀(MC)로부터 판독되는 데이터를 센스 앰프(SA)에 정확하게 래치할 수 있다.
도 9는, 도 3의 프리 센스 앰프(PSA) 및 도 4의 센스 앰프(SA)의 동작의 다른 예를 도시하고 있다. 이 예는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 역치 전압이, 높을 경우를 도시하고 있다. 강유전체 메모리(FM)의 동작 온도가 높을 경우, 혹은 강유전체 메모리(FM)의 동작 전압이 낮을 경우도, 도 9와 동일한 파형이 도시된다. 도 7과 동일한 동작에 대해서는, 상세한 설명을 생략한다.
트랜지스터의 역치 전압이 높기 때문에, 타이밍 신호(T1-T7)의 출력 시간은, 도 7에 비해서 늦어진다. 시간(T5)과 시간(T6)의 시간 간격은 길어진다. 이 때문에, 시간(T6)에서, 프리 센스 앰프(PSA)의 출력(SFE, SFO)의 전압 차는 충분히 크고, 센스 앰프(SA)에서 증폭하기 위해서 충분하다. 이 예에서는, 센스 앰프 파워 신호(SAPWR)는, 검출 신호(LATCH)보다 느린 시간(T6)에 동기하여 활성화된다. 따라서, 도 7과 동일하게, 출력 노드(SFE, SFO)의 전압 차가 충분히 커지고 나서, 센스 앰프(SA)의 래치 동작을 개시할 수 있다.
도 10은, 도 1에 도시한 강유전체 메모리(FM)의 액세스 동작(판독 동작 또는 기입 동작)을 도시하고 있다. 도 10에 도시한 동작은, 판독 동작과 기입 동작에서 동일하다. 이 예는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 역치 전압이, 거의 표준 값의 경우를 도시하고 있다.
도 1에 도시한 워드 드라이버(WD)는, 타이밍 신호(T5)에 동기하여 워드 선(WL)을 저 레벨(GND)로부터 고 레벨(VDD)로 변화한다. 플레이트 드라이버(PL)는, 타이밍 신호(T5)를 조금 늦춘 타이밍에 동기하여 플레이트 선(PL)을 저 레벨(GND)로부터 고 레벨(VDD)로 변화한다. 플레이트 선(PL)의 상승에 의해 강유전체 커패시터 쌍(F1, F2)으로부터 비트 선 쌍(BLE, BLO)에 전하가 판독되고, 프리 센스 앰프(PSA)의 출력 노드(SFE, SFO)의 전압이 상승한다. 그리고, 상술한 도 7과 동일하게, 출력 노드(SFE, SFO)의 한쪽의 전압이 제 1 전압(V1)에 도달한 때에, 검출 신호(LATCH)가 출력된다. 센스 앰프(SA)는, 타이밍 신호(T6)에 동기하여 생성되는 센스 앰프 파워 신호(SAPWR)에 동기해서는, 출력 노드(SFE, SFO)의 전압 차를 증폭한다.
플레이트 드라이버(PD)는, 타이밍 신호(T7)에 동기하여 플레이트 선을 저 레벨(GND)로 변화한다. 여기에서, 플레이트 선(PL)의 고 레벨 기간(P1)은, 예를 들 면, 워스트(worst) 조건으로 10㎱(최소값)로 설정된다. 프리 센스 앰프(PSA)의 동작에 의해, 플레이트 선(PL)이 고 레벨의 사이, 비트 선(BLE, BLO)은, 거의 접지 전압(GND)으로 유지된다. 이 때문에, 기간(P1) 중에, 데이터 " 0"이 강유전체 커패시터(F1, F2)에 기입된다. 환언하면, 강유전체 커패시터(F1, F2)가 데이터 " 1"을 유지하고 있을 경우, 그 데이터는 파괴된다. 기간(P1)을 확보하는 것에 의해, 데이터 " 0"을 강유전체 커패시터 쌍(F1 또는 F2)에 확실히 기입할 수 있다. 즉, 기입 마진을 향상시킬 수 있다.
그 후, 워드 드라이브(WD)는, 타이밍 신호(T8)에 동기하여 워드 선(WL)을 승압 전압(VPP)에 변화한다. 예를 들면, 승압 전압은, 강유전체 메모리(FM)의 내부에 형성되는 승압 전압 생성 회로에 의해 생성된다. 그리고, 강유전체 커패시터(F1 또는 F2)에 데이터 " 1"을 기입하는 경우, 타이밍 신호(T9로부터 T10)의 기간에 비트 선(BLE 또는 BLO)이 고 레벨(VDD)로 설정된다. 기간(P1)에 강유전체 커패시터(F1 또는 F2)에 데이터 " 0"을 기입한 경우, 데이터 " O"을 유지하기 위해서, 비트 선(BLE 또는 BLO)은, 저 레벨(GND)로 설정된다. 워드 선(WL)의 승압 기간은, 데이터 " 1"의 메모리 셀(MC)에의 기입 기간이며, 동시에, 판독 동작(기간(P1))에 의해 파괴된 데이터 " 1"의 재기입 기간이다.
다음으로, 타이밍 신호(T11)에 동기하여 워드 선(WL)이 저 레벨(GND)로 설정된다. 그리고, 타이밍 신호(T12)의 상승 에지에 동기하여, 타이밍 신호(T1-12), 검출 신호(LATCH) 및 센스 앰프 파워 신호(SAPWR)가 저 레벨로 비활성화되어서, 액세스 동작이 완료한다.
도 11은, 도 1에 도시한 강유전체 메모리(FM)의 액세스 동작의 다른 예를 도시하고 있다. 이 예는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 역치 전압이, 낮을 경우를 도시하고 있다. 강유전체 메모리(FM)의 동작 온도가 낮을 경우, 혹은 강유전체 메모리(FM)의 동작 전압이 높을 경우도, 도 11과 동일한 파형이 도시된다. 도 10과 동일한 동작에 관해서는, 상세한 설명을 생략한다.
트랜지스터의 역치 전압이 낮기 때문에, 시간(T5)과 시간(T6)의 시간 간격은, 도 10에 비해서 짧게 된다. 그러나, 도 8에서 기술한 바와 같이, 센스 앰프 파워 신호(SAPWR)는, 시간(T6)보다 늦게 출력되는 검출 신호(LATCH)에 동기하여 활성화된다. 따라서, 트랜지스터의 역치 전압이 낮을 경우에도, 출력 노드(SFE, SFO)의 전압 차가 충분히 크게 되므로, 센스 앰프(SA)의 래치 동작을 개시할 수 있다.
플레이트 선(PL)의 하강하는 타이밍을 정하는 타이밍 신호(T7)는, 센스 앰프 파워 신호(SAPWR)의 상승 에지에 동기하여 생성된다. 이 때문에, 타이밍 신호(T6)의 상승 에지가 빨리 드러날 경우에, 플레이트 선(PL)의 고 레벨 기간(P1)을 확실하게 확보할 수 있고, 데이터 " 0"을 강유전체 커패시터 쌍(F1 또는 F2)에 확실히 기입할 수 있다.
도 12는, 본 발명 이전에 발명자가 검토한 강유전체 메모리(FM)의 액세스 동작을 도시하고 있다. 이 예는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 역치 전압이 낮은 경우를 도시하고 있다. 도 10과 동일한 동작에 대해서는, 상세한 설명을 생략한다.
이 예에서는, 센스 앰프(SA)는, 타이밍 신호(T6)에 동기하여 활성화된다. 트랜지스터의 역치 전압이 낮기 때문에, 타이밍 신호(T6)는 빨리 생성된다. 시간(T6)에서는, 프리 센스 앰프(PSA)의 출력(SFE, SFO)의 전압 차는 작고, 센스 앰프(SA)에서 증폭하기 위해서는 불충분하다. 즉, 판독 마진이 저하한다. 또한, 시간(T6, T7)의 시간 간격이 짧게 되기 때문에, 플레이트 선(PL)의 고 레벨 기간(P1)은 짧아진다. 이 결과, 데이터 " 0"을 강유전체 커패시터 쌍(F1 또는 F2)에 기입하기 때문에 기입 마진은 저하한다. 본 발명에서는, 이것 등의 불량을 동시에 제거할 수 있다.
이상, 제 1 실시예에서는 센스 앰프(SA)의 동작을, 항상 검출 신호(LATCH)가 출력된 후에, 개시할 수 있다. 이 때문에, 예를 들면 강유전체 메모리(FM)의 제조 조건의 변동에 의해, 트랜지스터의 역치 전압이 기대값보다 낮게 되고, 타이밍 신호(T1-T5)의 출력 타이밍이 빨라졌을 경우에도, 메모리 셀(MC)로부터 판독되는 데이터를 센스 앰프(SA)에 정확하게 래치할 수 있고, 강유전체 메모리(FM)의 오동작을 방지할 수 있다.
또한, 지연 회로(DLY7-12)는, 센스 앰프 파워 신호(SAPWR)를 접수하여 동작한다. 이에 의해, 타이밍 신호(T7-12)의 출력 타이밍을, 센스 앰프(SA)의 동작 타이밍에 맞추어서 시프트할 수 있다. 즉, 센스 앰프(SA)가 데이터를 래치한 후에, 타이밍 신호(T7-12)에 동기하여 동작하는 회로의 동작 타이밍을, 센스 앰프(SA)의 래치 타이밍에 맞춰서 설정할 수 있다. 특히, 플레이트 선을 저 레벨로 비활성화하는 타이밍(시간T7)을 센스 앰프 파워 신호(SAPWR)에 맞춰서 설정할 수 있기 때문 에, 플레이트 선(PL)의 고 레벨 기간(P1)을 소정 기간 이상으로 확보할 수 있다. 이 결과, 타이밍 신호(T6)의 출력 타이밍이 빠를 경우에도, 데이터 " 0"의 기입 마진을 확보할 수 있다.
본 발명을, 상보의 논리 값을 유지하는 2T2C 타입의 메모리 셀(MC)로 구성되는 강유전체 메모리(FM)에 적용함으로써, 데이터가 판독되는 리얼 메모리 셀(MC)을 이용하여 검출 신호(LATCH)를 생성할 수 있다. 검출 신호(LATCH)를 생성하기 위한 특별한 메모리 셀을 설치할 필요가 없기 때문에, 강유전체 메모리(FM)의 회로 규모를 삭감할 수 있다.
도 13은, 본 발명의 제 2 실시예의 타이밍 생성 회로(TGEN)를 도시하고 있다. 제 1 실시예에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 부여하고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시예에서는, 제 1 실시예의 타이밍 생성 회로(TGEN)에, 지연 회로(DLY13) 및 검출 신호(LATCH)를 접수하는 OR 회로가 추가되어 있다. 마스크 회로는, 검출 신호(LATCH)를 접수하는 OR 회로와 AND 회로에 의해 구성된다. 그 외의 구성은, 제 1 실시예와 동일하다. 즉, 반도체 메모리는, 강유전체 메모리(FM)이다.
지연 회로(DLY13)는, 타이밍 신호(T6)를 지연시켜, 타임 아웃 신호(TOUT)로서 출력한다. OR 회로는, 타임 아웃 신호(TOUT) 또는 검출 신호(LATCH)를, 검출 신호(LATCH2)로서 AND 회로에 출력한다. 이에 의해, 검출 신호(LATCH)가 출력되지 않을 경우에도, 타임 아웃 신호(TOUT)에 동기하여 검출 신호(LATCH2)가 출력된다. 그리고, AND 회로는, 타이밍 신호(T6) 및 검출 신호(LATCH2)가 함께 고 레벨의 기 간에 센스 앰프 파워 신호(SAPVVR)를 활성화한다. 이렇게, OR 회로는, 검출 신호(LATCH)가 출력되지 않을 때에도 센스 앰프 파워 신호(SAPWR)를 출력하기 위해서, 타임 아웃(TOUT)의 출력에 응답하여 마스크를 해제하는 마스크 해제 회로로서 동작한다.
도 14는, 제 2 실시예에서의 강유전체 메모리(FM)의 액세스 동작을 도시하고 있다. 도 14는, 제조 조건의 변동에 의해, 강유전체 메모리(FM)를 구성하는 강유전체 커패시터(F1, F2)가, 작은 용량 값으로 형성된 예를 도시하고 있다. 도 10과 동일한 동작에 대해서는, 상세한 설명을 생략한다.
강유전체 커패시터(F1, F2)의 용량 값이 작을 경우, 메모리 셀(MC)로부터 비트 선(BLE 또는 BLO)에 판독되는 전하량이 적고, 프리 센스 앰프(PSA)의 출력 노드(SFE, SFO)의 전압이, 시간(7)보다 이전에 제 1 전압(V1)에 도달하지 않을 경우가 있다. 이 경우, 전압 검출 회로(VDET)는, 검출 신호(LATCH)를 고 레벨로 변화할 수 없고, 저 레벨로 유지한다. 그러나, 센스 앰프 파워 신호(SAPWR)는, 타임 아웃 신호(TOUT)의 상승 에지에 동기하여 활성화된다. 이 때문에, 센스 앰프(SA)는, 출력 노드(SFE, SFO)의 전압 차를 증폭한다. 예를 들면, 타임 아웃 신호(TOUT)는, 시간(T6)과 시간(T7)의 사이에 고 레벨로 변화한다. 즉, 지연 회로(DLY13)의 지연 시간은, 지연 회로(DLY7)의 지연 시간보다 짧게 설정되어 있다.
이상, 제 2 실시예에서도, 상술한 제 1 실시예와 동일한 효과를 얻는 것이 가능하다. 또한, 이 실시예에서는, 센스 앰프 파워 신호(SAPWR)는, 타임 아웃 신호(TOUT) 또는 검출 신호(LATCH)에 응답하여 출력된다. 이 때문에, 예를 들면, 강 유전체 커패시터(F1, F2)의 용량 값이 작을 경우에도, 센스 앰프 파워 신호(SAPWR)를 확실하게 생성할 수 있고, 센스 앰프(SA)를 소정의 타이밍으로 확실하게 동작할 수 있다. 이 결과, 메모리 셀(MC)로부터 판독되는 데이터를 센스 앰프(SA)에 정확하게 래치할 수 있고, 강유전체 메모리(FM)의 오동작을 방지할 수 있다.
도 15는, 본 발명의 제 3 실시예의 타이밍 생성 회로(TGEN)를 도시하고 있다. 제 1 실시예에서 설명한 요소와 동일한 요소에 관해서는, 동일한 부호를 부여하고, 이것 등에 관해서는, 상세한 설명을 생략한다. 이 실시예에서는, 제 1 실시예의 타이밍 생성 회로(TGEN)에, RS 플립 플롭(FF)이 추가되어 있다. 이 외의 구성은, 제 1 실시예와 동일하다. 즉, 반도체 메모리는, 강유전체 메모리(FM)이다. RS 플립 플롭(FF)은, 타이밍 신호(T1)의 상승 에지에 동기하여 파워 제어 신호(POW, POWX)를 활성화하고, 센스 앰프 파워 신호(SAPWR)의 상승 에지에 동기하여 파워 제어 신호(POW, POWX)를 비활성화한다.
도 16은, 제 3 실시예에서의 프리 센스 앰프(PSA) 및 도 4의 센스 앰프(SA)의 동작을 도시하고 있다. 도 7과 동일한 동작에 대해서는, 상세한 설명을 생략한다. 이 실시예에서는, 파워 제어 신호(POW, POWX)는, 센스 앰프 파워 신호(SAPWR)의 상승 에지에 동기하여 비활성화되고, 도 3에 도시한 프리 센스 앰프(PSA)의 피드백 인버터(I1)의 전원 단자(도시 생략)와, 전원선(VDD) 및 접지 선과의 접속이 해제된다. 즉, 센스 앰프 파워 신호(SAPWR)의 상승 에지에 동기하여, 피드백 인버터(I1)의 트랜지스터(PM2, NM2)(스위치 회로)는 오프 하고, 피드백 인버터(I1)는 비활성화된다.
피드백 인버터(I1)는, 그 동작시에, 입력 전압에 전원 전압(VDD)과 접지 전압의 중간 전압이 인가되기 위해서, 전원 선(VDD)으로부터 접지 선에 관통 전류가 흐른다. 동작이 필요없을 때에 피드백 인버터(I1)에의 전원의 공급을 차단함으로써, 판독 동작 및 기입 동작에서의 소비 전력이 삭감된다. 또한, 피드백 인버터(I1)와, 전원 선(VDD) 또는 접지 선 중 어느 하나와의 접속을 해제함으로써, 관통 전류는 차단된다. 따라서, 센스 앰프 파워 신호(SAPWR)의 상승 에지에 동기하여, 파워 제어 신호(POW, POWX) 중 어느 하나가 비활성화됨으로써, 소비 전력을 삭감할 수 있다.
이상, 제 3 실시예에서도, 상술한 제 1 실시예와 동일한 효과를 얻는 것이 가능하다. 또한, 이 실시예에서는 피드백 인버터(I1)의 관통 전류를 삭감함으로써, 강유전체 메모리(FM)의 소비 전력을 삭감할 수 있다.
도 17은, 본 발명의 제 4 실시예를 도시하고 있다. 제 1 실시예에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 부여하고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시예에서는, 메모리 코어(CORE)가 제 1 실시예와 상위하고 있다. 그 외의 구성은, 제 1 실시예와 동일하다. 즉, 반도체 메모리는, 강유전체 메모리(FM)이다.
메모리 코어(CORE)는, 메모리 셀(MC)(리얼 메모리 셀) 및 레퍼런스 메모리 셀(RMC0, RMC1)을 갖는 메모리 셀 어레이(ARY)와, 프리 센스 앰프(PSA) 및 센스 앰프(SA)를 갖고 있다. 각 메모리 셀(MC)은, 1개의 강유전체 커패시터와 1개의 액세스 트랜지스터를 갖고 있다. 이 종류의 메모리 셀(MC)은, 일반적으로, 1T1C 타입 이라 불린다.
레퍼런스 메모리 셀(RMC0-1)은, 예를 들면 1T1C 타입이다. 또한, 레퍼런스 메모리 셀(RMC0-1)은, 1T1C 타입이 아니라, 2T2C 타입에서도 좋다. 또한, 레퍼런스 메모리 셀(RMC0-1)을 구성하는 강유전체 커패시터의 구조 및 특성은, 리얼 메모리 셀(MC)을 구성하는 강유전체 커패시터와 동일해도 좋고, 상위해도 좋다. 레퍼런스 메모리 셀(RMC0)(제 1 레퍼런스 메모리 셀)은, 데이터 " 0"(제 1 논리)을 기억하고, 레퍼런스 메모리 셀(RMC1)(제 2 레퍼런스 메모리 셀)은, 데이터 " 1"(제 2 논리)을 기억하고 있다.
도면의 횡방향으로 줄선 메모리 셀(MC, RMC0-1)은, 공통의 워드 선(WL) 및 플레이트 선(PL)에 접속되어 있다. 도면의 종방향으로 줄선 메모리 셀(MC)의 예는, 공통의 비트 선(BL)에 접속되어 있다. 메모리 셀(RMC0)의 예 및 메모리 셀(RMC1)의 예는, 각각 공통의 레퍼런스 비트 선(RBLE, RBLO)에 접속되어 있다. 각 비트 선(BL, RBLE, RBLO)은, 프리 센스 앰프(PSA)에 접속되어 있다.
비트 선(BL)에 접속된 프리 센스 앰프(PSA)는, 출력 신호(SF)를 출력한다. 레퍼런스 비트 선(RBLE, RBLO)에 접속된 프리 센스 앰프(PSA)는, 출력 신호(SFE, SFO)를 각각 출력한다. 전압 검출 회로(VDET)는, 레퍼런스 메모리 셀(RMC0-1)에 대응하는 프리 센스 앰프(PSA)로부터 출력되는 출력 신호(SFE, SFO)에 응답하여 검출 신호(LATCH)를 생성한다.
또한, 출력 신호(SFE, SFO)는, 메모리 셀(MC)에 유지된 데이터를 래치하기 위한 기준의 전압으로서 센스 앰프(SA)에 공급된다. 이 실시예의 센스 앰프(SA) 는, 정 논리의 출력 신호(SAOUT)만을 데이터 출력 버퍼(BUF)에 출력한다. 데이터 출력 버퍼(BUF)는, 메모리 코어(CORE)로부터 판독되는 복수 비트의 판독 데이터 중, 예를 들면 16비트를, 칼럼 디코드 신호에 따라서 선택하고, 선택한 판독 데이터를 데이터 입출력 단자(I/O)에 출력한다.
도 18은, 도 17에 도시한 센스 앰프(SA)의 상세를 도시하고 있다. 이 실시예의 센스 앰프(SA)는, 도 4에 도시한 센스 앰프(SA)에 래치(LT)를 추가하여 구성되어 있다. 다만, 리얼 메모리 셀(MC)에 대응하는 프리 센스 앰프(PSA)의 출력 노드(SF)는, 한 쌍의 래치(LT)를 접속하는 공통의 접속 노드(CN)에 접속된다. 접속 노드(CN)는, 출력 노드(SF, SAOUT)가 서로 접속된다. 스위치(S13)는, 데이터 " 0"을 기억하는 레퍼런스 메모리 셀(RMC0)에 대응하는 프리 센스 앰프(PSA)의 출력 신호(SFE)를 래치(LT)에 전달하기 위해서, 센스 앰프 파워 신호(SAPWR)의 저 레벨 중에 온 한다. 스위치(S14)는, 데이터 " 1"을 기억하는 레퍼런스 메모리 셀(RMC1)에 대응하는 프리 센스 앰프(PSA)의 출력 신호(SFO)를 래치(LT)에 전달하기 위해, 센스 앰프 파워 신호(SAPWR)의 저 레벨 중에 온 한다. 센스 앰프(SA)의 그 외의 구성은, 도 4와 동일하다.
센스 앰프 파워 신호(SAPWR)의 저 레벨 기간 중, 각 래치(LT)는 비활성화된다. 래치(LT)의 한쪽의 입력 노드는, 출력 신호(SFE)(또는 SFO)를 접수하고, 래치의 다른 쪽의 입력 노드는, 출력 신호(SF)를 접수한다. 그래서, 각 래치(LT)는, 센스 앰프 파워 신호(SAPWR)의 상승 에지에 동기하여 활성화되고, 출력 신호(SFE)(또는 SFO)와 출력 신호(SF)의 전압 차를 증폭한다. 또한, 센스 앰프 파워 신호(SAPWR)의 활성화 타이밍은, 제 1 실시예와 동일하다.
메모리 셀(MC)은, 데이터 " O" 또는 데이터 " 1"을 유지하고 있다. 이 때문에, 출력 신호(SF)의 전압은, 출력 신호(SFE, SFO) 중 어느 한쪽에 거의 동등하게 된다. 예를 들면, 메모리 셀(MC)이 데이터 " 0"을 유지하고 있는 경우, 출력 신호(SFE)에 대응하는 래치(LT)에 입력되는 신호(SF, SFE)의 전압 차는 거의 없다. 이 때문에, 불충분한 차동 증폭이 실시되어, 전압 차는 꽤 커지지 않는다. 이에 대하여, 출력 신호(SFO)에 대응하는 래치(LT)에 입력되는 신호(SF, SFO)의 전압 차가 크다. 이 때문에, 충분한 차동 증폭이 실시되어, 전압 차가 곧 커진다. 이 결과, 센스 앰프(SA)의 출력 노드(SAOUT)는, 저 레벨(접지 전압)로 변화한다. 이와 같이, 센스 앰프(SA)는, 레퍼런스 메모리 셀(RMC0-1)로부터 각각 판독되는 전하에 대응하는 한 쌍의 전압 값(SFE, SFO)을 기준으로 하여, 각 리얼 메모리 셀(MC)에 유지된 데이터의 논리를 판정한다.
이상, 제 4 실시예에서도, 상술한 제 1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 강유전체 메모리(FM)가, 1T1C 타입의 리얼 메모리 셀(MC)을 갖는 경우에도, 레퍼런스 메모리 셀(RMC0-1)을 이용하여 센스 앰프 파워 신호(SAPWR)를 생성할 수 있다. 이 결과, 리얼 메모리 셀(MC)로부터 판독되는 데이터를 센스 앰프(SA)에 정확하게 래치할 수 있고, 강유전체 메모리(FM)의 오동작을 방지할 수 있다.
도 19는, 본 발명의 제 5 실시예의 타이밍 생성 회로(TGEN)를 도시하고 있다. 제 1 실시예에서 설명한 요소와 동일한 요소에 관해서는, 동일한 부호를 부여 하고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시예에서는, 제 1 실시예의 타이밍 생성 회로(TGEN)의 AND 회로 대신에 OR 회로가 배치되어 있다. 또한, 지연 회로(DLY7)는, 타이밍 신호(T6)를 접수한다. OR 회로는, 타이밍 신호(T6) 또는 검출 신호(LATCH2)의 상승 에지에 동기하여 센스 앰프 파워 신호(SAPWR)를 고 레벨로 활성화한다. 그 외의 구성은, 제 1 실시예와 동일하다. 즉, 반도체 메모리는, 강유전체 메모리(FM)이다.
이 실시예에서는, 도 14에 도시한 바와 같이, 프리 센스 앰프(PSA)의 출력 노드(SFE, SFO)의 전압이 제 1 전압(V1)에 도달하지 않을 경우에도, 센스 앰프 파워 신호(SAPWR)는, 타이밍 신호(T6)에 동기하여 생성된다. 이 때문에, 예를 들면, 강유전체 커패시터(F1, F2)의 용량 값이 작을 경우에도, 센스 앰프 파워 신호(SAPWR)를 확실하게 생성할 수 있고, 센스 앰프(SA)를 소정의 타이밍으로 확실하게 동작할 수 있다.
이상, 제 5 실시예에서도, 상기한 제 1 및 제 2 실시예와 동일한 효과를 얻는 것이 가능하다. 또한, 이 실시예는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 벌치 전압이, 소정의 범위로 수습될 경우에, 현저한 효과를 가진다. 특히, 트랜지스터의 벌치 전압의 낮은 쪽을 엄격하게 관리할 수 있고, 강유전체 커패시터(F1, F2)의 용량 값이 표준일 경우에, 타이밍 신호(T6)가 검출 신호(LATCH)보다 항상 늦게 출력될 경우에, 현저한 효과를 가진다.
도 20은 본 발명의 제 6 실시예를 도시하고 있다. 제 1 실시예에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 부여하고, 이것 등에 대해서는, 상 세한 설명을 생략한다. 이 실시예에서는, 메모리 코어(CORE)는, 프리 센스 ㅇ앰프(PSA)를 갖고 있지 않다. 각 센스 앰프(SA)는, 한 쌍의 비트 선(BLE, BLO)에 직접 접속되어 있다. 그 밖의 구성은, 제 1 실시예와 동일하다. 즉, 반도체 메모리는, 강유전체 메모리(FM)이다.
도 21은, 제 6 실시예에서의 강유전체 메모리(FM)의 액세스 동작을 도시하고 있다. 도 10과 동일한 동작에 대해서는, 상세한 설명을 생략한다. 이 예에서는, 강유전체 메모리(FM)를 구성하는 트랜지스터의 벌치 전압이, 거의 표준 값의 경우를 도시하고 있다. 이 예에서는, 비트 선 쌍(BLE, BLO)의 전압은, 플레이트 선(PL)의 고 레벨에의 변화에 응답하여, 강유전체 커패시터(F1, F2)의 잔류 분극 값에 따라서 변화한다. 전압 검출 회로(VDET)는, 비트 선 쌍(BLE, BLO)의 한쪽의 값이 제 1 전압(V1)에 도달한 것에 응답해서 검출 신호(LATCH)를 고 레벨로 변화한다. 타이밍 신호(T6)는, 검출 신호(LATCH)보다 늦게 생성된다. 이 때문에, 타이밍 생성 회로(TGEN)는, 타이밍 신호(T6)에 동기하여 센스 앰프 파워 신호(SAPWR)를 생성한다. 그리고, 센스 앰프(SA)는, 센스 앰프 파워 신호(SAPWR)에 동기하여, 비트 선 쌍(BLE, BLO)의 전압 차를 증폭하고, 메모리 셀(MC)로부터 판독되는 데이터를 래치한다.
이상, 제 6 실시예에서도, 상기한 제 1 실시예와 동일한 효과를 얻는 것이 가능하다. 또한, 이 실시예에서는, 프리 센스 앰프(PSA)를 갖지 않고, 전압 검출 회로(VDET)가 비트 선(BLE 또는 BLO)의 전압의 변화에 응답해서 검출 신호(LATCH)를 생성하는 강유전체 메모리(FM)에서도, 메모리 셀(MC)로부터 판독되는 데이터를 센스 앰프(SA)에 정확하게 래치할 수 있어, 강유전체 메모리(FM)의 오동작을 방지할 수 있다.
또한, 상술한 실시예(도 5 )에서는, 슈미트 트리거 타입의 인버터(INV)를 이용하여 전압 검출 회로(VDET)를 구성하는 예에 대해서 기술했다. 본 발명은 이러한 실시예에 한정되는 것은 아니고, 또한 간이한 회로로 전압 검출 회로(VDET)를 구성할 수 있다.
도 22는, 전압 검출 회로(VDET)의 다른 예를 도시하고 있다. 전압 검출 회로(VDET)는, 인버터(INV)의 구성이 도 5와 상위(相違)하고 있다. 인버터(INV)는, 전원 선(VDD)과 접지 선의 사이에 직렬로 접속된 pMOS 트랜지스터(PM20), nMOS 트랜지스터(NM20, NM21)를 갖고 있다. 트랜지스터(PM20, NM20)의 게이트는, 리셋 신호(RESX)를 접수하고 있다. 트랜지스터(NM21)의 게이트는, 프리 센스 앰프(PSA)의 출력 노드(SFE 또는 SFO)에 접속되어 있다. 트랜지스터(PM20, PM21)의 드레인은, NAND 게이트의 입력에 접속되어 있다.
이 예에서는, 리셋 신호(RESX)는, 예를 들면 도 10에 도시한 타이밍 신호(T5)와 동일한 파형을 갖는 신호이다. 각 인버터(INV)는, 리셋 신호(RESX)의 저 레벨 기간(시간(T5) 이전)에 초기화되어서 고 레벨을 출력하고, 리셋 신호(RESX)의 고 레벨 기간에 출력 노드(SFE)(또는 SFO)의 전압 상승에 응답하여 저 레벨로 변화한다. 즉, 강유전체 메모리(FM)의 액세스 요구에 의해, 프리 센스 앰프(PSA)가 동작하고, 출력 노드(SFE, SFO)의 한쪽의 전압이 트랜지스터(NM21)의 역치 전압을 넘었을 때에, 인버터(INV)의 출력이 고 레벨로부터 저 레벨로 변화하고, 출력 신 호(SCH) 및 검출 신호(LATCH)가 순차적으로 고 레벨로 변화한다.
상술한 실시예에서는, 본 발명을, 강유전체 커패시터로 구성되는 메모리 셀을 갖는 강유전체 메모리(FM)에 적용하는 예에 대해서 기술했다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예를 들면, 본 발명을, 산화막 등으로 이루어지는 커패시터로 구성되는 메모리 셀을 갖는 DRAM 등의 반도체 메모리에 적용해도 좋다.
제 3 실시예(도 15)의 플립 플롭(FF)은, 제 2, 제 4, 제 5 실시예의 타이밍 생성 회로(TGEN)에 설치되는 것이 가능하다. 제 2 실시예의 특징은, 제 4 및 제 6 실시예에 적용가능하다. 제 5 실시예의 특징은, 제 4 및 제 6 실시예에 적용가능하다.
이상의 실시예에서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1)
데이터의 논리에 따른 전하를 축적가능한 커패시터를 갖는 복수의 메모리 셀과,
상기 메모리 셀에 각각 접속된 비트 선과,
상보(相補)의 데이터가 판독되는 한 쌍의 상기 비트 선에 대응하여 설치되고, 상기 메모리 셀의 액세스 시에, 상기 한 쌍의 비트 선의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호를 출력하는 전압 검출 회로와,
종속 접속된 복수의 지연 회로를 갖고, 상기 지연 회로로부터 타이밍 신호를 각각 출력하고, 1개의 상기 타이밍 신호에 응답하여 센스 앰프 활성화 신호를 출력하는 타이밍 생성 회로와,
상기 센스 앰프 활성화 신호에 동기하여 상기 메모리 셀로부터 상기 비트 선에 판독되는 데이터의 논리를 판정하는 센스 앰프를 구비하고,
상기 타이밍 생성 회로는, 상기 센스 앰프 활성화 신호의 출력을 상기 검출 신호가 출력될 때까지 마스크 하는 마스크 회로를 구비하고,
상기 1개의 타이밍 신호를 출력하는 지연 회로의 다음 단(段)의 지연 회로는, 상기 센스 앰프 활성화 신호를 접수하여 동작하는 것을 특징으로 하는 반도체 메모리.
(부기 2)
데이터의 논리에 따른 전하를 축적가능한 커패시터를 갖는 복수의 메모리 셀과,
상기 메모리 셀에 각각 접속된 비트 선과,
상보의 데이터가 판독되는 한 쌍의 상기 비트 선에 대응하여 설치되고, 상기 메모리 셀의 액세스 시에, 상기 한 쌍의 비트 선의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호를 출력하는 전압 검출 회로와,
종속 접속된 복수의 지연 회로를 갖고, 상기 지연 회로로부터 타이밍 신호를 각각 출력하고, 상기 타이밍 신호의 1개 또는 상기 검출 신호에 응답하여 센스 앰프 활성화 신호를 출력하는 타이밍 생성 회로와,
센스 앰프 활성화 신호에 동기하여 상기 메모리 셀로부터 상기 비트 선에 판독되는 데이터의 논리를 판정하는 센스 앰프를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 3)
부기 1 또는 부기 2에 기재된 반도체 메모리에 있어서,
상기 비트 선에 각각 접속되고, 상기 비트 선을 통하여 상기 메모리 셀로부터 판독되는 데이터의 전압 진폭을 증폭하는 프리 센스 앰프를 구비하고,
상기 전압 검출 회로는, 상보의 데이터를 증폭하는 한 쌍의 상기 프리 센스 앰프에 접속되고, 상기 메모리 셀의 액세스 시에, 상기 한 쌍의 프리 센스 앰프의 한쪽에 의해 증폭되는 데이터의 전압 값이 제 1 전압에 도달했을 때에, 상기 검출 신호를 출력하고,
상기 센스 앰프는, 상기 프리 센스 앰프에 의해 증폭된 데이터를 접수하여, 상기 메모리 셀로부터 상기 비트 선에 판독되는 논리를 판정하는 것을 특징으로 하는 반도체 메모리.
(부기 4)
부기 3에 기재된 반도체 메모리에 있어서,
상기 프리 센스 앰프는,
상기 비트 선에 접속되는 전하 전송 회로와,
상기 전하 전송 회로를 통하여 비트 선에 접속되고, 판독 동작 시에 상기 메모리 셀로부터 상기 비트 선에 판독되는 전하를 축적하는 동시에, 축적 전하에 따라서 판독 전압을 생성하는 전하 축적 회로와,
상기 비트 선에 판독된 전하를 상기 전하 축적 회로에 전송하기 위해, 판독된 전하에 의한 상기 비트 선의 전압의 변화에 따라서 상기 전하 전송 회로의 전하 전송 능력을 제어하는 제어 회로를 구비하고,
상기 제어 회로는,
입력이 상기 비트 선에 접속되고, 출력이 상기 전하 전송 회로의 제어 단자에 접속된 인버터와,
상기 인버터의 전원 단자를 전원 선에 접속하기 위해, 상기 판독 동작의 개시에 응답하여 온(on)하고, 상기 센스 앰프 활성화 신호의 출력에 응답하여 오프(오프)하는 스위치 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 5)
부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 메모리에 있어서,
상기 메모리로부터 상기 비트 선에 데이터가 판독되고 나서 소정 시간 후에 타임 아웃 신호를 출력하는 지연 회로를 구비하고,
상기 마스크 회로는, 상기 검출 신호가 출력되지 않을 때에도, 상기 센스 앰프 활성화 신호를 출력하기 때문에, 상기 타임 아웃 신호의 출력에 응답하여 마스크를 해제하는 해제하는 마스크 해제 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 6)
부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 메모리에 있어서,
상기 커패시터의 일단(一端)에 접속되고, 판독 동작 시에 고전압이 인가되는 플레이트 선과,
메모리 셀 어레이에 인접하여 상기 비트 선의 배열 방향으로 배치되고, 상기 플레이트 선에 전압을 인가하는 플레이트 드라이버를 구비하고,
상기 전압 검출 회로는, 상기 플레이트 드라이버로부터 먼 측의 비트 선에 대응하여 설치되는 것을 특징으로 하는 반도체 메모리.
(부기 7)
부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 메모리에 있어서,
상기 커패시터는 강유전체 커패시터인 것을 특징으로 하는 반도체 메모리.
(부기 8)
부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 메모리에 있어서,
상기 각 메모리 셀은 한 쌍의 상기 비트 선에 각각 접속되고, 서로 역의 논리에 따른 전하를 축적하는 한 쌍의 커패시터를 구비하고,
상기 전압 검출 회로는 상기 한 쌍의 비트 선의 1조(組)에 대응하여 설치되어 있는 것을 특징으로 하는 반도체 메모리.
(부기 9)
부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 메모리에 있어서,
상기 메모리 셀 중 적어도 2개는 제 1 논리를 상기 커패시터에 유지하는 제 1 레퍼런스 메모리 셀, 및 상기 제 1 논리와 역(逆)의 제 2 논리를 상기 커패시터에 유지하는 제 2 레퍼런스 메모리 셀이며,
나머지의 상기 메모리 셀은 데이터를 유지하는 리얼 메모리 셀이며,
상기 리얼 메모리 셀은 상기 비트 선에 접속되고, 데이터의 논리에 따른 전하를 축적가능한 1개의 커패시터를 구비하고,
상기 전압 검출 회로는 상기 제 1 및 제 2 레퍼런스 메모리 셀에 대응하여 설치되고,
상기 센스 앰프는 상기 제 1 및 제 2 레퍼런스 메모리 셀로부터 각각 판독되는 전하에 대응하는 한 쌍의 전압 값을 기준으로 하여, 상기 각 리얼 메모리 셀에 유지된 데이터의 논리를 판정하는 것을 특징으로 하는 반도체 메모리.
(부기 10)
부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 메모리에 있어서,
상기 전압 검출 회로는,
입력에서 판독 동작 중에 고(高) 논리 레벨에 설정되는 인에이블(enable) 신호를 접수하고, 출력으로부터 검출 신호를 출력하는 CMOS 인버터와,
상기 CMOS 인버터의 nMOS 트랜지스터의 소스와 접지 선의 사이에 접속되고, 게이트가 상기 프리 센스 앰프의 출력에 접속된 nMOS 타입의 검출 트랜지스터를 구비하고,
상기 제 1 전압은, 상기 검출 트랜지스터의 벌치 전압인 것을 특징으로 하는 반도체 메모리.
(부기 11)
부기 1 내지 부기 3 중 어느 한 항에 기재된 반도체 메모리에 있어서,
상기 전압 검출 회로는, 상기 비트 선에 판독되는 전하량을 검출하는 슈미트 트리거 타입의 인버터를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
이상, 본 발명에 관하여 상세하게 설명했지만, 상기의 실시예 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명확하다.
본 발명은, 데이터의 논리 값을 전하로서 유지하는 커패시터로 구성되는 메모리 셀을 갖는 반도체 메모리에 적용가능하다.

Claims (11)

  1. 데이터의 논리에 따른 전하를 축적가능한 커패시터를 갖는 복수의 메모리 셀과,
    상기 메모리 셀에 각각 접속된 비트 선과,
    상보(相補)의 데이터가 판독되는 한 쌍의 상기 비트 선에 대응하여 설치되고, 상기 메모리 셀의 액세스 시에, 상기 한 쌍의 비트 선의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호를 출력하는 전압 검출 회로와,
    종속 접속된 복수의 지연 회로를 갖고, 상기 지연 회로로부터 타이밍 신호를 각각 출력하고, 1개의 상기 타이밍 신호에 응답하여 센스 앰프 활성화 신호를 출력하는 타이밍 생성 회로와,
    상기 센스 앰프 활성화 신호에 동기하여 상기 메모리 셀로부터 상기 비트 선에 판독되는 데이터의 논리를 판정하는 센스 앰프를 구비하고,
    상기 타이밍 생성 회로는, 상기 센스 앰프 활성화 신호의 출력을 상기 검출 신호가 출력될 때까지 마스크 하는 마스크 회로를 구비하고,
    상기 1개의 타이밍 신호를 출력하는 지연 회로의 다음 단(段)의 지연 회로는, 상기 센스 앰프 활성화 신호를 접수하여 동작하는 것을 특징으로 하는 반도체 메모리.
  2. 데이터의 논리에 따른 전하를 축적가능한 커패시터를 갖는 복수의 메모리 셀과,
    상기 메모리 셀에 각각 접속된 비트 선과,
    상보의 데이터가 판독되는 한 쌍의 상기 비트 선에 대응하여 설치되고, 상기 메모리 셀의 액세스 시에, 상기 한 쌍의 비트 선의 한쪽에 판독되는 전하량이 소정량에 도달했을 때에, 검출 신호를 출력하는 전압 검출 회로와,
    종속 접속된 복수의 지연 회로를 갖고, 상기 지연 회로로부터 타이밍 신호를 각각 출력하고, 상기 타이밍 신호의 1개 또는 상기 검출 신호에 응답하여 센스 앰프 활성화 신호를 출력하는 타이밍 생성 회로와,
    센스 앰프 활성화 신호에 동기하여 상기 메모리 셀로부터 상기 비트 선에 판독되는 데이터의 논리를 판정하는 센스 앰프와,
    상기 비트 선에 각각 접속되고, 상기 비트 선을 통하여 상기 메모리 셀로부터 판독되는 데이터의 전압 진폭을 증폭하는 프리 센스 앰프를 구비하고,
    상기 전압 검출 회로는, 상보의 데이터를 증폭하는 한 쌍의 상기 프리 센스 앰프에 접속되고, 상기 메모리 셀의 액세스 시에, 상기 한 쌍의 프리 센스 앰프의 한쪽에 의해 증폭되는 데이터의 전압 값이 제 1 전압에 도달했을 때에, 상기 검출 신호를 출력하고,
    상기 센스 앰프는, 상기 프리 센스 앰프에 의해 증폭된 데이터를 접수하여, 상기 메모리 셀로부터 상기 비트 선에 판독되는 논리를 판정하는 것을 특징으로 하는 반도체 메모리.
  3. 제 1 항에 있어서,
    상기 비트 선에 각각 접속되고, 상기 비트 선을 통하여 상기 메모리 셀로부터 판독되는 데이터의 전압 진폭을 증폭하는 프리 센스 앰프를 구비하고,
    상기 전압 검출 회로는, 상보의 데이터를 증폭하는 한 쌍의 상기 프리 센스 앰프에 접속되고, 상기 메모리 셀의 액세스 시에, 상기 한 쌍의 프리 센스 앰프의 한쪽에 의해 증폭되는 데이터의 전압 값이 제 1 전압에 도달했을 때에, 상기 검출 신호를 출력하고,
    상기 센스 앰프는, 상기 프리 센스 앰프에 의해 증폭된 데이터를 접수하여, 상기 메모리 셀로부터 상기 비트 선에 판독되는 논리를 판정하는 것을 특징으로 하는 반도체 메모리.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 프리 센스 앰프는,
    상기 비트 선에 접속되는 전하 전송 회로와,
    상기 전하 전송 회로를 통하여 비트 선에 접속되고, 판독 동작 시에 상기 메모리 셀로부터 상기 비트 선에 판독되는 전하를 축적하는 동시에, 축적 전하에 따라서 판독 전압을 생성하는 전하 축적 회로와,
    상기 비트 선에 판독된 전하를 상기 전하 축적 회로에 전송하기 위해, 판독된 전하에 의한 상기 비트 선의 전압의 변화에 따라서 상기 전하 전송 회로의 전하 전송 능력을 제어하는 제어 회로를 구비하고,
    상기 제어 회로는,
    입력이 상기 비트 선에 접속되고, 출력이 상기 전하 전송 회로의 제어 단자에 접속된 인버터와,
    상기 인버터의 전원 단자를 전원 선에 접속하기 위해, 상기 판독 동작의 개시에 응답하여 온(on)하고, 상기 센스 앰프 활성화 신호의 출력에 응답하여 오프(오프)하는 스위치 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  5. 제 1 항에 있어서,
    상기 메모리로부터 상기 비트 선에 데이터가 판독되고 나서 소정 시간 후에 타임 아웃 신호를 출력하는 지연 회로를 구비하고,
    상기 마스크 회로는, 상기 검출 신호가 출력되지 않을 때에도, 상기 센스 앰프 활성화 신호를 출력하기 때문에, 상기 타임 아웃 신호의 출력에 응답하여 마스크를 해제하는 해제하는 마스크 해제 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 커패시터의 일단(一端)에 접속되고, 판독 동작 시에 고전압이 인가되는 플레이트 선과,
    메모리 셀 어레이에 인접하여 상기 비트 선의 배열 방향으로 배치되고, 상기 플레이트 선에 전압을 인가하는 플레이트 드라이버를 구비하고,
    상기 전압 검출 회로는, 상기 플레이트 드라이버로부터 먼 측의 비트 선에 대응하여 설치되는 것을 특징으로 하는 반도체 메모리.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 커패시터는 강유전체 커패시터인 것을 특징으로 하는 반도체 메모리.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 각 메모리 셀은 한 쌍의 상기 비트 선에 각각 접속되고, 서로 역의 논리에 따른 전하를 축적하는 한 쌍의 커패시터를 구비하고,
    상기 전압 검출 회로는 상기 한 쌍의 비트 선의 1조(組)에 대응하여 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 셀 중 적어도 2개는 제 1 논리를 상기 커패시터에 유지하는 제 1 레퍼런스 메모리 셀, 및 상기 제 1 논리와 역(逆)의 제 2 논리를 상기 커패시터에 유지하는 제 2 레퍼런스 메모리 셀이며,
    나머지의 상기 메모리 셀은 데이터를 유지하는 리얼 메모리 셀이며,
    상기 리얼 메모리 셀은 상기 비트 선에 접속되고, 데이터의 논리에 따른 전하를 축적가능한 1개의 커패시터를 구비하고,
    상기 전압 검출 회로는 상기 제 1 및 제 2 레퍼런스 메모리 셀에 대응하여 설치되고,
    상기 센스 앰프는 상기 제 1 및 제 2 레퍼런스 메모리 셀로부터 각각 판독되는 전하에 대응하는 한 쌍의 전압 값을 기준으로 하여, 상기 각 리얼 메모리 셀에 유지된 데이터의 논리를 판정하는 것을 특징으로 하는 반도체 메모리.
  10. 제 2 항 또는 제 3 항에 있어서,
    상기 전압 검출 회로는,
    입력에서 판독 동작 중에 고(高) 논리 레벨에 설정되는 인에이블(enable) 신호를 접수하고, 출력으로부터 검출 신호를 출력하는 CMOS 인버터와,
    상기 CMOS 인버터의 nMOS 트랜지스터의 소스와 접지 선의 사이에 접속되고, 게이트가 상기 프리 센스 앰프의 출력에 접속된 nMOS 타입의 검출 트랜지스터를 구비하고,
    상기 제 1 전압은, 상기 검출 트랜지스터의 벌치 전압인 것을 특징으로 하는 반도체 메모리.
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