CN111785309B - 非型闪存接口电路的实现方法、电路、存储介质和终端 - Google Patents

Abstract

本发明公开了一种非型闪存接口电路的实现方法、电路、存储介质和终端，通过将逻辑数据提前输出到接口电路，并对逻辑数据进行锁存；根据接口电路接收到的使能信号从锁存的逻辑数据中输出对应的逻辑数据；本技术方案中，采用逻辑数据提前输出到接口电路，并利用接口电路的数据锁存器锁存数据，避免了在需要输出数据时需要等待逻辑运算结果的时间，本技术方案的总延时只包括时钟延时和数据接口延时，大大减少了数据输出时间延时。

Description

非型闪存接口电路的实现方法、电路、存储介质和终端

技术领域

本发明涉及数据接口电路领域，尤其涉及的是一种非型闪存接口电路的实现方法、电路、存储介质和终端。

背景技术

接口电路广泛应用于集成电路中，负责和外部其他电路的通讯，通常包含时钟和数据总线，并利用时钟沿来确定数据位，SPI接口在单个时钟周期内，利用一个时钟沿采样数据，在每个时钟周期内每条数据线传输一个bit数据。通常提高传输速率的方法是提高时钟频率，在单位时间内传输更多的数据。但高的时钟频率对系统要求较高，会提高整个系统的成本和功耗。

一般可以采用DTR接口电路解决上述问题，DTR接口电路在单个时钟周期内，采用上升和下降两个时钟沿采样数据的方法，每条数据线在单个时钟周期内可以传输2个bit数据，在不提高时钟频率的情况下，使数据传输速率翻倍。

现有技术中，DTR接口电路数据的输出由逻辑电路控制每个时钟跳变时输出对应的数据，其信号传输路径经由时钟输入电路到逻辑电路，再由逻辑电路运算，再输出数据到数据接口；该DTR接口电路存在时钟延时，逻辑运算延时和数据输出延时，如图1所示，而逻辑运算产生的延时较大，在所有延时总和中占比可以超过50%，影响了数据输出的速度；而且，SPI接口和DTR接口由于存在时序上的差异，存在两种控制时序，电路较复杂。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种非型闪存接口电路的实现方法、电路、存储介质和终端，旨在解决传统DTR接口电路在输出数据时存在逻辑电路运算在输出到接口电路的过程中存在逻辑电路运算延时的问题。

本发明的技术方案如下：一种非型闪存接口电路的实现方法，其中，具体包括以下步骤：

S1：将逻辑数据提前输出到接口电路，并对逻辑数据进行锁存；

S2：根据接口电路接收到的使能信号从锁存的逻辑数据中输出对应的逻辑数据。

所述的非型闪存接口电路的实现方法，其中，所述S1中，对逻辑数据进行锁存通过接口电路的数据锁存器实现。

所述的非型闪存接口电路的实现方法，其中，所述S1中，逻辑数据包括时钟高电平数据和时钟低电平数据。

所述的非型闪存接口电路的实现方法，其中，所述数据锁存器包括用于锁存时钟高电平数据的时钟高电平数据锁存器和用于锁存时钟低电平数据的时钟低电平数据锁存器。

所述的非型闪存接口电路的实现方法，其中，所述S2中，输出的逻辑数据通过两路数据输出，分别为时钟高电平数据输出和时钟低电平数据输出。

一种采用如上述任一项所述的非型闪存接口电路的实现方法的电路，其中，包括与门、第一反相器、第二反相器、第一锁存器LATCH0、第二锁存器LATCH1、第一开关SW0、第二开关SW1、接口驱动电路，所述与门的第一输入端连接数据接口的使能信号，与门的第二输入端连接数据时钟CLK，与门的输出端与第一反相器的输入端连接，第一反相器的输出端与第一开关SW0连接，与门的输出端与第二开关SW1连接；第二反相器的输入端连接数据时钟CLK，第二反相器的输出端与第一锁存器LATCH0的第一输入端连接，第一锁存器LATCH0的第二输入端连接时钟高电平数据，第一锁存器LATCH0的输出端与第一开关SW0一端连接，数据时钟CLK与第二锁存器LATCH1的第一输入端连接，第二锁存器LATCH1的第一输入端时钟低电平数据，第二锁存器LATCH1的输出端与第二开关SW1一端连接，第一开关SW0另一端与第二开关SW1另一端连接在一起后与接口驱动电路一端连接，接口驱动电路另一端输出到芯片的pad上。

所述的电路，其中，所述第一锁存器LATCH0、第二锁存器LATCH1采用存储器实现。

所述的电路，其中，所述第一锁存器LATCH0、第二锁存器LATCH1采用D触发器实现。

一种存储介质，其中，所述存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行上述任一项所述的方法。

一种终端，其中，包括处理器和存储器，所述存储器中存储有计算机程序，所述处理器通过调用所述存储器中存储的所述计算机程序，用于执行上述任一项所述的方法。

本发明的有益效果：本发明通过提供一种非型闪存接口电路的实现方法、电路、存储介质和终端，采用逻辑数据提前输出到接口电路，并利用接口电路的数据锁存器锁存数据，避免了在需要输出数据时需要等待逻辑运算结果的时间，本技术方案的总延时只包括时钟延时和数据接口延时，大大减少了数据输出时间延时。

附图说明

图1是现有技术中DTR接口电路存在时钟延时、逻辑运算延时和数据输出延时示意图。

图2是本发明中非型闪存接口电路的实现方法的步骤流程图。

图3是本发明中电路示意图。

图4是本发明中DTR接口控制时序图。

图5是本发明中SPI模式下的接口控制时序图。

图6是本发明中终端示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图2所示，一种非型闪存接口电路的实现方法，具体包括以下步骤：

S1：将逻辑数据提前输出到接口电路，并对逻辑数据进行锁存；

S2：根据接口电路接收到的使能信号从锁存的逻辑数据中输出对应的逻辑数据。

本技术方案中，采用逻辑数据提前输出到接口电路，并利用接口电路的数据锁存器锁存数据，避免了在需要输出数据时需要等待逻辑运算结果的时间，本技术方案的总延时只包括时钟延时和数据接口延时，大大减少了数据输出时间延时。

在某些具体实施例中，所述S1中，对逻辑数据进行锁存通过接口电路的数据锁存器实现。

在某些具体实施例中，所述S1中，逻辑数据包括时钟高电平数据和时钟低电平数据。

在某些具体实施例中，所述数据锁存器包括用于锁存时钟高电平数据的时钟高电平数据锁存器和用于锁存时钟低电平数据的时钟低电平数据锁存器。

在某些具体实施例中，所述S2中，输出的逻辑数据通过两路数据输出，分别为时钟高电平数据输出和时钟低电平数据输出。将逻辑数据分成时钟高电平数据和时钟低电平数据分别输出，使本技术方案可以兼容SPI和DTR接口。

如图3所示，一种采用如上述所述的非型闪存接口电路的实现方法的电路，包括与门1、第一反相器2、第二反相器3、第一锁存器LATCH0、第二锁存器LATCH1、第一开关SW0、第二开关SW1、接口驱动电路4，所述与门1的第一输入端连接数据接口的使能信号，与门1的第二输入端连接数据时钟CLK，与门1的输出端与第一反相器2的输入端连接，第一反相器2的输出端与第一开关SW0连接，与门1的输出端与第二开关SW1连接；第二反相器3的输入端连接数据时钟CLK，第二反相器3的输出端与第一锁存器LATCH0的第一输入端连接，第一锁存器LATCH0的第二输入端连接时钟高电平数据，第一锁存器LATCH0的输出端与第一开关SW0一端连接，数据时钟CLK与第二锁存器LATCH1的第一输入端连接，第二锁存器LATCH1的第一输入端时钟低电平数据，第二锁存器LATCH1的输出端与第二开关SW1一端连接，第一开关SW0另一端与第二开关SW1另一端连接在一起后与接口驱动电路一端连接，接口驱动电路另一端输出到芯片的pad上。

在某些具体实施例中，所述第一锁存器LATCH0、第二锁存器LATCH1采用存储器实现。本实施例中，所述第一锁存器LATCH0、第二锁存器LATCH1采用D触发器实现。

图3中，DTR_EN是DTR数据接口的使能信号，当其为高时，输出数据端D是双沿数据，当其为低时输出数据端D是单沿SPI数据。

其中，CLK为数据时钟，控制数据的输出，CLKB为CLK信号取反；S1和S0是数据输出端D的数据选择信号；DATA_P是时钟高电平输出数据；DATA_N是时钟低电平输出数据。

根据上述所述的电路，其具体运作过程如下：DTR_EN为高开启DTR模式，当CLK为低、CLK_B为高时，LATCH0输出DATA_N, S0为高，开关SW0导通，S1为低，开关SW1关闭，数据输出端D输出DATA_N的数据；当CLK为高CLK_B为低时，LATCH1输出DATA_P, S1为高，开关SW0导通，S0为低，开关SW0关闭，数据输出端D输出DATA_P的数据。

图4是DTR接口控制时序图，DATA_N和DATA_P是逻辑电路输出的数据信号，DATA_N早于CLKB和S0高电平半个时钟周期到来，DATA_P早于CLK和S1高电平半个时钟周期到来；当S0为高，接口输出DATA_N的数据，当S1为高，接口输出DATA_P的数据，避免了逻辑电路运算的延时。

DTR_EN为低时进入SPI模式，此时S1固定为低，S0固定为高，SW1维持关闭，SW0维持导通；当CLK为低CLK_B为高时，LATCH0直接输出数据DATA_N；当CLK为高CLK_B为低时，LATCH0输出锁存的DATA_N数据,数据输出端D在单个时钟周期内维持输出DATA_N的数据；时序如图5所示。

本发明还提供了一种存储介质，该存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行上述任一项所述的方法，以实现以下功能：将逻辑数据提前输出到接口电路，并对逻辑数据进行锁存；根据接口电路接收到的使能信号从锁存的逻辑数据中输出对应的逻辑数据。

请参照图6，本发明实施例还提供一种终端。如示，终端B300包括处理器B301和存储器B302。其中，处理器B301与存储器B302电性连接。处理器B301是终端B300的控制中心，利用各种接口和线路连接整个终端的各个部分，通过运行或调用存储在存储器B302内的计算机程序，以及调用存储在存储器B302内的数据，执行终端的各种功能和处理数据，从而对终端进行整体监控。

在本实施例中，终端中的处理器B301会按照如下的步骤，将一个或一个以上的计算机程序的进程对应的指令加载到存储器B302中，并由处理器B301来运行存储在存储器B302中的计算机程序，从而实现各种功能：将逻辑数据提前输出到接口电路，并对逻辑数据进行锁存；根据接口电路接收到的使能信号从锁存的逻辑数据中输出对应的逻辑数据。

存储器B302可用于存储计算机程序和数据。存储器B302存储的计算机程序中包含有可在处理器中执行的指令。计算机程序可以组成各种功能模块。处理器B301通过调用存储在存储器B302的计算机程序，从而执行各种功能应用以及数据处理。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (3)

1.一种非型闪存接口电路，其特征在于，包括与门（1）、第一反相器（2）、第二反相器（3）、第一锁存器LATCH0、第二锁存器LATCH1、第一开关SW0、第二开关SW1、接口驱动电路（4），所述与门（1）的第一输入端连接数据接口的使能信号，与门（1）的第二输入端连接数据时钟CLK，与门（1）的输出端与第一反相器（2）的输入端连接，第一反相器（2）的输出端与第一开关SW0连接，与门（1）的输出端与第二开关SW1连接；第二反相器（3）的输入端连接数据时钟CLK，第二反相器（3）的输出端与第一锁存器LATCH0的第一输入端连接，第一锁存器LATCH0的第二输入端连接时钟高电平数据，第一锁存器LATCH0的输出端与第一开关SW0一端连接，数据时钟CLK与第二锁存器LATCH1的第一输入端连接，第二锁存器LATCH1的第一输入端时钟低电平数据，第二锁存器LATCH1的输出端与第二开关SW1一端连接，第一开关SW0另一端与第二开关SW1另一端连接在一起后与接口驱动电路一端连接，接口驱动电路另一端输出到芯片的pad上。

2.根据权利要求1所述的电路，其特征在于，所述第一锁存器LATCH0、第二锁存器LATCH1采用存储器实现。

3.根据权利要求1所述的电路，其特征在于，所述第一锁存器LATCH0、第二锁存器LATCH1采用D触发器实现。

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