JP4996177B2 - 半導体記憶装置、およびデータ読み出し方法 - Google Patents
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Description
一方、ノードMGENXの電圧は、CMOSインバータ125により高レベル(=電源電圧VDD)に設定されているため、キャパシタ126には、その容量値と電源電圧VDDとの積に対応する電荷が充電される。
2、22 プリセンスアンプ
3、19 センスアンプ
4、24 電位シフト回路
5 電荷転送回路
6、27 電荷蓄積回路
7 ビット線初期化回路
10 メモリコア
11 データ出力バッファ
12 アドレスバッファ
13 コマンドバッファ
14 ロウデコーダ
15 コラムデコーダ
16 タイミング生成回路
17 ワードドライバ
18 プレートドライバ
21 メモリセルアレー
26 閾値電圧生成回路
28 ソースフォロア回路
40 インバータアンプ
Claims (9)
- プレート線とビット線とに接続されるメモリセルと、
該ビット線に接続され、該プレート線への電圧印加に伴うビット線の電圧変化に対応して一時的に出力電圧が変化し、その後プレート線への電圧印加以前の電圧を出力する電位シフト回路と、
前記電位シフト回路に接続され、前記ビット線の電圧変化に対応する該電位シフト回路の一時的な出力電圧の変化に対応して、前記電位シフト回路に蓄積された電荷を転送する電荷転送回路とを備え、
前記電位シフト回路は、一端が前記ビット線に接続されており、もう一端が該電位シフト回路の出力として前記電荷転送回路に接続されているキャパシタを備えて構成されており、
前記電荷転送回路は、前記電位シフト回路の出力電圧が所定の閾値電圧よりも高くなったときにオン状態となって、前記キャパシタに蓄積されていた電荷を転送するトランジスタを備えて構成されていることを特徴とする半導体記憶装置。 - 前記電荷転送回路に接続され、該電荷転送回路から転送される電荷を蓄積して、前記メモリセルからの読み出し電圧を生成する電荷蓄積回路をさらに備えることを特徴とする請求項1記載の半導体記憶装置。
- 前記電荷蓄積回路によって生成される前記読み出し電圧の入力に対応して、前記メモリセルに保持されていたデータの論理値を判定するセンスアンプをさらに備えることを特徴とする請求項2記載の半導体記憶装置。
- 前記ビット線に接続され、該ビット線に接続されているメモリセルからのデータ読み出しの前に、該ビット線の電位を初期化するビット線初期化回路をさらに備えることを特徴とする請求項1記載の半導体記憶装置。
- 前記ビット線に接続され、該ビット線の電圧変化に対応して、前記電荷転送回路の転送能力を制御する反転増幅回路をさらに備えることを特徴とする請求項1記載の半導体記憶装置。
- 前記電荷転送回路に接続され、該電荷転送回路から転送される電荷を蓄積して、前記メモリセルからの読み出し電圧を生成する電荷蓄積回路をさらに備えることを特徴とする請求項5記載の半導体記憶装置。
- 前記電荷蓄積回路によって生成される前記読み出し電圧の入力に対応して、前記メモリセルに保持されていたデータの論理値を判定するセンスアンプをさらに備えることを特徴とする請求項6記載の半導体記憶装置。
- 前記ビット線に接続され、該ビット線に接続されているメモリセルからのデータ読み出しの前に、該ビット線の電位を初期化するビット線初期化回路をさらに備えることを特徴とする請求項5記載の半導体記憶装置。
- プレート線とビット線とに接続されるメモリセルからのデータ読み出し方法であって、
該ビット線に接続された電位シフト回路が、プレート線への電圧印加に伴うビット線の電圧変化に対応して一時的に変化する電圧を出力し、その後プレート線への電圧印加以前の電圧を出力し、
前記ビット線の電圧変化に対応して一時的に変化する電圧を前記電位シフト回路が出力したときに、該電位シフト回路に接続された電荷転送回路が電位シフト回路に蓄積された電荷を転送し、
該電荷転送回路に接続された電荷蓄積回路が、該転送された電荷を蓄積してメモリセルからの読み出し電圧を生成し、
前記電位シフト回路は、一端が前記ビット線に接続されており、もう一端が該電位シフト回路の出力として前記電荷転送回路に接続されているキャパシタを備えて構成されており、
前記電荷転送回路は、前記電位シフト回路の出力電圧が所定の閾値電圧よりも高くなったときにオン状態となるトランジスタを備えて構成されており、該トランジスタがオン状態となることによって、前記キャパシタに蓄積されていた電荷を転送することを特徴とするデータ読み出し方法。
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