JP7417099B2 - 半導体記憶装置及び半導体記憶装置の試験方法 - Google Patents

Description

本発明は、半導体記憶装置及び半導体記憶装置の試験方法に関する。

キャパシタを備えたメモリセルを有する半導体記憶装置では、キャパシタに蓄積された電荷がビット線に読み出され、その電荷量に応じた電圧がセンスアンプによって増幅される。

上記の半導体記憶装置の１つである強誘電体メモリの読み出し方式として、電源電圧が低電圧でも読み出しに必要な電圧を確保するビット線ＧＮＤセンス方式が提案されている（たとえば、特許文献１、非特許文献１参照）。

ビット線ＧＮＤセンス方式では、プレート線に電圧を印加したときにビット線の電位が変動しないように、メモリセルからビット線に読み出される電荷が、電荷転送回路を介して電荷蓄積回路に転送される。そして、電荷蓄積回路に転送された電荷量に応じてメモリセルに記憶されていたデータの論理値が判定される。電荷転送回路は、ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下ｐＭＯＳトランジスタと略す）により構成される。ｐＭＯＳトランジスタのゲート・ソース間電圧は、プレート線に電圧を印加する前に、ｐＭＯＳトランジスタの閾値電圧と同じ値になるように、初期設定される。ｐＭＯＳトランジスタのゲートは、ビット線の電圧の上昇に応じて出力電圧を下降させるインバータアンプで制御される。読み出し動作において、インバータアンプは、ビット線の電圧のわずかな上昇を検知してｐＭＯＳトランジスタのゲートを開いて電荷を流し、ビット線の電圧を再びＧＮＤ（接地電位）へ戻す。論理値“１”のデータの読み出し時と、論理値“０”のデータの読み出し時において、電荷蓄積回路に転送される電荷量の違いによる電位差がセンスアンプで増幅され、論理値が判定される。

特開２００２－１３３８５７号公報 特開２００７－１７９６６４号公報 特開２００７－２２０１６３号公報 特開２００８－９０９３７号公報 特開２００８－１４０４９３号公報

Shoichiro Kawashima et al., "Bitline GND Sensing Technique for Low-Voltage Operation FeRAM", IEEE Journal of Solid-State Circuits, May 2002, Vol.37, No.5, pp.592-597

しかしながら近年、半導体記憶装置の微細化に伴い、ビット線の抵抗が増加し、読み出し時のビット線の電圧の上昇が小さくなっている。これにより、論理値“１”のデータの読み出し時と、論理値“０”のデータの読み出し時において、電荷蓄積回路に転送される電荷量の違いによる電位差が小さくなり、読み出しマージンが低下してしまう。たとえば、ビット線ＧＮＤセンス方式では、読み出し時のビット線の電圧の上昇が小さい場合、電荷転送回路のゲートを十分に開くことができず、上記の電位差が十分取れなくなる。

１つの側面では、本発明は、読み出し時に安定したデータ判定が可能な半導体記憶装置を提供することを目的とする。

１つの実施態様では、第１の論理値のデータまたは前記第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有するメモリセルと、前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルと、前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルと、前記第１のリファレンスセルと前記第２のリファレンスセルのうち一方のリファレンスセルに対して第１のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成し、前記第１の増幅信号を遅延させた第１の停止信号を出力すると共に、前記第１の停止信号と第２の停止信号に基づいた第３の停止信号を受け、前記第３の停止信号の電圧が閾値以上になった場合に前記第１の電圧を接地電位に引き下げる第１の読み出し回路と、前記第１のリファレンスセルと前記第２のリファレンスセルのうち、前記一方のリファレンスセルとは異なる他方のリファレンスセルに対して第２のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成し、前記第２の増幅信号を遅延させた前記第２の停止信号を出力すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第２の電圧を接地電位に引き下げる第２の読み出し回路と、前記メモリセルに対して第３のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第３の電圧を前記接地電位に引き下げる第３の読み出し回路と、前記第１の増幅信号と前記第２の増幅信号に基づいて生成される第１の検出信号と、前記第３の増幅信号に基づいて生成される第２の検出信号の変化タイミングの違いに基づいて、前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、を有する半導体記憶装置が提供される。

また、１つの実施態様では、第１の論理値のデータまたは前記第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有するメモリセルと、前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルと、前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルと、前記第１のリファレンスセルと前記第２のリファレンスセルのうち一方のリファレンスセルに対して第１のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成し、前記第１の増幅信号を遅延させた第１の停止信号を出力すると共に、前記第１の停止信号と第２の停止信号に基づいた第３の停止信号を受け、前記第３の停止信号の電圧が閾値以上になった場合に前記第１の電圧を接地電位に引き下げる第１の読み出し回路と、前記第１のリファレンスセルと前記第２のリファレンスセルのうち、前記一方のリファレンスセルとは異なる他方のリファレンスセルに対して第２のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成し、前記第２の増幅信号を遅延させた前記第２の停止信号を出力すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第２の電圧を接地電位に引き下げる第２の読み出し回路と、前記メモリセルに対して第３のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第３の電圧を前記接地電位に引き下げる第３の読み出し回路と、前記第１の増幅信号と前記第２の増幅信号に基づいて生成される第１の検出信号と、前記第３の増幅信号に基づいて生成される第２の検出信号の変化タイミングの違いに基づいて、前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、入力される選択信号に基づいて、試験時に前記第１の検出信号の代わりに、変化タイミングが互いに異なる複数の第３の検出信号のうち入力された何れかの第３の検出信号を前記判定回路に供給する選択回路と、を有する半導体記憶装置に対して、試験装置が、前記第３の検出信号を前記半導体記憶装置に入力し、前記判定回路が、前記第２の検出信号と、入力された前記第３の検出信号の変化タイミングの違いに基づいて、前記判定結果を出力し、前記試験装置が、前記判定結果が正しいか否かを判定する、半導体記憶装置の試験方法が提供される。

１つの側面では、本発明は、読み出し時に安定したデータ判定が可能となる。

第１の比較例の半導体記憶装置の一例を示す図である。 第２の比較例の半導体記憶装置の一例を示す図である。 メモリセルアレイの一例を示す図である。 センスアンプ部の一例を示す図である。 論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。 論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。 第２の比較例の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。 第３の比較例の半導体記憶装置において、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。 第３の比較例の半導体記憶装置において、論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。 第３の比較例の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。 書き戻し動作時のワード線、プレート線及びビット線の電圧の変化の例を示すタイミングチャートである。 第１の実施の形態の半導体記憶装置の一例を示す図である。 信号ＳＴＯＰを生成する回路例を示す図である。 検出信号ＰＤＥＴを生成する回路例を示す図である。 判定回路の一例を示す図である。 判定回路の動作例を示すタイミングチャートである。 論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。 論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。 第１の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。 第２の実施の形態の半導体記憶装置の一例を示す図である。 第２の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。 第３の実施の形態の半導体記憶装置の一例を示す図である。 第３の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。 第４の実施の形態の半導体記憶装置の一例を示す図である。 比較例の半導体記憶装置を示す図である。 小さいマージンが発生する例を示すタイミングチャートである。 第５の実施の形態の半導体記憶装置におけるプリセンスアンプの一例を示す図である。 選択回路の一例を示す図である。 試験システムの一例を示す図である。 各メモリセルについてのマージンに応じたデータの判定結果の例を示すタイミングチャートである（その１）。 各メモリセルについてのマージンに応じたデータの判定結果の例を示すタイミングチャートである（その２）。 各メモリセルについてのマージンに応じたデータの判定結果の例を示すタイミングチャートである（その３）。 半導体記憶装置の試験方法の一例の流れを示すフローチャートである。 検出信号ＰＤＥＴｔの変化タイミングを変えていったときのフェイルビットカウント数の差分の変化例を示す図である（その１）。 検出信号ＰＤＥＴｔの変化タイミングを変えていったときのフェイルビットカウント数の差分の変化例を示す図である（その２）。 フェイルビットの位置依存性の例を示す図である。 増幅信号と判定マージンの位置依存性の一例を示す図である。 第６の実施の形態の半導体記憶装置の一例を示す図である。 第６の実施の形態の半導体記憶装置におけるプリセンスアンプの一例を示す図である。 制御信号の生成例を示す図である。 増幅信号と判定マージンの位置依存性の解消例を示す図である。 第７の実施の形態の半導体記憶装置の一例を示す図である。 プレート線ドライバの一例を示す図である。 制御信号の生成例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。まず、いくつかの比較例について説明する。
（第１の比較例）
図１は、第１の比較例の半導体記憶装置の一例を示す図である。

半導体記憶装置１０は、たとえば、強誘電体メモリ（ＦｅＲＡＭ（Ferroelectric Random Access Memory））である。半導体記憶装置１０は、メモリセル１１を含む複数のメモリセルと、リファレンスセル１２，１３を含む複数のリファレンスセルと、読み出し回路（以下プリセンスアンプという）１４，１５，１６と、判定回路１７を有する。なお、半導体記憶装置１０のその他の構成（コラムデコーダやロウデコーダなど）については図示が省略されている。

また、以下の説明では、リファレンスセル１２が論理値“１”のデータを記憶し、リファレンスセル１３が論理値“０”のデータを記憶するものとしているが、記憶されるデータが入れ替わってもよい。すなわち、リファレンスセル１２が論理値“０”のデータを記憶し、リファレンスセル１３が論理値“１”のデータを記憶してもよい。

メモリセル１１は、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳトランジスタと略す）１１ａ、キャパシタ１１ｂを有する。ｎＭＯＳトランジスタ１１ａのゲートは、ワード線ＷＬに接続され、ドレイン及びソースの一方は、ビット線ＢＬに接続され、ドレイン及びソースの他方は、キャパシタ１１ｂの一端に接続されている。キャパシタ１１ｂの他端は、プレート線ＰＬに接続されている。

リファレンスセル１２は、ｎＭＯＳトランジスタ１２ａ、キャパシタ１２ｂを有する。ｎＭＯＳトランジスタ１２ａのゲートは、ワード線ＷＬに接続され、ドレイン及びソースの一方は、ビット線ＢＬＲ１に接続され、ドレイン及びソースの他方は、キャパシタ１２ｂの一端に接続されている。キャパシタ１２ｂの他端は、プレート線ＰＬに接続されている。

リファレンスセル１３は、ｎＭＯＳトランジスタ１３ａ、キャパシタ１３ｂを有する。ｎＭＯＳトランジスタ１３ａのゲートは、ワード線ＷＬに接続され、ドレイン及びソースの一方は、ビット線ＢＬＲ０に接続され、ドレイン及びソースの他方は、キャパシタ１３ｂの一端に接続されている。キャパシタ１３ｂの他端は、プレート線ＰＬに接続されている。

リファレンスセル１２，１３は、メモリセル１１に対する読み出し時に、メモリセル１１と共に読み出し対象になる。
図１では図示が省略されているが、ビット線ＢＬには、メモリセル１１の他にも、それぞれ異なるワード線及びプレート線に接続された複数のメモリセルが接続されている。また、他のビット線にもそれぞれ異なるワード線及びプレート線に接続された複数のメモリセルが接続されている。それらのメモリセルも、メモリセル１１と同様の回路構成である。また、ビット線ＢＬＲ１，ＢＬＲ０には、リファレンスセル１２，１３の他にも、それぞれ異なるワード線及びプレート線に接続された複数のリファレンスセルが接続されている。それらのメモリセルも、リファレンスセル１２，１３と同様の回路構成である。

以下、キャパシタ１１ｂ，１２ｂ，１３ｂは、強誘電体キャパシタであるものとして説明するが、強誘電体キャパシタに限定されるものではない。
上記のメモリセル１１のキャパシタ１１ｂには、論理値“０”または論理値“１”のデータに対応した電荷量の電荷が蓄積される。一方、リファレンスセル１２のキャパシタ１２ｂには、論理値“１”のデータに対応した電荷量の電荷が蓄積される。また、リファレンスセル１３のキャパシタ１３ｂには、論理値“０”のデータに対応した電荷量の電荷が蓄積される。論理値“１”のデータは論理値“０”のデータよりも読み出し時のビット線の電圧の変化速度が速い。

プリセンスアンプ１４は、メモリセル１１とビット線ＢＬを介して接続され、メモリセル１１の読み出し時に、ビット線ＢＬの電圧を増幅した増幅信号を生成する。また、プリセンスアンプ１４は、プリセンスアンプ１５が出力する後述の信号ＳＴＯＰの電圧が所定の閾値以上になった場合、ビット線ＢＬの電圧をＧＮＤに引き下げる。

プリセンスアンプ１４は、初期化回路１４ａ、増幅回路１４ｂ、リセット回路１４ｃを有する。
初期化回路１４ａは、ビット線ＢＬに接続されており、制御信号ＢＵＳＧＮＤに基づいて、ビット線ＢＬの電圧をＧＮＤに引き下げる。初期化回路１４ａは、たとえば、ｎＭＯＳトランジスタ１４ａ１を有する。ｎＭＯＳトランジスタ１４ａ１のゲートには、制御信号ＢＵＳＧＮＤが供給される。ｎＭＯＳトランジスタ１４ａ１のソースは接地され、ドレインはビット線ＢＬに接続されている。制御信号ＢＵＳＧＮＤはタイミング生成回路（図示が省略されている）から供給される。

増幅回路１４ｂは、ビット線ＢＬの電圧を増幅する。増幅回路１４ｂは、たとえば、キャパシタ１４ｂ１，１４ｂ３、インバータ１４ｂ２，１４ｂ４を有する。キャパシタ１４ｂ１の一端はビット線ＢＬに接続され、キャパシタ１４ｂ１の他端はインバータ１４ｂ２の入力端子に接続されている。インバータ１４ｂ２の出力端子はキャパシタ１４ｂ３の一端に接続され、キャパシタ１４ｂ３の他端はインバータ１４ｂ４の入力端子に接続されている。インバータ１４ｂ４の出力端子は、リセット回路１４ｃに接続されている。また、図１のプリセンスアンプ１４の例では、インバータ１４ｂ４の出力信号が、プリセンスアンプ１４の出力信号である増幅信号Ｐｏｕｔである。

リセット回路１４ｃは、信号ＳＴＯＰの電圧が所定の閾値以上になった場合、ビット線ＢＬの電圧をＧＮＤに引き下げる。リセット回路１４ｃは、ｎＭＯＳトランジスタ１４ｃ１と、検出回路１４ｃ２を有する。ｎＭＯＳトランジスタ１４ｃ１のゲートには、信号ＳＴＯＰが供給される。ｎＭＯＳトランジスタ１４ｃ１のソースは接地され、ドレインはビット線ＢＬに接続されている。上記閾値は、ｎＭＯＳトランジスタ１４ｃ１の閾値電圧である。

なお、プリセンスアンプ１４において、検出回路１４ｃ２は機能していない。検出回路１４ｃ２は、同様の検出回路１５ｃ２を有するプリセンスアンプ１５と負荷を揃えるために設けられているが、なくてもよい。

複数のメモリセルが接続される他のビット線にも、プリセンスアンプ１４と同様の回路構成のプリセンスアンプが接続されている。
一方、プリセンスアンプ１５は、リファレンスセル１２に対してビット線ＢＬＲ１を介して接続され、メモリセル１１に対する読み出し時に、ビット線ＢＬＲ１の電圧を増幅した増幅信号Ｐｏｕｔ１を生成する。また、プリセンスアンプ１５は、その増幅信号Ｐｏｕｔ１を遅延させた信号ＳＴＯＰを出力する。

プリセンスアンプ１５は、プリセンスアンプ１４と同様に、初期化回路１５ａ、増幅回路１５ｂ、リセット回路１５ｃを有する。たとえば、初期化回路１５ａは、ｎＭＯＳトランジスタ１５ａ１を有し、増幅回路１５ｂは、キャパシタ１５ｂ１，１５ｂ３、インバータ１５ｂ２，１５ｂ４を有し、リセット回路１５ｃは、ｎＭＯＳトランジスタ１５ｃ１と、検出回路１５ｃ２を有する。

これら各回路要素の接続関係は、リセット回路１５ｃを除いてプリセンスアンプ１４の各回路要素の接続関係と同じである。
プリセンスアンプ１５のリセット回路１５ｃにおいて、検出回路１５ｃ２は、増幅回路１５ｂの出力信号（増幅信号Ｐｏｕｔ１）を遅延させた信号ＳＴＯＰを出力する。検出回路１５ｃ２は、たとえば、偶数段のインバータや遅延回路を用いて構成可能である。

プリセンスアンプ１６は、リファレンスセル１３に対してビット線ＢＬＲ０を介して接続され、メモリセル１１に対する読み出し時に、ビット線ＢＬＲ０の電圧を増幅した増幅信号を生成する。プリセンスアンプ１６の回路構成は、プリセンスアンプ１５の回路構成と同じであるが、図１の半導体記憶装置１０の例では、信号ＳＴＯＰは出力されていない。

判定回路１７は、増幅信号Ｐｏｕｔ，Ｐｏｕｔ１の電位差、及び増幅信号Ｐｏｕｔ，Ｐｏｕｔ０の電位差に基づいて、メモリセル１１のデータの論理値を判定した判定結果を出力する。

たとえば、判定回路１７は、増幅信号Ｐｏｕｔ，Ｐｏｕｔ１の電位差を増幅するセンスアンプと、増幅信号Ｐｏｕｔ，Ｐｏｕｔ０の電位差を増幅するセンスアンプとを有し、両センスアンプの出力端子を短絡したものである。両センスアンプのうち、入力される２つの増幅信号の電位差が大きい方が先に強力に増幅を行い、他方のセンスアンプを従属させることで、判定結果が確定される。

以下、第１の比較例の半導体記憶装置１０の読み出し時の動作例を説明する。なお、制御信号ＢＵＳＧＮＤの論理レベルはＬ（Low）レベルであるものとする。図１には、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬの電圧と、増幅信号Ｐｏｕｔと、信号ＳＴＯＰの時間変化の様子が示されている。

タイミングｔ１において、ワード線ＷＬに所定の電圧（ｎＭＯＳトランジスタ１１ａ，１２ａ，１３ａの閾値電圧以上の電圧）が印加されると、ｎＭＯＳトランジスタ１１ａ，１２ａ，１３ａがオンする。

さらに、タイミングｔ２において、プレート線ＰＬに所定の電圧（読み出し用の電圧）が印加されると、キャパシタ１１ｂに蓄積された電荷量に応じた電荷がビット線ＢＬに読み出される。その結果、ビット線ＢＬの電圧が上昇する。図１の例では、メモリセル１１に論理値“０”のデータが記憶されている場合よりも、メモリセル１１に論理値“１”のデータが記憶されている場合の方が、ビット線ＢＬの電圧の変化速度が速い。また、ビット線ＢＬの電圧が上昇すると、増幅信号Ｐｏｕｔの電圧も上昇する。

図１では図示が省略されているが、増幅信号Ｐｏｕｔ１の電圧は、メモリセル１１に論理値“１”のデータが記憶されている場合の、増幅信号Ｐｏｕｔの電圧の変化と同様に変化する。また、増幅信号Ｐｏｕｔ０の電圧は、メモリセル１１に論理値“０”のデータが記憶されている場合の、増幅信号Ｐｏｕｔの電圧の変化と同様に変化する。

プリセンスアンプ１４に供給される信号ＳＴＯＰがｎＭＯＳトランジスタ１４ｃ１の閾値電圧Ｖｔｈに達すると（タイミングｔ３）、ｎＭＯＳトランジスタ１４ｃ１がオンし、ビット線ＢＬの電圧はＧＮＤに引き下げられる。

ｎＭＯＳトランジスタ１４ｃ１がオフのままであると、ビット線ＢＬの電圧の上昇が続き、タイミングｔ３以降も、論理値“０”のデータの読み出し時にも、点線で示されているように、増幅信号Ｐｏｕｔが上昇する。論理値“１”のデータの読み出し時には、増幅信号Ｐｏｕｔの上昇は電源電圧ＶＤＤで飽和するため、両論理値の間の増幅信号Ｐｏｕｔの差が小さくなり、読み出しマージンが低下してしまう。半導体記憶装置１０の微細化に伴ってビット線ＢＬの抵抗が大きくなると、ビット線ＢＬの電圧の上昇が小さくなるため、両論理値の間の増幅信号Ｐｏｕｔの差がより小さくなる。このため、判定回路１７において正しい判定結果が得られない可能性がある。

これに対して、第１の比較例の半導体記憶装置１０では、タイミングｔ３において、ビット線ＢＬの電圧がＧＮＤに引き下げられるため、論理値“０”のデータの読み出し時にも、増幅信号Ｐｏｕｔの上昇が止まる。そのため、両論理値のデータの読み出し時の増幅信号Ｐｏｕｔの差が小さくなることが抑制され、読み出しマージンの低下を抑制できる。したがって、半導体記憶装置１０の信頼性を向上できる。

また、図１の例では、信号ＳＴＯＰが、論理値“１”のデータが読み出される場合の増幅信号Ｐｏｕｔが飽和するタイミングで、閾値電圧Ｖｔｈに達するように、検出回路１５ｃ２における増幅信号Ｐｏｕｔ１に対する信号ＳＴＯＰの遅延時間が設定されている。これにより、読み出しマージンをより大きくすることができる。

なお、上記の説明では、プリセンスアンプ１６は、信号ＳＴＯＰを出力しないものとしたが、プリセンスアンプ１６もプリセンスアンプ１５と同様に信号ＳＴＯＰを出力してもよい。その場合、たとえば、プリセンスアンプ１５，１６の各々から出力される信号ＳＴＯＰの論理和を出力するＯＲ回路が設けられる。これにより、リファレンスセル１２に論理値“０”のデータ、リファレンスセル１３に論理値“１”のデータが記憶される場合にも対応できる。

（第２の比較例）
図２は、第２の比較例の半導体記憶装置の一例を示す図である。
第２の比較例の半導体記憶装置２０は、アドレスバッファ２１、コマンドバッファ２２、ロウデコーダ２３、タイミング生成回路２４、コラムデコーダ２５、プレート線ドライバ２６、ワード線ドライバ２７を有する。さらに半導体記憶装置２０は、メモリセルアレイ２８、コラムスイッチ２９、センスアンプ部３０、ライトバッファ３１、リードバッファ３２を有する。

アドレスバッファ２１は、半導体記憶装置２０の外部からアドレス端子２１ａを介して供給されるアドレス信号ＡＤＳを受信し、受信したアドレス信号ＡＤＳを、ロウデコーダ２３及びコラムデコーダ２５に供給する。

コマンドバッファ２２は、半導体記憶装置２０の外部からコマンド端子２２ａ，２２ｂ，２２ｃを介して供給されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥを受信する。そして、コマンドバッファ２２は、受信したチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥを、タイミング生成回路２４に供給する。

ロウデコーダ２３は、アドレス信号ＡＤＳに含まれるロウアドレス（たとえば、アドレス信号ＡＤＳの上位側のビット）をデコードすることでロウデコード信号を生成し、生成したロウデコード信号をプレート線ドライバ２６及びワード線ドライバ２７に供給する。

タイミング生成回路２４は、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥが示す動作モードをデコードする。そして、タイミング生成回路２４は、そのデコード結果に基づいて、プレート線ドライバ２６、ワード線ドライバ２７、センスアンプ部３０などを動作させる各種のタイミング信号を生成し、各部に供給する。

コラムデコーダ２５は、アドレス信号ＡＤＳに含まれるコラムアドレス（たとえば、アドレス信号ＡＤＳの下位側のビット）をデコードすることでコラムデコード信号を生成し、生成したコラムデコード信号をコラムスイッチ２９に供給する。

プレート線ドライバ２６は、複数のプレート線（図２では図示が省略されている）のうち、ロウデコード信号により指定されるプレート線に、タイミング信号に基づいたタイミングで、所定期間、所定の電圧を印加する。

ワード線ドライバ２７は、複数のワード線（図２では図示が省略されている）のうち、ロウデコード信号により指定されるワード線に、タイミング信号に基づいたタイミングで、所定期間、所定の電圧を印加する。

メモリセルアレイ２８は、マトリクス状に配置された複数のメモリセルと、複数のビット線、複数のワード線及び複数のプレート線を有する（後述の図３参照）。
コラムスイッチ２９は、コラムデコード信号に基づいて、メモリセルアレイ２８の複数のビット線のうち、センスアンプ部３０とライトバッファ３１に接続するビット線を選択する。

センスアンプ部３０は、タイミング生成回路２４から供給される複数のタイミング信号に基づいたタイミングで、メモリセルアレイ２８からのデータの読み出しを行う。
ライトバッファ３１は、入出力端子３１ａを介して供給されるライトデータを保持する。また、ライトバッファ３１は、書き戻しのため、センスアンプ部３０が読み出したデータを保持する機能を有する。

リードバッファ３２は、センスアンプ部３０によりメモリセルアレイ２８から読み出されたリードデータを保持する。リードデータは入出力端子３１ａを介して、半導体記憶装置２０の外部に出力される。

図３は、メモリセルアレイの一例を示す図である。
メモリセルアレイ２８は、ビット線ＢＬＲ０，ＢＬＲ１，ＢＬ［０］，…，ＢＬ［Ｌ－１］，ＢＬ［Ｌ］、ワード線ＷＬ１～ＷＬｍ、プレート線ＰＬ１～ＰＬｍを有する。ビット線ＢＬＲ０，ＢＬＲ１，ＢＬ［０］～ＢＬ［Ｌ］の各々には、ｍ個のメモリセルが接続されている。たとえば、ビット線ＢＬＲ０には、メモリセル２８ａ１～２８ａｍが接続されており、ビット線ＢＬＲ１には、メモリセル２８ｂ１～２８ｂｍが接続されている。また、ビット線ＢＬ［０］には、メモリセル２８ｃ１～２８ｃｍが接続されており、ビット線ＢＬ［Ｌ－１］には、メモリセル２８ｄ１～２８ｄｍが接続されており、ビット線ＢＬ［Ｌ］には、メモリセル２８ｅ１～２８ｅｍが接続されている。

各メモリセルは、ワード線ＷＬ１～ＷＬｍの何れかと、プレート線ＰＬ１～ＰＬｍの何れかに接続されている。たとえば、メモリセル２８ａｍ，２８ｂｍ，２８ｃｍ，２８ｄｍ，２８ｅｍは、ワード線ＷＬｍとプレート線ＰＬｍに接続され、メモリセル２８ａ１，２８ｂ１，２８ｃ１，２８ｄ１，２８ｅ１は、ワード線ＷＬ１とプレート線ＰＬ１に接続されている。

各メモリセルは、ｎＭＯＳトランジスタ（アクセストランジスタ、またはアクセスゲートと呼ばれる場合もある）と、キャパシタを有する。たとえば、メモリセル２８ａｍは、ｎＭＯＳトランジスタ２８ａｍ１と、キャパシタ２８ａｍ２を有する。ｎＭＯＳトランジスタ２８ａｍ１のゲートは、ワード線ＷＬｍに接続され、ドレイン及びソースの一方は、ビット線ＢＬＲ０に接続され、ドレイン及びソースの他方は、キャパシタ２８ａｍ２の一端に接続される。キャパシタ２８ａｍ２の他端は、プレート線ＰＬｍに接続されている。他のメモリセルも同様の回路構成となっている。

なお、以下の説明では、各メモリセルに含まれるキャパシタは、強誘電体キャパシタであるものとして説明するが、強誘電体キャパシタに限定されるものではない。
このようなメモリセルアレイ２８において、たとえば、ビット線ＢＬＲ０に接続されるメモリセル２８ａ１～２８ａｍの各々は、論理値“０”のデータを記憶するリファレンスセルとして機能する。また、ビット線ＢＬＲ１に接続されるメモリセル２８ｂ１～２８ｂｍの各々は、論理値“１”のデータを記憶するリファレンスセルとして機能する。その他のビット線ＢＬ［０］～ＢＬ［Ｌ］に接続されるメモリセルには、論理値“０”または論理値“１”のデータが記憶される。

データ読み出し時には、ワード線ＷＬ１～ＷＬｍ（またはプレート線ＰＬ１～ＰＬｍ）の何れか１つに接続され、ビット線ＢＬＲ０，ＢＬＲ１，ＢＬ［０］～ＢＬ［Ｌ］に接続されたＬ＋３個のメモリセルが同時に選択される。なお、ワード線ＷＬ１～ＷＬｍ、及びプレート線ＰＬ１～ＰＬｍの各々には、上記のように同時に選択されるＬ＋３個のメモリセルによるメモリセル群が、Ｎ（Ｎ≧２）群、接続されていてもよい。

図４は、センスアンプ部の一例を示す図である。
センスアンプ部３０は、複数のプリセンスアンプ（プリセンスアンプ３０ａ，３０ｂ，３０ｃ，３０ｄなど）と、複数のセンスアンプ（センスアンプ３０ｅ，３０ｆ，３０ｇ，３０ｈなど）を有する。図４では、プリセンスアンプは“ＰＡ”と表記されており、センスアンプは“Ｓ／Ａ”と表記されている。

プリセンスアンプ３０ａは、ビット線ＢＬＲ０の電圧を増幅し、プリセンスアンプ３０ｂは、ビット線ＢＬＲ１の電圧を増幅する。プリセンスアンプ３０ｃは、ビット線ＢＬ［Ｌ－１］の電圧を増幅し、プリセンスアンプ３０ｄは、ビット線ＢＬ［Ｌ］の電圧を増幅する。また、プリセンスアンプ３０ｂは、信号ＳＴＯＰをプリセンスアンプ３０ａ，３０ｃ，３０ｄに供給する。

センスアンプ３０ｅ，３０ｆでは、各々の第１の入力端子が互いに接続されていると共に、第１の入力端子に、プリセンスアンプ３０ｃの出力信号が供給される。また、センスアンプ３０ｅの第２の入力端子には、プリセンスアンプ３０ｂの出力信号が供給され、センスアンプ３０ｆの第２の入力端子には、プリセンスアンプ３０ａの出力信号が供給される。

センスアンプ３０ｅ，３０ｆのうち、第１の入力端子と第２の入力端子に入力される２つの出力信号の電位差が大きい方が先に強力に増幅を行い、他方のセンスアンプを従属させることで、読み出しデータの論理値の判定結果が確定される。

センスアンプ３０ｇ，３０ｈでは、各々の第１の入力端子が互いに接続されていると共に、第１の入力端子に、プリセンスアンプ３０ｄの出力信号が供給される。また、センスアンプ３０ｇの第２の入力端子には、プリセンスアンプ３０ｂの出力信号が供給され、センスアンプ３０ｈの第２の入力端子には、プリセンスアンプ３０ａの出力信号が供給される。

センスアンプ３０ｇ，３０ｈのうち、第１の入力端子と第２の入力端子に入力される２つの出力信号の電位差が大きい方が先に強力に増幅を行い、他方のセンスアンプを従属させることで、読み出しデータの論理値の判定結果が確定される。

また、センスアンプ３０ｅ，３０ｆ，３０ｇ，３０ｈには、タイミング生成回路２４が出力するタイミング信号の１つである信号ＳＡＯＮと、その反転信号ＳＡＯＮＢが供給される。

図４には、センスアンプの回路構成の一例が示されている。
センスアンプ３０ｇは、ｐＭＯＳトランジスタ３０ｇ１，３０ｇ２，３０ｇ３、ｎＭＯＳトランジスタ３０ｇ４，３０ｇ５，３０ｇ６を有する。センスアンプ３０ｇは、さらに、ｎＭＯＳトランジスタとｐＭＯＳトランジスタにより構成されたスイッチ３０ｇ７，３０ｇ８を有する。

ｐＭＯＳトランジスタ３０ｇ１のソースには電源電圧ＶＤＤが供給され、ｐＭＯＳトランジスタ３０ｇ１のゲートには反転信号ＳＡＯＮＢが供給される。ｐＭＯＳトランジスタ３０ｇ１のドレインは、ｐＭＯＳトランジスタ３０ｇ２，３０ｇ３のソースに接続されている。ｐＭＯＳトランジスタ３０ｇ３のドレインとｎＭＯＳトランジスタ３０ｇ５のドレインは、スイッチ３０ｇ７を介してセンスアンプ３０ｇの第２の入力端子に接続されている。ｐＭＯＳトランジスタ３０ｇ３のドレインとｎＭＯＳトランジスタ３０ｇ５のドレインは、ｐＭＯＳトランジスタ３０ｇ２のゲート及びｎＭＯＳトランジスタ３０ｇ４のゲートに接続されている。ｐＭＯＳトランジスタ３０ｇ２のドレインとｎＭＯＳトランジスタ３０ｇ４のドレインは、スイッチ３０ｇ８を介してセンスアンプ３０ｇの第１の入力端子に接続されている。ｐＭＯＳトランジスタ３０ｇ２のドレインとｎＭＯＳトランジスタ３０ｇ４のドレインは、ｐＭＯＳトランジスタ３０ｇ３のゲート及びｎＭＯＳトランジスタ３０ｇ５のゲートに接続されている。ｎＭＯＳトランジスタ３０ｇ４，３０ｇ５のソースはｎＭＯＳトランジスタ３０ｇ６のドレインに接続されている。ｎＭＯＳトランジスタ３０ｇ６のソースは接地されており、ｎＭＯＳトランジスタ３０ｇ６のゲートには、信号ＳＡＯＮが供給される。

スイッチ３０ｇ７，３０ｇ８のｐＭＯＳトランジスタのゲートには信号ＳＡＯＮが供給され、スイッチ３０ｇ７，３０ｇ８のｎＭＯＳトランジスタのゲートには、反転信号ＳＡＯＮＢが供給される。信号ＳＡＯＮ、反転信号ＳＡＯＮＢにより、スイッチ３０ｇ７，３０ｇ８は、センス動作前には導通状態になり、センス動作開始時には切断状態となる。

他のセンスアンプもセンスアンプ３０ｇと同様の回路構成となっている。センスアンプ３０ｇ，３０ｈに各々において、第１の入力端子に一端が接続されるスイッチ（センスアンプ３０ｇではスイッチ３０ｇ８）の他端のノードは、互いに接続されている。センスアンプ３０ｅ，３０ｆについても同様に、第１の入力端子に一端が接続されるスイッチの他端のノードは、互いに接続されている。

また、図示が省略されているが、センスアンプ部３０は、他のビット線の電圧を増幅するプリセンスアンプや、データの論理値を判定するセンスアンプ対を有している。
以下、プリセンスアンプの例を説明する。

図５は、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。
プリセンスアンプ３０ｂは、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセル２８ｂｍ（ｎＭＯＳトランジスタ２８ｂｍ１と、キャパシタ２８ｂｍ２を有する）にビット線ＢＬＲ１を介して接続される。

プリセンスアンプ３０ｂは、初期化回路４１、増幅回路４２、閾値電圧生成回路４３、リセット回路４４、波形整形回路４５、出力リセット回路４６を有する。
初期化回路４１は、ビット線ＢＬＲ１に接続されており、制御信号ＢＵＳＧＮＤに基づいて、ビット線ＢＬＲ１の電圧をＧＮＤに引き下げる。初期化回路４１は、ｎＭＯＳトランジスタ４１ａを有する。ｎＭＯＳトランジスタ４１ａのゲートには、制御信号ＢＵＳＧＮＤが供給される。ｎＭＯＳトランジスタ４１ａのソースは接地され、ドレインはビット線ＢＬＲ１に接続される。制御信号ＢＵＳＧＮＤはタイミング生成回路２４から供給される。

増幅回路４２は、ビット線ＢＬＲ１の電圧を増幅する。増幅回路４２は、キャパシタ４２ａ，４２ｆ、インバータ４２ｂ、ｐＭＯＳトランジスタ４２ｃ，４２ｇ、ｎＭＯＳトランジスタ４２ｄ，４２ｈ、スイッチ４２ｅを有する。

キャパシタ４２ａの一端はビット線ＢＬＲ１に接続され、キャパシタ４２ａの他端はインバータ４２ｂの入力端子と、スイッチ４２ｅの一端に接続されている。インバータ４２ｂの出力端子はキャパシタ４２ｆの一端と、スイッチ４２ｅの他端に接続されている。また、インバータ４２ｂの電源端子には、ｐＭＯＳトランジスタ４２ｃのドレインが接続され、インバータ４２ｂの接地端子には、ｎＭＯＳトランジスタ４２ｄのドレインが接続されている。スイッチ４２ｅの制御信号は、タイミング生成回路２４から供給される。

ｐＭＯＳトランジスタ４２ｃのソースには電源電圧ＶＤＤが印加され、ゲートにはパワー制御信号ＰＯＷＸが供給される。ｎＭＯＳトランジスタ４２ｄのソースは接地され、ゲートにはパワー制御信号ＰＯＷが供給される。パワー制御信号ＰＯＷＸ，ＰＯＷは互いに相補の信号であり、タイミング生成回路２４から供給される。

キャパシタ４２ｆの他端はｐＭＯＳトランジスタ４２ｇのゲート及び閾値電圧生成回路４３に接続されている。ｐＭＯＳトランジスタ４２ｇのソースには電源電圧ＶＤＤが印加され、ドレインはｎＭＯＳトランジスタ４２ｈのドレイン、リセット回路４４及び波形整形回路４５に接続されている。ｐＭＯＳトランジスタ４２ｇ及びｎＭＯＳトランジスタ４２ｈのドレインの電圧が、増幅回路４２の出力信号ＲＥＰＬＩＣＡとなる。ｎＭＯＳトランジスタ４２ｈのソースは接地され、ゲートには信号ＩＮＩＴが供給される。ｐＭＯＳトランジスタ４２ｇ及びｎＭＯＳトランジスタ４２ｈによる回路は、インバータとして機能する。信号ＩＮＩＴは、タイミング生成回路２４から供給される。

閾値電圧生成回路４３は、ｐＭＯＳトランジスタ４２ｇの閾値電圧と等しい、ｐＭＯＳトランジスタ４２ｇのゲート電圧ＶＴＨＧＴを生成する。閾値電圧生成回路４３は、ｐＭＯＳトランジスタ４３ａ，４３ｄ、ｎＭＯＳトランジスタ４３ｂ、スイッチ４３ｃ、キャパシタ４３ｅを有する。

ｐＭＯＳトランジスタ４３ａのソースには電源電圧ＶＤＤが印加され、ゲートには電圧制御信号ＶＧＥＮＰが供給される。また、ｐＭＯＳトランジスタ４３ａのドレインは、ｎＭＯＳトランジスタ４３ｂのドレイン及び、キャパシタ４３ｅの一端に接続されている。ｎＭＯＳトランジスタ４３ｂのゲートには電圧制御信号ＶＧＥＮＮが供給され、ソースは接地されている。スイッチ４３ｃの一端には電源電圧ＶＤＤが印加され、スイッチ４３ｃの他端は、ｐＭＯＳトランジスタ４３ｄのソースに接続されている。ｐＭＯＳトランジスタ４３ｄのゲート及びドレイン、キャパシタ４３ｅの他端は、増幅回路４２のｐＭＯＳトランジスタ４２ｇのゲートに接続されている。電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮや、スイッチ４３ｃの制御信号は、タイミング生成回路２４から供給される。

リセット回路４４は、信号ＳＴＯＰを出力すると共に、信号ＳＴＯＰの電圧が所定の閾値以上になった場合、ビット線ＢＬＲ１の電圧をＧＮＤに引き下げる。リセット回路４４は、検出回路４４ａと、ｎＭＯＳトランジスタ４４ｂを有する。検出回路４４ａは、増幅回路４２の出力信号ＲＥＰＬＩＣＡを遅延させた信号ＳＴＯＰを出力する。検出回路４４ａは、たとえば、偶数段のインバータや遅延回路を用いて構成可能である。ｎＭＯＳトランジスタ４４ｂのゲートには、信号ＳＴＯＰが供給される。ｎＭＯＳトランジスタ４４ｂのソースは接地され、ドレインはビット線ＢＬＲ１に接続されている。

波形整形回路４５は、増幅回路４２の出力信号ＲＥＰＬＩＣＡの波形を整形する。波形整形回路４５は、ｎＭＯＳトランジスタ４５ａと、ｐＭＯＳトランジスタ４５ｂを有する。ｎＭＯＳトランジスタ４５ａのドレインには電源電圧ＶＤＤが印加され、ｐＭＯＳトランジスタ４５ｂのドレインは接地されている。ｎＭＯＳトランジスタ４５ａとｐＭＯＳトランジスタ４５ｂのゲートには、出力信号ＲＥＰＬＩＣＡが供給される。また、互いに接続されたｎＭＯＳトランジスタ４５ａのドレインとｐＭＯＳトランジスタ４５ｂのソースの電圧が、波形整形回路４５の出力信号となる。

出力リセット回路４６は、リセット信号ＲＥＳＥＴに基づいて、プリセンスアンプ３０ｂの出力信号の電圧をＧＮＤに引き下げる。出力リセット回路４６は、ｎＭＯＳトランジスタ４６ａを有する。ｎＭＯＳトランジスタ４６ａのゲートには、リセット信号ＲＥＳＥＴが供給される。ｎＭＯＳトランジスタ４６ａのソースは接地され、ドレインは波形整形回路４５の出力端子に接続されている。リセット信号ＲＥＳＥＴはタイミング生成回路２４から供給される。

図４に示したプリセンスアンプ３０ａも、図５に示したプリセンスアンプ３０ｂと同様の回路構成により実現される。ただ、第２の比較例の半導体記憶装置２０のプリセンスアンプ３０ａは、信号ＳＴＯＰを出力しない回路構成であってもよいし、プリセンスアンプ３０ｂと同様に信号ＳＴＯＰを出力する回路構成であってもよい。後者の場合、プリセンスアンプ３０ａ，３０ｂが出力する信号ＳＴＯＰは、図示しない論理回路によって論理合成され、他のプリセンスアンプに分配される。

図６は、論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。
図６の例では、メモリセル２８ｅｍ（ｎＭＯＳトランジスタ２８ｅｍ１と、キャパシタ２８ｅｍ２を有する）にビット線ＢＬ［Ｌ］を介して接続されるプリセンスアンプ３０ｄの例が示されている。

プリセンスアンプ３０ｄも、図５に示したプリセンスアンプ３０ｂと同様に、初期化回路５１、増幅回路５２、閾値電圧生成回路５３、リセット回路５４、波形整形回路５５、出力リセット回路５６を有する。

初期化回路５１は、ｎＭＯＳトランジスタ５１ａを有し、増幅回路５２は、キャパシタ５２ａ，５２ｆ、インバータ５２ｂ、ｐＭＯＳトランジスタ５２ｃ，５２ｇ、ｎＭＯＳトランジスタ５２ｄ，５２ｈ、スイッチ５２ｅを有する。閾値電圧生成回路５３は、ｐＭＯＳトランジスタ５３ａ，５３ｄ、ｎＭＯＳトランジスタ５３ｂ、スイッチ５３ｃ、キャパシタ５３ｅを有し、リセット回路５４は、検出回路５４ａ、ｎＭＯＳトランジスタ５４ｂを有する。波形整形回路５５は、ｎＭＯＳトランジスタ５５ａと、ｐＭＯＳトランジスタ５５ｂを有し、出力リセット回路５６は、ｎＭＯＳトランジスタ５６ａを有する。

これら各回路要素の接続関係は、リセット回路５４を除いてプリセンスアンプ３０ｂの各回路要素の接続関係と同じである。
プリセンスアンプ３０ｄのリセット回路５４において、ｎＭＯＳトランジスタ５４ｂのゲートには、プリセンスアンプ３０ｂから信号ＳＴＯＰが供給される。また、プリセンスアンプ３０ｄのリセット回路５４において、検出回路５４ａは機能していない。検出回路５４ａは、プリセンスアンプ３０ｂと負荷を揃えるために設けられているが、なくてもよい。

以下、第２の比較例の半導体記憶装置２０の読み出し時の動作例を説明する。
図７は、第２の比較例の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。

図７には、ワード線ＷＬｍ及びプレート線ＰＬｍの電圧、パワー制御信号ＰＯＷ，ＰＯＷＸ、制御信号ＢＵＳＧＮＤ、スイッチ５２ｅ，５３ｃの制御信号ＳＷ１，ＳＷ２、電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮの時間変化の様子が示されている。さらに図７には、信号ＩＮＩＴ、リセット信号ＲＥＳＥＴ、ビット線ＢＬ［Ｌ］の電圧、インバータ５２ｂの入力電圧ＩＩＮ、インバータ５２ｂの出力電圧ＩＯＵＴ、ゲート電圧ＶＴＨＧＴ、出力信号ＲＥＰＬＩＣＡ、信号ＳＴＯＰの時間変化の様子が示されている。なお、以下の説明では、接地電位は、０Ｖであるものとする。

まず、初期状態において、ワード線ＷＬｍ及びプレート線ＰＬｍの電圧は、Ｌレベル（たとえば、０Ｖ）となっている。パワー制御信号ＰＯＷの論理レベルはＬレベル、パワー制御信号ＰＯＷＸの論理レベルはＨレベル（たとえば、電源電圧ＶＤＤ）となっており、ｐＭＯＳトランジスタ５２ｃ及びｎＭＯＳトランジスタ５２ｄはオフ状態となり、インバータ５２ｂは機能していない。制御信号ＢＵＳＧＮＤの論理レベルはＨレベルとなっており、ｎＭＯＳトランジスタ５１ａはオン状態であり、ビット線ＢＬ［Ｌ］の電圧は、０Ｖとなっている。

また、制御信号ＳＷ１，ＳＷ２により、スイッチ５２ｅ，５３ｃはオン状態となっている。さらに、電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮの論理レベルはＬレベルとなっており、ｐＭＯＳトランジスタ５３ａがオン状態、ｎＭＯＳトランジスタ５３ｂがオフ状態になっている。信号ＩＮＩＴとリセット信号ＲＥＳＥＴの論理レベルはＨレベルに設定されており、ｎＭＯＳトランジスタ５２ｈ，５６ａがオン状態であるため、出力信号ＲＥＰＬＩＣＡと、プリセンスアンプ３０ｄの出力信号（図示せず）は、０Ｖとなる。

インバータ５２ｂの入力端子と出力端子はショートしているため、入力電圧ＩＩＮ及び出力電圧ＩＯＵＴは、１／２ＶＤＤ近傍となっている。また、ゲート電圧ＶＴＨＧＴは、電源電圧ＶＤＤになっている。また、プリセンスアンプ３０ｂからプリセンスアンプ３０ｄに供給される信号ＳＴＯＰは０Ｖとなっている。

タイミングＴ１において、パワー制御信号ＰＯＷの論理レベルがＨレベル、パワー制御信号ＰＯＷＸの論理レベルがＬレベルに変化すると、インバータ５２ｂが活性化される。スイッチ５２ｅがオン状態のままであるため、インバータ５２ｂの入力電圧ＩＩＮと出力電圧ＩＯＵＴは、共にＶＤＤ／２近傍になる。また、タイミングＴ１において、信号ＩＮＩＴとリセット信号ＲＥＳＥＴの論理レベルはＬレベルに変化し、ｎＭＯＳトランジスタ５２ｈ，５６ａがオフ状態となる。

タイミングＴ２において、電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮの論理レベルがＨレベルに変化すると、ｐＭＯＳトランジスタ５３ａとｎＭＯＳトランジスタ５３ｂのドレインの電圧が低下する。この電圧の変化に応じて、キャパシタ５３ｅによる容量結合により、ゲート電圧ＶＴＨＧＴも下がる。たとえば、電源電圧ＶＤＤが１．８Ｖの場合、ｐＭＯＳトランジスタ５３ａとｎＭＯＳトランジスタ５３ｂのドレインの電圧が１．８Ｖ下がると、ゲート電圧ＶＴＨＧＴも１．８Ｖ下がろうとする。

しかし、スイッチ５３ｃがオン状態であるため、ｐＭＯＳトランジスタ５３ｄがクランプ回路として機能し、ゲート電圧ＶＴＨＧＴをｐＭＯＳトランジスタ５２ｇの閾値電圧（たとえば、ＶＤＤ－０．６Ｖ）にクランプする。このため、ゲート電圧ＶＴＨＧＴは、一旦、低下した後、微分波形を描いて閾値電圧に落ち着く。このように、閾値電圧生成回路５３は、ゲート電圧ＶＴＨＧＴを所定の電圧に設定する初期化回路として機能する。

タイミングＴ３において、ワード線ＷＬｍに所定の電圧（たとえば、電源電圧ＶＤＤ）が印加されると、ワード線ＷＬｍに接続されたメモリセル２８ｅｍのｎＭＯＳトランジスタ２８ｅｍ１がオン状態となり、データの読み出しが可能な状態になる。

タイミングＴ４において、電圧制御信号ＶＧＥＮＮの論理レベルがＬレベルに変化すると、閾値電圧生成回路５３のｎＭＯＳトランジスタ５３ｂはオフ状態となる。ｐＭＯＳトランジスタ５３ａは既にオフ状態となっているため、ｐＭＯＳトランジスタ５３ａとｎＭＯＳトランジスタ５３ｂのドレインは、フローティング状態になる。

タイミングＴ４ではさらに、スイッチ５２ｅ，５３ｃがオフされる。スイッチ５２ｅがオフされることにより、インバータ５２ｂの入力端子と出力端子との短絡が解除される。インバータ５２ｂの入力電圧ＩＩＮは、ほぼＶＤＤ／２であるため、インバータ５２ｂは、高いゲインを有する反転アンプとして動作する。また、スイッチ５３ｃのオフにより、ｐＭＯＳトランジスタ５３ｄによるゲート電圧ＶＴＨＧＴのクランプが解除される。

また、タイミングＴ４ではさらに、制御信号ＢＵＳＧＮＤの論理レベルがＬレベルに変化し、ビット線ＢＬ［Ｌ］は、フローティング状態になる。これによって、タイミングＴ４以降、ビット線ＢＬ［Ｌ］の電圧が変化されると、キャパシタ５２ａの容量結合により、インバータ５２ｂの入力電圧ＩＩＮが変化する。インバータ５２ｂは、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを入力電圧ＩＩＮの変化とは反対方向に変化させる。また、キャパシタ５２ｆの容量結合により、ゲート電圧ＶＴＨＧＴは、出力電圧ＩＯＵＴの変化に伴って変化する。

タイミングＴ５において、プレート線ＰＬｍに所定の電圧（たとえば、電源電圧ＶＤＤ）が印加される。ワード線ＷＬｍには、既にタイミングＴ３において所定の電圧が印加され、メモリセル２８ｅｍのｎＭＯＳトランジスタ２８ｅｍ１がオン状態となっているため、プレート線ＰＬｍに所定の電圧が印加されると、キャパシタ２８ｅｍ２に正の電圧が印加される。

メモリセル２８ｅｍに論理値“１”のデータが記憶されている場合、強誘電体キャパシタであるキャパシタ２８ｅｍ２に印加される電圧の極性は、書き込み時とは反対であるため、分極反転が生じ、大きな反転電荷がビット線ＢＬ［Ｌ］に読み出される。一方、メモリセル２８ｅｍに論理値“０”のデータが記憶されている場合、キャパシタ２８ｅｍ２に印加される電圧の極性は、書き込み時と同じであるため、分極反転は生じず、比較的小さな電荷がビット線ＢＬ［Ｌ］に読み出される。このとき、ビット線ＢＬ［Ｌ］の電圧は上昇しようとする。ビット線ＢＬ［Ｌ］の電圧がわずかに上昇すると、キャパシタ５２ａの容量結合により、インバータ５２ｂの入力電圧ＩＩＮが上昇する。インバータ５２ｂの反転増幅作用及び、キャパシタ５２ｆによる容量結合により、ゲート電圧ＶＴＨＧＴは下がり、ｐＭＯＳトランジスタ５２ｇはオン状態となり、出力信号ＲＥＰＬＩＣＡの電圧は上昇を開始する。このようにｐＭＯＳトランジスタ５２ｇは、メモリセル２８ｅｍの蓄積電荷に応じて読み出し電圧を生成する読み出し回路として機能する。

ところで、メモリセル２８ｅｍのデータの読み出しの際、ワード線ＷＬｍに接続された他のメモリセルについても同時にデータの読み出しが行われる。それらのメモリセルのうち、メモリセル２８ｂｍに接続されるプリセンスアンプ３０ｂでは、出力信号ＲＥＰＬＩＣＡの電圧が、論理値“０”のデータを記憶したメモリセルに接続されるプリセンスアンプにおける出力信号ＲＥＰＬＩＣＡの電圧よりも速く上昇する。また、プリセンスアンプ３０ｂは、出力信号ＲＥＰＬＩＣＡを遅延した信号ＳＴＯＰを出力する。

図７の例では、論理値“１”の読み出し時に、出力信号ＲＥＰＬＩＣＡが飽和するタイミングＴ６において、信号ＳＴＯＰの電圧が、ｎＭＯＳトランジスタ５４ｂの閾値電圧ＶＴＨに達している。これにより、ｎＭＯＳトランジスタ５４ｂはオン状態となり、ビット線ＢＬ［Ｌ］の電圧が０Ｖに下がっていき、出力信号ＲＥＰＬＩＣＡの上昇が停止する。

その後、タイミングＴ７において、信号ＩＮＩＴとリセット信号ＲＥＳＥＴの論理レベルはＨレベルに変化するため、出力信号ＲＥＰＬＩＣＡと、プリセンスアンプ３０ｄの出力信号（図示せず）は、０Ｖにリセットされる。これにより、信号ＳＴＯＰも所定時間後に、論理レベルがＬレベルに変化する（タイミングＴ８）。

たとえば、タイミング生成回路２４は、信号ＳＴＯＰを受け、信号ＳＴＯＰの論理レベルがＨレベルのときに、センスアンプ３０ｇ，３０ｈなどを有効にする信号ＳＡＯＮと、その反転信号ＳＡＯＮＢをセンスアンプ部３０に供給する。これにより、タイミングＴ６～Ｔ７の期間に、センスアンプ３０ｇ，３０ｈなどによる読み出しデータの判定が行われる。

上記のタイミングＴ６以降においても、ｎＭＯＳトランジスタ５４ｂがオフのままであると、ビット線ＢＬ［Ｌ］の電圧の上昇が続き、点線で示されているように、論理値“０”のデータの読み出し時にも、出力信号ＲＥＰＬＩＣＡが上昇する。論理値“１”のデータの読み出し時には、出力信号ＲＥＰＬＩＣＡの上昇は電源電圧ＶＤＤで飽和するため、両論理値の間の出力信号ＲＥＰＬＩＣＡの差が小さくなり、読み出しマージンが低下してしまう。このため、センスアンプ３０ｇ，３０ｈを用いたデータの判定処理において正しい判定結果が得られない可能性がある。

これに対して、第２の比較例の半導体記憶装置２０では、タイミングＴ６において、ビット線ＢＬ［Ｌ］の電圧が０Ｖに引き下げられるため、論理値“０”のデータの読み出し時にも、出力信号ＲＥＰＬＩＣＡの上昇が止まる。そのため、両論理値のデータの読み出し時の出力信号ＲＥＰＬＩＣＡの差が小さくなることが抑制され、読み出しマージンの低下を抑制できる。したがって、半導体記憶装置２０の信頼性を向上できる。

（第３の比較例）
次に、第３の比較例の半導体記憶装置を説明する。第３の比較例の半導体記憶装置は、第２の比較例の半導体記憶装置２０とは異なるプリセンスアンプを有している。

図８は、第３の比較例の半導体記憶装置において、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。

また、図９は、第３の比較例の半導体記憶装置において、論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。図８及び図９において、図５及び図６に示した要素と同様の要素については同一符号が付されている。

図８及び図９に示されているプリセンスアンプ６０，７０では、増幅回路６１，７１が、第２の比較例の半導体記憶装置２０のプリセンスアンプ３０ｂ，３０ｄの増幅回路４２，５２とは異なっている。図８の増幅回路６１は、増幅回路４２に含まれる各要素のほかに、ｎＭＯＳトランジスタ６１ａとインバータ６１ｂを有する。図９の増幅回路７１も同様に、増幅回路５２に含まれる各要素のほかに、ｎＭＯＳトランジスタ７１ａとインバータ７１ｂを有する。

図８の増幅回路６１において、ｎＭＯＳトランジスタ６１ａのドレインは、インバータ４２ｂの出力端子とインバータ６１ｂの入力端子に接続され、ソースは接地されている。また、ｎＭＯＳトランジスタ６１ａのゲートはインバータ６１ｂの出力端子に接続されている。

図９の増幅回路７１において、ｎＭＯＳトランジスタ７１ａのドレインは、インバータ５２ｂの出力端子とインバータ７１ｂの入力端子に接続され、ソースは接地されている。また、ｎＭＯＳトランジスタ７１ａのゲートはインバータ７１ｂの出力端子に接続されている。

増幅回路６１，７１は、上記のようなｎＭＯＳトランジスタ６１ａ，７１ａ及びインバータ６１ｂ，７１ｂを有することで、インバータ４２ｂ，５２ｂの出力電圧ＩＯＵＴが下降する速度が加速される。

図１０は、第３の比較例の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。
タイミングＴ１０，Ｔ１１，Ｔ１２，Ｔ１３における動作は、図７に示した半導体記憶装置２０のタイミングＴ１～Ｔ４における動作と同じである。

タイミングＴ１４では、図８の増幅回路６１において、インバータ４２ｂの入力電圧ＩＩＮの上昇に応じて出力電圧ＩＯＵＴが低下する速度が、第２の比較例の半導体記憶装置２０よりも速い。

これにより、出力信号ＲＥＰＬＩＣＡの上昇も第２の比較例の半導体記憶装置２０よりも速くなる。このため、信号ＳＴＯＰも、第２の比較例の半導体記憶装置２０より早いタイミングＴ１５において、閾値電圧ＶＴＨに達する。これにより、論理値“０”のデータの読み出し時にも、出力信号ＲＥＰＬＩＣＡの上昇が、より早く停止する。そのため、両論理値のデータの読み出し時の出力信号ＲＥＰＬＩＣＡの差が、より大きくなり、読み出しマージンを、より大きくすることができる。

タイミングＴ１６，Ｔ１７の動作は、図７に示した半導体記憶装置２０のタイミングＴ７，Ｔ８における動作と同じである。
（書き戻し方法）
ところで、ＦｅＲＡＭやＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、読み出し動作によって、メモリセルに記憶されていたデータが失われるため、読み出し動作後に、書き戻し動作が行われる。

たとえば、図３に示したメモリセル２８ｅｍに、論理値“０”のデータを書き戻す場合、プレート線ＰＬｍに、論理値“０”のデータの書き込み用の電圧（たとえば、電源電圧ＶＤＤ）が印加され、ビット線ＢＬ［Ｌ］の電圧が０Ｖにされる。図７（または図１０）に示したように、第２の比較例の半導体記憶装置２０（または第３の比較例の半導体記憶装置）では、読み出し動作時に、ビット線ＢＬ［Ｌ］の電圧は、信号ＳＴＯＰの電圧が閾値電圧ＶＴＨに達すると、０Ｖに下がる。このタイミング後も、プレート線ドライバ２６が、プレート線ＰＬｍに、論理値“０”のデータの書き込み用の電圧と同じ電源電圧ＶＤＤの印加を継続することにより、読み出し期間と、論理値“０”のデータの書き戻し期間と重ねることができ、書き戻しにかかる時間を短縮できる。

なお、論理値“１”のデータを記憶していたメモリセルには、一旦、論理値“０”のデータが書き込まれた後、読み出しデータの判定処理後に、論理値“１”のデータが書き戻される。

センスアンプ３０ｇ，３０ｈが判定したデータの判定結果は、図２に示したライトバッファ３１に記憶され、ライトバッファ３１に記憶された判定結果に基づいて、論理値“１”のデータの書き戻しが行われる。このため、ライトバッファ３１は、書き込み回路として機能する。

図１１は、書き戻し動作時のワード線、プレート線及びビット線の電圧の変化の例を示すタイミングチャートである。
図１１には、図３に示したメモリセルアレイ２８において、メモリセル２８ｅｍに論理値“０”のデータが記憶されており、メモリセル２８ｃｍに論理値“１”のデータが記憶されている場合の、データの読み出しと書き戻しの例が示されている。

ワード線ＷＬｍに、電源電圧ＶＤＤが印加され（タイミングＴ２０）、その後、プレート線ＰＬｍにも電源電圧ＶＤＤが印加される（タイミングＴ２１）。これにより、ビット線ＢＬ［Ｌ］，ＢＬ［０］の電圧は、メモリセル２８ｅｍ，２８ｃｍに記憶されているデータに応じて上昇する。しかし、ビット線ＢＬ［Ｌ］，ＢＬ［０］の電圧は、図７や図１０に示したように、信号ＳＴＯＰが閾値電圧ＶＴＨに達すると０Ｖに下がる（タイミングＴ２２）。

このとき、プレート線ＰＬｍには電源電圧ＶＤＤが印加され続けているため、メモリセル２８ｅｍ，２８ｃｍには、論理値“０”のデータが書き込まれる。また、論理値“１”のデータを記憶していたメモリセル２８ｃｍに対して同じデータを書き戻すために、タイミングＴ２３において、ワード線ＷＬｍに電源電圧ＶＤＤより高い電圧が印加されると共に、ビット線ＢＬ［０］に電源電圧ＶＤＤが印加される。プレート線ＰＬｍの電圧は０Ｖに引き下げられる。これにより、メモリセル２８ｃｍに論理値“１”のデータが書き戻される。

このような処理では、タイミングＴ２２～Ｔ２３の間に、センスアンプを用いたデータの判定処理が行われていても、タイミングＴ２２～Ｔ２３の期間を、論理値“０”のデータの書き戻し期間とすることができる。これにより、書き戻しにかかる時間を短縮できる。

次に、上記各種比較例に対する第１の実施の形態の半導体記憶装置を説明する。
（第１の実施の形態）
図１２は、第１の実施の形態の半導体記憶装置の一例を示す図である。図１２において、図１に示した第１の比較例の半導体記憶装置１０と同じ要素については同一符号が付されている。

第１の実施の形態の半導体記憶装置８０には、第１の比較例の半導体記憶装置１０に設けられていた判定回路１７が設けられていない。また、半導体記憶装置８０のプリセンスアンプ８１，８２，８３は、半導体記憶装置１０のプリセンスアンプ１４，１５，１６と異なっている。

メモリセル１１とビット線ＢＬを介して接続されているプリセンスアンプ８１のリセット回路８１ａにおいて、検出回路８１ａ１は、たとえば、インバータである。増幅信号Ｐｏｕｔの電圧が上昇して所定の閾値に達した場合、検出回路８１ａ１が出力する検出信号ＤＥＴの論理レベルは、ＨレベルからＬレベルに変化する。

さらに、プリセンスアンプ８１は、検出回路８１ａ１が出力する検出信号ＤＥＴと、検出信号ＰＤＥＴとが入力端子に供給される判定回路８１ｂを有する。検出信号ＰＤＥＴは、プリセンスアンプ８２，８３が出力する検出信号ＤＥＴ０，ＤＥＴ１から論理合成された信号である。検出信号ＰＤＥＴを生成する回路例については後述する。

判定回路８１ｂは、検出信号ＤＥＴと検出信号ＰＤＥＴの変化タイミングの違いに基づいて、メモリセル１１に記憶されているデータの論理値を判定した判定結果（信号ＤＡＴＡ）を出力する。たとえば、判定回路８１ｂは、検出信号ＤＥＴが検出信号ＰＤＥＴよりも早く変化した場合、論理値“１”のデータを示す信号ＤＡＴＡを出力し、検出信号ＤＥＴが検出信号ＰＤＥＴより遅く変化した場合、論理値“０”のデータを示す信号ＤＡＴＡを出力する。

複数のメモリセルが接続される他のビット線にも、プリセンスアンプ８１と同様の回路構成のプリセンスアンプが接続されている。
リファレンスセル１２とビット線ＢＬＲ１を介して接続されているプリセンスアンプ８２のリセット回路８２ａにおいて、検出回路８２ａ１は、たとえば、インバータである。増幅信号Ｐｏｕｔ１が上昇して所定の大きさ（インバータの反転閾値）に達した場合、検出回路８２ａ１が出力する検出信号ＤＥＴ１の論理レベルは、ＨレベルからＬレベルに変化する。さらに、リセット回路８２ａは、検出回路８２ａ１が出力する検出信号ＤＥＴ１の論理レベルを反転させた信号ＳＴＯＰ１を出力するインバータ８２ａ２を有する。信号ＳＴＯＰ１は、増幅信号Ｐｏｕｔ１を遅延させた信号となっている。

また、プリセンスアンプ８２は、検出回路８２ａ１が出力する検出信号ＤＥＴ１と、検出信号ＰＤＥＴとが入力端子に供給される判定回路８２ｂを有する。
判定回路８２ｂは、検出信号ＤＥＴ１と検出信号ＰＤＥＴの変化タイミングの違いに基づいて、リファレンスセル１２に記憶されているデータの論理値を判定した判定結果（信号ＤＡＴＡＲ１）を出力する。

リファレンスセル１３とビット線ＢＬＲ０を介して接続されているプリセンスアンプ８３の回路構成は、プリセンスアンプ８２の回路構成と同じである。プリセンスアンプ８３は、プリセンスアンプ８２が出力する信号ＳＴＯＰ１、検出信号ＤＥＴ１、信号ＤＡＴＡに対応した、信号ＳＴＯＰ０、検出信号ＤＥＴ０、信号ＤＡＴＡＲ０を出力する。

なお、判定回路８１ｂ，８２ｂは、プリセンスアンプ８１，８２の外に設けられていてもよい。
図１３は、信号ＳＴＯＰを生成する回路例を示す図である。

信号ＳＴＯＰを生成する回路は、図１３に示すように、たとえば、ＯＲ回路８４である。ＯＲ回路８４は、プリセンスアンプ８２，８３が出力する信号ＳＴＯＰ１，ＳＴＯＰ０の論理和を信号ＳＴＯＰとして出力する。信号ＳＴＯＰ１，ＳＴＯＰ０の少なくとも一方の論理レベルが上昇するときに信号ＳＴＯＰの論理レベルも上昇する。信号ＳＴＯＰは、プリセンスアンプ８１－０～８１－Ｌに供給されると共に、プリセンスアンプ８２，８３にも供給される。プリセンスアンプ８１－０～８１－Ｌは、ビット線ＢＬ［０］～ＢＬ［Ｌ］に接続されている図示しないメモリセルのデータを読み出すプリセンスアンプであり、信号ＤＡＴＡ［０］～ＤＡＴＡ［Ｌ］を出力する。プリセンスアンプ８１－０～８１－Ｌの回路構成は、図１２に示したプリセンスアンプ８１の回路構成と同じである。

図１４は、検出信号ＰＤＥＴを生成する回路例を示す図である。
検出信号ＰＤＥＴを生成する回路は、図１４に示すように、たとえば、ＮＡＮＤ回路８５ａと遅延回路８５ｂにより実現可能である。ＮＡＮＤ回路８５ａは、プリセンスアンプ８２，８３が出力する検出信号ＤＥＴ１，ＤＥＴ０の否定論理積を出力し、遅延回路８５ｂは、ＮＡＮＤ回路８５ａの出力信号を遅延させて検出信号ＰＤＥＴとして出力する。検出信号ＰＤＥＴは、プリセンスアンプ８１－０～８１－Ｌに供給されると共に、プリセンスアンプ８２，８３にも供給される。遅延回路８５ｂの遅延時間は、検出信号ＰＤＥＴの変化タイミングが、メモリセル１１に論理値“１”のデータが書き込まれている場合と、論理値“０”のデータが書き込まれている場合の検出信号ＤＥＴの両変化タイミングの間になるように調整されている。

図１３、図１４に示したように信号ＳＴＯＰや検出信号ＰＤＥＴは、プリセンスアンプ８２，８３の両方の出力に基づいて生成される。これにより、プリセンスアンプ８２が、論理値“０”のデータについての処理を行い、プリセンスアンプ８３が論理値“１”のデータの処理を行うように、互いの機能を交換可能となる。このため、リファレンスセル１２に論理値“０”のデータが記憶され、リファレンスセル１３に論理値“１”のデータが記憶されていてもよい。

また、図１２～図１４に示したように、プリセンスアンプ８１（８１－０～８１－Ｌ），８２，８３が出力する信号ＤＡＴＡ（ＤＡＴＡ［０］～ＤＡＴＡ［Ｌ］），ＤＡＴＡＲ１，ＤＡＴＡＲ０は、読み出しデータとして使用できる。このため、別の判定回路を用いなくてもよい。

図１５は、判定回路の一例を示す図である。
図１５では、判定回路８１ｂの例を示すが、判定回路８２ｂも同様の回路構成にて実現される。

判定回路８１ｂは、ＡＮＤ回路８１ｂ１、ＮＯＲ回路８１ｂ２，８１ｂ３、インバータ８１ｂ４を有する。
ＡＮＤ回路８１ｂ１は、検出信号ＤＥＴ，ＰＤＥＴの論理積を信号ＳＲＩＮとして出力する。

ＮＯＲ回路８１ｂ２，８１ｂ３は、ＳＲラッチを構成するように互いに接続されており、ＮＯＲ回路８１ｂ２の一方の入力端子には、リセット信号ＲＥＳが、たとえば、タイミング生成回路２４から供給される。ＮＯＲ回路８１ｂ３の一方の入力端子には、信号ＳＲＩＮが供給される。ＳＲラッチの出力端子であるＮＯＲ回路８１ｂ２の出力端子はインバータ８１ｂ４の入力端子に接続され、インバータ８１ｂ４の出力信号が信号ＤＡＴＡである。

図１６は、判定回路の動作例を示すタイミングチャートである。
図１６では図示が省略されているが、タイミングｔ１０よりも前のタイミングにおいて、リセット信号ＲＥＳの論理レベルはＨレベルからＬレベルに変化したものする。このため、タイミングｔ１０において信号ＤＡＴＡの論理レベルはＨレベルである。また、タイミングｔ１０において、検出信号ＤＥＴの論理レベルがＨレベル、検出信号ＰＤＥＴの論理レベルがＬになっている。

メモリセル１１から論理値“１”のデータが読み出される場合（メモリセル１１が“１”セルの場合）、増幅信号Ｐｏｕｔが上昇し所定の大きさに達するタイミングｔ１１において、検出信号ＤＥＴの論理レベルがＨレベルからＬレベルに立ち下がる。その後、タイミングｔ１２において、検出信号ＰＤＥＴの論理レベルがＬレベルからＨレベルに立ち上がる。タイミングｔ１１，ｔ１２において、信号ＳＲＩＮの論理レベルはＬレベルのままとなるので、信号ＤＡＴＡの論理レベルもＨレベルのままである。

一方、メモリセル１１から論理値“０”のデータが読み出される場合（メモリセル１１が“０”セルの場合）、検出信号ＤＥＴの論理レベルは、タイミングｔ１２よりも後のタイミングｔ１３において、ＨレベルからＬレベルに立ち下がる。このため、タイミングｔ１２において、信号ＳＲＩＮの論理レベルは、ＬレベルからＨレベルに立ち上がり、信号ＤＡＴＡの論理レベルは、ＨレベルからＬレベルに立ち下がる。タイミングｔ１３では、信号ＳＲＩＮの論理レベルは、Ｌレベルに立ち下がるが、ＳＲラッチにより、信号ＤＡＴＡの状態は維持される。

前述の第１の比較例の半導体記憶装置１０では、判定回路１７が、増幅信号Ｐｏｕｔ，Ｐｏｕｔ１の電位差、及び増幅信号Ｐｏｕｔ，Ｐｏｕｔ０の電位差に基づいて、メモリセル１１のデータの論理値を判定した判定結果を出力する。この場合、メモリセル１１のデータが書き換わらずに強誘電体のインプリントが進行し、リファレンスセル１２，１３のデータが頻繁に書き換えられる状況が発生すると、増幅信号Ｐｏｕｔが、増幅信号Ｐｏｕｔ０，Ｐｏｕｔ１の中間程度の電圧となる可能性がある。これにより、誤判定が生じる可能性がある。

一方、第１の実施の形態の半導体記憶装置８０は、上記のように、論理値“０”または論理値“１”のデータがメモリセル１１から読み出される際の検出信号ＤＥＴの変化タイミングの違いを利用し、データ判定をしている。つまりデータ判定のために、増幅信号Ｐｏｕｔの電圧の大きさ自体は利用されないため、インプリントのような強誘電体キャパシタの電荷量の揺らぎの影響を受けずに安定してデータ判定が行えるようになる。

なお、第１の実施の形態の半導体記憶装置８０において、信号ＳＴＯＰは、データ判定には寄与しないが、信号ＳＴＯＰを用いてビット線ＢＬの電圧を接地電位に引き下げることで、メモリセル１１の特性悪化を防げる。

このような効果を考慮しなくてもよい場合は、図１２の半導体記憶装置８０において、信号ＳＴＯＰに関する回路構成を省略してもよい。たとえば、ｎＭＯＳトランジスタ１４ｃ１，１５ｃ１、インバータ８２ａ２などを省略することができる。

ところで、図４に示したプリセンスアンプ３０ａ，３０ｂ，３０ｃ，３０ｄの代りに、上記のようなプリセンスアンプ８１，８２，８３を採用することができる。その場合、図４に示したセンスアンプ３０ｅ，３０ｆ，３０ｇ，３０ｈは不要となる。

図５や図６に示したプリセンスアンプ３０ｂ，３０ｄの回路構成を以下のように変形すれば、プリセンスアンプ８１～８３と同様の機能を実現できる。
図１７は、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。図１７において、図５に示したプリセンスアンプ３０ｂと同じ要素については同一符号が付されている。

プリセンスアンプ９１のリセット回路９１ａにおいて、検出回路９１ａ１は、たとえば、インバータである。増幅回路４２の出力信号ＲＥＰＬＩＣＡ（増幅信号Ｐｏｕｔ１に相当する）の電圧が上昇して所定の大きさに達した場合、検出回路９１ａ１が出力する検出信号ＤＥＴ１の論理レベルは、ＨレベルからＬレベルに変化する。さらに、リセット回路９１ａは、検出回路９１ａ１が出力する検出信号ＤＥＴ１の論理レベルを反転させた信号ＳＴＯＰ１を出力するインバータ９１ａ２を有する。

また、プリセンスアンプ９１は、検出回路９１ａ１が出力する検出信号ＤＥＴ１と、検出信号ＰＤＥＴとが入力端子に供給される判定回路９１ｂを有する。
判定回路９１ｂは、検出信号ＤＥＴ１と検出信号ＰＤＥＴの変化タイミングの違いに基づいて、メモリセル２８ｂｍに記憶されるデータの論理値を判定した判定結果（信号ＤＡＴＡＲ１）を出力する。判定回路９１ｂは、たとえば、図１５に示した判定回路８１ｂと同様の回路構成により実現される。

論理値“０”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプについても、図１７に示したプリセンスアンプ９１と同様の回路構成により実現される。

図１８は、論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。図１８において、図６に示したプリセンスアンプ３０ｄと同じ要素については同一符号が付されている。

プリセンスアンプ９２のリセット回路９２ａにおいて、検出回路９２ａ１は、たとえば、インバータである。増幅回路５２の出力信号ＲＥＰＬＩＣＡ（増幅信号Ｐｏｕｔに相当する）の電圧が上昇して所定の大きさに達した場合、検出回路９２ａ１が出力する検出信号ＤＥＴの論理レベルは、ＨレベルからＬレベルに変化する。

さらに、プリセンスアンプ９２は、検出回路９２ａ１が出力する検出信号ＤＥＴと、検出信号ＰＤＥＴとが入力端子に供給される判定回路９２ｂを有する。
判定回路９２ｂは、検出信号ＤＥＴと検出信号ＰＤＥＴの変化タイミングの違いに基づいて、メモリセル２８ｅｍに記憶されるデータの論理値を判定した判定結果（信号ＤＡＴＡ［Ｌ］）を出力する。

信号ＳＴＯＰや検出信号ＰＤＥＴは、たとえば、図１３や図１４に示した論理回路によって生成される。
図１９は、第１の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。図１９には、図１７、図１８に示したような回路構成のプリセンスアンプ９１，９２を用いた場合の動作例が示されている。図１９には、図７に示した各種の信号の時間変化のほかに、信号ＤＡＴＡ［Ｌ］の時間変化が示されている。信号ＤＡＴＡ［Ｌ］以外の信号の時間変化は、図７と同じである（信号ＳＴＯＰについては簡略化して示されている）。

信号ＤＡＴＡ［Ｌ］の論理レベルは、判定回路９２ｂに供給されるリセット信号によって、予めＨレベルに設定されている。
データ読み出し時、プリセンスアンプ９１の信号ＲＥＰＬＩＣＡ（図１９のプリセンスアンプ９２において論理値“１”のデータが読み出されるときの信号ＲＥＰＬＩＣＡと同じ時間変化をする）が上昇する。そして、図１９には示されていないが、その信号ＲＥＰＬＩＣＡが所定の閾値に達した場合、検出信号ＤＥＴ１の論理レベルはＨレベルからＬレベルに立ち下がり、所定の遅延時間後に、検出信号ＰＤＥＴの論理レベルがＬレベルからＨレベルに立ち上がる。このときプリセンスアンプ９２において論理値“０”のデータが読み出される場合、信号ＲＥＰＬＩＣＡの電圧の変化速度は、論理値“１”のデータが読み出される場合よりも遅いため、検出信号ＤＥＴの論理レベルはＨレベルのままである。これにより、検出信号ＤＥＴの論理レベルがＨレベルの状態で、検出信号ＰＤＥＴの論理レベルがＨレベルになると、判定回路９２ｂは信号ＤＡＴＡ［Ｌ］の論理レベルをＬレベルとする。

一方、プリセンスアンプ９２において論理値“１”のデータが読み出される場合、検出信号ＤＥＴの論理レベルは、検出信号ＰＤＥＴの変化タイミングよりも早く、Ｌレベルに変化する。これにより、判定回路９２ｂが出力する信号ＤＡＴＡ［Ｌ］の論理レベルはＨレベルのままとなる。

図１９の例では、信号ＤＡＴＡ［Ｌ］の論理レベルが確定するタイミングＴ６ａが、信号ＳＴＯＰの論理レベルがＬレベルかＨレベルに立ち上がるタイミングＴ６よりも早くなっている。

（第２の実施の形態）
図２０は、第２の実施の形態の半導体記憶装置の一例を示す図である。図２０において、図１２に示した第１の実施の形態の半導体記憶装置８０と同じ要素については同一符号が付されている。

第２の実施の形態の半導体記憶装置１００において、プリセンスアンプ１０１の判定回路１０１ａは、インバータ１０１ａ１、ｐＭＯＳトランジスタ１０１ａ２、判定部１０１ａ３、ｎＭＯＳトランジスタ１０１ａ４を有する。

インバータ１０１ａ１の入力端子は、インバータ１４ｂ２の出力端子に接続されており、インバータ１０１ａ１の出力信号が信号ＤＡＴＡである。
ｐＭＯＳトランジスタ１０１ａ２のゲートには、判定部１０１ａ３が出力する信号ＪＲが供給され、信号ＪＲの論理レベルがＬレベルのときにオンし、インバータ１０１ａ１に電源電圧ＶＤＤを供給し、インバータ１０１ａ１を動作させる。

判定部１０１ａ３は、検出信号ＤＥＴと検出信号ＰＤＥＴの変化タイミングの違いを示す信号ＪＲを出力する。判定部１０１ａ３は、検出信号ＤＥＴが検出信号ＰＤＥＴよりも早く変化した場合、Ｌレベルの信号ＪＲを出力し、検出信号ＤＥＴが検出信号ＰＤＥＴより遅く変化した場合、Ｈレベルの信号ＪＲを出力する。信号ＪＲは、ｐＭＯＳトランジスタ１０１ａ２及びｎＭＯＳトランジスタ１０１ａ４のゲートに供給され、ｐＭＯＳトランジスタ１０１ａ２及びｎＭＯＳトランジスタ１０１ａ４のオンオフを制御する制御信号として機能する。判定部１０１ａ３は、たとえば、図１５に示した判定回路８１ｂにおいて、インバータ８１ｂ４をなくした回路構成により実現される。

ｎＭＯＳトランジスタ１０１ａ４のゲートには、信号ＪＲが供給され、信号ＪＲによりオンオフが制御される。ｎＭＯＳトランジスタ１０１ａ４のソース電圧は接地電位であり、ドレイン電圧が、読み出しデータの判定結果（信号ＤＡＴＡ）を示す。

このような判定回路１０１ａにおいて、データの読み出し開始時には、判定部１０１ａ３に供給される図示しないリセット信号により信号ＪＲの論理レベルはＬレベルであり、ｐＭＯＳトランジスタ１０１ａ２がオンし、インバータ１０１ａ１が動作する。また、ｎＭＯＳトランジスタ１０１ａ４はオフ状態となる。

データ読み出しが開始されると、インバータ１４ｂ２の出力信号の論理レベルがＬレベルに推移することにより、インバータ１０１ａ１は、ｎＭＯＳトランジスタ１０１ａ４のドレイン電圧である信号ＤＡＴＡの論理レベルをＨレベルにする。

このように、インバータ１０１ａ１とｐＭＯＳトランジスタ１０１ａ２を含む回路部は、判定部１０１ａ３が検出信号ＤＥＴと検出信号ＰＤＥＴの変化タイミングの違いを反映した信号ＪＲを出力する前に、上記ドレイン電圧を予め上昇させておく。

そして、判定部１０１ａ３は、検出信号ＤＥＴが検出信号ＰＤＥＴよりも早く変化した場合、Ｌレベルの信号ＪＲを出力し続けるため、信号ＤＡＴＡの論理レベルはＨレベルのままである。一方、判定部１０１ａ３は、検出信号ＤＥＴが検出信号ＰＤＥＴよりも遅く変化した場合、Ｈレベルの信号ＪＲを出力するため、ｐＭＯＳトランジスタ１０１ａ２がオフし、インバータ１０１ａ１は動作しない。そして、ｎＭＯＳトランジスタ１０１ａ４がオンするため、信号ＤＡＴＡの論理レベルはＬレベルに立ち下がる。

このような判定回路１０１ａを用いることで、図１５に示した判定回路８１ｂにおいて、インバータ８１ｂ４をなくせるため、より早い時間でデータの判定結果が得られる。
複数のメモリセルが接続される他のビット線にも、プリセンスアンプ１０１と同様の回路構成のプリセンスアンプが接続されている。

プリセンスアンプ１０２の判定回路１０２ａは、インバータ１０２ａ１、ｐＭＯＳトランジスタ１０２ａ２、判定部１０２ａ３、ｎＭＯＳトランジスタ１０２ａ４を有し、プリセンスアンプ１０１の判定回路１０１ａの回路構成と同じである。

リファレンスセル１３とビット線ＢＬＲ０を介して接続されているプリセンスアンプ１０３の回路構成は、プリセンスアンプ１０２の回路構成と同じである。
なお、判定回路１０１ａ，１０２ａは、プリセンスアンプ１０１，１０２の外に設けられていてもよい。

図１７及び図１８に示したプリセンスアンプ９１，９２の回路構成における判定回路９１ｂ，９２ｂの代りに、上記のような判定回路１０１ａ，１０２ａを適用してもよい。その場合、出力電圧ＩＯＵＴがインバータ１０１ａ１，１０２ａ１の入力端子に印加されることになる。

図２１は、第２の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。図２１には、図１７、図１８に示したような回路構成のプリセンスアンプ９１，９２の判定回路９１ｂ，９２ｂの代りに、上記のような判定回路１０１ａ，１０２ａを用いた場合の動作例が示されている。図２１には、図７に示した各種の信号の時間変化のほかに、信号ＤＡＴＡ［Ｌ］の時間変化が示されている。信号ＤＡＴＡ［Ｌ］以外の信号の時間変化は、図７と同じである（信号ＳＴＯＰについては簡略化して示されている）。

信号ＤＡＴＡ［Ｌ］の論理レベルは、出力電圧ＩＯＵＴがＶＤＤ／２から低下し始めるまでは、Ｌレベルである。出力電圧ＩＯＵＴがＶＤＤ／２から低下し始めると（タイミングＴ５）、信号ＤＡＴＡ［Ｌ］の電圧も上昇していく。

検出信号ＤＥＴが検出信号ＰＤＥＴよりも遅く変化した場合（論理値“０”のデータの読み出し時）、判定部１０１ａ３は、Ｈレベルの信号ＪＲを出力する。これにより、ｎＭＯＳトランジスタ１０１ａ４がオンするため、信号ＤＡＴＡ［Ｌ］の論理レベルがＬレベルに変化する（タイミングＴ６ｂ）。検出信号ＤＥＴが検出信号ＰＤＥＴよりも早く変化した場合（論理値“１”のデータの読み出し時）、判定部１０１ａ３は、Ｌレベルの信号ＪＲを出力する。この場合、ｎＭＯＳトランジスタ１０１ａ４はオフ状態のままであるため、信号ＤＡＴＡ［Ｌ］の倫理レベルはＨレベルのままである。

論理値“０”のデータの読み出し時には、信号ＤＡＴＡ［Ｌ］の論理レベルが確定するタイミングＴ６ａが、図１９に示したタイミングＴ６ａよりもさらに早くなる。
（第３の実施の形態）
図２２は、第３の実施の形態の半導体記憶装置の一例を示す図である。図２２において、図２０に示した第２の実施の形態の半導体記憶装置１００と同じ要素については同一符号が付されている。

第３の実施の形態の半導体記憶装置１１０において、プリセンスアンプ１１１の増幅回路１１１ａは、ｎＭＯＳトランジスタ１１１ａ１とインバータ１１１ａ２を有する。
ｎＭＯＳトランジスタ１１１ａ１のドレイン及びインバータ１１１ａ２の入力端子は、インバータ１４ｂ２の出力端子に接続され、ｎＭＯＳトランジスタ１１１ａ１のソースは接地されている。ｎＭＯＳトランジスタ１１１ａ１のゲート及びインバータ１１１ａ２の出力端子は、判定回路１１１ｂに接続されている。

このようなｎＭＯＳトランジスタ１１１ａ１とインバータ１１１ａ２を設けることで、第３の比較例の半導体記憶装置のプリセンスアンプ６０，７０と同様に、インバータ１４ｂ２の出力電圧が低下する速度が加速される。これにより、増幅信号Ｐｏｕｔの上昇速度も加速される。

なお、ｎＭＯＳトランジスタ１１１ａ１とインバータ１１１ａ２は、増幅回路１１１ａの外に設けられていてもよい。
判定回路１１１ｂは、インバータ１１１ｂ１を有している。インバータ１１１ｂ１の入力端子は、ｎＭＯＳトランジスタ１１１ａ１のゲート及びインバータ１１１ａ２の出力端子に接続されている。インバータ１１１ｂ１の出力端子は、インバータ１０１ａ１の入力端子に接続されている。

複数のメモリセルが接続される他のビット線にも、プリセンスアンプ１１１と同様の回路構成のプリセンスアンプが接続されている。
プリセンスアンプ１１２の増幅回路１１２ａは、ｎＭＯＳトランジスタ１１２ａ１とインバータ１１２ａ２を有し、プリセンスアンプ１１１の増幅回路１１１ａの回路構成と同じである。また、プリセンスアンプ１１２の判定回路１１２ｂは、インバータ１１２ｂ１を有し、プリセンスアンプ１１１の判定回路１１１ｂの回路構成と同じである。

リファレンスセル１３とビット線ＢＬＲ０を介して接続されているプリセンスアンプ１１３の回路構成は、プリセンスアンプ１１２の回路構成と同じである。
なお、判定回路１１１ｂ，１１２ｂは、プリセンスアンプ１１１，１１２の外に設けられていてもよい。

図１７及び図１８に示したプリセンスアンプ９１，９２の回路構成における判定回路９１ｂ，９２ｂの代りに、上記のような判定回路１１１ｂ，１１２ｂを適用してもよい。その場合、プリセンスアンプ９２のインバータ５２ｂの出力端子に、ｎＭＯＳトランジスタ１１１ａ１のドレイン及びインバータ１１１ａ２の入力端子が接続される。また、プリセンスアンプ９１のインバータ４２ｂの出力端子に、ｎＭＯＳトランジスタ１１２ａ１のドレイン及びインバータ１１２ａ２の入力端子が接続される。

図２３は、第３の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。図２３に示す動作例では、図１７、図１８に示したような回路構成のプリセンスアンプ９１，９２の判定回路９１ｂ，９２ｂの代りに、判定回路１１１ｂ，１１２ｂが用いられている。さらに、上記のようなｎＭＯＳトランジスタ１１１ａ１，１１２ａ１、インバータ１１１ａ２，１１２ａ２が用いられている。図２３には、図１０に示した各種の信号の時間変化のほかに、信号ＤＡＴＡ［Ｌ］の時間変化が示されている。信号ＤＡＴＡ［Ｌ］以外の信号の時間変化は、図１０と同じである（信号ＳＴＯＰについては簡略化して示されている）。

信号ＤＡＴＡ［Ｌ］の論理レベルは、出力電圧ＩＯＵＴがＶＤＤ／２から低下し始めるまでは、Ｌレベルである。出力電圧ＩＯＵＴがＶＤＤ／２から低下し始めると（タイミングＴ１４）、信号ＤＡＴＡ［Ｌ］の電圧も上昇していく。このとき、ｎＭＯＳトランジスタ１１１ａ１とインバータ１１１ａ２が設けていることで、第３の比較例の半導体記憶装置のプリセンスアンプ６０，７０と同様に、出力電圧ＩＯＵＴが低下する速度が、加速される。これにより、出力信号ＲＥＰＬＩＣＡの上昇速度も加速される。

そのため、論理値“０”のデータの読み出し時、判定部１０１ａ３が、Ｈレベルの信号ＪＲを出力するタイミング（信号ＤＡＴＡ［Ｌ］が変化するタイミングＴ１５ａ）が、第２の実施の形態の半導体記憶装置１００よりも早まる。

（第４の実施の形態）
図２４は、第４の実施の形態の半導体記憶装置の一例を示す図である。
図２４では、プリセンスアンプと、検出信号ＰＤＥＴを生成する回路部以外の要素については図示が省略されているが、他の要素については、第１乃至第３の実施の形態の半導体記憶装置８０，１００，１１０と同じである。

第４の実施の形態の半導体記憶装置１２０は、複数のプリセンスアンプ（プリセンスアンプ１２１ａ，１２１ｂ１，１２１ｂ２，１２１ｃ１，１２１ｃ２，１２１ｄなど）、ＡＮＤ回路１２２ａ，１２２ｂ、ＮＡＮＤ回路１２３、遅延回路１２４を有する。

複数のプリセンスアンプのうち、プリセンスアンプ１２１ｂ１，１２１ｂ２は、論理値“０”のデータを記憶するリファレンスセルに接続するプリセンスアンプである。また、プリセンスアンプ１２１ｃ１，１２１ｃ２は、論理値“１”のデータを記憶するリファレンスセルに接続するプリセンスアンプである。

プリセンスアンプ１２１ｂ１，１２１ｂ２，１２１ｃ１，１２１ｃ２の回路構成は、図１２、図１７、図２０、図２２に示したプリセンスアンプ８２，９１，１０２，１１２の何れかの回路構成と同じである。その他のプリセンスアンプの回路構成は、図１２、図１８、図２０、図２２に示したプリセンスアンプ８１，９２，１０１，１１１の何れかの回路構成と同じである。

プリセンスアンプ１２１ｂ１，１２１ｂ２が出力する検出信号ＤＥＴ００，ＤＥＴ０１は、前述の検出信号ＤＥＴ０に相当し、プリセンスアンプ１２１ｃ１，１２１ｃ２が出力する検出信号ＤＥＴ１０，ＤＥＴ１１は、前述の検出信号ＤＥＴ１に相当する。

ＡＮＤ回路１２２ａは、検出信号ＤＥＴ００，ＤＥＴ０１の論理積である検出信号ＰＤＥＴ０を出力し、ＡＮＤ回路１２２ｂは、検出信号ＤＥＴ１０，ＤＥＴ１１の論理積である検出信号ＰＤＥＴ１を出力する。ＮＡＮＤ回路１２３は、検出信号ＰＤＥＴ０，ＰＤＥＴ１の否定論理積である検出信号ＰＤＥＴを出力する。遅延回路１２４は、ＮＡＮＤ回路１２３の出力信号を遅延させて検出信号ＰＤＥＴとして出力する。検出信号ＰＤＥＴは、複数のプリセンスアンプのそれぞれに供給される。

このような構成とすることで、プリセンスアンプ１２１ｂ１，１２１ｂ２の何れか一方、またはプリセンスアンプ１２１ｃ１，１２１ｃ２の何れか一方に接続されるリファレンスセルに欠陥が発生した場合でも、正常に検出信号ＰＤＥＴを発生できる。

図２５は、比較例の半導体記憶装置を示す図である。
比較例の半導体記憶装置は、複数のプリセンスアンプ（プリセンスアンプ１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇ，１３０ｈなど）と複数のセンスアンプ（センスアンプ１３１ａ，１３１ｂ，１３１ｃ，１３１ｄなど）を有する。

複数のプリセンスアンプのうち、プリセンスアンプ１３０ｂ，１３０ｆは、論理値“０”のデータを記憶するリファレンスセルに接続するプリセンスアンプである。また、プリセンスアンプ１３０ｃ，１３０ｇは、論理値“１”のデータを記憶するリファレンスセルに接続するプリセンスアンプである。

プリセンスアンプ１３０ｂ，１３０ｆは、前述の増幅信号Ｐｏｕｔ０に相当する信号ＳＦＲ０［０］，ＳＦＲ０［１］を出力し、プリセンスアンプ１３０ｃ，１３０ｇは、前述の増幅信号Ｐｏｕｔ１に相当する信号ＳＦＲ１［０］，ＳＦＲ１［１］を出力する。

センスアンプ１３１ａ，１３１ｂは、ツインセンスアンプとして機能し、プリセンスアンプ１３０ａが出力する信号ＳＦ［０］（前述の増幅信号Ｐｏｕｔに相当する）と、信号ＳＦＲ０［０］，ＳＦＲ１［０］に基づいて、データ判定を行う。センスアンプ１３１ｃ，１３１ｄも、ツインセンスアンプとして機能し、プリセンスアンプ１３０ｅが出力する信号ＳＦ［１］（前述の増幅信号Ｐｏｕｔに相当する）と、信号ＳＦＲ０［１］，ＳＦＲ１［１］に基づいて、データ判定を行う。

図２５には、信号ＳＦ（信号ＳＦ［０］または信号ＳＦ［１］など）と、信号ＳＦＲ０（信号ＳＦＲ０［０］または信号ＳＦＲ０［１］）と、信号ＳＦＲ１（信号ＳＦＲ１［０］または信号ＳＦＲ１［１］）の電圧の時間変化の例が示されている。

信号ＳＦＲ０，ＳＦＲ１が両方ともＵレベル（論理値“０”のデータに対応した信号レベル）の場合や、Ｐレベル（論理値“１”のデータに対応した信号レベル）の場合、信号ＳＦとのマージンが小さくなり、正しくデータ判定できなくなる可能性がある。

上記のような比較例の場合、論理値“０”，“１”のデータを記憶するリファレンスセルをそれぞれ２つずつ設けても、電位差によるデータ判定を行っているため、セル欠陥に対応する構成（冗長構成）とすることは難しい。

これに対して、半導体記憶装置１２０は、半導体記憶装置８０，１００，１１０と同様に、論理値“０”または論理値“１”のデータがメモリセルから読み出される際の検出信号ＤＥＴの変化タイミングの違いを利用し、データ判定をしている。このため、図２４に示したように、冗長構成を実現することは容易である。

（第５の実施の形態）
ところで、上記の半導体記憶装置８０，１００，１１０，１２０では、図１６に示したように、検出信号ＰＤＥＴの論理レベルの立ち上がりタイミングに対し、検出信号ＤＥＴの論理レベルの立ち下がりタイミングが早いか否かに基づいて信号ＤＡＴＡが決まる。両タイミングが近いか否か（マージンが小さいか否か）については、半導体記憶装置８０，１００，１１０，１２０では判定されない。

図２６は、小さいマージンが発生する例を示すタイミングチャートである。
図２６では、図１６と同様に、判定回路８１ｂの動作例が示されている。たとえば、図１２のメモリセル１１が“１”セルの場合、検出信号ＤＥＴの論理レベルがタイミングｔ１１において立ち下がっても、それより遅いタイミングｔ１１ａにおいて立ち下がっても出力される信号ＤＡＴＡは変わらない。同様に、メモリセル１１が“０”セルの場合、検出信号ＤＥＴの論理レベルがタイミングｔ１３において立ち下がっても、それより早いタイミングｔ１３ａにおいて立ち下がっても出力される信号ＤＡＴＡは変わらない。つまり、マージンが小さいか否かにかかわらず、信号ＤＡＴＡは同じである。

製品出荷前に行われるデバイス試験では寿命評価が行われることがある。上記のようなマージンが小さいメモリセルは、不良セルになる可能性が他のメモリセルよりも高まり、デバイスの短寿命化につながる。そこで、デバイス試験時に、上記のようなマージンの大きさを評価可能とすることが好ましい。

以下に示す第５の実施の形態の半導体記憶装置は、マージンの大きさを評価可能とするものである。
図２７は、第５の実施の形態の半導体記憶装置におけるプリセンスアンプの一例を示す図である。図２７において、図１８に示したプリセンスアンプ９２と同じ要素については同一符号が付されている。

第５の実施の形態の半導体記憶装置のプリセンスアンプ１４０は、入力される選択信号（以下モード選択信号ＳＥＬという）に基づいて、検出信号ＰＤＥＴと検出信号ＰＤＥＴｔの何れか一方を選択し、判定回路９２ｂに供給する選択回路１４１を有する。

モード選択信号ＳＥＬは、通常動作時には選択回路１４１に検出信号ＰＤＥＴを選択させて出力させ、試験時（テストモード時）には選択回路１４１に検出信号ＰＤＥＴｔを選択させる信号である。モード選択信号ＳＥＬは、半導体記憶装置内に設けられた回路から供給されるようにしてもよいし、半導体記憶装置に接続された試験装置（テスタ）から供給されるようにしてもよい。

検出信号ＰＤＥＴｔは、半導体記憶装置に接続された試験装置から入力される。検出信号ＰＤＥＴｔの論理レベルの立ち上がりタイミングは、試験装置によって制御される。そのため、変化タイミングの異なる複数の検出信号ＰＤＥＴｔが入力可能である。

試験時には、判定回路９２ｂは、検出信号ＤＥＴと、検出信号ＰＤＥＴｔとの変化タイミングの違いに基づいて、信号ＤＡＴＡ［Ｌ］を出力する。
図２８は、選択回路の一例を示す図である。なお、以下に示す例では、図２７に示したモード選択信号ＳＥＬは、信号Ｍ１，Ｍ２からなるものとしている。また、図２８では、信号Ｍ１，Ｍ２は、たとえば、半導体記憶装置内に設けられたテストモード発生回路１４２から供給されるものとしている。

選択回路１４１は、ｐＭＯＳトランジスタ１４１ａ，１４１ｂ、ｎＭＯＳトランジスタ１４１ｃ，１４１ｄを有する。ｐＭＯＳトランジスタ１４１ａのドレイン及びソースの一方と、ｎＭＯＳトランジスタ１４１ｃのドレイン及びソースの一方には検出信号ＰＤＥＴが供給される。ｐＭＯＳトランジスタ１４１ａのドレイン及びソースの他方と、ｎＭＯＳトランジスタ１４１ｃのドレイン及びソースの他方には、判定回路９２ｂが接続されている。ｐＭＯＳトランジスタ１４１ｂのドレイン及びソースの一方と、ｎＭＯＳトランジスタ１４１ｄのドレイン及びソースの一方には検出信号ＰＤＥＴｔが供給される。ｐＭＯＳトランジスタ１４１ｂのドレイン及びソースの他方と、ｎＭＯＳトランジスタ１４１ｄのドレイン及びソースの他方には、判定回路９２ｂが接続されている。また、ｐＭＯＳトランジスタ１４１ａとｎＭＯＳトランジスタ１４１ｄのゲートには、信号Ｍ１が供給され、ｐＭＯＳトランジスタ１４１ｂとｎＭＯＳトランジスタ１４１ｃのゲートには、信号Ｍ２が供給される。

このような、選択回路１４１は、信号Ｍ１の論理レベルがＬレベル、信号Ｍ２の論理レベルがＨレベルの場合、検出信号ＰＤＥＴを出力し、信号Ｍ１の論理レベルがＨレベル、信号Ｍ２の論理レベルがＬレベルの場合、検出信号ＰＤＥＴｔを出力する。

なお、メモリセル２８ｅｍ以外のメモリセルやリファレンスセルに接続されるプリセンスアンプについても図２７と同様の回路構成により実現できる。また、上記のような選択回路１４１は、半導体記憶装置８０，１００，１１０，１２０の各プリセンスアンプに適用されるようにしてもよい。

半導体記憶装置の試験は、たとえば、以下のような試験システムにより行われる。
図２９は、試験システムの一例を示す図である。
試験システム１５０は、半導体記憶装置１５１、試験装置１５２を有する。

半導体記憶装置１５１は、第５の実施の形態の半導体記憶装置であり、たとえば、図２７に示したプリセンスアンプ１４０を含む。また、半導体記憶装置１５１は、入出力端子１５１ｐ１，１５１ｐ２，…，１５１ｐｎを有する。

試験装置１５２は、半導体記憶装置１５１の入出力端子１５１ｐ１～１５１ｐｎの何れかに接続されており、半導体記憶装置１５１との間で各種信号の入出力を行い、半導体記憶装置１５１の試験を実施する。

たとえば、図２９のように、試験装置１５２が出力した検出信号ＰＤＥＴｔは、入出力端子１５１ｐ１に入力され、試験装置１５２が出力したチップイネーブル信号／ＣＥは、入出力端子１５１ｐ２に入力される。また、半導体記憶装置１５１が、入出力端子１５１ｐ１～１５１ｐｎの何れか１つまたは複数から出力した信号ＤＡＴＡ［０］～ＤＡＴＡ［Ｌ］は、試験装置１５２に入力される。

試験装置１５２は、たとえば、１または複数のプロセッサ（ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）など）、メモリ、ディスプレイなどを有する。

図３０、図３１及び図３２は、各メモリセルについてのマージンに応じたデータの判定結果の例を示すタイミングチャートである。
図３０～図３２では、半導体記憶装置１５１の全メモリセルのうち、マージンが異なる３つのメモリセル（以下メモリセルａ，ｂ，ｃという）についてのデータの判定結果の例が示されている。また、図３０～図３２では、試験装置１５２から入力される検出信号ＰＤＥＴｔの例として、論理レベルがＬレベルからＨレベルに立ち上がるタイミングが異なる３つの検出信号ＰＤＥＴｔ（ｔ２０），ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）が示されている。

図３０には、メモリセルａが“１”を記憶している場合と“０”を記憶している場合についてのデータの判定結果（信号ＤＡＴＡ）の例が示されている。
メモリセルａが“１”を記憶している場合、メモリセルａに接続されるプリセンスアンプ内の検出信号ＤＥＴの論理レベルは、検出信号ＰＤＥＴｔ（ｔ２０）の論理レベルの立ち上がりタイミングｔ２０よりも早く立ち下がる。このため、タイミングｔ２０において、メモリセルａに接続されるプリセンスアンプが出力する信号ＤＡＴＡの論理レベルは、メモリセルａに“１”が記憶されていることを示すＨレベルである。検出信号ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）が入力されているときにも、タイミングｔ２１，ｔ２２において、信号ＤＡＴＡの論理レベルはＨレベルである。

メモリセルａが“０”を記憶している場合、メモリセルａに接続されるプリセンスアンプ内の検出信号ＤＥＴの論理レベルは、検出信号ＰＤＥＴｔ（ｔ２２）の論理レベルの立ち上がりタイミングｔ２２よりも遅く立ち下がる。このため、タイミングｔ２０において、メモリセルａに接続されるプリセンスアンプが出力する信号ＤＡＴＡの論理レベルは、メモリセルａに“０”が記憶されていることを示すＬレベル（図３０の例では０Ｖ）に立ち下がる。検出信号ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）が入力されているときには、タイミングｔ２１，ｔ２２において、信号ＤＡＴＡの論理レベルがＬレベルに立ち下がる。

上記のようなメモリセルａについては、検出信号ＰＤＥＴｔ（ｔ２０），ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）に対して、同じ信号ＤＡＴＡが得られる。このように各検出信号ＰＤＥＴについて正しい判定結果が得られた場合、試験装置１５２は、そのメモリセルａを、たとえば、判定回路９２ｂにおいて論理値を判定する際に要求されるマージンの大きさを満たす、良いメモリセルとして判定する。

図３１には、メモリセルｂが“１”を記憶している場合と“０”を記憶している場合についてのデータの判定結果（信号ＤＡＴＡ）の例が示されている。
メモリセルｂが“１”を記憶している場合、メモリセルｂに接続されるプリセンスアンプ内の検出信号ＤＥＴの論理レベルの立ち下がりタイミングは、検出信号ＰＤＥＴｔ（ｔ２０）の論理レベルの立ち上がりタイミングｔ２０より遅い。また、検出信号ＤＥＴの論理レベルの立ち下がりタイミングは、検出信号ＰＤＥＴｔ（ｔ２１）の論理レベルの立ち上がりタイミングｔ２１より早い。このため、タイミングｔ２０において、メモリセルｂに接続されるプリセンスアンプが出力する信号ＤＡＴＡの論理レベルは、メモリセルａに“０”が記憶されていることを示すＬレベルになる。検出信号ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）が入力されているときには、タイミングｔ２１，ｔ２２において、信号ＤＡＴＡの論理レベルはＨレベルである。

メモリセルｂが“０”を記憶している場合、メモリセルｂに接続されるプリセンスアンプ内の検出信号ＤＥＴの論理レベルは、検出信号ＰＤＥＴｔ（ｔ２２）の論理レベルの立ち上がりタイミングｔ２２よりも遅く立ち下がる。このため、タイミングｔ２０において、メモリセルｂに接続されるプリセンスアンプが出力する信号ＤＡＴＡの論理レベルは、メモリセルｂに“０”が記憶されていることを示すＬレベル（図３１の例では０Ｖ）に立ち下がる。検出信号ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）が入力されているときには、タイミングｔ２１，ｔ２２において、信号ＤＡＴＡの論理レベルがＬレベルに立ち下がる。

上記のようなメモリセルｂについては、“１”を記憶している場合、タイミングｔ２０では、信号ＤＡＴＡの論理レベルは、メモリセルｂに“０”が記憶されていることを示すＬレベルに立ち下がる。このように何れかの検出信号ＰＤＥＴｔについて誤った判定結果が得られた場合、試験装置１５２は、そのメモリセルｂを、たとえば、上記マージンの大きさを満たさない悪いメモリセルとして判定する。そのメモリセルは、不良セルになる可能性が良いメモリセルと判定されたものよりも高い。

図３２には、メモリセルｃが“１”を記憶している場合と“０”を記憶している場合についてのデータの判定結果（信号ＤＡＴＡ）の例が示されている。
メモリセルｃが“１”を記憶している場合、メモリセルｃに接続されるプリセンスアンプ内の検出信号ＤＥＴの論理レベルは、検出信号ＰＤＥＴｔ（ｔ２０）の論理レベルの立ち上がりタイミングｔ２０よりも早く立ち下がる。このため、タイミングｔ２０において、メモリセルｃに接続されるプリセンスアンプが出力する信号ＤＡＴＡの論理レベルは、メモリセルｃに“１”が記憶されていることを示すＨレベルである。検出信号ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）が入力されているときにも、タイミングｔ２１，ｔ２２において、信号ＤＡＴＡの論理レベルはＨレベルである。

メモリセルｃが“０”を記憶している場合、メモリセルｃに接続されるプリセンスアンプ内の検出信号ＤＥＴの論理レベルの立ち下がりタイミングは、検出信号ＰＤＥＴｔ（ｔ２２）の論理レベルの立ち上がりタイミングｔ２２より早い。また、検出信号ＤＥＴの論理レベルの立ち下がりタイミングは、検出信号ＰＤＥＴｔ（ｔ２１）の論理レベルの立ち上がりタイミングｔ２１より遅い。このため、タイミングｔ２２において、メモリセルｃに接続されるプリセンスアンプが出力する信号ＤＡＴＡの論理レベルは、メモリセルｃに“１”が記憶されていることを示すＨレベルになる。検出信号ＰＤＥＴｔ（ｔ２０），ＰＤＥＴｔ（ｔ２１）が入力されているときには、タイミングｔ２１，ｔ２２において、信号ＤＡＴＡの論理レベルはＬレベルに立ち下がる。

上記のようなメモリセルｃについては、“０”を記憶している場合、タイミングｔ２２では、信号ＤＡＴＡの論理レベルは、メモリセルｃに“１”が記憶されていることを示すＨレベルである。このように何れかの検出信号ＰＤＥＴｔについて誤った判定結果が得られた場合、試験装置１５２は、そのメモリセルｃを、たとえば、上記マージンの大きさを満たさない悪いメモリセルとして判定する。

なお、検出信号ＰＤＥＴｔの論理レベルの立ち上がりタイミングを変える範囲（変化タイミングの幅（図３０～図３２の例では、ｔ２０～ｔ２２））は、判定回路９２ｂにおいて論理値を判定する際に要求されるマージンの大きさに基づいて設定される。要求されるマージンが大きいほど広く、要求されるマージンが小さいほど狭く設定される。

以下、試験装置１５２による半導体記憶装置１５１の試験方法の一例の流れを説明する。
図３３は、半導体記憶装置の試験方法の一例の流れを示すフローチャートである。

試験装置１５２は、たとえば、ユーザから入力される情報に基づいて、要求されるマージンに基づいた検出信号ＰＤＥＴｔの変化タイミングの幅（図３３では変化幅と表記されている）を設定する（ステップＳ１）。このとき、半導体記憶装置１５１に入力する検出信号ＰＤＥＴｔの数も設定されるようにしてもよい。以下の説明では、図３０～図３２と同様に、変化幅がｔ２０～ｔ２２の３つの検出信号ＰＤＥＴｔ（ｔ２０），ＰＤＥＴｔ（ｔ２１），ＰＤＥＴｔ（ｔ２２）が用いられるものとする。

試験装置１５２は、半導体記憶装置１５１の電源をオンし（ステップＳ２）、半導体記憶装置１５１に対してテストモードへの移行を指示する（ステップＳ３）。ステップＳ３の処理では、試験装置１５２は、たとえば、図２８に示したテストモード発生回路１４２に、論理レベルがＨレベルの信号Ｍ１、論理レベルがＬレベルの信号Ｍ２を発生させるための指示信号を、半導体記憶装置１５１に入力する。

試験装置１５２は、検出信号ＰＤＥＴｔとして、まず、図３０～図３２に示した検出信号ＰＤＥＴｔ（ｔ２０）を、半導体記憶装置１５１に入力する（ステップＳ４）。そして、試験装置１５２は、半導体記憶装置１５１の各メモリセルのデータを読み出す（ステップＳ５）。なお、試験装置１５２は、予め半導体記憶装置１５１のすべてのメモリセルに“０”（または“１”）を書き込んでおいてもよい。

ステップＳ５の処理では、試験装置１５２は、読み出し動作を行わせるための各種信号（チップイネーブル信号／ＣＥ、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなど）を、半導体記憶装置１５１に供給する。その結果、半導体記憶装置１５１では読み出し動作が行われ、各メモリセルのデータの判定結果（信号ＤＡＴＡ）が出力される。

試験装置１５２は、半導体記憶装置１５１に含まれる複数のメモリセルの何れかにおいてフェイルビット（正しくない判定結果）が発生したか否かを判定する（ステップＳ６）。たとえば、試験装置１５２は、半導体記憶装置１５１の各メモリセルに書き込んだデータを保持しておき、検出信号ＰＤＥＴｔ（ｔ２０）を入力した場合に得られた各メモリセルのデータの判定結果と比較することでフェイルビットの発生の有無を判定する。

試験装置１５２は、たとえば、図３１に示したように、メモリセルｂに“１”が記憶されているにもかかわらず、“０”が記憶されていることを示す信号ＤＡＴＡを検出した場合、フェイルビットが発生したと判定する。

試験装置１５２は、フェイルビットが発生したと判定した場合、ステップＳ１４の処理に進む。フェイルビットが発生していないと判定した場合、試験装置１５２は、検出信号ＰＤＥＴｔとして、図３０～図３２に示した検出信号ＰＤＥＴｔ（ｔ２１）を、半導体記憶装置１５１に入力する（ステップＳ７）。そして、試験装置１５２は、再び半導体記憶装置１５１の各メモリセルのデータを読み出す（ステップＳ８）。

そして試験装置１５２は、半導体記憶装置１５１に含まれる複数のメモリセルの何れかにおいてフェイルビットが発生したか否かを判定する（ステップＳ９）。試験装置１５２は、フェイルビットが発生したと判定した場合、ステップＳ１４の処理に進む。

フェイルビットが発生していないと判定した場合、試験装置１５２は、検出信号ＰＤＥＴｔとして、図３０～図３２に示した検出信号ＰＤＥＴｔ（ｔ２２）を、半導体記憶装置１５１に入力する（ステップＳ１０）。そして、試験装置１５２は、再び半導体記憶装置１５１の各メモリセルのデータを読み出す（ステップＳ１１）。

その後、試験装置１５２は、フェイルビットの発生の有無を判定する（ステップＳ１２）。
試験装置１５２は、たとえば、図３２に示したように、メモリセルｃに“０”が記憶されているにもかかわらず、“１”が記憶されていることを示す信号ＤＡＴＡを検出した場合、フェイルビットが発生したと判定する。

試験装置１５２は、フェイルビットが発生したと判定した場合、ステップＳ１４の処理に進む。
フェイルビットが発生していないと判定した場合、試験装置１５２は、半導体記憶装置１５１の各種機能を試験する製品テストを行い（ステップＳ１３）、その後、試験結果を出力し（ステップＳ１４）、半導体記憶装置１５１の試験を終える。なお、ステップＳ１３の製品テストは、試験装置１５２とは別の装置で行われるようにしてもよい。

ステップＳ６，Ｓ９，Ｓ１２の処理においてフェイルビットが発生したと判定した場合、試験装置１５２は、ステップＳ１４の処理では、その旨を出力する。たとえば、試験装置１５２は、フェイルビットが発生したため半導体記憶装置１５１が出荷対象外の製品であること示す試験結果を出力してもよい。ステップＳ１２の処理においてフェイルビットが発生していないと判定し、さらに製品テストにおいて問題が検出されなかった場合、試験装置１５２は、ステップＳ１４の処理では、たとえば、半導体記憶装置１５１が出荷対象の製品であることを示す試験結果を出力する。試験装置１５２は、このような試験結果を、たとえば、ディスプレイに出力して表示してもよいし、コンピュータや外部メモリなどの他の装置に出力（送信）してもよい。

なお、上記のような試験は複数の半導体記憶装置に対して、同時に行われるようにしてもよい。また、上記の例では、立ち上がりタイミングが異なる３つの検出信号ＰＤＥＴｔを示したが、３つに限定されるものではなく、２つ、あるいは、４つ以上としてもよい。また、図３３の各ステップの処理の順序は、適宜入れ替えられていてもよい。たとえば、ステップＳ７，Ｓ１０の処理の順序は、入れ替え可能である。

以上のような、半導体記憶装置１５１の試験方法によれば、半導体記憶装置１５１に含まれる各メモリセルについての上記マージンを評価できる。検出信号ＰＤＥＴｔの変化タイミングの幅を変えることによって様々なマージンをもつメモリセルが検出可能になるためである。

これにより、半導体記憶装置１５１がマージンの小さいメモリセルを含むか否かを検出できる。そのため、たとえば、マージンが小さいことにより、潜在的に不良セルとなる可能性があるメモリセルを含むデバイスが市場に出ることを抑制でき、デバイスの信頼性を向上させることができる。

また、マージンの量と不良セルが生じる使用期間（または使用回数（たとえばデータ書き込み回数など））との関係が予めわかっていれば、検出信号ＰＤＥＴｔを用いて、所定期間（または所定使用回数）で不良セルが発生するような半導体記憶装置を抽出できる。たとえば、検出信号ＰＤＥＴｔの変化タイミングの幅を、所定期間で不良セルが発生するマージンの大きさに対応して決めることで、たとえば、１年などの短期間で不良セルが発生するような短寿命な半導体記憶装置を抽出できる。

なお、半導体記憶装置１５１の試験方法は、上記のような試験方法に限定されない。試験装置１５２は、検出信号ＰＤＥＴｔの変化タイミングを変えていき、“１”が記憶されていると判定されるメモリセルの個数と、“０”が記憶されていると判定されるメモリセルの個数の変化を示す分布を求めることもできる。

図３４及び図３５は、検出信号ＰＤＥＴｔの変化タイミングを変えていったときのフェイルビットカウント数の差分の変化例を示す図である。横軸は、検出信号ＰＤＥＴｔの変化タイミングを表し、縦軸は、フェイルビットカウント数の差分を表す。なお、チップイネーブル信号／ＣＥの論理レベルがＬレベルになるタイミングが４０［ｎｓ］である。フェイルビットカウント数の差分は、検出信号ＰＤＥＴｔの、ある変化タイミングと次の変化タイミングにおいてフェイルビットと判定されたメモリセルの個数の差である。

また、図３４及び図３５では、半導体記憶装置１５１のすべてのメモリセルに“１”が記憶されているときのフェイルビットカウント数の差分と、すべてのメモリセルに“０”が記憶されているときのフェイルビットカウント数の差分が重ね合わされて示されている。

図３４の例では、比較的幅が狭いシャープなピークが得られているが、図３５の例では、すべてのメモリセルに“０”が記憶されているときの上記差分についてのピークは、図３４の場合に比べてブロードになっている。これは、すべてのメモリセルに“０”が記憶されているときの、メモリセルごとの検出信号ＤＥＴの論理レベルの立ち下がりタイミングのばらつきが大きいことを表す。

図３４、図３５のような分布は、“１”が記憶されていると判定されるメモリセルの個数と、“０”が記憶されていると判定されるメモリセルの個数の変化を示す分布に相当する。

試験装置１５２は、図３４、図３５のような分布に基づいて、半導体記憶装置１５１を不良品か否かを判定してもよい。たとえば、試験装置１５２は、ピークの幅が所定値以上である場合には、半導体記憶装置１５１を不良品として判定し、出荷対象から外すようにしてもよい。

（第６の実施の形態）
ところで、上記の半導体記憶装置８０，１００，１１０，１２０では、フェイルビットがメモリセルアレイ上の位置に依存して発生する場合がある。

図３６は、フェイルビットの位置依存性の例を示す図である。
図３６では、メモリセルアレイ２８におけるフェイルビットマップの例が示されている。“ｘ”は、フェイルビットが発生した箇所を示している。図３６の例では、メモリセルアレイ２８において、プレート線ドライバ２６からの距離が近い側では、フェイルビットが多く発しており、プレート線ドライバ２６からの距離が遠い側では、フェイルビットが発生していない。

その理由を以下に説明する。
プレート線の電圧波形（図３６のＰＬ波形）の立ち上がりは、プレート線の寄生容量の影響により、プレート線ドライバ２６からの距離が近いほど急峻であり、プレート線ドライバ２６からの距離が遠いほど緩やかになる。これにより、ビット線の電圧波形の立ち上がりの鈍り具合が影響を受け（図３６のＢＬ波形）、プレート線ドライバ２６からの距離が近いビット線ほど急峻となり、プレート線ドライバ２６からの距離が遠いビット線ほど緩やかになる。

このようなビット線の電圧波形の違いは、図１６に示した検出信号ＤＥＴの論理レベルの立ち下がりタイミングを決める増幅信号Ｐｏｕｔ（または出力信号ＲＥＰＬＩＣＡ）にも同様の影響を与える。

図３７は、増幅信号と判定マージンの位置依存性の一例を示す図である。
増幅信号Ｐｏｕｔの立ち上がりは、プレート線ドライバ２６からの距離が近い側では急峻であり、プレート線ドライバ２６からの距離が遠い側では緩やかである。検出信号ＤＥＴは、増幅信号Ｐｏｕｔが上昇し所定の大きさに達するタイミングで論理レベルがＨレベルからＬレベルに立ち下がる。

図３７に示すように、プレート線ドライバ２６からの距離が近い側では、論理値“１”のデータと論理値“０”のデータに対応した検出信号ＤＥＴの立ち下がりタイミングの差（判定マージン）が、プレート線ドライバ２６からの距離が遠い側よりも小さい。論理値“１”と論理値“０”のデータの判定は、検出信号ＰＤＥＴの論理レベルの立ち上がりタイミングに対し、検出信号ＤＥＴの論理レベルの立ち下がりタイミングが早いか否かによって決まる。プレート線ドライバ２６からの距離が近い側のように、判定マージンが小さい場合、検出信号ＰＤＥＴのタイミング制御が厳しくなり、フェイルビットが発生する要因となる。

以上のような理由から、図３６に示したようなフェイルビットの位置依存性が生じる。
以下に示す第６の実施の形態の半導体記憶装置は、上記のようなフェイルビットの位置依存性を解消可能とするものである。

図３８は、第６の実施の形態の半導体記憶装置の一例を示す図である。図３８において、図２に示した半導体記憶装置２０と同じ要素については同一符号が付されている。
第６の実施の形態の半導体記憶装置１６０は、制御回路１６１を有し、センスアンプ部１６２も、図２や図４のセンスアンプ部３０とは異なる。

制御回路１６１は、アドレス信号ＡＤＳに含まれるコラムアドレス（たとえば、アドレス信号ＡＤＳの下位側のビット）に基づいて、センスアンプ部１６２に含まれるプリセンスアンプ内の後述する複数のキャパシタのうち有効にする数を制御する。

センスアンプ部１６２は、センスアンプ部３０とは異なり、たとえば、以下に示すようなプリセンスアンプを有する。
図３９は、第６の実施の形態の半導体記憶装置におけるプリセンスアンプの一例を示す図である。図３９において、図１２に示したプリセンスアンプ８１と同じ要素については同一符号が付されている。

プリセンスアンプ１７０は、キャパシタ１７１ａ１～１７１ａ４とスイッチとして機能するｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４を有する。
キャパシタ１７１ａ１～１７１ａ４の一端は、ビット線ＢＬを介してメモリセル１１に接続される。キャパシタ１７１ａ１～１７１ａ４として、たとえば、同じ容量値をもつものが用いられる。

ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４は、キャパシタ１７１ａ１～１７１ａ４のそれぞれに対応して複数（この例では４つ）設けられている。ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４の一端（ソース）は、キャパシタ１７１ａ１～１７１ａ４の何れかの他端に接続されている。たとえば、ｐＭＯＳトランジスタ１７１ｂ１のソースはキャパシタ１７１ａ１の他端に接続され、ｐＭＯＳトランジスタ１７１ｂ４のソースはキャパシタ１７１ａ４の他端に接続されている。ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４の他端は電源電位となっている。

また、ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４のそれぞれは、制御回路１６１が生成する制御信号ＬＯＣ＜０＞～ＬＯＣ＜３＞をゲートに受け、制御信号ＬＯＣ＜０＞～ＬＯＣ＜３＞に基づいて、オンまたはオフする。

なお、プリセンスアンプ１７０のキャパシタ１７１ａ１～１７１ａ４、ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４は、図１８、図２０、図２２のプリセンスアンプ９２，１０１，１１１にも同様に適用できる。

なお、リファレンスセルに接続されるプリセンスアンプは、キャパシタ１７１ａ１～１７１ａ４、ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４を設けず、図１２に示したプリセンスアンプ８３などと同様の回路構成としてもよい。

このような第６の実施の形態の半導体記憶装置１６０において、制御回路１６１は、メモリセル１１に対する読み出し時、メモリセル１１のアドレス（コラムアドレス）に基づいて、制御信号ＬＯＣ＜０＞～ＬＯＣ＜３＞を生成する。制御回路１６１は、メモリセルアレイ２８上におけるメモリセル１１の位置がプレート線ドライバ２６から近いほど、多くのスイッチ（ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４）をオンすることで、有効にするキャパシタの数を増やす。

図４０は、制御信号の生成例を示す図である。
図４０にはメモリセルアレイ２８をプレート線ドライバ２６からの距離に応じて４つの領域に分け、各領域のメモリセルの読み出し時に生成される制御信号ＬＯＣ＜０＞～ＬＯＣ＜３＞の例が示されている。

メモリセル１１が、上記４つの領域のうち、最もプレート線ドライバ２６からの距離が近い領域に属する場合、制御回路１６１は、すべて論理レベルがＬレベルの制御信号ＬＯＣ＜０＞～ＬＯＣ＜３＞を生成する。これにより、ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４がオン状態となり、キャパシタ１７１ａ１～１７１ａ４がすべて有効になる。

メモリセル１１が、プレート線ドライバ２６からの距離が２番目に近い領域に属する場合、制御回路１６１は、論理レベルがＨレベルの制御信号ＬＯＣ＜０＞と、論理レベルがＬレベルの制御信号ＬＯＣ＜１＞～ＬＯＣ＜３＞を生成する。これにより、ｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４のうち３つがオン状態となり、キャパシタ１７１ａ１～１７１ａ４のうち３つが有効になる。

メモリセル１１が、プレート線ドライバ２６からの距離が３番目に近い領域に属する場合、制御回路１６１は、論理レベルがＨレベルの制御信号ＬＯＣ＜０＞，ＬＯＣ＜１＞と、論理レベルがＬレベルの制御信号ＬＯＣ＜２＞，ＬＯＣ＜３＞を生成する。これによりｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４のうち２つがオン状態となり、キャパシタ１７１ａ１～１７１ａ４のうち２つが有効になる。

メモリセル１１が、プレート線ドライバ２６からの距離が最も遠い領域に属する場合、制御回路１６１は、論理レベルがＨレベルの制御信号ＬＯＣ＜０＞～ＬＯＣ＜２＞と、論理レベルがＬレベルの制御信号ＬＯＣ＜３＞を生成する。これによりｐＭＯＳトランジスタ１７１ｂ１～１７１ｂ４のうち１つがオン状態となり、キャパシタ１７１ａ１～１７１ａ４のうち１つが有効になる。

上記のようにプレート線ドライバ２６からの距離が近いほど有効にするキャパシタを増やすことで、プレート線ドライバ２６からの距離によらずにメモリセルに接続されるビット線の電圧波形の立ち上がりを同様の立ち上がり速度にすることができる。すなわち、ビット線の電圧波形の立ち上がりの鈍り具合が、均一化する。検出信号ＤＥＴの論理レベルの立ち下がりタイミングを決める増幅信号Ｐｏｕｔ（または出力信号ＲＥＰＬＩＣＡ）についても同様である。

図４１は、増幅信号と判定マージンの位置依存性の解消例を示す図である。
増幅信号Ｐｏｕｔは、プレート線ドライバ２６からの距離が近い側でも、プレート線ドライバ２６からの距離が遠い側と同様の立ち上がり速度になる。このため、判定マージンは、プレート線ドライバ２６からの距離が小さい側でも遠い側と同様の大きさになる。これにより、フェイルビットの発生の位置依存性を解消でき、プレート線ドライバ２６からの距離が近い側でも、検出信号ＰＤＥＴのタイミング制御が容易になり、フェイルビットの発生を防げる。

なお、プレート線ドライバ２６からの距離に応じた数のキャパシタを、メモリセルアレイ２８のビット線に接続しておくことも考えられるが、その場合、メモリセルアレイ２８の面積が増加する。図３９のように、キャパシタ１７１ａ１～１７１ａ４を、メモリセルアレイ２８内に設けて、読み出されるメモリセル１１の位置に応じて有効とするキャパシタ数を変える構成としたことで、そのような面積の増加を抑えられる。

ところで、キャパシタ１７１ａ１～１７１ａ４の数は上記の数に限定されず、２つ以上であればよい。キャパシタ数は、数を増やすことによるフェイルビット発生の位置依存性解消の精度向上と、回路面積の増加とを比較考量して、適宜決定される。

（第７の実施の形態）
次に、第７の実施の形態の半導体記憶装置を説明する。第７の実施の形態の半導体記憶装置は、第６の実施の形態の半導体記憶装置１６０と同様に、フェイルビットの位置依存性を解消させるものである。

図４２は、第７の実施の形態の半導体記憶装置の一例を示す図である。図４２において、図２に示した半導体記憶装置２０と同じ要素については同一符号が付されている。
第７の実施の形態の半導体記憶装置１８０は、制御回路１８１を有し、プレート線ドライバ１８２も、図２のプレート線ドライバ２６とは異なる。なお、センスアンプ部１８３には、第１の実施の形態以降の半導体記憶装置に用いられるプリセンスアンプ（たとえば、図１２のプリセンスアンプ８１～８３など）が含まれる。

制御回路１８１は、アドレス信号ＡＤＳに含まれるコラムアドレス（たとえば、アドレス信号ＡＤＳの下位側のビット）に基づいて、プレート線ドライバ１８２に含まれる後述する複数のドライバ回路のうち有効にする数を制御する。

図４３は、プレート線ドライバの一例を示す図である。図４３には、あるプレート線ＰＬｍを駆動する部分が示されているが、他のプレート線を駆動する部分についても同様である。

プレート線ドライバ１８２は、バッファ１８２ａ、ＮＡＮＤ回路１８２ｂ１，１８２ｂ２，１８２ｂ３，１８２ｂ４、ドライバ回路１８２ｃ１，１８２ｃ２，１８２ｃ３，１８２ｃ４を有する。

バッファ１８２ａには、プレート線ＰＬｍに接続されるメモリセルの読み出し時に、論理レベルがＨレベルとなるロウデコード信号ＰＬＩＮｍが、ロウデコーダ２３より供給される。

ＮＡＮＤ回路１８２ｂ１～１８２ｂ４の、一方の入力端子にはロウデコード信号ＰＬＩＮｍが入力される。ＮＡＮＤ回路１８２ｂ１の他方の入力端子には、制御信号ＣＯＬ＜０＞が入力され、ＮＡＮＤ回路１８２ｂ２の他方の入力端子には、制御信号ＣＯＬ＜１＞が入力される。ＮＡＮＤ回路１８２ｂ３の他方の入力端子には、制御信号ＣＯＬ＜２＞が入力され、ＮＡＮＤ回路１８２ｂ４の他方の入力端子には、制御信号ＣＯＬ＜３＞が入力される。制御信号ＣＯＬ＜０＞～ＣＯＬ＜３＞は、制御回路１８１から供給される。

ＮＡＮＤ回路１８２ｂ１の出力信号ＳＥＬ＜０＞は、ドライバ回路１８２ｃ１に入力され、ＮＡＮＤ回路１８２ｂ２の出力信号ＳＥＬ＜１＞は、ドライバ回路１８２ｃ２に入力される。ＮＡＮＤ回路１８２ｂ３の出力信号ＳＥＬ＜２＞は、ドライバ回路１８２ｃ３に入力され、ＮＡＮＤ回路１８２ｂ４の出力信号ＳＥＬ＜３＞は、ドライバ回路１８２ｃ４に入力される。

ドライバ回路１８２ｃ１～１８２ｃ４は、制御信号ＣＯＬ＜０＞～ＣＯＬ＜３＞の論理レベルに応じて有効または無効となる。たとえば、制御信号ＣＯＬ＜１＞の論理レベルがＬレベルの場合、ロウデコード信号ＰＬＩＮｍの論理レベルにかかわらず、ＮＡＮＤ回路１８２ｂ２の出力信号ＳＥＬ＜１＞はＨレベルとなり、ドライバ回路１８２ｃ２は無効となる。

ドライバ回路１８２ｃ１～１８２ｃ４のうち、有効となる数が増えるほど、プレート線ドライバ１８２の出力能力が高くなり、有効となる数が減るほど、出力能力が下がる。
なお、ドライバ回路１８２ｃ１～１８２ｃ４の少なくとも１つは、プレート線ＰＬｍに接続されるメモリセルの選択時に、読み出し用の電圧レベルの信号を出力し、非選択時にその電圧レベルよりも低い電圧レベル（たとえば、０Ｖ）の信号を出力する。以下の例では、ドライバ回路１８２ｃ１が、プレート線ＰＬｍに接続されるメモリセルの選択時に、読み出し用の電圧レベルの信号を出力し、非選択時に０Ｖの信号を出力するものとする。

ドライバ回路１８２ｃ２～１８２ｃ４は、有効時には、上記読み出し用の電圧レベルの信号を出力し、無効時には、読み出し用の電圧レベルと０Ｖの間の電圧レベルであるハイインピーダンスレベルの信号を出力する。

ドライバ１８２ｃ１～１８２ｃ４の出力端子は、プレート線ＰＬｍに接続されている。
なお、ドライバ回路１８２ｃ２～１８２ｃ４のそれぞれは、図４３に示されるように、たとえば、ｐＭＯＳトランジスタ１８２ｄとｎＭＯＳトランジスタ１８２ｅを有する。ｐＭＯＳトランジスタ１８２ｄのソースには読み出し用の電圧レベルとして電源電圧ＶＤＤが印加され、ｐＭＯＳトランジスタ１８２ｄのドレインとｎＭＯＳトランジスタ１８２ｅのドレインはプレート線ＰＬｍに接続されている。ｐＭＯＳトランジスタ１８２ｄのゲートには、出力信号ＳＥＬ＜１＞～ＳＥＬ＜３＞（ＳＥＬ＜１：３＞）の何れかが入力され、ｎＭＯＳトランジスタ１８２ｅのゲートとソースは接地されている。

第７の実施の形態の半導体記憶装置１８０において、制御回路１８１は、プレート線ＰＬｍに接続されているメモリセルに対する読み出し時、メモリセルのアドレス（コラムアドレス）に基づいて、制御信号ＣＯＬ＜０＞～ＣＯＬ＜３＞を生成する。制御回路１８１は、メモリセルアレイ２８上における読み出し対象のメモリセルの位置がプレート線ドライバ１８２から遠いほど、多くのドライバ回路を有効にする。

図４４は、制御信号の生成例を示す図である。
図４４にはメモリセルアレイ２８をプレート線ドライバ２６からの距離に応じて４つの領域に分け、各領域のメモリセルの読み出し時に生成される制御信号ＣＯＬ＜０＞～ＣＯＬ＜３＞の例が示されている。

メモリセルが、上記４つの領域のうち、最もプレート線ドライバ１８２からの距離が近い領域に属する場合、制御回路１８１は、論理レベルがＨレベルの制御信号ＣＯＬ＜０＞、論理レベルがＬレベルの制御信号ＣＯＬ＜１＞～ＣＯＬ＜３＞を生成する。これにより、ドライバ回路１８２ｃ１が有効になり、ドライバ回路１８２ｃ２～１８２ｃ４が無効になる。

メモリセルが、プレート線ドライバ１８２からの距離が２番目に近い領域に属する場合、制御回路１８１は、論理レベルがＨレベルの制御信号ＣＯＬ＜０＞，ＣＯＬ＜１＞、論理レベルがＬレベルの制御信号ＣＯＬ＜２＞，ＣＯＬ＜３＞を生成する。これにより、ドライバ回路１８２ｃ１，１８２ｃ２が有効になり、ドライバ回路１８２ｃ３，１８２ｃ４が無効になる。

メモリセルが、プレート線ドライバ１８２からの距離が３番目に近い領域に属する場合、制御回路１８１は、論理レベルがＨレベルの制御信号ＣＯＬ＜０＞～ＣＯＬ＜２＞、論理レベルがＬレベルの制御信号ＣＯＬ＜３＞を生成する。これにより、ドライバ回路１８２ｃ１～１８２ｃ３が有効になり、ドライバ回路１８２ｃ４が無効になる。

メモリセルが、プレート線ドライバ１８２からの距離が最も遠い領域に属する場合、制御回路１８１は、すべて論理レベルがＨレベルの制御信号ＣＯＬ＜０＞～ＣＯＬ＜３＞を生成する。これにより、ドライバ回路１８２ｃ１～１８２ｃ４がすべて有効になる。この場合、そのメモリセルに接続されるプレート線に対するプレート線ドライバ１８２の出力能力が最高となる。

上記のように読み出し対象のメモリセルの、プレート線ドライバ１８２からの距離が遠いほど有効にするドライバ回路の数を増やすことで、プレート線ドライバ１８２からの距離によらずにプレート線の電圧波形の立ち上がりを同様の立ち上がり速度にできる。

このため、プレート線ドライバ１８２からの距離によらず、メモリセルに接続されるビット線の電圧波形の立ち上がりを同様の立ち上がり速度にすることができる。すなわち、ビット線の電圧波形の立ち上がりの鈍り具合が、均一化する。検出信号ＤＥＴの論理レベルの立ち下がりタイミングを決める増幅信号Ｐｏｕｔ（または出力信号ＲＥＰＬＩＣＡ）についても同様である。

これによって、第６の実施の形態の半導体記憶装置１６０と同様に、フェイルビットの発生の位置依存性を解消できる。
ところで、ドライバ回路１８２ｃ１～１８２ｃ４の数は上記の数に限定されず、２つ以上であればよい。ドライバ回路数は、数を増やすことによるフェイルビット発生の位置依存性解消の精度向上と、回路面積の増加とを比較考量して、適宜決定される。

以上、実施の形態に基づき、本発明の半導体記憶装置及び半導体記憶装置の試験方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

８０ 半導体記憶装置
１１ メモリセル
１１ａ，１２ａ，１３ａ，１４ａ１，１４ｃ１，１５ａ１，１５ｃ１ ｎＭＯＳトランジスタ
１１ｂ，１２ｂ，１３ｂ，１４ｂ１，１４ｂ３，１５ｂ１，１５ｂ３ キャパシタ
１２，１３ リファレンスセル
８１，８２，８３ プリセンスアンプ
１４ａ，１５ａ 初期化回路
１４ｂ，１５ｂ 増幅回路
１４ｂ２，１４ｂ４，１５ｂ２，１５ｂ４，８２ａ２ インバータ
８１ａ，８２ａ リセット回路
８１ａ１，８２ａ１ 検出回路
８１ｂ，８２ｂ 判定回路
ＢＬ，ＢＬＲ０，ＢＬＲ１ ビット線
ＤＡＴＡ，ＤＡＴＡＲ０，ＤＡＴＡＲ１，ＳＴＯＰ，ＳＴＯＰ０，ＳＴＯＰ１ 信号
ＤＥＴ，ＤＥＴ０，ＤＥＴ１，ＰＤＥＴ 検出信号
ＷＬ ワード線
ＰＬ プレート線
ＢＵＳＧＮＤ 制御信号
Ｐｏｕｔ，Ｐｏｕｔ１ 増幅信号

Claims (15)

1. 第１の論理値のデータまたは前記第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有するメモリセルと、
   前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルと、
   前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルと、
   前記第１のリファレンスセルと前記第２のリファレンスセルのうち一方のリファレンスセルに対して第１のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成し、前記第１の増幅信号を遅延させた第１の停止信号を出力すると共に、前記第１の停止信号と第２の停止信号に基づいた第３の停止信号を受け、前記第３の停止信号の電圧が閾値以上になった場合に前記第１の電圧を接地電位に引き下げる第１の読み出し回路と、
   前記第１のリファレンスセルと前記第２のリファレンスセルのうち、前記一方のリファレンスセルとは異なる他方のリファレンスセルに対して第２のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成し、前記第２の増幅信号を遅延させた前記第２の停止信号を出力すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第２の電圧を接地電位に引き下げる第２の読み出し回路と、
   前記メモリセルに対して第３のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第３の電圧を前記接地電位に引き下げる第３の読み出し回路と、
   前記第１の増幅信号と前記第２の増幅信号に基づいて生成される第１の検出信号と、前記第３の増幅信号に基づいて生成される第２の検出信号の変化タイミングの違いに基づいて、前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、
   を有する半導体記憶装置。
2. 前記第１の検出信号は、前記第１のリファレンスセルに対して接続される前記第１の読み出し回路または前記第２の読み出し回路が生成する前記第１の増幅信号または前記第２の増幅信号が上昇して、所定の大きさに達する所定時間後に論理レベルが変化する信号である、請求項１に記載の半導体記憶装置。
3. 前記第３の停止信号は、前記第１の停止信号と前記第２の停止信号の少なくとも一方の論理レベルが上昇するときに論理レベルが上昇する信号である、請求項１または２に記載の半導体記憶装置。
4. 前記判定回路は、前記第２の検出信号が前記第１の検出信号よりも早く変化した場合、前記第２の論理値を示す前記判定結果を出力し、前記第２の検出信号が前記第１の検出信号よりも遅く変化した場合、前記第１の論理値を示す前記判定結果を出力する、請求項１乃至３の何れか一項に記載の半導体記憶装置。
5. 前記判定回路は、
   前記第１の検出信号と前記第２の検出信号の変化タイミングの違いを示す制御信号を出力する判定部と、
   ドレイン電圧が前記判定結果を示し、ソース電圧が前記接地電位であり、前記制御信号によりオンオフが制御される第１のｎチャネル型ＭＯＳＦＥＴと、
   前記判定部が前記制御信号を出力する前に、前記ドレイン電圧を予め上昇させておく回路部と、
   を有する請求項１乃至４の何れか一項に記載の半導体記憶装置。
6. 前記第１の読み出し回路、前記第２の読み出し回路及び前記第３の読み出し回路は、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号を生成する増幅回路を有し、
   前記増幅回路は、
   前記第１のビット線、前記第２のビット線または前記第３のビット線に一端が接続された第４のキャパシタと、
   第１の入力端子が前記第４のキャパシタの他端に接続された第１のインバータと、
   一端が前記第１のインバータの第１の出力端子に接続された第５のキャパシタと、
   第２の入力端子が前記第５のキャパシタの他端に接続され、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号を出力する第２のインバータと、
   ドレインに前記第１のインバータの前記第１の出力端子が接続され、ソースが接地された第２のｎチャネル型ＭＯＳＦＥＴと、
   前記第２のｎチャネル型ＭＯＳＦＥＴのドレインに第３の入力端子が接続され、前記第２のｎチャネル型ＭＯＳＦＥＴのゲートに第３の出力端子が接続された第３のインバータと、
   を有し、
   前記回路部は、前記第３のインバータの出力信号に基づいて、前記判定部が前記制御信号を出力する前に前記ドレイン電圧を予め上昇させる、
   請求項５に記載の半導体記憶装置。
7. 前記第１の読み出し回路と前記第２の読み出し回路は、それぞれ２つずつ設けられ、前記第１の検出信号は、それぞれ２つの前記第１の増幅信号及び前記第２の増幅信号に基づいて生成される、請求項１乃至６の何れか一項に記載の半導体記憶装置。
8. 入力される選択信号に基づいて、前記第１の検出信号と、入力される第３の検出信号の何れか一方を選択し、前記判定回路に供給する選択回路を、さらに有し、
   前記判定回路は、前記選択回路が前記第３の検出信号を選択した場合、前記第２の検出信号と、前記第３の検出信号との変化タイミングの違いに基づいて、前記判定結果を出力する請求項１乃至７の何れか一項に記載の半導体記憶装置。
9. 前記メモリセルはプレート線に接続されており、
   一端が、前記第３のビット線を介して前記メモリセルに接続される複数の第６のキャパシタと、
   前記メモリセルに対する読み出し時、前記メモリセルのアドレスに基づいて、メモリセルアレイ上における前記メモリセルの位置が前記プレート線を駆動するプレート線ドライバから近いほど、前記複数の第６のキャパシタのうち、有効にする数を増やす制御回路と、
   をさらに有する請求項１乃至８の何れか一項に記載に半導体記憶装置。
10. 前記複数の第６のキャパシタは前記第３の読み出し回路に設けられている、請求項９に記載の半導体記憶装置。
11. 前記メモリセルはプレート線に接続されており、
    前記プレート線を駆動する複数のドライバ回路を含むプレート線ドライバと、
    前記メモリセルに対する読み出し時、前記メモリセルのアドレスに基づいて、メモリセルアレイ上における前記メモリセルの位置が前記プレート線ドライバから遠いほど、前記複数のドライバ回路のうち、有効にする数を増やす制御回路と、
    をさらに有する請求項１乃至８の何れか一項に記載に半導体記憶装置。
12. 前記複数のドライバ回路のうちの少なくとも１つである第１のドライバ回路は、前記メモリセルの選択時に第１の電圧レベルの信号を出力し、前記メモリセルの非選択時に前記第１の電圧レベルよりも低い第２の電圧レベルの信号を出力し、
    前記複数のドライバ回路のうち、前記第１のドライバ回路以外である第２のドライバ回路は、有効時には、前記第１の電圧レベルの信号を出力し、無効時には、前記第１の電圧レベルと前記第２の電圧レベルの間のハイインピーダンスレベルの信号を出力する、
    請求項１１に記載の半導体記憶装置。
13. 第１の論理値のデータまたは前記第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有するメモリセルと、
    前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルと、
    前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルと、
    前記第１のリファレンスセルと前記第２のリファレンスセルのうち一方のリファレンスセルに対して第１のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成し、前記第１の増幅信号を遅延させた第１の停止信号を出力すると共に、前記第１の停止信号と第２の停止信号に基づいた第３の停止信号を受け、前記第３の停止信号の電圧が閾値以上になった場合に前記第１の電圧を接地電位に引き下げる第１の読み出し回路と、
    前記第１のリファレンスセルと前記第２のリファレンスセルのうち、前記一方のリファレンスセルとは異なる他方のリファレンスセルに対して第２のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成し、前記第２の増幅信号を遅延させた前記第２の停止信号を出力すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第２の電圧を接地電位に引き下げる第２の読み出し回路と、
    前記メモリセルに対して第３のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成すると共に、前記第３の停止信号を受け、前記第３の停止信号の電圧が前記閾値以上になった場合に前記第３の電圧を前記接地電位に引き下げる第３の読み出し回路と、
    前記第１の増幅信号と前記第２の増幅信号に基づいて生成される第１の検出信号と、前記第３の増幅信号に基づいて生成される第２の検出信号の変化タイミングの違いに基づいて、前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、
    入力される選択信号に基づいて、試験時に前記第１の検出信号の代わりに、変化タイミングが互いに異なる複数の第３の検出信号のうち入力された何れかの第３の検出信号を前記判定回路に供給する選択回路と、
    を有する半導体記憶装置に対して、
    試験装置が、前記第３の検出信号を前記半導体記憶装置に入力し、
    前記判定回路が、前記第２の検出信号と、入力された前記第３の検出信号の変化タイミングの違いに基づいて、前記判定結果を出力し、
    前記試験装置が、前記判定結果が正しいか否かを判定する、
    半導体記憶装置の試験方法。
14. 前記複数の第３の検出信号の変化タイミングの幅は、前記判定回路における前記論理値を判定する際に要求されるマージンが大きいほど広く、前記マージンが小さいほど狭く設定される、請求項１３に記載の半導体記憶装置の試験方法。
15. 前記試験装置は、前記判定結果が正しくないと判定した場合、前記半導体記憶装置が出荷対象外である旨を示す試験結果を出力する、請求項１３に記載の半導体記憶装置の試験方法。

Images