JPH1139899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1139899A JPH1139899A JP9197084A JP19708497A JPH1139899A JP H1139899 A JPH1139899 A JP H1139899A JP 9197084 A JP9197084 A JP 9197084A JP 19708497 A JP19708497 A JP 19708497A JP H1139899 A JPH1139899 A JP H1139899A
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Abstract
(57)【要約】
【課題】 テスト時間を短縮化した半導体記憶装置を得
る。 【解決手段】 少なくとも２つのワード線およびこのワ
ード線に交差して配置された少なくともビット線と、所
定の基準電位Ｖｒｅｆを発生する基準電位発生回路６
と、ビット線に基準電位Ｖｒｅｆを伝達する基準電位伝
達回路ＴＮ２〜ＴＮ４と、メモリセル７と、ビット線対
の間の電位差を増幅するセンスアンプ１と、所定のテス
トを開始するための信号情報を検出するテストモード判
定回路３と、このテストモード判定回路３の出力信号φ
Ｔを入力としワード線とセンスアンプの動作遅延時間を
制御するセンス時間制御回路４とを具備する。本構成の
テストモードでは、読み出しの条件が厳しくなり、マー
ジンの小さなメモリセルの記憶容量、または記憶電圧の
少ないメモリセルを簡易に検出し、またビット線対間の
差電位の増幅感度の低いセンスアンプを容易に見つけ出
すことが可能となる。
る。 【解決手段】 少なくとも２つのワード線およびこのワ
ード線に交差して配置された少なくともビット線と、所
定の基準電位Ｖｒｅｆを発生する基準電位発生回路６
と、ビット線に基準電位Ｖｒｅｆを伝達する基準電位伝
達回路ＴＮ２〜ＴＮ４と、メモリセル７と、ビット線対
の間の電位差を増幅するセンスアンプ１と、所定のテス
トを開始するための信号情報を検出するテストモード判
定回路３と、このテストモード判定回路３の出力信号φ
Ｔを入力としワード線とセンスアンプの動作遅延時間を
制御するセンス時間制御回路４とを具備する。本構成の
テストモードでは、読み出しの条件が厳しくなり、マー
ジンの小さなメモリセルの記憶容量、または記憶電圧の
少ないメモリセルを簡易に検出し、またビット線対間の
差電位の増幅感度の低いセンスアンプを容易に見つけ出
すことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、例えば、データ記憶保持の動作マージン不足のメ
モリセル及びセンスアンプを検出する半導体記憶装置に
関する。
関し、例えば、データ記憶保持の動作マージン不足のメ
モリセル及びセンスアンプを検出する半導体記憶装置に
関する。
【０００２】
【従来の技術】従来、半導体記憶装置は、微細加工技術
が年々進み、高集積化に伴い大容量化が年々進んでい
る。一般にメモリセルの記憶情報量Ｑｓは、（メモリセ
ル記憶容量）×（メモリセル記憶電圧）である、Ｑｓ＝
Ｃｓ×Ｖｃｅｌｌで表される。
が年々進み、高集積化に伴い大容量化が年々進んでい
る。一般にメモリセルの記憶情報量Ｑｓは、（メモリセ
ル記憶容量）×（メモリセル記憶電圧）である、Ｑｓ＝
Ｃｓ×Ｖｃｅｌｌで表される。
【０００３】図５は、従来例１の半導体記憶装置の構成
を表す回路図を示している。本従来例１の半導体記憶装
置は、メモリセルアレイ、センスアンプ、プリチャージ
部を有して構成される。図５において、１０はセンスア
ンプで、メモリセルはＮチャネルエンハンスメント型Ｍ
ＯＳトランジスタ（以下、Ｎｃｈトランジスタともい
う）ＴＮ１（１４）及びコンデンサＣ１（１３）により
構成されている。プリチャージ回路はＮｃｈトランジス
タＴＮ２〜４で構成されている。また、ビット線ＢＬｎ
Ａ（１１）およびＢＬｎＢ（１２）には複数のメモリセ
ルが接続されており、この複数のメモリセルのＮｃｈト
ランジスタのゲートにはワード線である信号φＷＬｍ
（ｍ＝１〜ｍ）がビット線に交差するように接続されて
いる。
を表す回路図を示している。本従来例１の半導体記憶装
置は、メモリセルアレイ、センスアンプ、プリチャージ
部を有して構成される。図５において、１０はセンスア
ンプで、メモリセルはＮチャネルエンハンスメント型Ｍ
ＯＳトランジスタ（以下、Ｎｃｈトランジスタともい
う）ＴＮ１（１４）及びコンデンサＣ１（１３）により
構成されている。プリチャージ回路はＮｃｈトランジス
タＴＮ２〜４で構成されている。また、ビット線ＢＬｎ
Ａ（１１）およびＢＬｎＢ（１２）には複数のメモリセ
ルが接続されており、この複数のメモリセルのＮｃｈト
ランジスタのゲートにはワード線である信号φＷＬｍ
（ｍ＝１〜ｍ）がビット線に交差するように接続されて
いる。
【０００４】図６は、図５の従来例１の半導体記憶装置
の回路動作を説明するためのタイミングチャートであ
る。図６の期間Ａにおいて、プリチャージ信号φＰ（１
９）は、Ｎｃｈトランジスタのスレッショルド電圧（以
下、ＶＴともいう）を越える十分高い高レベルの電圧で
ある。このため、ビット線ＢＬｎＡ（１１）とＢＬｎＢ
（１２）は、プリチャージ信号φＰ（１９）をゲート入
力とするＮｃｈトランジスタＴＮ２〜４により基準電位
Ｖｒｅｆの電位に保持される。この時基準電位Ｖｒｅｆ
の電位量は、電源電圧（以下、Ｖｃｃという）と接地電
位（以下、ＧＮＤという）の間の電位と仮定する。その
後プリチャージ信号φＰは、高レベルからＮｃｈトラン
ジスタのＶＴ以下の低レベルの電位になる。
の回路動作を説明するためのタイミングチャートであ
る。図６の期間Ａにおいて、プリチャージ信号φＰ（１
９）は、Ｎｃｈトランジスタのスレッショルド電圧（以
下、ＶＴともいう）を越える十分高い高レベルの電圧で
ある。このため、ビット線ＢＬｎＡ（１１）とＢＬｎＢ
（１２）は、プリチャージ信号φＰ（１９）をゲート入
力とするＮｃｈトランジスタＴＮ２〜４により基準電位
Ｖｒｅｆの電位に保持される。この時基準電位Ｖｒｅｆ
の電位量は、電源電圧（以下、Ｖｃｃという）と接地電
位（以下、ＧＮＤという）の間の電位と仮定する。その
後プリチャージ信号φＰは、高レベルからＮｃｈトラン
ジスタのＶＴ以下の低レベルの電位になる。
【０００５】図６の期間Ｂにおいて、メモリセルを選択
する信号φＷＬ１（２２）が低レベルから高レベルとな
り、信号φＷＬ１（２２）をゲート入力とするＮｃｈト
ランジスタＴＮ１が活性化され、コンデンサＣ１（１
３）に保持された電荷がビット線ＢＬｎＡ（１１）に出
力される。この時、コンデンサＣ１（１３）に高レベル
の電位が充電されていたと仮定しビット線ＢＬｎＡ側の
動作を説明すると、図６に示されるように基準電位Ｖｒ
ｅｆに対し△Ｖの電位上昇がビット線ＢＬｎＡに生じ
る。
する信号φＷＬ１（２２）が低レベルから高レベルとな
り、信号φＷＬ１（２２）をゲート入力とするＮｃｈト
ランジスタＴＮ１が活性化され、コンデンサＣ１（１
３）に保持された電荷がビット線ＢＬｎＡ（１１）に出
力される。この時、コンデンサＣ１（１３）に高レベル
の電位が充電されていたと仮定しビット線ＢＬｎＡ側の
動作を説明すると、図６に示されるように基準電位Ｖｒ
ｅｆに対し△Ｖの電位上昇がビット線ＢＬｎＡに生じ
る。
【０００６】図６の期間Ｃにおいて、センスアンプ１０
を活性化する信号φＳＥが低レベルから高レベルにな
り、センスアンプ１０はビット線ＢＬｎＡとＢＬｎＢの
差電位を比較増幅するため、ビット線ＢＬｎＡはＶｃｃ
に、ビット線ＢＬｎＢはＧＮＤに電位増幅される。
を活性化する信号φＳＥが低レベルから高レベルにな
り、センスアンプ１０はビット線ＢＬｎＡとＢＬｎＢの
差電位を比較増幅するため、ビット線ＢＬｎＡはＶｃｃ
に、ビット線ＢＬｎＢはＧＮＤに電位増幅される。
【０００７】また、従来例２の特開平３−２０９６８８
号公報の半導体記憶装置でも、読み出し動作時にビット
線間の電位差を低下させ、データ記憶保持の動作マージ
ンの小さいメモリセルを検出しテスト時間を短縮するこ
とを提案している。しかし、本従来例２では、一方のビ
ット線に充電するＮ型電解効果トランジスタ３のゲート
電位を（ＶＢＬ＋β）にして、プリチャージ期間中にお
いてビット線対間に電位差を生じさせるものである。
号公報の半導体記憶装置でも、読み出し動作時にビット
線間の電位差を低下させ、データ記憶保持の動作マージ
ンの小さいメモリセルを検出しテスト時間を短縮するこ
とを提案している。しかし、本従来例２では、一方のビ
ット線に充電するＮ型電解効果トランジスタ３のゲート
電位を（ＶＢＬ＋β）にして、プリチャージ期間中にお
いてビット線対間に電位差を生じさせるものである。
【０００８】
【発明が解決しようとする課題】しかしながら、上記に
構成されている従来例１の半導体記憶装置は、メモリセ
ルの大容量化に伴いテスト時間が長大化する。特に微細
加工が進んだため、メモリセル内で生じる寄生抵抗、寄
生容量、寄生トランジスタ等の寄生素子によるメモリセ
ルアレイの動作への影響が大きくなり、多数の種類のメ
モリセルパターンと動作タイミングの試験を行わなけれ
ばならない。そのため、テスト時間の更なる増大も大き
な問題になっている。
構成されている従来例１の半導体記憶装置は、メモリセ
ルの大容量化に伴いテスト時間が長大化する。特に微細
加工が進んだため、メモリセル内で生じる寄生抵抗、寄
生容量、寄生トランジスタ等の寄生素子によるメモリセ
ルアレイの動作への影響が大きくなり、多数の種類のメ
モリセルパターンと動作タイミングの試験を行わなけれ
ばならない。そのため、テスト時間の更なる増大も大き
な問題になっている。
【０００９】従来例２の半導体記憶装置は、製造時にこ
のＮ型電解効果トランジスタ３のＶＴがばらつくこと
で、複数のビット線対間の電位差もばらつく。このた
め、初期の電位差を安定化することができず、マージン
の小さいメモリセルのみを検出することは困難である。
また、ビット線ＢＬｎが高レベルの時、Ｎ型電解効果ト
ランジスタ３のゲート電位が（ＶＢＬ＋β）であるた
め、ビット線ＢＬｎの電位が低下するのに長い時間が必
要になり、ビット線間に安定した差電位を提供すること
が困難である。
のＮ型電解効果トランジスタ３のＶＴがばらつくこと
で、複数のビット線対間の電位差もばらつく。このた
め、初期の電位差を安定化することができず、マージン
の小さいメモリセルのみを検出することは困難である。
また、ビット線ＢＬｎが高レベルの時、Ｎ型電解効果ト
ランジスタ３のゲート電位が（ＶＢＬ＋β）であるた
め、ビット線ＢＬｎの電位が低下するのに長い時間が必
要になり、ビット線間に安定した差電位を提供すること
が困難である。
【００１０】本発明は、マージンの小さなメモリセル、
すなわち記憶容量または記憶電圧の少ないメモリセル
を、またビット線対間の差電位の増幅感度の低いセンス
アンプを簡易に検出し、テスト時間を短縮化した半導体
記憶装置を提供することを目的とする。
すなわち記憶容量または記憶電圧の少ないメモリセル
を、またビット線対間の差電位の増幅感度の低いセンス
アンプを簡易に検出し、テスト時間を短縮化した半導体
記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】かかる目的を達成するた
め、請求項１に記載の発明の半導体記憶装置は、少なく
とも２つのワード線およびこのワード線に交差して配置
された少なくとも２つのビット線と、所定の基準電位を
発生する基準電位発生回路と、ビット線に基準電位を伝
達する基準電位伝達手段と、ワード線とビット線とのい
ずれかの交点に設けられた少なくとも２個のメモリセル
と、少なくとも２つのビット線のうちメモリセルの情報
が供給される１つのビット線と基準電位が供給される１
つのビット線とで構成されるビット線対に接続され、こ
のビット線対の間の電位差を増幅するセンスアンプと、
所定のテストを開始するための信号情報を検出するテス
トモード判定回路と、このテストモード判定回路の出力
信号を入力としワード線とセンスアンプの動作遅延時間
を制御するセンス時間制御回路とを具備し、データ記憶
保持の動作マージンの小さなメモリセルの有無を短時間
で検出可能としたことを特徴としている。
め、請求項１に記載の発明の半導体記憶装置は、少なく
とも２つのワード線およびこのワード線に交差して配置
された少なくとも２つのビット線と、所定の基準電位を
発生する基準電位発生回路と、ビット線に基準電位を伝
達する基準電位伝達手段と、ワード線とビット線とのい
ずれかの交点に設けられた少なくとも２個のメモリセル
と、少なくとも２つのビット線のうちメモリセルの情報
が供給される１つのビット線と基準電位が供給される１
つのビット線とで構成されるビット線対に接続され、こ
のビット線対の間の電位差を増幅するセンスアンプと、
所定のテストを開始するための信号情報を検出するテス
トモード判定回路と、このテストモード判定回路の出力
信号を入力としワード線とセンスアンプの動作遅延時間
を制御するセンス時間制御回路とを具備し、データ記憶
保持の動作マージンの小さなメモリセルの有無を短時間
で検出可能としたことを特徴としている。
【００１２】また、上記のセンスアンプはビット線対毎
に少なくとも２個を有し、テストを開始するための信号
情報は、動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、こ
の半導体記憶装置の外部から入力するとよい。
に少なくとも２個を有し、テストを開始するための信号
情報は、動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、こ
の半導体記憶装置の外部から入力するとよい。
【００１３】請求項４に記載の発明の半導体記憶装置
は、少なくとも２つのワード線およびこのワード線に交
差して配置された少なくとも２つのビット線と、所定の
基準電位を発生する基準電位発生回路と、ビット線に基
準電位を伝達する基準電位伝達手段と、ワード線とビッ
ト線とのいずれかの交点に設けられた少なくとも２個の
メモリセルと、少なくとも２つのビット線のうちメモリ
セルの情報が供給される１つのビット線と、基準電位が
供給される１つのビット線とで構成されるビット線対に
接続され、このビット線対の間の電位差を増幅するセン
スアンプと、所定のテストを開始するための信号情報を
検出するテストモード判定回路と、このテストモード判
定回路の出力信号を入力としビット線の基準電圧を変圧
する基準電位変圧手段とを具備し、データ記憶保持の動
作マージンの小さなメモリセルの有無を短時間で検出可
能としたことを特徴としている。
は、少なくとも２つのワード線およびこのワード線に交
差して配置された少なくとも２つのビット線と、所定の
基準電位を発生する基準電位発生回路と、ビット線に基
準電位を伝達する基準電位伝達手段と、ワード線とビッ
ト線とのいずれかの交点に設けられた少なくとも２個の
メモリセルと、少なくとも２つのビット線のうちメモリ
セルの情報が供給される１つのビット線と、基準電位が
供給される１つのビット線とで構成されるビット線対に
接続され、このビット線対の間の電位差を増幅するセン
スアンプと、所定のテストを開始するための信号情報を
検出するテストモード判定回路と、このテストモード判
定回路の出力信号を入力としビット線の基準電圧を変圧
する基準電位変圧手段とを具備し、データ記憶保持の動
作マージンの小さなメモリセルの有無を短時間で検出可
能としたことを特徴としている。
【００１４】また、上記のセンスアンプはビット線対毎
に少なくとも２個を有し、テストを開始するための信号
情報は、動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、こ
の半導体記憶装置の外部から入力するとよい。
に少なくとも２個を有し、テストを開始するための信号
情報は、動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、こ
の半導体記憶装置の外部から入力するとよい。
【００１５】さらに、基準電位変圧手段は、ビット線の
基準電圧を変圧する変圧信号発生手段を有して構成さ
れ、この変圧信号発生手段は、テストモード判定回路の
テストを開始するための出力信号を入力し、ワード線選
択信号の活性化後にビット線の基準電圧を変圧するとよ
い。
基準電圧を変圧する変圧信号発生手段を有して構成さ
れ、この変圧信号発生手段は、テストモード判定回路の
テストを開始するための出力信号を入力し、ワード線選
択信号の活性化後にビット線の基準電圧を変圧するとよ
い。
【００１６】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体記憶装置の実施の形態を詳細に説明する。図
１〜図４を参照すると本発明の半導体記憶装置の実施形
態が示されている。図１および図２は第１の実施形態、
図３および図４は第２の実施形態を表す。そして、図１
および図３は、各実施形態の半導体記憶装置の回路構成
例を示すブロック図であり、図２および図４は動作例を
表したタイミングチャートである。
よる半導体記憶装置の実施の形態を詳細に説明する。図
１〜図４を参照すると本発明の半導体記憶装置の実施形
態が示されている。図１および図２は第１の実施形態、
図３および図４は第２の実施形態を表す。そして、図１
および図３は、各実施形態の半導体記憶装置の回路構成
例を示すブロック図であり、図２および図４は動作例を
表したタイミングチャートである。
【００１７】［第１の実施形態］図１において、１はセ
ンスアンプで複数のビット線ＢＬｎＡ（ｎ＝１〜ｎ），
ＢＬｎＢ（ｎ＝１〜ｎ）が接続されている。メモリセル
７は、ＮｃｈトランジスタＴＮ１（３４）とコンデンサ
Ｃ１（３３）により構成され、このメモリセル７のＮｃ
ｈトランジスタＴＮ１（３４）のゲートには、ワード線
である信号φＷＬ１（４１）が接続されている。また、
ビット線ＢＬｎＡ（３１）およびＢＬｎＢ（３２）に
は、複数のメモリセル７が接続されており、この複数の
メモリセル７のＮｃｈトランジスタのゲートには、ワー
ド線である信号φＷＬｍ（但し、ｍは２以上の自然数）
がビット線に交差するように接続されている。
ンスアンプで複数のビット線ＢＬｎＡ（ｎ＝１〜ｎ），
ＢＬｎＢ（ｎ＝１〜ｎ）が接続されている。メモリセル
７は、ＮｃｈトランジスタＴＮ１（３４）とコンデンサ
Ｃ１（３３）により構成され、このメモリセル７のＮｃ
ｈトランジスタＴＮ１（３４）のゲートには、ワード線
である信号φＷＬ１（４１）が接続されている。また、
ビット線ＢＬｎＡ（３１）およびＢＬｎＢ（３２）に
は、複数のメモリセル７が接続されており、この複数の
メモリセル７のＮｃｈトランジスタのゲートには、ワー
ド線である信号φＷＬｍ（但し、ｍは２以上の自然数）
がビット線に交差するように接続されている。
【００１８】基準電位を伝達する基準電位伝達手段（ま
たは、プリチャージ回路ともいう）は、基準電位発生回
路６とＮｃｈトランジスタＴＮ２〜ＴＮ４で構成されて
いる。このプリチャージ回路を構成するＮｃｈトランジ
スタＴＮ２〜ＴＮ４の各々のゲートには、プリチャージ
信号φＰ（３９）が接続されている。Ｎｃｈトランジス
タＴＮ２（３５）はビット線ＢＬｎＡ（３１）とビット
線ＢＬｎＢ（３２）の間に接続され、Ｎｃｈトランジス
タＴＮ３はビット線ＢＬｎＡ（３１）と基準電位Ｖｒｅ
ｆ（３８）の間に接続され、ＮｃｈトランジスタＴＮ４
（３７）はビット線ＢＬｎＢ（３２）と基準電位Ｖｒｅ
ｆ（３８）の間に接続されている。センスアンプ１は信
号φＳＥ（４０）によりセンス時間制御回路４に接続さ
れ、センス時間制御回路４はφＴによりテストモード判
定回路３に接続される。
たは、プリチャージ回路ともいう）は、基準電位発生回
路６とＮｃｈトランジスタＴＮ２〜ＴＮ４で構成されて
いる。このプリチャージ回路を構成するＮｃｈトランジ
スタＴＮ２〜ＴＮ４の各々のゲートには、プリチャージ
信号φＰ（３９）が接続されている。Ｎｃｈトランジス
タＴＮ２（３５）はビット線ＢＬｎＡ（３１）とビット
線ＢＬｎＢ（３２）の間に接続され、Ｎｃｈトランジス
タＴＮ３はビット線ＢＬｎＡ（３１）と基準電位Ｖｒｅ
ｆ（３８）の間に接続され、ＮｃｈトランジスタＴＮ４
（３７）はビット線ＢＬｎＢ（３２）と基準電位Ｖｒｅ
ｆ（３８）の間に接続されている。センスアンプ１は信
号φＳＥ（４０）によりセンス時間制御回路４に接続さ
れ、センス時間制御回路４はφＴによりテストモード判
定回路３に接続される。
【００１９】次に図１の半導体記憶装置の回路の動作に
ついて説明する。本第１の実施形態の半導体記憶装置に
は、通常動作モードとテスト動作モードの２種類があ
る。通常動作モードとテスト動作モードの識別は、半導
体記憶装置の外部からの信号情報を入力し、テストモー
ド判定回路３が識別信号φＴを出力することにより行
う。
ついて説明する。本第１の実施形態の半導体記憶装置に
は、通常動作モードとテスト動作モードの２種類があ
る。通常動作モードとテスト動作モードの識別は、半導
体記憶装置の外部からの信号情報を入力し、テストモー
ド判定回路３が識別信号φＴを出力することにより行
う。
【００２０】＜通常動作モード＞通常動作モードにおけ
る基本動作は、図６に示した従来例の動作と同様とな
る。つまり、図１のテストモード判定回路３が、通常動
作モードである情報を信号φＴに出力したとき、センス
時間制御回路４は、センスアンプ１を活性化させる信号
φＳＥをワード線活性化から期間Ｂ後に活性化するよう
セットする。この時のタイムチャートは以下に説明する
通りの図６に示した従来例１と同様となる。
る基本動作は、図６に示した従来例の動作と同様とな
る。つまり、図１のテストモード判定回路３が、通常動
作モードである情報を信号φＴに出力したとき、センス
時間制御回路４は、センスアンプ１を活性化させる信号
φＳＥをワード線活性化から期間Ｂ後に活性化するよう
セットする。この時のタイムチャートは以下に説明する
通りの図６に示した従来例１と同様となる。
【００２１】図６の期間Ａにおいて、プリチャージ信号
φＰは、高レベルであるため、ビット線ＢＬｎＡとＢＬ
ｎＢは、プリチャージ信号φＰをゲート入力とするＮｃ
ｈトランジスタＴＮ２〜ＴＮ４により、基準電位Ｖｒｅ
ｆの電位に保持される。この時Ｖｒｅｆの電位は、Ｖｃ
ｃとＧＮＤの間の電位と仮定する。その後プリチャージ
信号φＰは、高レベルから低レベルになる。
φＰは、高レベルであるため、ビット線ＢＬｎＡとＢＬ
ｎＢは、プリチャージ信号φＰをゲート入力とするＮｃ
ｈトランジスタＴＮ２〜ＴＮ４により、基準電位Ｖｒｅ
ｆの電位に保持される。この時Ｖｒｅｆの電位は、Ｖｃ
ｃとＧＮＤの間の電位と仮定する。その後プリチャージ
信号φＰは、高レベルから低レベルになる。
【００２２】図６の期間Ｂにおいて、メモリセル７を選
択する信号φＷＬ１が低レベルから高レベルとなり、信
号φＷＬ１をゲート入力とするＮｃｈトランジスタＴＮ
１（３４）が活性化され、コンデンサＣ１（３３）に保
持された電荷がビット線ＢＬｎＡ（３１）に出力され
る。この時、コンデンサＣ１に高レベルの電位が充電さ
れていたと仮定しビット線ＢＬｎＡ側の動作を説明する
と、図６に示されるように、基準電位Ｖｒｅｆに対し△
Ｖの電位上昇がビット線ＢＬｎＡに生じる。
択する信号φＷＬ１が低レベルから高レベルとなり、信
号φＷＬ１をゲート入力とするＮｃｈトランジスタＴＮ
１（３４）が活性化され、コンデンサＣ１（３３）に保
持された電荷がビット線ＢＬｎＡ（３１）に出力され
る。この時、コンデンサＣ１に高レベルの電位が充電さ
れていたと仮定しビット線ＢＬｎＡ側の動作を説明する
と、図６に示されるように、基準電位Ｖｒｅｆに対し△
Ｖの電位上昇がビット線ＢＬｎＡに生じる。
【００２３】図６の期間Ｃにおいて、センスアンプ１を
活性化する信号φＳＥが低レベルから高レベルになり、
センスアンプ１はビット線ＢＬｎＡとＢＬｎＢの差電位
を比較増幅するため、ビット線ＢＬｎＡはＶｃｃに、ビ
ット線ＢＬｎＢはＧＮＤに電位増幅される。
活性化する信号φＳＥが低レベルから高レベルになり、
センスアンプ１はビット線ＢＬｎＡとＢＬｎＢの差電位
を比較増幅するため、ビット線ＢＬｎＡはＶｃｃに、ビ
ット線ＢＬｎＢはＧＮＤに電位増幅される。
【００２４】＜テスト動作モード＞次に半導体記憶装置
外部の信号情報を入力するテストモード判定回路３が、
テスト動作モードである情報を信号φＴに出力したと
き、センス時間制御回路４は、センスアンプ１を活性化
させる信号φＳＥをワード線活性化から期間Ｄ後に活性
化するようセットする。この時のタイムチャートは図２
のようになる。
外部の信号情報を入力するテストモード判定回路３が、
テスト動作モードである情報を信号φＴに出力したと
き、センス時間制御回路４は、センスアンプ１を活性化
させる信号φＳＥをワード線活性化から期間Ｄ後に活性
化するようセットする。この時のタイムチャートは図２
のようになる。
【００２５】図２の期間Ａにおいて、プリチャージ信号
φＰ（３９）は高レベルであるため、ビット線ＢＬｎＡ
とＢＬｎＢは、プリチャージ信号φＰをゲート入力とす
るＮｃｈトランジスタＴＮ２〜ＴＮ４により、基準電位
Ｖｒｅｆの電位に保持される。この時Ｖｒｅｆの電位
は、ＶｃｃとＧＮＤの間の電位と仮定する。その後プリ
チャージ信号φＰは、高レベルから低レベルになる。
φＰ（３９）は高レベルであるため、ビット線ＢＬｎＡ
とＢＬｎＢは、プリチャージ信号φＰをゲート入力とす
るＮｃｈトランジスタＴＮ２〜ＴＮ４により、基準電位
Ｖｒｅｆの電位に保持される。この時Ｖｒｅｆの電位
は、ＶｃｃとＧＮＤの間の電位と仮定する。その後プリ
チャージ信号φＰは、高レベルから低レベルになる。
【００２６】図２の期間Ｄにおいて、メモリセル７を選
択する信号φＷＬ１（４１）が低レベルから高レベルと
なり、信号φＷＬ１をゲート入力とするＮｃｈトランジ
スタＴＮ１が活性化され、コンデンサＣ１（３３）に保
持された電荷がビット線ＢＬｎＡに出力される。この
時、コンデンサＣ１に高レベルの電位が充電されていた
と仮定しビット線ＢＬｎＡ側の動作を説明すると、図２
に示されるように基準電位Ｖｒｅｆに対し（△Ｖ−γ）
の電位上昇がビット線ＢＬｎＡに生じる。
択する信号φＷＬ１（４１）が低レベルから高レベルと
なり、信号φＷＬ１をゲート入力とするＮｃｈトランジ
スタＴＮ１が活性化され、コンデンサＣ１（３３）に保
持された電荷がビット線ＢＬｎＡに出力される。この
時、コンデンサＣ１に高レベルの電位が充電されていた
と仮定しビット線ＢＬｎＡ側の動作を説明すると、図２
に示されるように基準電位Ｖｒｅｆに対し（△Ｖ−γ）
の電位上昇がビット線ＢＬｎＡに生じる。
【００２７】図２の期間Ｄ’と期間Ｃにおいて、センス
アンプ１を活性化する信号φＳＥが低レベルから高レベ
ルになり、センスアンプ１はビット線ＢＬｎＡとＢＬｎ
Ｂの差電位（△Ｖ−γ）を比較増幅する。このとき信号
φＳＥの活性化時期が通常動作モードの時より期間Ｄ’
だけ早いため、メモリセル７から出力される信号電位が
γだけ低減されて、センスアンプ１の増幅が開始され
る。上記の電位差（△Ｖ−γ）がセンスアンプ１の検出
し得る最小の電位差以上だった場合、その後ビット線Ｂ
ＬｎＡはＶｃｃに、ビット線ＢＬｎＢはＧＮＤに電位増
幅される。
アンプ１を活性化する信号φＳＥが低レベルから高レベ
ルになり、センスアンプ１はビット線ＢＬｎＡとＢＬｎ
Ｂの差電位（△Ｖ−γ）を比較増幅する。このとき信号
φＳＥの活性化時期が通常動作モードの時より期間Ｄ’
だけ早いため、メモリセル７から出力される信号電位が
γだけ低減されて、センスアンプ１の増幅が開始され
る。上記の電位差（△Ｖ−γ）がセンスアンプ１の検出
し得る最小の電位差以上だった場合、その後ビット線Ｂ
ＬｎＡはＶｃｃに、ビット線ＢＬｎＢはＧＮＤに電位増
幅される。
【００２８】この期間Ｄ’と期間Ｃに、マージンの小さ
いメモリセル７の記憶情報が読み出された場合、よりビ
ット線に出力する信号電位も小さくなり、センスアンプ
１の検出し得る最小の電位差以下となり、誤増幅動作が
行われ、ビット線ＢＬｎＡはＧＮＤ、ビット線ＢＬｎＢ
はＶｃｃになる。
いメモリセル７の記憶情報が読み出された場合、よりビ
ット線に出力する信号電位も小さくなり、センスアンプ
１の検出し得る最小の電位差以下となり、誤増幅動作が
行われ、ビット線ＢＬｎＡはＧＮＤ、ビット線ＢＬｎＢ
はＶｃｃになる。
【００２９】このように、この実施形態においては、従
来よりも読み出しの条件が厳しくなり、マージンの小さ
いメモリセルやセンスアンプを容易に見つけ出すことが
できるという利点を有する。
来よりも読み出しの条件が厳しくなり、マージンの小さ
いメモリセルやセンスアンプを容易に見つけ出すことが
できるという利点を有する。
【００３０】［第２の実施形態］図３は、本発明の第２
の実施形態を示す半導体記憶装置の回路図である。図３
において、１はセンスアンプであり複数のビット線ＢＬ
ｎＡ（ｎ＝１〜ｎ），ＢＬｎＢ（ｎ＝１〜ｎ）が接続さ
れている。メモリセル７はＮｃｈトランジスタＴＮ１
（３４）とコンデンサＣ１（３３）により構成され、こ
のメモリセル７のＮｃｈトランジスタＴＮ１（３４）の
ゲートにはワード線である信号φＷＬ１（４１）が接続
されている。また、ビット線ＢＬｎＡ，ＢＬｎＢには、
複数のメモリセル７が接続されており、この複数のメモ
リセル７のＮｃｈトランジスタのゲートには、ワード線
である信号φＷＬｍ（ｍ＝２〜ｍ）がビット線に交差す
るように接続されている。
の実施形態を示す半導体記憶装置の回路図である。図３
において、１はセンスアンプであり複数のビット線ＢＬ
ｎＡ（ｎ＝１〜ｎ），ＢＬｎＢ（ｎ＝１〜ｎ）が接続さ
れている。メモリセル７はＮｃｈトランジスタＴＮ１
（３４）とコンデンサＣ１（３３）により構成され、こ
のメモリセル７のＮｃｈトランジスタＴＮ１（３４）の
ゲートにはワード線である信号φＷＬ１（４１）が接続
されている。また、ビット線ＢＬｎＡ，ＢＬｎＢには、
複数のメモリセル７が接続されており、この複数のメモ
リセル７のＮｃｈトランジスタのゲートには、ワード線
である信号φＷＬｍ（ｍ＝２〜ｍ）がビット線に交差す
るように接続されている。
【００３１】プリチャージ回路はＮｃｈトランジスタＴ
Ｎ２〜４で構成されており、各々のゲートにはプリチャ
ージ信号φＰ（３９）が接続されている。Ｎｃｈトラン
ジスタＴＮ２（３５）はビット線ＢＬｎＡ（３１）とビ
ット線ＢＬｎＢ（３２）の間に接続され、Ｎｃｈトラン
ジスタＴＮ３（３６）はビット線ＢＬｎＡと基準電位Ｖ
ｒｅｆの間に接続され、ＮｃｈトランジスタＴＮ４はビ
ット線ＢＬｎＢと基準電位Ｖｒｅｆの間に接続されてい
る。
Ｎ２〜４で構成されており、各々のゲートにはプリチャ
ージ信号φＰ（３９）が接続されている。Ｎｃｈトラン
ジスタＴＮ２（３５）はビット線ＢＬｎＡ（３１）とビ
ット線ＢＬｎＢ（３２）の間に接続され、Ｎｃｈトラン
ジスタＴＮ３（３６）はビット線ＢＬｎＡと基準電位Ｖ
ｒｅｆの間に接続され、ＮｃｈトランジスタＴＮ４はビ
ット線ＢＬｎＢと基準電位Ｖｒｅｆの間に接続されてい
る。
【００３２】２は基準電位変圧器であり変圧信号発生回
路２１と信号φＤＬ，φＤＬＢとコンデンサＣ２（４
２），Ｃ３（４３）で構成される。信号φＤＬ，φＤＬ
Ｂは、変圧信号発生回路２１に接続され、コンデンサＣ
２（４２）の両端は信号φＤＬとビット線ＢＬｎＢに接
続され、コンデンサＣ３の両端は信号φＤＬＢとビット
線ＢＬｎＡに接続される。上記の変圧信号発生回路２１
は、信号φＴＡ，φＴＢによりテストモード判定回路５
に接続される。
路２１と信号φＤＬ，φＤＬＢとコンデンサＣ２（４
２），Ｃ３（４３）で構成される。信号φＤＬ，φＤＬ
Ｂは、変圧信号発生回路２１に接続され、コンデンサＣ
２（４２）の両端は信号φＤＬとビット線ＢＬｎＢに接
続され、コンデンサＣ３の両端は信号φＤＬＢとビット
線ＢＬｎＡに接続される。上記の変圧信号発生回路２１
は、信号φＴＡ，φＴＢによりテストモード判定回路５
に接続される。
【００３３】次に図３の実施例の回路の動作について図
４と図６を用いて説明する。半導体記憶装置外部の信号
情報を入力するテストモード判定回路５が、通常動作モ
ードである情報を信号φＴＡ，φＴＢに出力したとき、
変圧信号発生回路２１は動作を行わず、信号φＤＬ，φ
ＤＬＢは所定の電位に保持される。この時のタイムチャ
ートは従来例と同様に図６のようになる。
４と図６を用いて説明する。半導体記憶装置外部の信号
情報を入力するテストモード判定回路５が、通常動作モ
ードである情報を信号φＴＡ，φＴＢに出力したとき、
変圧信号発生回路２１は動作を行わず、信号φＤＬ，φ
ＤＬＢは所定の電位に保持される。この時のタイムチャ
ートは従来例と同様に図６のようになる。
【００３４】＜通常動作モード＞以下、通常動作モード
の場合の動作は図１の通常動作モードの動作説明と同様
であるため説明を省略する。
の場合の動作は図１の通常動作モードの動作説明と同様
であるため説明を省略する。
【００３５】＜テスト動作モード＞次に半導体記憶装置
外部の信号情報を入力するテストモード判定回路５が、
テスト動作モードである情報を信号φＴＡ，φＴＢに出
力したとき、変圧信号発生回路２１は動作可能となり、
信号φＤＬ，φＤＬＢは低レベルに設定される。この時
のタイムチャートは図４のようになる。
外部の信号情報を入力するテストモード判定回路５が、
テスト動作モードである情報を信号φＴＡ，φＴＢに出
力したとき、変圧信号発生回路２１は動作可能となり、
信号φＤＬ，φＤＬＢは低レベルに設定される。この時
のタイムチャートは図４のようになる。
【００３６】図４の期間Ａにおいて、プリチャージ信号
φＰは、高レベルであるため、ビット線ＢＬｎＡとＢＬ
ｎＢは、プリチャージ信号φＰをゲート入力とするＮｃ
ｈトランジスタＴＮ２〜ＴＮ４により、基準電位Ｖｒｅ
ｆの電位に保持される。この時Ｖｒｅｆの電位は、Ｖｃ
ｃとＧＮＤの間の電位と仮定する。その後プリチャージ
信号φＰは、高レベルから低レベルになる。
φＰは、高レベルであるため、ビット線ＢＬｎＡとＢＬ
ｎＢは、プリチャージ信号φＰをゲート入力とするＮｃ
ｈトランジスタＴＮ２〜ＴＮ４により、基準電位Ｖｒｅ
ｆの電位に保持される。この時Ｖｒｅｆの電位は、Ｖｃ
ｃとＧＮＤの間の電位と仮定する。その後プリチャージ
信号φＰは、高レベルから低レベルになる。
【００３７】図４の期間Ｂにおいて、メモリセル７を選
択する信号φＷＬ１及びφＤＬが低レベルから高レベル
となり、信号φＷＬ１をゲート入力とするＮｃｈトラン
ジスタＴＮ１が活性化され、コンデンサＣ１に保持され
た電荷がビット線ＢＬｎＡに出力され、ビット線ＢＬｎ
Ｂは一端をφＤＬに接続されるコンデンサＣ２により基
準電位Ｖｒｅｆより電位β高い（Ｖｒｅｆ＋β）の電位
に基準電圧が変圧される。この時、コンデンサＣ１に高
レベルの電位が充電されていたと仮定すると、ビット線
ＢＬｎＡ側の動作は、図４に示されるように、基準電位
Ｖｒｅｆに対し△Ｖ高い（Ｖｒｅｆ＋△Ｖ）の電位がビ
ット線ＢＬｎＡに生じる。このときビット線間の電位差
は、（Ｖｒｅｆ＋△Ｖ）−（Ｖｒｅｆ＋β）＝（△Ｖ−
β）となる。
択する信号φＷＬ１及びφＤＬが低レベルから高レベル
となり、信号φＷＬ１をゲート入力とするＮｃｈトラン
ジスタＴＮ１が活性化され、コンデンサＣ１に保持され
た電荷がビット線ＢＬｎＡに出力され、ビット線ＢＬｎ
Ｂは一端をφＤＬに接続されるコンデンサＣ２により基
準電位Ｖｒｅｆより電位β高い（Ｖｒｅｆ＋β）の電位
に基準電圧が変圧される。この時、コンデンサＣ１に高
レベルの電位が充電されていたと仮定すると、ビット線
ＢＬｎＡ側の動作は、図４に示されるように、基準電位
Ｖｒｅｆに対し△Ｖ高い（Ｖｒｅｆ＋△Ｖ）の電位がビ
ット線ＢＬｎＡに生じる。このときビット線間の電位差
は、（Ｖｒｅｆ＋△Ｖ）−（Ｖｒｅｆ＋β）＝（△Ｖ−
β）となる。
【００３８】図４の期間Ｃにおいて、センスアンプ１を
活性化する信号φＳＥ（４０）が低レベルから高レベル
になり、センスアンプ１はビット線ＢＬｎＡとＢＬｎＢ
の差電位（△Ｖ−β）を比較増幅する。上記の電位差
（△Ｖ−β）がセンスアンプの検出し得る最小の電位差
以上だった場合、ビット線ＢＬｎＡはＶｃｃに、ビット
線ＢＬｎＢはＧＮＤに、センスアンプ１により電位増幅
される。この期間Ｃに、動作マージンの小さいメモリセ
ル７の記憶情報が読み出された場合、よりビット線に出
力する信号電位も小さくなり、センスアンプ１の検出し
得る最小の電位差以下となり、誤増幅動作が行われ、ビ
ット線ＢＬｎＡはＧＮＤに、ビット線ＢＬｎＢはＶｃｃ
になる。
活性化する信号φＳＥ（４０）が低レベルから高レベル
になり、センスアンプ１はビット線ＢＬｎＡとＢＬｎＢ
の差電位（△Ｖ−β）を比較増幅する。上記の電位差
（△Ｖ−β）がセンスアンプの検出し得る最小の電位差
以上だった場合、ビット線ＢＬｎＡはＶｃｃに、ビット
線ＢＬｎＢはＧＮＤに、センスアンプ１により電位増幅
される。この期間Ｃに、動作マージンの小さいメモリセ
ル７の記憶情報が読み出された場合、よりビット線に出
力する信号電位も小さくなり、センスアンプ１の検出し
得る最小の電位差以下となり、誤増幅動作が行われ、ビ
ット線ＢＬｎＡはＧＮＤに、ビット線ＢＬｎＢはＶｃｃ
になる。
【００３９】また、本第２の実施形態では、テストモー
ド判定回路３の出力によって、変圧信号発生回路２１の
出力信号φＤＬ，φＤＬＢの極性を図４の点線の波形に
変更することで、メモリセルの低レベル出力時のビット
線間の差電位を小さくすることが可能となる。
ド判定回路３の出力によって、変圧信号発生回路２１の
出力信号φＤＬ，φＤＬＢの極性を図４の点線の波形に
変更することで、メモリセルの低レベル出力時のビット
線間の差電位を小さくすることが可能となる。
【００４０】このように、第２の実施形態においては、
従来よりも読み出しの条件が厳しくなり、マージンの小
さいメモリセルやセンスアンプ１を容易に見つけ出すこ
とができるという利点を有する。
従来よりも読み出しの条件が厳しくなり、マージンの小
さいメモリセルやセンスアンプ１を容易に見つけ出すこ
とができるという利点を有する。
【００４１】上記実施形態の半導体記憶装置によれば、
センスアンプの活性化時期を早めることにより、センス
アンプに接続されたビット線対の差電位を小さくでき、
増幅可能な最小の電位差に近づけることで、マージンの
小さなメモリセルやセンスアンプを検出することができ
る。
センスアンプの活性化時期を早めることにより、センス
アンプに接続されたビット線対の差電位を小さくでき、
増幅可能な最小の電位差に近づけることで、マージンの
小さなメモリセルやセンスアンプを検出することができ
る。
【００４２】また、センスアンプに接続されたビット線
対のうち一方のビット線の基準電位に変圧を加えること
により、センスアンプに接続されたビット線対の差電位
を小さくでき、増幅可能な最小の電位差に近づけること
で、マージンの小さなメモリセルやセンスアンプを検出
することができる。
対のうち一方のビット線の基準電位に変圧を加えること
により、センスアンプに接続されたビット線対の差電位
を小さくでき、増幅可能な最小の電位差に近づけること
で、マージンの小さなメモリセルやセンスアンプを検出
することができる。
【００４３】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。たとえば、上記の各実施形態において
は、Ｎｃｈトランジスタを用いて説明したが、Ｐチャネ
ルエンハンスメント型ＭＯＳトランジスタとしても同様
の作用・効果が得られる。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。たとえば、上記の各実施形態において
は、Ｎｃｈトランジスタを用いて説明したが、Ｐチャネ
ルエンハンスメント型ＭＯＳトランジスタとしても同様
の作用・効果が得られる。
【００４４】
【発明の効果】以上の説明より明かなように、請求項１
または請求項４に記載の発明の半導体記憶装置は、所定
のテストを開始するための信号情報を検出し、検出した
出力信号を入力し、ワード線とセンスアンプの動作遅延
時間を制御し、データ記憶保持の動作マージンの小さな
メモリセルの有無を検出する。メモリセルの読み出し時
においてビット線間の電位差を低下させることにより、
マージンの小さいメモリセルやセンスアンプを短時間で
容易に見つけ出すことが可能となる。
または請求項４に記載の発明の半導体記憶装置は、所定
のテストを開始するための信号情報を検出し、検出した
出力信号を入力し、ワード線とセンスアンプの動作遅延
時間を制御し、データ記憶保持の動作マージンの小さな
メモリセルの有無を検出する。メモリセルの読み出し時
においてビット線間の電位差を低下させることにより、
マージンの小さいメモリセルやセンスアンプを短時間で
容易に見つけ出すことが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施形態のプ
リチャージ部の回路構成例を示すブロック図である。
リチャージ部の回路構成例を示すブロック図である。
【図２】第１の実施形態の動作例を示すタイミングチャ
ートである。
ートである。
【図３】本発明の半導体記憶装置の第２の実施形態のプ
リチャージ部の回路構成例を示すブロック図である。
リチャージ部の回路構成例を示すブロック図である。
【図４】第２の実施形態の動作例を示すタイミングチャ
ートである。
ートである。
【図５】従来の半導体記憶装置のプリチャージ部の回路
構成例を示すブロック図である。
構成例を示すブロック図である。
【図６】従来の通常動作モードにおける基本動作例を示
すタイミングチャートである。
すタイミングチャートである。
１ センスアンプ ２ 基準電位変圧器 ３ テストモード判定回路 ４ センス時間制御回路 ５ テストモード判定回路 ６ 基準電位発生回路 ７ メモリセル ２１ 変圧信号発生回路 １１，３１ ビット線・ＢＬｎＡ １２，３２ ビット線・ＢＬｎＢ １３，３３ コンデンサ・Ｃ１ １４，３４ Ｎチャンネルエンハンスメント型ＭＯＳト
ランジスタＴＮ１ １５，３５ Ｎチャンネルエンハンスメント型ＭＯＳト
ランジスタＴＮ２ １６，３６ Ｎチャンネルエンハンスメント型ＭＯＳト
ランジスタＴＮ３ １７，３７ Ｎチャンネルエンハンスメント型ＭＯＳト
ランジスタＴＮ４ １８，３８ 基準電位・Ｖｒｅｆ １９，３９ プリチャージ信号・φＰ ２０，４０ センスアンプを活性化する信号・φＳＥ ２２，４１ メモリセルを選択する信号・φＷＬ１ ４２ コンデンサ・Ｃ２ ４３ コンデンサ・Ｃ３
ランジスタＴＮ１ １５，３５ Ｎチャンネルエンハンスメント型ＭＯＳト
ランジスタＴＮ２ １６，３６ Ｎチャンネルエンハンスメント型ＭＯＳト
ランジスタＴＮ３ １７，３７ Ｎチャンネルエンハンスメント型ＭＯＳト
ランジスタＴＮ４ １８，３８ 基準電位・Ｖｒｅｆ １９，３９ プリチャージ信号・φＰ ２０，４０ センスアンプを活性化する信号・φＳＥ ２２，４１ メモリセルを選択する信号・φＷＬ１ ４２ コンデンサ・Ｃ２ ４３ コンデンサ・Ｃ３
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３５３Ｅ Ｈ０１Ｌ 21/66 ３７１Ａ
Claims (7)
- 【請求項１】 少なくとも２つのワード線および該ワー
ド線に交差して配置された少なくとも２つのビット線
と、 所定の基準電位を発生する基準電位発生回路と、 前記ビット線に前記基準電位を伝達する基準電位伝達手
段と、 前記ワード線と前記ビット線とのいずれかの交点に設け
られた少なくとも２個のメモリセルと、 前記少なくとも２つのビット線のうち前記メモリセルの
情報が供給される１つのビット線と前記基準電位が供給
される１つのビット線とで構成されるビット線対に接続
され、該ビット線対の間の電位差を増幅するセンスアン
プと、 所定のテストを開始するための信号情報を検出するテス
トモード判定回路と、 該テストモード判定回路の出力信号を入力とし前記ワー
ド線と前記センスアンプの動作遅延時間を制御するセン
ス時間制御回路とを具備し、 データ記憶保持の動作マージンの小さなメモリセルの有
無を短時間で検出可能としたことを特徴とする半導体記
憶装置。 - 【請求項２】 前記センスアンプは、前記ビット線対毎
に少なくとも２個を有することを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記テストを開始するための信号情報
は、前記動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、前
記半導体記憶装置の外部から入力されることを特徴とす
る請求項１または２記載の半導体記憶装置。 - 【請求項４】 少なくとも２つのワード線および該ワー
ド線に交差して配置された少なくとも２つのビット線
と、 所定の基準電位を発生する基準電位発生回路と、 前記ビット線に前記基準電位を伝達する基準電位伝達手
段と、 前記ワード線と前記ビット線とのいずれかの交点に設け
られた少なくとも２個のメモリセルと、 前記少なくとも２つのビット線のうち前記メモリセルの
情報が供給される１つのビット線と前記基準電位が供給
される１つのビット線とで構成されるビット線対に接続
され、該ビット線対の間の電位差を増幅するセンスアン
プと、 所定のテストを開始するための信号情報を検出するテス
トモード判定回路と、 該テストモード判定回路の出力信号を入力とし前記ビッ
ト線の前記基準電圧を変圧する基準電位変圧手段とを具
備し、 データ記憶保持の動作マージンの小さなメモリセルの有
無を短時間で検出可能としたことを特徴とする半導体記
憶装置。 - 【請求項５】 前記センスアンプは、前記ビット線対毎
に少なくとも２個を有することを特徴とする請求項４記
載の半導体記憶装置。 - 【請求項６】 前記テストを開始するための信号情報
は、前記動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、前
記半導体記憶装置の外部から入力されることを特徴とす
る請求項４または５記載の半導体記憶装置。 - 【請求項７】 前記基準電位変圧手段は、前記ビット線
の基準電圧を変圧する変圧信号発生手段を有して構成さ
れ、該変圧信号発生手段は、前記テストモード判定回路
のテストを開始するための出力信号を入力し、ワード線
選択信号の活性化後に前記ビット線の基準電圧を変圧す
ることを特徴とする請求項４から６の何れか１項記載の
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19708497A JP3803463B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
| US09/120,302 US6038180A (en) | 1997-07-23 | 1998-07-22 | Semiconductor memory capable of detecting memory cells with small margins as well as sense amplifier |
| KR1019980029559A KR100278485B1 (ko) | 1997-07-23 | 1998-07-22 | 감지증폭기 및 마진이 작은 메모리셀을 검출할 수 있는 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19708497A JP3803463B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1139899A true JPH1139899A (ja) | 1999-02-12 |
| JP3803463B2 JP3803463B2 (ja) | 2006-08-02 |
Family
ID=16368464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19708497A Expired - Lifetime JP3803463B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6038180A (ja) |
| JP (1) | JP3803463B2 (ja) |
| KR (1) | KR100278485B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318570B1 (ko) * | 1998-05-18 | 2001-12-28 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 설계 방법 |
| US6341089B1 (en) | 2000-06-29 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing effective detection of leak failure |
| KR20020067407A (ko) * | 2001-02-16 | 2002-08-22 | 미쓰비시덴키 가부시키가이샤 | 비트선의 프리차지 전압을 가변시킬 수 있는 반도체 집적회로 |
| KR100383007B1 (ko) * | 2000-01-17 | 2003-05-09 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US6980476B2 (en) | 2003-04-30 | 2005-12-27 | Hynix Semiconductor Inc | Memory device with test mode for controlling of bitline sensing margin time |
| US6996018B2 (en) | 2003-04-30 | 2006-02-07 | Hynix Semiconductor Inc. | Method for sensing bit line with uniform sensing margin time and memory device thereof |
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
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