JPH1139899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1139899A JPH1139899A JP9197084A JP19708497A JPH1139899A JP H1139899 A JPH1139899 A JP H1139899A JP 9197084 A JP9197084 A JP 9197084A JP 19708497 A JP19708497 A JP 19708497A JP H1139899 A JPH1139899 A JP H1139899A
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
る。 【解決手段】 少なくとも2つのワード線およびこのワ
ード線に交差して配置された少なくともビット線と、所
定の基準電位Vrefを発生する基準電位発生回路6
と、ビット線に基準電位Vrefを伝達する基準電位伝
達回路TN2〜TN4と、メモリセル7と、ビット線対
の間の電位差を増幅するセンスアンプ1と、所定のテス
トを開始するための信号情報を検出するテストモード判
定回路3と、このテストモード判定回路3の出力信号φ
Tを入力としワード線とセンスアンプの動作遅延時間を
制御するセンス時間制御回路4とを具備する。本構成の
テストモードでは、読み出しの条件が厳しくなり、マー
ジンの小さなメモリセルの記憶容量、または記憶電圧の
少ないメモリセルを簡易に検出し、またビット線対間の
差電位の増幅感度の低いセンスアンプを容易に見つけ出
すことが可能となる。
Description
関し、例えば、データ記憶保持の動作マージン不足のメ
モリセル及びセンスアンプを検出する半導体記憶装置に
関する。
が年々進み、高集積化に伴い大容量化が年々進んでい
る。一般にメモリセルの記憶情報量Qsは、(メモリセ
ル記憶容量)×(メモリセル記憶電圧)である、Qs=
Cs×Vcellで表される。
を表す回路図を示している。本従来例1の半導体記憶装
置は、メモリセルアレイ、センスアンプ、プリチャージ
部を有して構成される。図5において、10はセンスア
ンプで、メモリセルはNチャネルエンハンスメント型M
OSトランジスタ(以下、Nchトランジスタともい
う)TN1(14)及びコンデンサC1(13)により
構成されている。プリチャージ回路はNchトランジス
タTN2〜4で構成されている。また、ビット線BLn
A(11)およびBLnB(12)には複数のメモリセ
ルが接続されており、この複数のメモリセルのNchト
ランジスタのゲートにはワード線である信号φWLm
(m=1〜m)がビット線に交差するように接続されて
いる。
の回路動作を説明するためのタイミングチャートであ
る。図6の期間Aにおいて、プリチャージ信号φP(1
9)は、Nchトランジスタのスレッショルド電圧(以
下、VTともいう)を越える十分高い高レベルの電圧で
ある。このため、ビット線BLnA(11)とBLnB
(12)は、プリチャージ信号φP(19)をゲート入
力とするNchトランジスタTN2〜4により基準電位
Vrefの電位に保持される。この時基準電位Vref
の電位量は、電源電圧(以下、Vccという)と接地電
位(以下、GNDという)の間の電位と仮定する。その
後プリチャージ信号φPは、高レベルからNchトラン
ジスタのVT以下の低レベルの電位になる。
する信号φWL1(22)が低レベルから高レベルとな
り、信号φWL1(22)をゲート入力とするNchト
ランジスタTN1が活性化され、コンデンサC1(1
3)に保持された電荷がビット線BLnA(11)に出
力される。この時、コンデンサC1(13)に高レベル
の電位が充電されていたと仮定しビット線BLnA側の
動作を説明すると、図6に示されるように基準電位Vr
efに対し△Vの電位上昇がビット線BLnAに生じ
る。
を活性化する信号φSEが低レベルから高レベルにな
り、センスアンプ10はビット線BLnAとBLnBの
差電位を比較増幅するため、ビット線BLnAはVcc
に、ビット線BLnBはGNDに電位増幅される。
号公報の半導体記憶装置でも、読み出し動作時にビット
線間の電位差を低下させ、データ記憶保持の動作マージ
ンの小さいメモリセルを検出しテスト時間を短縮するこ
とを提案している。しかし、本従来例2では、一方のビ
ット線に充電するN型電解効果トランジスタ3のゲート
電位を(VBL+β)にして、プリチャージ期間中にお
いてビット線対間に電位差を生じさせるものである。
構成されている従来例1の半導体記憶装置は、メモリセ
ルの大容量化に伴いテスト時間が長大化する。特に微細
加工が進んだため、メモリセル内で生じる寄生抵抗、寄
生容量、寄生トランジスタ等の寄生素子によるメモリセ
ルアレイの動作への影響が大きくなり、多数の種類のメ
モリセルパターンと動作タイミングの試験を行わなけれ
ばならない。そのため、テスト時間の更なる増大も大き
な問題になっている。
のN型電解効果トランジスタ3のVTがばらつくこと
で、複数のビット線対間の電位差もばらつく。このた
め、初期の電位差を安定化することができず、マージン
の小さいメモリセルのみを検出することは困難である。
また、ビット線BLnが高レベルの時、N型電解効果ト
ランジスタ3のゲート電位が(VBL+β)であるた
め、ビット線BLnの電位が低下するのに長い時間が必
要になり、ビット線間に安定した差電位を提供すること
が困難である。
すなわち記憶容量または記憶電圧の少ないメモリセル
を、またビット線対間の差電位の増幅感度の低いセンス
アンプを簡易に検出し、テスト時間を短縮化した半導体
記憶装置を提供することを目的とする。
め、請求項1に記載の発明の半導体記憶装置は、少なく
とも2つのワード線およびこのワード線に交差して配置
された少なくとも2つのビット線と、所定の基準電位を
発生する基準電位発生回路と、ビット線に基準電位を伝
達する基準電位伝達手段と、ワード線とビット線とのい
ずれかの交点に設けられた少なくとも2個のメモリセル
と、少なくとも2つのビット線のうちメモリセルの情報
が供給される1つのビット線と基準電位が供給される1
つのビット線とで構成されるビット線対に接続され、こ
のビット線対の間の電位差を増幅するセンスアンプと、
所定のテストを開始するための信号情報を検出するテス
トモード判定回路と、このテストモード判定回路の出力
信号を入力としワード線とセンスアンプの動作遅延時間
を制御するセンス時間制御回路とを具備し、データ記憶
保持の動作マージンの小さなメモリセルの有無を短時間
で検出可能としたことを特徴としている。
に少なくとも2個を有し、テストを開始するための信号
情報は、動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、こ
の半導体記憶装置の外部から入力するとよい。
は、少なくとも2つのワード線およびこのワード線に交
差して配置された少なくとも2つのビット線と、所定の
基準電位を発生する基準電位発生回路と、ビット線に基
準電位を伝達する基準電位伝達手段と、ワード線とビッ
ト線とのいずれかの交点に設けられた少なくとも2個の
メモリセルと、少なくとも2つのビット線のうちメモリ
セルの情報が供給される1つのビット線と、基準電位が
供給される1つのビット線とで構成されるビット線対に
接続され、このビット線対の間の電位差を増幅するセン
スアンプと、所定のテストを開始するための信号情報を
検出するテストモード判定回路と、このテストモード判
定回路の出力信号を入力としビット線の基準電圧を変圧
する基準電位変圧手段とを具備し、データ記憶保持の動
作マージンの小さなメモリセルの有無を短時間で検出可
能としたことを特徴としている。
に少なくとも2個を有し、テストを開始するための信号
情報は、動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、こ
の半導体記憶装置の外部から入力するとよい。
基準電圧を変圧する変圧信号発生手段を有して構成さ
れ、この変圧信号発生手段は、テストモード判定回路の
テストを開始するための出力信号を入力し、ワード線選
択信号の活性化後にビット線の基準電圧を変圧するとよ
い。
よる半導体記憶装置の実施の形態を詳細に説明する。図
1〜図4を参照すると本発明の半導体記憶装置の実施形
態が示されている。図1および図2は第1の実施形態、
図3および図4は第2の実施形態を表す。そして、図1
および図3は、各実施形態の半導体記憶装置の回路構成
例を示すブロック図であり、図2および図4は動作例を
表したタイミングチャートである。
ンスアンプで複数のビット線BLnA(n=1〜n),
BLnB(n=1〜n)が接続されている。メモリセル
7は、NchトランジスタTN1(34)とコンデンサ
C1(33)により構成され、このメモリセル7のNc
hトランジスタTN1(34)のゲートには、ワード線
である信号φWL1(41)が接続されている。また、
ビット線BLnA(31)およびBLnB(32)に
は、複数のメモリセル7が接続されており、この複数の
メモリセル7のNchトランジスタのゲートには、ワー
ド線である信号φWLm(但し、mは2以上の自然数)
がビット線に交差するように接続されている。
たは、プリチャージ回路ともいう)は、基準電位発生回
路6とNchトランジスタTN2〜TN4で構成されて
いる。このプリチャージ回路を構成するNchトランジ
スタTN2〜TN4の各々のゲートには、プリチャージ
信号φP(39)が接続されている。Nchトランジス
タTN2(35)はビット線BLnA(31)とビット
線BLnB(32)の間に接続され、Nchトランジス
タTN3はビット線BLnA(31)と基準電位Vre
f(38)の間に接続され、NchトランジスタTN4
(37)はビット線BLnB(32)と基準電位Vre
f(38)の間に接続されている。センスアンプ1は信
号φSE(40)によりセンス時間制御回路4に接続さ
れ、センス時間制御回路4はφTによりテストモード判
定回路3に接続される。
ついて説明する。本第1の実施形態の半導体記憶装置に
は、通常動作モードとテスト動作モードの2種類があ
る。通常動作モードとテスト動作モードの識別は、半導
体記憶装置の外部からの信号情報を入力し、テストモー
ド判定回路3が識別信号φTを出力することにより行
う。
る基本動作は、図6に示した従来例の動作と同様とな
る。つまり、図1のテストモード判定回路3が、通常動
作モードである情報を信号φTに出力したとき、センス
時間制御回路4は、センスアンプ1を活性化させる信号
φSEをワード線活性化から期間B後に活性化するよう
セットする。この時のタイムチャートは以下に説明する
通りの図6に示した従来例1と同様となる。
φPは、高レベルであるため、ビット線BLnAとBL
nBは、プリチャージ信号φPをゲート入力とするNc
hトランジスタTN2〜TN4により、基準電位Vre
fの電位に保持される。この時Vrefの電位は、Vc
cとGNDの間の電位と仮定する。その後プリチャージ
信号φPは、高レベルから低レベルになる。
択する信号φWL1が低レベルから高レベルとなり、信
号φWL1をゲート入力とするNchトランジスタTN
1(34)が活性化され、コンデンサC1(33)に保
持された電荷がビット線BLnA(31)に出力され
る。この時、コンデンサC1に高レベルの電位が充電さ
れていたと仮定しビット線BLnA側の動作を説明する
と、図6に示されるように、基準電位Vrefに対し△
Vの電位上昇がビット線BLnAに生じる。
活性化する信号φSEが低レベルから高レベルになり、
センスアンプ1はビット線BLnAとBLnBの差電位
を比較増幅するため、ビット線BLnAはVccに、ビ
ット線BLnBはGNDに電位増幅される。
外部の信号情報を入力するテストモード判定回路3が、
テスト動作モードである情報を信号φTに出力したと
き、センス時間制御回路4は、センスアンプ1を活性化
させる信号φSEをワード線活性化から期間D後に活性
化するようセットする。この時のタイムチャートは図2
のようになる。
φP(39)は高レベルであるため、ビット線BLnA
とBLnBは、プリチャージ信号φPをゲート入力とす
るNchトランジスタTN2〜TN4により、基準電位
Vrefの電位に保持される。この時Vrefの電位
は、VccとGNDの間の電位と仮定する。その後プリ
チャージ信号φPは、高レベルから低レベルになる。
択する信号φWL1(41)が低レベルから高レベルと
なり、信号φWL1をゲート入力とするNchトランジ
スタTN1が活性化され、コンデンサC1(33)に保
持された電荷がビット線BLnAに出力される。この
時、コンデンサC1に高レベルの電位が充電されていた
と仮定しビット線BLnA側の動作を説明すると、図2
に示されるように基準電位Vrefに対し(△V−γ)
の電位上昇がビット線BLnAに生じる。
アンプ1を活性化する信号φSEが低レベルから高レベ
ルになり、センスアンプ1はビット線BLnAとBLn
Bの差電位(△V−γ)を比較増幅する。このとき信号
φSEの活性化時期が通常動作モードの時より期間D’
だけ早いため、メモリセル7から出力される信号電位が
γだけ低減されて、センスアンプ1の増幅が開始され
る。上記の電位差(△V−γ)がセンスアンプ1の検出
し得る最小の電位差以上だった場合、その後ビット線B
LnAはVccに、ビット線BLnBはGNDに電位増
幅される。
いメモリセル7の記憶情報が読み出された場合、よりビ
ット線に出力する信号電位も小さくなり、センスアンプ
1の検出し得る最小の電位差以下となり、誤増幅動作が
行われ、ビット線BLnAはGND、ビット線BLnB
はVccになる。
来よりも読み出しの条件が厳しくなり、マージンの小さ
いメモリセルやセンスアンプを容易に見つけ出すことが
できるという利点を有する。
の実施形態を示す半導体記憶装置の回路図である。図3
において、1はセンスアンプであり複数のビット線BL
nA(n=1〜n),BLnB(n=1〜n)が接続さ
れている。メモリセル7はNchトランジスタTN1
(34)とコンデンサC1(33)により構成され、こ
のメモリセル7のNchトランジスタTN1(34)の
ゲートにはワード線である信号φWL1(41)が接続
されている。また、ビット線BLnA,BLnBには、
複数のメモリセル7が接続されており、この複数のメモ
リセル7のNchトランジスタのゲートには、ワード線
である信号φWLm(m=2〜m)がビット線に交差す
るように接続されている。
N2〜4で構成されており、各々のゲートにはプリチャ
ージ信号φP(39)が接続されている。Nchトラン
ジスタTN2(35)はビット線BLnA(31)とビ
ット線BLnB(32)の間に接続され、Nchトラン
ジスタTN3(36)はビット線BLnAと基準電位V
refの間に接続され、NchトランジスタTN4はビ
ット線BLnBと基準電位Vrefの間に接続されてい
る。
路21と信号φDL,φDLBとコンデンサC2(4
2),C3(43)で構成される。信号φDL,φDL
Bは、変圧信号発生回路21に接続され、コンデンサC
2(42)の両端は信号φDLとビット線BLnBに接
続され、コンデンサC3の両端は信号φDLBとビット
線BLnAに接続される。上記の変圧信号発生回路21
は、信号φTA,φTBによりテストモード判定回路5
に接続される。
4と図6を用いて説明する。半導体記憶装置外部の信号
情報を入力するテストモード判定回路5が、通常動作モ
ードである情報を信号φTA,φTBに出力したとき、
変圧信号発生回路21は動作を行わず、信号φDL,φ
DLBは所定の電位に保持される。この時のタイムチャ
ートは従来例と同様に図6のようになる。
の場合の動作は図1の通常動作モードの動作説明と同様
であるため説明を省略する。
外部の信号情報を入力するテストモード判定回路5が、
テスト動作モードである情報を信号φTA,φTBに出
力したとき、変圧信号発生回路21は動作可能となり、
信号φDL,φDLBは低レベルに設定される。この時
のタイムチャートは図4のようになる。
φPは、高レベルであるため、ビット線BLnAとBL
nBは、プリチャージ信号φPをゲート入力とするNc
hトランジスタTN2〜TN4により、基準電位Vre
fの電位に保持される。この時Vrefの電位は、Vc
cとGNDの間の電位と仮定する。その後プリチャージ
信号φPは、高レベルから低レベルになる。
択する信号φWL1及びφDLが低レベルから高レベル
となり、信号φWL1をゲート入力とするNchトラン
ジスタTN1が活性化され、コンデンサC1に保持され
た電荷がビット線BLnAに出力され、ビット線BLn
Bは一端をφDLに接続されるコンデンサC2により基
準電位Vrefより電位β高い(Vref+β)の電位
に基準電圧が変圧される。この時、コンデンサC1に高
レベルの電位が充電されていたと仮定すると、ビット線
BLnA側の動作は、図4に示されるように、基準電位
Vrefに対し△V高い(Vref+△V)の電位がビ
ット線BLnAに生じる。このときビット線間の電位差
は、(Vref+△V)−(Vref+β)=(△V−
β)となる。
活性化する信号φSE(40)が低レベルから高レベル
になり、センスアンプ1はビット線BLnAとBLnB
の差電位(△V−β)を比較増幅する。上記の電位差
(△V−β)がセンスアンプの検出し得る最小の電位差
以上だった場合、ビット線BLnAはVccに、ビット
線BLnBはGNDに、センスアンプ1により電位増幅
される。この期間Cに、動作マージンの小さいメモリセ
ル7の記憶情報が読み出された場合、よりビット線に出
力する信号電位も小さくなり、センスアンプ1の検出し
得る最小の電位差以下となり、誤増幅動作が行われ、ビ
ット線BLnAはGNDに、ビット線BLnBはVcc
になる。
ド判定回路3の出力によって、変圧信号発生回路21の
出力信号φDL,φDLBの極性を図4の点線の波形に
変更することで、メモリセルの低レベル出力時のビット
線間の差電位を小さくすることが可能となる。
従来よりも読み出しの条件が厳しくなり、マージンの小
さいメモリセルやセンスアンプ1を容易に見つけ出すこ
とができるという利点を有する。
センスアンプの活性化時期を早めることにより、センス
アンプに接続されたビット線対の差電位を小さくでき、
増幅可能な最小の電位差に近づけることで、マージンの
小さなメモリセルやセンスアンプを検出することができ
る。
対のうち一方のビット線の基準電位に変圧を加えること
により、センスアンプに接続されたビット線対の差電位
を小さくでき、増幅可能な最小の電位差に近づけること
で、マージンの小さなメモリセルやセンスアンプを検出
することができる。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。たとえば、上記の各実施形態において
は、Nchトランジスタを用いて説明したが、Pチャネ
ルエンハンスメント型MOSトランジスタとしても同様
の作用・効果が得られる。
または請求項4に記載の発明の半導体記憶装置は、所定
のテストを開始するための信号情報を検出し、検出した
出力信号を入力し、ワード線とセンスアンプの動作遅延
時間を制御し、データ記憶保持の動作マージンの小さな
メモリセルの有無を検出する。メモリセルの読み出し時
においてビット線間の電位差を低下させることにより、
マージンの小さいメモリセルやセンスアンプを短時間で
容易に見つけ出すことが可能となる。
リチャージ部の回路構成例を示すブロック図である。
ートである。
リチャージ部の回路構成例を示すブロック図である。
ートである。
構成例を示すブロック図である。
すタイミングチャートである。
ランジスタTN1 15,35 Nチャンネルエンハンスメント型MOSト
ランジスタTN2 16,36 Nチャンネルエンハンスメント型MOSト
ランジスタTN3 17,37 Nチャンネルエンハンスメント型MOSト
ランジスタTN4 18,38 基準電位・Vref 19,39 プリチャージ信号・φP 20,40 センスアンプを活性化する信号・φSE 22,41 メモリセルを選択する信号・φWL1 42 コンデンサ・C2 43 コンデンサ・C3
Claims (7)
- 【請求項1】 少なくとも2つのワード線および該ワー
ド線に交差して配置された少なくとも2つのビット線
と、 所定の基準電位を発生する基準電位発生回路と、 前記ビット線に前記基準電位を伝達する基準電位伝達手
段と、 前記ワード線と前記ビット線とのいずれかの交点に設け
られた少なくとも2個のメモリセルと、 前記少なくとも2つのビット線のうち前記メモリセルの
情報が供給される1つのビット線と前記基準電位が供給
される1つのビット線とで構成されるビット線対に接続
され、該ビット線対の間の電位差を増幅するセンスアン
プと、 所定のテストを開始するための信号情報を検出するテス
トモード判定回路と、 該テストモード判定回路の出力信号を入力とし前記ワー
ド線と前記センスアンプの動作遅延時間を制御するセン
ス時間制御回路とを具備し、 データ記憶保持の動作マージンの小さなメモリセルの有
無を短時間で検出可能としたことを特徴とする半導体記
憶装置。 - 【請求項2】 前記センスアンプは、前記ビット線対毎
に少なくとも2個を有することを特徴とする請求項1記
載の半導体記憶装置。 - 【請求項3】 前記テストを開始するための信号情報
は、前記動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、前
記半導体記憶装置の外部から入力されることを特徴とす
る請求項1または2記載の半導体記憶装置。 - 【請求項4】 少なくとも2つのワード線および該ワー
ド線に交差して配置された少なくとも2つのビット線
と、 所定の基準電位を発生する基準電位発生回路と、 前記ビット線に前記基準電位を伝達する基準電位伝達手
段と、 前記ワード線と前記ビット線とのいずれかの交点に設け
られた少なくとも2個のメモリセルと、 前記少なくとも2つのビット線のうち前記メモリセルの
情報が供給される1つのビット線と前記基準電位が供給
される1つのビット線とで構成されるビット線対に接続
され、該ビット線対の間の電位差を増幅するセンスアン
プと、 所定のテストを開始するための信号情報を検出するテス
トモード判定回路と、 該テストモード判定回路の出力信号を入力とし前記ビッ
ト線の前記基準電圧を変圧する基準電位変圧手段とを具
備し、 データ記憶保持の動作マージンの小さなメモリセルの有
無を短時間で検出可能としたことを特徴とする半導体記
憶装置。 - 【請求項5】 前記センスアンプは、前記ビット線対毎
に少なくとも2個を有することを特徴とする請求項4記
載の半導体記憶装置。 - 【請求項6】 前記テストを開始するための信号情報
は、前記動作マージンの小さなメモリセルの有無を検出
するためのテストを開始することを示す信号であり、前
記半導体記憶装置の外部から入力されることを特徴とす
る請求項4または5記載の半導体記憶装置。 - 【請求項7】 前記基準電位変圧手段は、前記ビット線
の基準電圧を変圧する変圧信号発生手段を有して構成さ
れ、該変圧信号発生手段は、前記テストモード判定回路
のテストを開始するための出力信号を入力し、ワード線
選択信号の活性化後に前記ビット線の基準電圧を変圧す
ることを特徴とする請求項4から6の何れか1項記載の
半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19708497A JP3803463B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
US09/120,302 US6038180A (en) | 1997-07-23 | 1998-07-22 | Semiconductor memory capable of detecting memory cells with small margins as well as sense amplifier |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP19708497A JP3803463B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
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JPH1139899A true JPH1139899A (ja) | 1999-02-12 |
JP3803463B2 JP3803463B2 (ja) | 2006-08-02 |
Family
ID=16368464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP19708497A Expired - Lifetime JP3803463B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
Country Status (3)
Country | Link |
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