JPH0480479B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は集積回路化されたランダムアクセスメ
モリいわゆる半導体メモリに関する。

（従来技術） 最近、半導体メモリの大容量化の進歩は目覚ま
しく64Kビツトが実用期に入り、更に256Kビツ
トが実用化されようとしている。かゝる大容量化
に際しての主要問題として、ビツト線容量ならび
にその不均衡さの増大等に基因してノイズの発生
が増しメモリの誤動作が多くなること、更に消費
電力が増加することが挙げられる。本発明はまさ
にこの問題の解決に関する。

第１図は従来例の１トランジスタ型MIS（絶縁
ゲート型電界効果トラジスタ）メモリ構成の要部
を示す回路図である。一対のビツト線対Ｂ，が
センスアンプSAの節点，にそれぞれ接続さ
れ、ビツト線と直交してワード線W₀とダミー
ワード線DW₀が配置され、それぞれの交点にメ
モリセルM₀及びダミーセルDM₀が配置されてい
る。同様にビツト線Ｂには、ワード線W₁とダミ
ーワード線DW₁が直交して配置され、それぞれ
の交点にメモリセルM₁及びダミーセルDM₁が配
置されている。なおワード線W₀，W₁は簡単化の
ため各１本づつ示したもので実際にはｎ本づつ配
置される。なおメモリセル及びダミーセルはそれ
ぞれ実質的に同一なセル容量C₀と選択用トラン
ジスタQ₀とから構成される。

この従来例の回路で、例えばメモリセルM₀を
読み出す場合には、ワード線W₀とダミーワード
線DW₁に同時にパルスを印加し、メモリセルM₀
とダミーセルDM₁からの読出し信号として、２
本のビツト線Ｂ，に現われる微少な差動信号
を、センスアンプSAをそのラツチ用クロツクφ_L
により動作させることによつて検出増幅し、読出
しデータが“１”か“０”かを弁別している。と
ころで、ダミーセルDM₁の容量C₀に印加される
電圧は、基準電圧発生回路Grefによつて、メモ
リセルM₀の容量C₀に記憶されているデータ
“１”、“０”に対応する電圧のほヾ中間の値に設
定されるので、ダミーセルDM₁の読み出しによ
りビツト線Ｂに現われる電圧は、データ“１”、
“０”のほぼ中間値となる。従つて、この中間値
と、ビツト線に現われるメモリセルM₀の読出
し電圧“１”又は“０”に対応する電圧の差が極
性の異なる差動信号出力となる。

この差動信号出力電圧は、ビツト線容量により
電荷分割され、単純に“１”と“０”に対応する
電圧、例えば5Vと０とのその中間値例えば2.5V
との差±2.5Vとはならないで、はるかに小さな
値例えば約±0.3Vと約1/10の値となる。この差
動信号出力電圧ΔV_Bは近似的に次式で与えられ
る。

こゝで、V_B′，Ｖ _B ′はワード線を開いた後のビ
ツト線Ｂ，の電圧、V_B，Ｖ _B はワード線を開く
前のビツト線Ｂ，の電圧、V_S，V_S′はメモリセ
ルM₀及びダミーセルDM₁のワード線を開く前の
電圧、C_Bはビツト線容量で、ビツト線に接続す
るメモリセルのゲート容量、基板との拡散容量、
センスアンプの入力容量及び他の配線とのカツプ
リング容量などで構成されるもので、通常メモリ
セル容量C₀の約10倍の値である。これが前述の
差動信号出電圧を微少化している主要因である。

ところで、ワード線には多数のビツト線が直交
しており、これらのビツト線にそれぞれのメモリ
セルからの読取り信号が発生する。これらのビツ
ト線上の読取り信号は、ビツト線とワード線や、
基板との容量性結合などにより、他のビツト線に
対してノイズを発生する。従つて、ビツト線対
Ｂ，の信号バランスに不平衡を来たし、結果と
して検出可能な差動信号電圧値を狭め、センスア
ンプの誤判定を招来する。

このように第１図に示す従来回路においては、
ビツト線対結合ノイズの発生により、メモリの安
定性が阻害されると言う問題がある。

これまで、この問題を解決するものとして、い
わゆるフオールデツトビツト線方式と呼ばれる半
導体メモリが特公昭55−39073により開示されて
いる。第２図はこの従来例のメモリ構成の要部を
示す回路図である。なお第１図の回路と同じ機能
のものには同一参照記号を付してある。

この改良されたメモリは、第２図から明らかな
ように、第１図においてセンスアンプSAの両側
に配置した一対のビツト線Ｂ，を、センスアン
プSAの片側に互に平行にかつ近接して配置し、
メモリセル及びダミーセルをビツト線とワード線
の交点に対称的に配置したことを特徴としてい
る。

かくすることにより、第１図のメモリで問題と
されたビツト線対結合ノイズが実質的に解消され
る。なおこの配置によると各ワード線とビート線
との間の結合容量はメモリセルの有無によつて異
なるため、メモリセル選択時に、選択すべきメモ
リセルの接続されていない方のダミーセルを同時
に読み出すことにより、この不平衡が生じないよ
うにしている。

しかし、これら２つの従来技術では、電源電圧
V_DDにビツト線をプリチヤージするので、従来メ
モリのもう一つの大きな問題である消費電力の低
減ができないと言う問題がある。

このメモリの消費電力を低減する方法として
は、ビツト線のプリチヤージ電圧を実質的に
V_DD／２として消費電力の半減を図るとともに、
ダミーセルを不用にしたものが、公表特許公報昭
57−501001により開示されている。第３図はこの
半導体メモリ構成の要部を示す回路図である。な
おこれまでと同じ機能のものには同一参照記号を
付してある。

この回路で、メモリセルM₀が選択されデータ
の読出しを行なう場合について簡単に説明する。
ビツト線Ｂ，の電圧はあらかじめクロツクφ_PO
によりトランジスタQ₁₀，Q₁₁をオンさせること
により電源電圧V_DDと接地電位のほぼ中間の値
（近似的にV_DD／２であるが以下の説明はV_DD／２
として取り扱うことにする。）にプリチヤージさ
れている。メモリセルM₀が選択されると、ビツ
ト線の電圧は、若しもセルに書込まれているデ
ータが“１”であればV_DDとV_DD／２の中間の値
に上昇し、若しもデータが“０”であればV_DD／
２と接地電位の中間の値に低下する。（以下の説
明ではメモリセルM₀にはデータ“１”が書き込
まれているものとする。）次いで、クロツクφ_Lを
高レベルから低レベルに引下げると、センスアン
プSAが作動し、低い電圧にあるビツト線Ｂを接
地電位に導くことで両ビツト線間の差電圧を検出
増幅する。次いで、プルアツプ回路PUによりビ
ツト線はV_DDにプリチヤージされデータの再書
き込みが行われる。次いで両ビツト線は浮動状態
にされた後、両ビツト線を接続しそれらの電圧を
初めのV_DD／２なる中間値に平衡させる。

以上説明したとおり、第３図の回路によると、
各ビツト線毎に必要なダミーセルは不用となり、
更にビツト線のプリチヤージ電圧が実質的に
V_DD／２となることから、消費電力を半減したチ
ツプ面積の小さい半導体メモリが得られる。

しかし、このメモリでは、これまでの説明から
も明らかなように、なおいくつかの問題がある。
まず第１に、初めに問題としたビツト線対間の容
量の不平衡が、従来はメモリセルとダミーセルと
で基本的には平衡しておつたものが、ダミーセル
が無くなるために基本的に大きくなり、更にはビ
ツト線とワード線の結合容量に基づくワード線結
合ノイズ対策がないことなどのために、ノイズに
よる誤動作が生じ得る。第２には、このビツト線
対の容量の不平衡のため、センスアンプとビツト
線を直結できないので、トランジスタQ₈，Q₉を
介して接続したり、やゝ複雑なプルアツプ回路を
必要とすることなどである。

（発明の目的） 本発明の目的は、かゝる従来技術の問題点にか
んがみて、V_DD／２方式でもつてかつビツト線容
量の不平衡によるビツト線対コモンノイズ及びワ
ード線とビツト線の結合容量によるワード線結合
ノイズの発生を無くすることにより、低消費電力
でかつ安定に動作するところの半導体メモリを提
供することにある。

（発明の構成） 本発明の半導体メモリは、少なくとも一対のビ
ツト線対と、前記ビツト線対に直交しアドレス信
号に応じてそれぞれ所定のタイミングで能動レベ
ル、非能動レベルとなる複数のワード線及び一対
のダミーワード線対と、容量素子、及びゲートに
前記ワード線の１つ、第１端子に前記ビツト線対
のいずれか一方のビツト線、第２端子に前記容量
素子の一端が接続されたトランジスタをそれぞれ
含み、前記接続されたワード線が能動レベルのと
き前記接続されたビツト線に伝達された書込み信
号に応答して第１の電圧状態又は第２の電圧状態
を記憶しかつ記憶されている電圧状態を前記接続
されたビツト線へ伝達する複数のメモリセルと、
ダミー用の容量素子、及びゲートに前記ダミーワ
ード線対の対応する一方のダミーワード線、第１
端子に前記ビツト線対の対応する一方のビツト
線、第２端子に前記ダミー用の容量素子の一端が
接続されたトランジスタをそれぞれ含み、前記対
応するダミーワード線が能動レベルのとき前記対
応するビツト線に伝達された書込み信号に応答し
て第１の電圧状態又は第２の電圧状態を記憶しか
つ記憶されている電圧状態を前記対応するビツト
線へ伝達する一対のダミーセルと、前記ビツト線
対を所定のタイミングにおいて相互に接続して第
３の電圧状態に平衡させる平衡手段と、前記ビツ
ト線対の各ビツト線とそれぞれ対応して接続する
第１及び第２の入出力端を備えこれら第１及び第
２の入出力端の差電圧を所定のタイミングで増幅
するセンスアンプとを有している。

また、アクセス信号を受けた後、前記平衡手段
により前記ビツト線対を前記第３の電圧状態に平
行させ、この直後に前記アドレス信号により選択
されたダミーワード線を能動レベルから非能動レ
ベルにした後前記アドレス信号により選択された
ワード線を非能動レベルから能動レベルにし、次
いで前記センスアンプにより前記ビツト線対間の
差電圧を増幅し前記選択されたダミーワード線を
非能動レベルから能動レベルにし、選択されない
ダミーワード線は常に能動レベルのままとする構
成を有している。

更に、前記平衡手段が、前記各ダミーセルの容
量素子とトランジスタとの接続点間を所定のタイ
ミングで導通状態とするトランジスタにより構成
される。

（実施例） 以下、本発明について図面を参照して詳細に説
明する。

第４図は本発明の一実施例の要部を示す回路
図、第５図はそのうちのセンスアンプSAの一実
施例の回路図である。なお従来例と同じ機能のも
のには原則として同一参照記号を付して、詳細な
説明は省くことにする。

本実施例の回路は、ほぼ平行に配置された一対
のビツト線対Ｂ，がセンスアンプSAの一方の
側に入力されており、このビツト線対と直交して
ワード線W₀，W₁（図では２本しか示していない
けれどもｎ本配列されている。）と、一対のダミ
ーワード線DW₀，DW₁が配置されている。そし
て選択用トランジスタQ₀とメモリ容量C₀からな
るメモリセルM₀がビツト線とワード線W₀との
交点の近傍に配置され、トランジスタQ₀のドレ
インはビツト線、ゲートはワード線W₀にそれ
ぞれ接続されている。同様にメモリセルM₁がビ
ツト線Ｂとワード線W₁との交点、ダミーセル
DM₀がビツト線とダミーワード線DW₀との交
点、ダミーセルDM₁がビツト線Ｂとダミーワー
ド線DW₁との交点にそれぞれ配置されている。
なおダミーセルDM₀，DM₁は通常はトランジス
タQ₀をオン状態となして、それぞれビツト線，
Ｂに接続された状態にある。更に、トランジスタ
Q₂₁がビツト線Ｂ，間に挿入されており、クロ
ツクφ_POにより両ビツト線Ｂ，を接続する平衡
手段を形成する。

第５図に示すセンスアンプは、公知の典型的な
回路を示したものであり、本発明はセンスアンプ
の回路型式により制限を受けることはない。

次に、第６図に示すタイミングチヤートを参照
して本実施例の動作を説明する。なお説明を分り
やすくするために、データ“１”が書き込まれて
いるメモリセルM₀のデータを読み出す場合につ
いて説明する。

行アドレスロツクの活性化（低レベル）
に引続いて、ビツト線対平衡用のクロツクφ_POを
印加する。その結果トランジスタQ₂₁がオンし、
ビツト線対Ｂ，がQ₂₁を介して接続されるの
で、V_DDレベルにあるビツト線と接地電位にあ
るビツト線Ｂとが電荷共有に基づき、両ビツト線
Ｂ，の電圧はV_DD／２（正しくはほぼV_DD／２で
あるが説明を簡単にするためV_DD／２とする。）
となる。この場合同時にダミーセルDM₀，DM₁
もビツト線に接続されているのでV_DD／２の電圧
でプリチヤージされる。次いで、選択されたダミ
ーワード線DW₀の電圧を高レベルから低レベル
に引き下げ、ダミーセルDM₀とビツト線との
接続を断つ。遂いで、選択されたワード線W₀の
電圧を低レベルから高レベルに引き上げることに
より、メモリセルM₀とビツト線とを接続する。
この結果ビツト線の電圧は、そのビツト線容量
に貯えられている電荷とセル容量C₀に貯えられ
ている電荷との共有によりV_DD／２より僅かに高
い電圧となる。一方ビツト線Ｂはなんらの変化も
ないのでその電圧はV_DD／２のままである。かく
してセンスアンプSAの節点には、節点に対
して高い電圧が入力される。次いで、ラツチ用ク
ロツクφ_Lを立ち上げると、トランジスタQ₂₄，
Q₂₃がオンすることによりビツト線Ｂの電圧は接
地電圧に近い値（第６図では簡単化のため0Vと
している。）になることで、ビツト線Ｂ，間の
差電圧を検出する。次いで、先に引き下げていた
ダミーワード線DW₀の電圧を引き上げて、再び
ダミーセルDM₀をビツト線に接続する。ほぼ
同時にプルアツプ用クロツクφ_Pを立ち上げると、
トランジスタQ₂₅，Q₂₆がオンし、ビツト線の
電圧は、V_DDに近いレベル又はブートストラツプ
回路（図示していない）を用いてV_DDレベルに、
ビツト線Ｂの電圧はより接地電圧に近いレベルに
帰還増幅される。この場合同時にダミーセル
DM₀もV_DDで充電される。（第６図では簡単化の
ためビツト線をV_DD、ビツト線Ｂを0Vと表わし
ている。）そして、メモリセルM₀には元の記憶さ
れていた高レベルが書き込まれると共に、この検
出増幅されたビツト線対間の差電圧は、図示され
ていないけれども、各入出力線を経て入出力回路
に伝達され、入出力回路に設けられているメイン
アンプによりメモリセル内に記憶されている電圧
状態が判定され、その電圧状態はデータ出力線を
経て外部に取り出される。次いで、ワード線W₀
の電圧を低レベルに引き下げることにより、メモ
リセルM₀とビツト線の接続を断つ。かくして
メモリは元の状態に戻り読出し再書込みサイクル
が完了する。

なお、メモリセルM₀にデータ“０”が書き込
まれている場合には、第６図の最下段の波形図に
示すとおり、メモリセルM₀がワード線W₀により
選択接続されると、ビツト線の電圧はV_DD／２
と接地電圧の中間で、V_DD／２より僅かに低い電
圧となり、センスアンプSAの活性化により接地
電圧に近づく。そしてプルアツプによりビツト線
ＢはV_DDにビツト線はより接地電圧に近づくこ
とで、前と同様にデータの読み出しが行われる。

以上の説明から明らかなとおり、本実施例にお
いては、V_DD／２プリチヤージ方式をとると共
に、ビツト線容量のバランスが常に保たれ、しか
もワード線結合ノイズが発生しないように工夫さ
れている。

まずV_DD／２プリチヤージは、ダミーセル
DM₀，DM₁によりV_DDレベルと接地電圧に保持さ
れているビツト線対Ｂ，を簡単なトランジスタ
スイツチを用い読み出し（又は書き込み）動作の
直前に行うことにより、極めて簡単な回路でしか
も正確なV_DD／２レベルの中間電圧状態にビツト
線対Ｂ，を平衡させている。このことは、第３
図に示した従来例のように、本発明においても前
もつて、ビツト線対Ｂ，を接続してV_DD／２レ
ベルに保持しておいてもメモリ動作は変りなく可
能である。（その場合の波形を第６図中の点線で
示す。）しかし、この場合には、V_DD／２レベル
を長時間にわたり正確に保持することは相当に困
難である。というのは、リーケージによりレベル
が下つて行くのを維持する手段を持たないからで
ある。従つてこの場合は、正確に保持できるV_DD
レベルと接地レベルとを元にして、メモリ動作の
直前にV_DD／２レベルにするので、そのレベルは
所要期間中正確に保持されるので、より精度のよ
いメモリ動作ができる、という本発明の特徴が生
きなくなる。

なお、本実施例では簡単のために、高レベルの
保持はクロツクφ_Pを高レベルに保持しトランジ
スタQ₂₅をオンしつづけることにより行なわれて
いる。消費電力低減のためにはビツト線を高抵抗
で電源V_DDに接続し、クロツクφ_Pは点線で示した
ようにビツト線をV_DDレベルに持ち上げた後
は、低レベルにしてトランジスタQ₂₅をオフにす
るとよい。

次に、ビツト線容量（前述(1)式中のC_B。）の平
衡は以下のようにして十分に保証されている。す
なわち、初めV_DD／２プリチヤージ時には、ビツ
ト線にはダミーセルDM₀が、ビツト線Ｂには
ダミーセルDM₁が接続されており両ビツト線の
C_Bは同じであり、次に、メモリセルM₀の選択時
には、ビツト線にはメモリセルM₀が先のダミ
ーセルDM₀に代つて接続され、ビツト線Ｂには
ダミーセルDM₁が接続されたままなのでこの場
合も両ビツト線のC_Bは同じであるからである。

更に、ワード線結合ノイズも以下のようにして
完全に防止できる。すなわち、本実施例の場合
は、前述の第２図に示した従来例の場合と同じ
で、メモリ動作時においては、ワード線W₀とビ
ツト線及びダミーワード線DW₁とビツト線Ｂ
との結合容量が問題となるが、それらはほぼ等し
くかつそれによるノイズは相殺される形となるか
らである。

又、本実施例によるとセンスアンプSAは第５
図に示すように、ビツト線対と直結しており、第
３図に示す従来例のように、トランスフアゲート
トランジスタ（第３図のQ₈，Q₉）を必要としな
い。これはビツト線容量の平衡が保たれているた
めで、このように本発明によるとトランスフアゲ
ートの有無にかかわりなくメモリを動作させるこ
とができる。

なお又、本実施例においては、ダミーセルはメ
モリセルと実質的に同一構成で良いので、例えば
ダミー容量を1/2にするなどの特別なことは必要
無く作り易い構成となつている。

第７図は本発明の他の実施例の要部を示す回路
図である。本実施例は本発明をビツト線対がセン
ス増幅器SAの両側に配置した場合（オープンビ
ツトライン方式）に適用したものである。なお第
４，５図と同じ機能のものには同一参照記号を付
し、その詳細な説明は省略する。この実施例は、
第４図のビツト線対接続用のトランジスタQ₂₁
を、センスアンプSAの交差トランジスタQ₂₂，
Q₂₃にそれぞれ並列接続したトランジスタQ₂₇，
Q₂₈に変更している点が異なるだけで、本実施例
の動作はなんら前述の実施例と変ることはない。

すなわち、本発明によれば、第２図に示した従
来例のように、ビツト線の配置をセンス増幅器の
片側のみに制限されることなく、条件に応じてフ
オールデツトビツトライン方式及びオープンビツ
トライン方式のいずれにも自由に用いることがで
きる。

なお、ビツト線対接続用トランジスタQ₂₇，
Q₂₈の代用又は補助手段として、ダミーセルのト
ランジスタを用いることが可能である。すなわち
第８図に示したようにダミーワード線DW₀に接
続する選択用トランジスタQ₀のセル容量C₀との
接続点と、ダミーワード線DW₁に接続する選択
用トランジスタQ₀のセル容量C₀との接続点とを
トランジスタQ₂₉を介して接続する。本発明では
ダミーワード線が通常高レベルにあり、それぞれ
の選択用トランジスタがオンしているから、クロ
ツクφ_POを高レベルにしてトランジスタQ₂₉をオン
にして、ビツト線Ｂ，を接続することができ、
短時間にビツト線対を平衡にすることができる。

又、以上の説明においては、一対のビツト線と
それに対応するダミーワード線、ダミーセル及び
２本のワード線とそれに対応するメモリセルとか
らなる回路に限定したけれども、本発明は任意の
Ｍ行×Ｎ列のメモリに適用できることはいうまで
もない。

なお又、第６図にその一実施例を示したタイム
チヤートに従つて回路を動作させるクロツク系に
ついては、その詳細な回路等の説明を省略したけ
れども、これらの手段を実現する回路は、公知の
技術を用いて適切なものを容易に作ることができ
る。

（発明の効果） 以上詳細に説明したとおり、本発明のメモリは
前述の構成をとることにより、簡単な構成で
V_DD／２プリチヤージ方式が達成でき、かつビツ
ト線容量の不平衡と、ワード線とビツト線との結
合容量によるワード線結合ノイズを無くすことが
できるので、消費電力が従来のV_DDプリチヤージ
方式の約1/2で、かつノイズによる誤動作のない
高安定性の半導体メモリを得ることができ、その
効果は大である。

【図面の簡単な説明】

第１図、第２図、第３図はそれぞれ従来例の要
部を示す回路図、第４図は本発明の一実施例の要
部を示す回路図、第５図は第４図の回路中のセン
ス増幅器の一実施例の回路図、第６図は第４図の
回路の動作を説明するためのタイムチヤート、第
７図、第８図は本発明の他の実施例の要部を示す
回路図である。 図において、Ｂ，……ビツト線、W₀，W₁…
…ワード線、DW₀，DW₁……ダミーワード線、
M₀，M₁……メモリセル、DM₀，DM₁……ダミ
ーセル、C₀……セル容量、Q₀〜Q₁₁，Q₂₁〜Q₂₈…
…トランジスタ、SA……センスアンプ、Gref…
…基準電圧発生回路、PU……プルアツプ回路、
φ_L，φ_P，φ_PO……クロツク、V_DD……電源（電源
電圧）。

Claims (1)

【特許請求の範囲】
1. １ 互いに平行に配置されて対をなす第１および
   第２のビツト線と、前記ビツト線にそれぞれ直交
   する少なくとも各１つの第１および第２のワード
   線と、前記ビツト線にそれぞれ直交する第１およ
   び第２のダミーワード線と、該第１のワード線と
   第１のビツト線に接続した第１のメモリセルと、
   該第２のワード線と第２のビツト線に接続した第
   ２のメモリセルと、該第１のダミーワード線と第
   １のビツト線に接続した第１のダミーセルと、該
   第２のダミーワード線と該第２のビツト線に接続
   した第２のダミーセルと、前記第１および第２の
   ビツト線間に接続した電位平衡化手段と、前記第
   １および第２のビツト線に接続し、第１および第
   ２のビツト線の一方を第１の電位に駆動するセン
   スアンプと、該第１および第２のビツト線に接続
   し、該第１および第２のビツト線の他方を第２の
   電位に駆動するプルアツプ回路とを有し、前記第
   １および第２のメモリセルならびに第１および第
   ２のダミーセルは各々同一の値の容量とトランジ
   スタとの直列接続体によつて構成され、外部クロ
   ツクが非活性レベルの時に第１および第２ダミー
   ワード線は選択レベルにあり、第１、第２のワー
   ド線の全ては非選択レベルにあり、次いで前記外
   部クロツクが活性レベルへと変化すると前記第
   １、第２のワード線および第１、第２のダミーワ
   ード線の状態を維持したまま所定期間前記電位平
   衡化手段を付勢して前記第１および第２のビツト
   線を前記第１および第２の電位のほぼ中間である
   第３の電位にプリチヤージし、該所定期間経過後
   に前記第１（または第２）のダミーワード線を非
   選択状態とするとともに前記第１（又は第２）の
   ワード線を選択状態とすることにより前記第１
   （又は第２）のメモリセルの容量を前記第１（又は
   第２）のビツト線に接続するとともに前記第２
   （又は第１）のダミーセルの容量を前記第２（又は
   第１）のビツト線に接続することにより前記第１
   および第２のビツト線間に読み出し信号を発生さ
   せ、しかる後前記センスアンプを付勢して前記第
   １および第２のビツト線の一方を前記第１の電位
   へ駆動し、次いで前記プルアツプ回路を付勢して
   前記第１および第２のビツト線の他方を前記第２
   の電位へと駆動するとともに前記第１（又は第２）
   のダミーワード線を選択状態とした状態で前記第
   １および第２のビツト線の電位に応じて読み出し
   信号を外部に出力し、この状態を前記外部クロツ
   クが活性レベルから非活性レベルに変化するまで
   維持するようにしたことを特徴とする半導体メモ
   リ。