JP2020017324A - 半導体記憶装置及び半導体記憶装置の読み出し方法 - Google Patents

Abstract

【課題】メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を抑制する。【解決手段】論理値“１”のデータを記憶するリファレンスセル１２に対してビット線ＢＬＲ１を介して接続されるプリセンスアンプ１５は、メモリセル１１に対する読み出し時に、ビット線ＢＬＲ１の電圧を増幅した増幅信号Ｐｏｕｔ１を遅延させた信号ＳＴＯＰを出力する。メモリセル１１に対してビット線ＢＬを介して接続されるプリセンスアンプ１４は、メモリセル１１の読み出し時に、ビット線ＢＬの電圧を増幅した増幅信号Ｐｏｕｔを生成する。さらにプリセンスアンプ１４は、信号ＳＴＯＰを受け、信号ＳＴＯＰの電圧が閾値以上になった場合にビット線ＢＬの電圧を接地電位に引き下げる。【選択図】図１

Description

本発明は、半導体記憶装置及び半導体記憶装置の読み出し方法に関する。

キャパシタを備えたメモリセルを有する半導体記憶装置では、キャパシタに蓄積された電荷がビット線に読み出され、その電荷量に応じた電圧がセンスアンプによって増幅される。

上記の半導体記憶装置の１つである強誘電体メモリの読み出し方式として、電源電圧が低電圧でも読み出しに必要な電圧を確保するビット線ＧＮＤセンス方式が提案されている（たとえば、特許文献１、非特許文献１参照）。

ビット線ＧＮＤセンス方式では、プレート線に電圧を印加したときにビット線の電位が変動しないように、メモリセルからビット線に読み出される電荷が、電荷転送回路を介して電荷蓄積回路に転送される。そして、電荷蓄積回路に転送された電荷量に応じてメモリセルに記憶されていたデータの論理値が判定される。電荷転送回路は、ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下ｐＭＯＳトランジスタと略す）により構成される。ｐＭＯＳトランジスタのゲート・ソース間電圧は、プレート線に電圧を印加する前に、ｐＭＯＳトランジスタの閾値電圧と同じ値になるように、初期設定される。ｐＭＯＳトランジスタのゲートは、ビット線の電圧の上昇に応じて出力電圧を下降させるインバータアンプで制御される。読み出し動作において、インバータアンプは、ビット線の電圧のわずかな上昇を検知してｐＭＯＳトランジスタのゲートを開いて電荷を流し、ビット線の電圧を再びＧＮＤ（接地電位）へ戻す。論理値“１”のデータの読み出し時と、論理値“０”のデータの読み出し時において、電荷蓄積回路に転送される電荷量の違いによる電位差がセンスアンプで増幅され、論理値が判定される。

特開２００２−１３３８５７号公報 特開２００７−１７９６６４号公報 特開２００７−２２０１６３号公報 特開２００８−９０９３７号公報 特開２００８−１４０４９３号公報

Shoichiro Kawashima et al., "Bitline GND Sensing Technique for Low-Voltage Operation FeRAM", IEEE Journal of Solid-State Circuits, May 2002, Vol.37, No.5, pp.592-597

しかしながら近年、半導体記憶装置の微細化に伴い、ビット線の抵抗が増加し、読み出し時のビット線の電圧の上昇が小さくなっている。これにより、論理値“１”のデータの読み出し時と、論理値“０”のデータの読み出し時において、電荷蓄積回路に転送される電荷量の違いによる電位差が小さくなり、読み出しマージンが低下してしまう。たとえば、ビット線ＧＮＤセンス方式では、読み出し時のビット線の電圧の上昇が小さい場合、電荷転送回路のゲートを十分に開くことができず、上記の電位差が十分取れなくなる。

１つの側面では、本発明は、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を抑制可能な、半導体記憶装置及び半導体記憶装置の読み出し方法を提供することを目的とする。

１つの実施態様では、第１の論理値のデータまたは前記第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有するメモリセルと、前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルと、前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルと、前記第１のリファレンスセルに対して第１のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成するとともに、前記第１の増幅信号を遅延させた停止信号を出力する第１の読み出し回路と、前記第２のリファレンスセルに対して第２のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成する第２の読み出し回路と、前記メモリセルに対して第３のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成するとともに、前記停止信号を受け、前記停止信号の電圧が閾値以上になった場合に前記第３の電圧を接地電位に引き下げる第３の読み出し回路と、前記第１の増幅信号と前記第３の増幅信号との電位差、及び前記第２の増幅信号と前記第３の増幅信号との電位差に基づいて前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、を有する半導体記憶装置が提供される。

また、１つの実施態様では、半導体記憶装置の読み出し方法が提供される。

１つの側面では、本発明は、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を抑制できる。

第１の実施の形態の半導体記憶装置の一例を示す図である。 第２の実施の形態の半導体記憶装置の一例を示す図である。 メモリセルアレイの一例を示す図である。 センスアンプ部の一例を示す図である。 論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。 論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。 第２の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。 第３の実施の形態の半導体記憶装置において、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。 第３の実施の形態の半導体記憶装置において、論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。 第３の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。 書き戻し動作時のワード線、プレート線及びビット線の電圧の変化の例を示すタイミングチャートである。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置の一例を示す図である。

半導体記憶装置１０は、たとえば、強誘電体メモリ（ＦｅＲＡＭ（Ferroelectric Random Access Memory））である。半導体記憶装置１０は、メモリセル１１を含む複数のメモリセルと、リファレンスセル１２，１３を含む複数のリファレンスセルと、読み出し回路（以下プリセンスアンプという）１４，１５，１６と、判定回路１７を有する。なお、半導体記憶装置１０のその他の構成（コラムデコーダやロウデコーダなど）については図示が省略されている。

メモリセル１１は、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳトランジスタと略す）１１ａ、キャパシタ１１ｂを有する。ｎＭＯＳトランジスタ１１ａのゲートは、ワード線ＷＬに接続され、ドレイン及びソースの一方は、ビット線ＢＬに接続され、ドレイン及びソースの他方は、キャパシタ１１ｂの一端に接続されている。キャパシタ１１ｂの他端は、プレート線ＰＬに接続されている。

リファレンスセル１２は、ｎＭＯＳトランジスタ１２ａ、キャパシタ１２ｂを有する。ｎＭＯＳトランジスタ１２ａのゲートは、ワード線ＷＬに接続され、ドレイン及びソースの一方は、ビット線ＢＬＲ１に接続され、ドレイン及びソースの他方は、キャパシタ１２ｂの一端に接続されている。キャパシタ１２ｂの他端は、プレート線ＰＬに接続されている。

リファレンスセル１３は、ｎＭＯＳトランジスタ１３ａ、キャパシタ１３ｂを有する。ｎＭＯＳトランジスタ１３ａのゲートは、ワード線ＷＬに接続され、ドレイン及びソースの一方は、ビット線ＢＬＲ０に接続され、ドレイン及びソースの他方は、キャパシタ１３ｂの一端に接続されている。キャパシタ１３ｂの他端は、プレート線ＰＬに接続されている。

リファレンスセル１２，１３は、メモリセル１１に対する読み出し時に、メモリセル１１とともに読み出し対象になる。
図１では図示が省略されているが、ビット線ＢＬには、メモリセル１１の他にも、それぞれ異なるワード線及びプレート線に接続された複数のメモリセルが接続されている。また、他のビット線にもそれぞれ異なるワード線及びプレート線に接続された複数のメモリセルが接続されている。それらのメモリセルも、メモリセル１１と同様の構成である。また、ビット線ＢＬＲ１，ＢＬＲ０には、リファレンスセル１２，１３の他にも、それぞれ異なるワード線及びプレート線に接続された複数のリファレンスセルが接続されている。それらのメモリセルも、リファレンスセル１２，１３と同様の構成である。

以下、キャパシタ１１ｂ，１２ｂ，１３ｂは、強誘電体キャパシタであるものとして説明するが、強誘電体キャパシタに限定されるものではない。
上記のメモリセル１１のキャパシタ１１ｂには、論理値“０”または論理値“１”のデータに対応した電荷量の電荷が蓄積される。一方、リファレンスセル１２のキャパシタ１２ｂには、論理値“１”のデータに対応した電荷量の電荷が蓄積される。また、リファレンスセル１３のキャパシタ１３ｂには、論理値“０”のデータに対応した電荷量の電荷が蓄積される。論理値“１”のデータは論理値“０”のデータよりも読み出し時のビット線の電圧の変化速度が速い。

プリセンスアンプ１４は、メモリセル１１とビット線ＢＬを介して接続され、メモリセル１１の読み出し時に、ビット線ＢＬの電圧を増幅した増幅信号を生成する。また、プリセンスアンプ１４は、プリセンスアンプ１５が出力する後述の信号ＳＴＯＰの電圧が所定の閾値以上になった場合、ビット線ＢＬの電圧をＧＮＤに引き下げる。

プリセンスアンプ１４は、初期化回路１４ａ、増幅回路１４ｂ、リセット回路１４ｃを有する。
初期化回路１４ａは、ビット線ＢＬに接続されており、制御信号ＢＵＳＧＮＤに基づいて、ビット線ＢＬの電圧をＧＮＤに引き下げる。初期化回路１４ａは、たとえば、ｎＭＯＳトランジスタ１４ａ１を有する。ｎＭＯＳトランジスタ１４ａ１のゲートには、制御信号ＢＵＳＧＮＤが供給される。ｎＭＯＳトランジスタ１４ａ１のソースは接地され、ドレインはビット線ＢＬに接続されている。制御信号ＢＵＳＧＮＤはタイミング生成回路（図示が省略されている）から供給される。

増幅回路１４ｂは、ビット線ＢＬの電圧を増幅する。増幅回路１４ｂは、たとえば、キャパシタ１４ｂ１，１４ｂ３、インバータ１４ｂ２，１４ｂ４を有する。キャパシタ１４ｂ１の一端はビット線ＢＬに接続され、キャパシタ１４ｂ１の他端はインバータ１４ｂ２の入力端子に接続されている。インバータ１４ｂ２の出力端子はキャパシタ１４ｂ３の一端に接続され、キャパシタ１４ｂ３の他端はインバータ１４ｂ４の入力端子に接続されている。インバータ１４ｂ４の出力端子は、リセット回路１４ｃに接続されている。また、図１のプリセンスアンプ１４の例では、インバータ１４ｂ４の出力信号が、プリセンスアンプ１４の出力信号である増幅信号Ｐｏｕｔである。

リセット回路１４ｃは、信号ＳＴＯＰの電圧が所定の閾値以上になった場合、ビット線ＢＬの電圧をＧＮＤに引き下げる。リセット回路１４ｃは、ｎＭＯＳトランジスタ１４ｃ１と、検出回路１４ｃ２を有する。ｎＭＯＳトランジスタ１４ｃ１のゲートには、信号ＳＴＯＰが供給される。ｎＭＯＳトランジスタ１４ｃ１のソースは接地され、ドレインはビット線ＢＬに接続されている。上記閾値は、ｎＭＯＳトランジスタ１４ｃ１の閾値電圧である。

なお、プリセンスアンプ１４において、検出回路１４ｃ２は機能していない。検出回路１４ｃ２は、同様の検出回路１５ｃ２を有するプリセンスアンプ１５と負荷を揃えるために設けられているが、なくてもよい。

複数のメモリセルが接続される他のビット線にも、プリセンスアンプ１４と同様の構成のプリセンスアンプが接続されている。
一方、プリセンスアンプ１５は、リファレンスセル１２に対してビット線ＢＬＲ１を介して接続され、メモリセル１１に対する読み出し時に、ビット線ＢＬＲ１の電圧を増幅した増幅信号Ｐｏｕｔ１を生成する。また、プリセンスアンプ１５は、その増幅信号Ｐｏｕｔ１を遅延させた信号ＳＴＯＰを出力する。

プリセンスアンプ１５は、プリセンスアンプ１４と同様に、初期化回路１５ａ、増幅回路１５ｂ、リセット回路１５ｃを有する。たとえば、初期化回路１５ａは、ｎＭＯＳトランジスタ１５ａ１を有し、増幅回路１５ｂは、キャパシタ１５ｂ１，１５ｂ３、インバータ１５ｂ２，１５ｂ４を有し、リセット回路１５ｃは、ｎＭＯＳトランジスタ１５ｃ１と、検出回路１５ｃ２を有する。

これら各回路要素の接続関係は、リセット回路１５ｃを除いてプリセンスアンプ１４の各回路要素の接続関係と同じである。
プリセンスアンプ１５のリセット回路１５ｃにおいて、検出回路１５ｃ２は、増幅回路１５ｂの出力信号（増幅信号Ｐｏｕｔ１）を遅延させた信号ＳＴＯＰを出力する。検出回路１５ｃ２は、たとえば、偶数段のインバータや遅延回路を用いて構成可能である。

プリセンスアンプ１６は、リファレンスセル１３に対してビット線ＢＬＲ０を介して接続され、メモリセル１１に対する読み出し時に、ビット線ＢＬＲ０の電圧を増幅した増幅信号を生成する。プリセンスアンプ１６の回路構成は、プリセンスアンプ１５の回路構成と同じであるが、図１の半導体記憶装置１０の例では、信号ＳＴＯＰは出力されていない。

判定回路１７は、増幅信号Ｐｏｕｔ，Ｐｏｕｔ１の電位差、及び増幅信号Ｐｏｕｔ，Ｐｏｕｔ０の電位差に基づいて、メモリセル１１のデータの論理値を判定した判定結果を出力する。

たとえば、判定回路１７は、増幅信号Ｐｏｕｔ，Ｐｏｕｔ１の電位差を増幅するセンスアンプと、増幅信号Ｐｏｕｔ，Ｐｏｕｔ０の電位差を増幅するセンスアンプとを有し、両センスアンプの出力端子を短絡したものである。両センスアンプのうち、入力される２つの増幅信号の電位差が大きい方が先に強力に増幅を行い、他方のセンスアンプを従属させることで、判定結果が確定される。

以下、第１の実施の形態の半導体記憶装置１０の読み出し時の動作例を説明する。なお、制御信号ＢＵＳＧＮＤの論理レベルはＬ（Low）レベルであるものとする。図１には、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬの電圧と、増幅信号Ｐｏｕｔと、信号ＳＴＯＰの時間変化の様子が示されている。

タイミングｔ１において、ワード線ＷＬに所定の電圧（ｎＭＯＳトランジスタ１１ａ，１２ａ，１３ａの閾値電圧以上の電圧）が印加されると、ｎＭＯＳトランジスタ１１ａ，１２ａ，１３ａがオンする。

さらに、タイミングｔ２において、プレート線ＰＬに所定の電圧（読み出し用の電圧）が印加されると、キャパシタ１１ｂに蓄積された電荷量に応じた電荷がビット線ＢＬに読み出される。その結果、ビット線ＢＬの電圧が上昇する。図１の例では、メモリセル１１に論理値“０”のデータが記憶されている場合よりも、メモリセル１１に論理値“１”のデータが記憶されている場合のほうが、ビット線ＢＬの電圧の変化速度が速い。また、ビット線ＢＬの電圧が上昇すると、増幅信号Ｐｏｕｔの電圧も上昇する。

図１では図示が省略されているが、増幅信号Ｐｏｕｔ１の電圧は、メモリセル１１に論理値“１”のデータが記憶されている場合の、増幅信号Ｐｏｕｔの電圧の変化と同様に変化する。また、増幅信号Ｐｏｕｔ０の電圧は、メモリセル１１に論理値“０”のデータが記憶されている場合の、増幅信号Ｐｏｕｔの電圧の変化と同様に変化する。

プリセンスアンプ１４に供給される信号ＳＴＯＰがｎＭＯＳトランジスタ１４ｃ１の閾値電圧Ｖｔｈに達すると（タイミングｔ３）、ｎＭＯＳトランジスタ１４ｃ１がオンし、ビット線ＢＬの電圧はＧＮＤに引き下げられる。

ｎＭＯＳトランジスタ１４ｃ１がオフのままであると、ビット線ＢＬの電圧の上昇が続き、タイミングｔ３以降も、論理値“０”のデータの読み出し時にも、点線で示されているように、増幅信号Ｐｏｕｔが上昇する。論理値“１”のデータの読み出し時には、増幅信号Ｐｏｕｔの上昇は電源電圧ＶＤＤで飽和するため、両論理値の間の増幅信号Ｐｏｕｔの差が小さくなり、読み出しマージンが低下してしまう。半導体記憶装置１０の微細化に伴ってビット線ＢＬの抵抗が大きくなると、ビット線ＢＬの電圧の上昇が小さくなるため、両論理値の間の増幅信号Ｐｏｕｔの差がより小さくなる。このため、判定回路１７において正しい判定結果が得られない可能性がある。

これに対して、第１の実施の形態の半導体記憶装置１０では、タイミングｔ３において、ビット線ＢＬの電圧がＧＮＤに引き下げられるため、論理値“０”のデータの読み出し時にも、増幅信号Ｐｏｕｔの上昇が止まる。そのため、両論理値のデータの読み出し時の増幅信号Ｐｏｕｔの差が小さくなることが抑制され、読み出しマージンの低下を抑制できる。したがって、半導体記憶装置１０の信頼性を向上できる。

また、図１の例では、信号ＳＴＯＰが、論理値“１”のデータが読み出される場合の増幅信号Ｐｏｕｔが飽和するタイミングで、閾値電圧Ｖｔｈに達するように、検出回路１５ｃ２における増幅信号Ｐｏｕｔ１に対する信号ＳＴＯＰの遅延時間が設定されている。これにより、読み出しマージンをより大きくすることができる。

なお、上記の説明では、プリセンスアンプ１６は、信号ＳＴＯＰを出力しないものとしたが、プリセンスアンプ１６もプリセンスアンプ１５と同様に信号ＳＴＯＰを出力してもよい。その場合、たとえば、プリセンスアンプ１５，１６の各々から出力される信号ＳＴＯＰの論理和を出力するＯＲ回路が設けられる。これにより、リファレンスセル１２に論理値“０”のデータ、リファレンスセル１３に論理値“１”のデータが記憶される場合にも対応できる。

（第２の実施の形態）
図２は、第２の実施の形態の半導体記憶装置の一例を示す図である。
第２の実施の形態の半導体記憶装置２０は、アドレスバッファ２１、コマンドバッファ２２、ロウデコーダ２３、タイミング生成回路２４、コラムデコーダ２５、プレート線ドライバ２６、ワード線ドライバ２７を有する。さらに半導体記憶装置２０は、メモリセルアレイ２８、コラムスイッチ２９、センスアンプ部３０、ライトバッファ３１、リードバッファ３２を有する。

アドレスバッファ２１は、半導体記憶装置２０の外部からアドレス端子２１ａを介して供給されるアドレス信号ＡＤＳを受信し、受信したアドレス信号ＡＤＳを、ロウデコーダ２３及びコラムデコーダ２５に供給する。

コマンドバッファ２２は、半導体記憶装置２０の外部からコマンド端子２２ａ，２２ｂ，２２ｃを介して供給されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥを受信する。そして、コマンドバッファ２２は、受信したチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥを、タイミング生成回路２４に供給する。

ロウデコーダ２３は、アドレス信号ＡＤＳに含まれるロウアドレス（たとえば、アドレス信号ＡＤＳの上位側のビット）をデコードすることでロウデコード信号を生成し、生成したロウデコード信号をプレート線ドライバ２６及びワード線ドライバ２７に供給する。

タイミング生成回路２４は、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥが示す動作モードをデコードする。そして、タイミング生成回路２４は、そのデコード結果に基づいて、プレート線ドライバ２６、ワード線ドライバ２７、センスアンプ部３０などを動作させる各種のタイミング信号を生成し、各部に供給する。

コラムデコーダ２５は、アドレス信号ＡＤＳに含まれるコラムアドレス（たとえば、アドレス信号ＡＤＳの下位側のビット）をデコードすることでコラムデコード信号を生成し、生成したコラムデコード信号をコラムスイッチ２９に供給する。

プレート線ドライバ２６は、複数のプレート線（図２では図示が省略されている）のうち、ロウデコード信号により指定されるプレート線に、タイミング信号に基づいたタイミングで、所定期間、所定の電圧を印加する。

ワード線ドライバ２７は、複数のワード線（図２では図示が省略されている）のうち、ロウデコード信号により指定されるワード線に、タイミング信号に基づいたタイミングで、所定期間、所定の電圧を印加する。

メモリセルアレイ２８は、マトリクス状に配置された複数のメモリセルと、複数のビット線、複数のワード線及び複数のプレート線を有する（後述の図３参照）。
コラムスイッチ２９は、コラムデコード信号に基づいて、メモリセルアレイ２８の複数のビット線のうち、センスアンプ部３０とライトバッファ３１に接続するビット線を選択する。

センスアンプ部３０は、タイミング生成回路２４から供給される複数のタイミング信号に基づいたタイミングで、メモリセルアレイ２８からのデータの読み出しを行う。
ライトバッファ３１は、入出力端子３１ａを介して供給されるライトデータを保持する。また、ライトバッファ３１は、書き戻しのため、センスアンプ部３０が読み出したデータを保持する機能を有する。

リードバッファ３２は、センスアンプ部３０によりメモリセルアレイ２８から読み出されたリードデータを保持する。リードデータは入出力端子３１ａを介して、半導体記憶装置２０の外部に出力される。

図３は、メモリセルアレイの一例を示す図である。
メモリセルアレイ２８は、ビット線ＢＬＲ０，ＢＬＲ１，ＢＬ［０］，…，ＢＬ［Ｌ−１］，ＢＬ［Ｌ］、ワード線ＷＬ１〜ＷＬｍ、プレート線ＰＬ１〜ＰＬｍを有する。ビット線ＢＬＲ０，ＢＬＲ１，ＢＬ［０］〜ＢＬ［Ｌ］の各々には、ｍ個のメモリセルが接続されている。たとえば、ビット線ＢＬＲ０には、メモリセル２８ａ１〜２８ａｍが接続されており、ビット線ＢＬＲ１には、メモリセル２８ｂ１〜２８ｂｍが接続されている。また、ビット線ＢＬ［０］には、メモリセル２８ｃ１〜２８ｃｍが接続されており、ビット線ＢＬ［Ｌ−１］には、メモリセル２８ｄ１〜２８ｄｍが接続されており、ビット線ＢＬ［Ｌ］には、メモリセル２８ｅ１〜２８ｅｍが接続されている。

各メモリセルは、ワード線ＷＬ１〜ＷＬｍの何れかと、プレート線ＰＬ１〜ＰＬｍの何れかに接続されている。たとえば、メモリセル２８ａｍ，２８ｂｍ，２８ｃｍ，２８ｄｍ，２８ｅｍは、ワード線ＷＬｍとプレート線ＰＬｍに接続され、メモリセル２８ａ１，２８ｂ１，２８ｃ１，２８ｄ１，２８ｅ１は、ワード線ＷＬ１とプレート線ＰＬ１に接続されている。

各メモリセルは、ｎＭＯＳトランジスタ（アクセストランジスタ、またはアクセスゲートと呼ばれる場合もある）と、キャパシタを有する。たとえば、メモリセル２８ａｍは、ｎＭＯＳトランジスタ２８ａｍ１と、キャパシタ２８ａｍ２を有する。ｎＭＯＳトランジスタ２８ａｍ１のゲートは、ワード線ＷＬｍに接続され、ドレイン及びソースの一方は、ビット線ＢＬＲ０に接続され、ドレイン及びソースの他方は、キャパシタ２８ａｍ２の一端に接続される。キャパシタ２８ａｍ２の他端は、プレート線ＰＬｍに接続されている。他のメモリセルも同様の回路構成となっている。

なお、以下の説明では、各メモリセルに含まれるキャパシタは、強誘電体キャパシタであるものとして説明するが、強誘電体キャパシタに限定されるものではない。
このようなメモリセルアレイ２８において、たとえば、ビット線ＢＬＲ０に接続されるメモリセル２８ａ１〜２８ａｍの各々は、論理値“０”のデータを記憶するリファレンスセルとして機能する。また、ビット線ＢＬＲ１に接続されるメモリセル２８ｂ１〜２８ｂｍの各々は、論理値“１”のデータを記憶するリファレンスセルとして機能する。その他のビット線ＢＬ［０］〜ＢＬ［Ｌ］に接続されるメモリセルには、論理値“０”または論理値“１”のデータが記憶される。

データ読み出し時には、ワード線ＷＬ１〜ＷＬｍ（またはプレート線ＰＬ１〜ＰＬｍ）の何れか１つに接続され、ビット線ＢＬＲ０，ＢＬＲ１，ＢＬ［０］〜ＢＬ［Ｌ］に接続されたＬ＋３個のメモリセルが同時に選択される。なお、ワード線ＷＬ１〜ＷＬｍ、及びプレート線ＰＬ１〜ＰＬｍの各々には、上記のように同時に選択されるＬ＋３個のメモリセルによるメモリセル群が、Ｎ（Ｎ≧２）群、接続されていてもよい。

図４は、センスアンプ部の一例を示す図である。
センスアンプ部３０は、複数のプリセンスアンプ（プリセンスアンプ３０ａ，３０ｂ，３０ｃ，３０ｄなど）と、複数のセンスアンプ（センスアンプ３０ｅ，３０ｆ，３０ｇ，３０ｈなど）を有する。図４では、プリセンスアンプは“ＰＡ”と表記されており、センスアンプは“Ｓ／Ａ”と表記されている。

プリセンスアンプ３０ａは、ビット線ＢＬＲ０の電圧を増幅し、プリセンスアンプ３０ｂは、ビット線ＢＬＲ１の電圧を増幅する。プリセンスアンプ３０ｃは、ビット線ＢＬ［Ｌ−１］の電圧を増幅し、プリセンスアンプ３０ｄは、ビット線ＢＬ［Ｌ］の電圧を増幅する。また、プリセンスアンプ３０ｂは、信号ＳＴＯＰをプリセンスアンプ３０ｃ，３０ｄに供給する。

センスアンプ３０ｅ，３０ｆでは、各々の第１の入力端子（出力端子を兼ねている）が互いに接続されているとともに、第１の入力端子に、プリセンスアンプ３０ｃの出力信号が供給される。また、センスアンプ３０ｅの第２の入力端子には、プリセンスアンプ３０ｂの出力信号が供給され、センスアンプ３０ｆの第２の入力端子には、プリセンスアンプ３０ａの出力信号が供給される。

センスアンプ３０ｅ，３０ｆのうち、第１の入力端子と第２の入力端子に入力される２つの出力信号の電位差が大きい方が先に強力に増幅を行い、他方のセンスアンプを従属させることで、読み出しデータの論理値の判定結果が確定される。

センスアンプ３０ｇ，３０ｈでは、各々の第１の入力端子（出力端子を兼ねている）が互いに接続されているとともに、第１の入力端子に、プリセンスアンプ３０ｄの出力信号が供給される。また、センスアンプ３０ｇの第２の入力端子には、プリセンスアンプ３０ｂの出力信号が供給され、センスアンプ３０ｈの第２の入力端子には、プリセンスアンプ３０ａの出力信号が供給される。

センスアンプ３０ｇ，３０ｈのうち、第１の入力端子と第２の入力端子に入力される２つの出力信号の電位差が大きい方が先に強力に増幅を行い、他方のセンスアンプを従属させることで、読み出しデータの論理値の判定結果が確定される。

また、センスアンプ３０ｅ，３０ｆ，３０ｇ，３０ｈには、タイミング生成回路２４が出力するタイミング信号の１つである信号ＳＡＯＮが供給される。
図４には、センスアンプの回路構成の一例が示されている。

センスアンプ３０ｇは、ｐＭＯＳトランジスタ３０ｇ１，３０ｇ２，３０ｇ３、ｎＭＯＳトランジスタ３０ｇ４，３０ｇ５，３０ｇ６を有する。
ｐＭＯＳトランジスタ３０ｇ１のソースには電源電圧ＶＤＤが供給され、ｐＭＯＳトランジスタ３０ｇ１のゲートには信号ＳＡＯＮが供給される。ｐＭＯＳトランジスタ３０ｇ１のドレインは、ｐＭＯＳトランジスタ３０ｇ２，３０ｇ３のソースに接続されている。ｐＭＯＳトランジスタ３０ｇ３のドレインとｎＭＯＳトランジスタ３０ｇ５のドレインは、センスアンプ３０ｇの第１の入力端子として機能する。ｐＭＯＳトランジスタ３０ｇ３のドレインとｎＭＯＳトランジスタ３０ｇ５のドレインは、ｐＭＯＳトランジスタ３０ｇ２のゲート及びｎＭＯＳトランジスタ３０ｇ４のゲートに接続されている。ｐＭＯＳトランジスタ３０ｇ２のドレインとｎＭＯＳトランジスタ３０ｇ４のドレインは、センスアンプ３０ｇの第２の入力端子として機能する。ｐＭＯＳトランジスタ３０ｇ２のドレインとｎＭＯＳトランジスタ３０ｇ４のドレインは、ｐＭＯＳトランジスタ３０ｇ３のゲート及びｎＭＯＳトランジスタ３０ｇ５のゲートに接続されている。ｎＭＯＳトランジスタ３０ｇ４，３０ｇ５のソースはｎＭＯＳトランジスタ３０ｇ６のドレインに接続されている。ｎＭＯＳトランジスタ３０ｇ６のソースは接地されており、ｎＭＯＳトランジスタ３０ｇ６のゲートには、信号ＳＡＯＮが供給される。

他のセンスアンプもセンスアンプ３０ｇと同様の回路構成となっている。
また、図示が省略されているが、センスアンプ部３０は、他のビット線の電圧を増幅するプリセンスアンプや、データの論理値を判定するセンスアンプ対を有している。

以下、プリセンスアンプの例を説明する。
図５は、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。

プリセンスアンプ３０ｂは、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセル２８ｂｍ（ｎＭＯＳトランジスタ２８ｂｍ１と、キャパシタ２８ｂｍ２を有する）にビット線ＢＬＲ１を介して接続される。

プリセンスアンプ３０ｂは、初期化回路４１、増幅回路４２、閾値電圧生成回路４３、リセット回路４４、波形整形回路４５、出力リセット回路４６を有する。
初期化回路４１は、ビット線ＢＬＲ１に接続されており、制御信号ＢＵＳＧＮＤに基づいて、ビット線ＢＬＲ１の電圧をＧＮＤに引き下げる。初期化回路４１は、ｎＭＯＳトランジスタ４１ａを有する。ｎＭＯＳトランジスタ４１ａのゲートには、制御信号ＢＵＳＧＮＤが供給される。ｎＭＯＳトランジスタ４１ａのソースは接地され、ドレインはビット線ＢＬＲ１に接続される。制御信号ＢＵＳＧＮＤはタイミング生成回路２４から供給される。

増幅回路４２は、ビット線ＢＬＲ１の電圧を増幅する。増幅回路４２は、キャパシタ４２ａ，４２ｆ、インバータ４２ｂ、ｐＭＯＳトランジスタ４２ｃ，４２ｇ、ｎＭＯＳトランジスタ４２ｄ，４２ｈ、スイッチ４２ｅを有する。

キャパシタ４２ａの一端はビット線ＢＬＲ１に接続され、キャパシタ４２ａの他端はインバータ４２ｂの入力端子と、スイッチ４２ｅの一端に接続されている。インバータ４２ｂの出力端子はキャパシタ４２ｆの一端と、スイッチ４２ｅの他端に接続されている。また、インバータ４２ｂの電源端子には、ｐＭＯＳトランジスタ４２ｃのドレインが接続され、インバータ４２ｂの接地端子には、ｎＭＯＳトランジスタ４２ｄのドレインが接続されている。スイッチ４２ｅの制御信号は、タイミング生成回路２４から供給される。

ｐＭＯＳトランジスタ４２ｃのソースには電源電圧ＶＤＤが印加され、ゲートにはパワー制御信号ＰＯＷＸが供給される。ｎＭＯＳトランジスタ４２ｄのソースは接地され、ゲートにはパワー制御信号ＰＯＷが供給される。パワー制御信号ＰＯＷＸ，ＰＯＷは互いに相補の信号であり、タイミング生成回路２４から供給される。

キャパシタ４２ｆの他端はｐＭＯＳトランジスタ４２ｇのゲート及び閾値電圧生成回路４３に接続されている。ｐＭＯＳトランジスタ４２ｇのソースには電源電圧ＶＤＤが印加され、ドレインはｎＭＯＳトランジスタ４２ｈのドレイン、リセット回路４４及び波形整形回路４５に接続されている。ｐＭＯＳトランジスタ４２ｇ及びｎＭＯＳトランジスタ４２ｈのドレインの電圧が、増幅回路４２の出力信号ＲＥＰＬＩＣＡとなる。ｎＭＯＳトランジスタ４２ｈのソースは接地され、ゲートには信号ＩＮＩＴが供給される。ｐＭＯＳトランジスタ４２ｇ及びｎＭＯＳトランジスタ４２ｈによる回路は、インバータとして機能する。信号ＩＮＩＴは、タイミング生成回路２４から供給される。

閾値電圧生成回路４３は、ｐＭＯＳトランジスタ４２ｇの閾値電圧と等しい、ｐＭＯＳトランジスタ４２ｇのゲート電圧ＶＴＨＧＴを生成する。閾値電圧生成回路４３は、ｐＭＯＳトランジスタ４３ａ，４３ｄ、ｎＭＯＳトランジスタ４３ｂ、スイッチ４３ｃ、キャパシタ４３ｅを有する。

ｐＭＯＳトランジスタ４３ａのソースには電源電圧ＶＤＤが印加され、ゲートには電圧制御信号ＶＧＥＮＰが供給される。また、ｐＭＯＳトランジスタ４３ａのドレインは、ｎＭＯＳトランジスタ４３ｂのドレイン及び、キャパシタ４３ｅの一端に接続されている。ｎＭＯＳトランジスタ４３ｂのゲートには電圧制御信号ＶＧＥＮＮが供給され、ソースは接地されている。スイッチ４３ｃの一端には電源電圧ＶＤＤが印加され、スイッチ４３ｃの他端は、ｐＭＯＳトランジスタ４３ｄのソースに接続されている。ｐＭＯＳトランジスタ４３ｄのゲート及びドレイン、キャパシタ４３ｅの他端は、増幅回路４２のｐＭＯＳトランジスタ４２ｇのゲートに接続されている。電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮや、スイッチ４３ｃの制御信号は、タイミング生成回路２４から供給される。

リセット回路４４は、信号ＳＴＯＰを出力するとともに、信号ＳＴＯＰの電圧が所定の閾値以上になった場合、ビット線ＢＬＲ１の電圧をＧＮＤに引き下げる。リセット回路４４は、検出回路４４ａと、ｎＭＯＳトランジスタ４４ｂを有する。検出回路４４ａは、増幅回路４２の出力信号ＲＥＰＬＩＣＡを遅延させた信号ＳＴＯＰを出力する。検出回路４４ａは、たとえば、偶数段のインバータや遅延回路を用いて構成可能である。ｎＭＯＳトランジスタ４４ｂのゲートには、信号ＳＴＯＰが供給される。ｎＭＯＳトランジスタ４４ｂのソースは接地され、ドレインはビット線ＢＬＲ１に接続されている。

波形整形回路４５は、増幅回路４２の出力信号ＲＥＰＬＩＣＡの波形を整形する。波形整形回路４５は、ｎＭＯＳトランジスタ４５ａと、ｐＭＯＳトランジスタ４５ｂを有する。ｎＭＯＳトランジスタ４５ａのドレインには電源電圧ＶＤＤが印加され、ｐＭＯＳトランジスタ４５ｂのドレインは接地されている。ｎＭＯＳトランジスタ４５ａとｐＭＯＳトランジスタ４５ｂのゲートには、出力信号ＲＥＰＬＩＣＡが供給される。また、互いに接続されたｎＭＯＳトランジスタ４５ａのドレインとｐＭＯＳトランジスタ４５ｂのソースの電圧が、波形整形回路４５の出力信号となる。

出力リセット回路４６は、リセット信号ＲＥＳＥＴに基づいて、プリセンスアンプ３０ｂの出力信号の電圧をＧＮＤに引き下げる。出力リセット回路４６は、ｎＭＯＳトランジスタ４６ａを有する。ｎＭＯＳトランジスタ４６ａのゲートには、リセット信号ＲＥＳＥＴが供給される。ｎＭＯＳトランジスタ４６ａのソースは接地され、ドレインは波形整形回路４５の出力端子に接続されている。リセット信号ＲＥＳＥＴはタイミング生成回路２４から供給される。

図４に示したプリセンスアンプ３０ａも、図５に示したプリセンスアンプ３０ｂと同様の回路構成により実現されるが、第２の実施の形態の半導体記憶装置２０のプリセンスアンプ３０ａは、信号ＳＴＯＰを出力しないものする。

図６は、論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。
図６の例では、メモリセル２８ｅｍ（ｎＭＯＳトランジスタ２８ｅｍ１と、キャパシタ２８ｅｍ２を有する）にビット線ＢＬ［Ｌ］を介して接続されるプリセンスアンプ３０ｄの例が示されている。

プリセンスアンプ３０ｄも、図５に示したプリセンスアンプ３０ｂと同様に、初期化回路５１、増幅回路５２、閾値電圧生成回路５３、リセット回路５４、波形整形回路５５、出力リセット回路５６を有する。

初期化回路５１は、ｎＭＯＳトランジスタ５１ａを有し、増幅回路５２は、キャパシタ５２ａ，５２ｆ、インバータ５２ｂ、ｐＭＯＳトランジスタ５２ｃ，５２ｇ、ｎＭＯＳトランジスタ５２ｄ，５２ｈ、スイッチ５２ｅを有する。閾値電圧生成回路５３は、ｐＭＯＳトランジスタ５３ａ，５３ｄ、ｎＭＯＳトランジスタ５３ｂ、スイッチ５３ｃ、キャパシタ５３ｅを有し、リセット回路５４は、検出回路５４ａ、ｎＭＯＳトランジスタ５４ｂを有する。波形整形回路５５は、ｎＭＯＳトランジスタ５５ａと、ｐＭＯＳトランジスタ５５ｂを有し、出力リセット回路５６は、ｎＭＯＳトランジスタ５６ａを有する。

これら各回路要素の接続関係は、リセット回路５４を除いてプリセンスアンプ３０ｂの各回路要素の接続関係と同じである。
プリセンスアンプ３０ｄのリセット回路５４において、ｎＭＯＳトランジスタ５４ｂのゲートには、プリセンスアンプ３０ｂから信号ＳＴＯＰが供給される。また、プリセンスアンプ３０ｄのリセット回路５４において、検出回路５４ａは機能していない。検出回路５４ａは、プリセンスアンプ３０ｂと負荷を揃えるために設けられているが、なくてもよい。

以下、第２の実施の形態の半導体記憶装置２０の読み出し時の動作例を説明する。
図７は、第２の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。

図７には、ワード線ＷＬｍ及びプレート線ＰＬｍの電圧、パワー制御信号ＰＯＷ，ＰＯＷＸ、制御信号ＢＵＳＧＮＤ、スイッチ５２ｅ，５３ｃの制御信号ＳＷ１，ＳＷ２、電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮの時間変化の様子が示されている。さらに図７には、信号ＩＮＩＴ、リセット信号ＲＥＳＥＴ、ビット線ＢＬ［Ｌ］の電圧、インバータ５２ｂの入力電圧ＩＩＮ、インバータ５２ｂの出力電圧ＩＯＵＴ、ゲート電圧ＶＴＨＧＴ、出力信号ＲＥＰＬＩＣＡ、信号ＳＴＯＰの時間変化の様子が示されている。なお、以下の説明では、接地電位は、０Ｖであるものとする。

まず、初期状態において、ワード線ＷＬｍ及びプレート線ＰＬｍの電圧は、Ｌレベル（たとえば、０Ｖ）となっている。パワー制御信号ＰＯＷの論理レベルはＬレベル、パワー制御信号ＰＯＷＸの論理レベルはＨレベル（たとえば、電源電圧ＶＤＤ）となっており、ｐＭＯＳトランジスタ５２ｃ及びｎＭＯＳトランジスタ５２ｄはオフ状態となり、インバータ５２ｂは機能していない。制御信号ＢＵＳＧＮＤの論理レベルはＨレベルとなっており、ｎＭＯＳトランジスタ５１ａはオン状態であり、ビット線ＢＬ［Ｌ］の電圧は、０Ｖとなっている。

また、制御信号ＳＷ１，ＳＷ２により、スイッチ５２ｅ，５３ｃはオン状態となっている。さらに、電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮの論理レベルはＬレベルとなっており、ｐＭＯＳトランジスタ５３ａがオン状態、ｎＭＯＳトランジスタ５３ｂがオフ状態になっている。信号ＩＮＩＴとリセット信号ＲＥＳＥＴの論理レベルはＨレベルに設定されており、ｎＭＯＳトランジスタ５２ｈ，５６ａがオン状態であるため、出力信号ＲＥＰＬＩＣＡと、プリセンスアンプ３０ｄの出力信号（図示せず）は、０Ｖとなる。

インバータ５２ｂの入力電圧ＩＩＮは０Ｖ、出力電圧ＩＯＵＴは、電源電圧ＶＤＤとなっている。また、ゲート電圧ＶＴＨＧＴは、電源電圧ＶＤＤになっている。また、プリセンスアンプ３０ｂからプリセンスアンプ３０ｄに供給される信号ＳＴＯＰは０Ｖとなっている。

タイミングＴ１において、パワー制御信号ＰＯＷの論理レベルがＨレベル、パワー制御信号ＰＯＷＸの論理レベルがＬレベルに変化すると、インバータ５２ｂが活性化される。スイッチ５２ｅがオン状態のままであるため、インバータ５２ｂの入力電圧ＩＩＮと出力電圧ＩＯＵＴは、ともにＶＤＤ／２近傍になる。また、タイミングＴ１において、信号ＩＮＩＴとリセット信号ＲＥＳＥＴの論理レベルはＬレベルに変化し、ｎＭＯＳトランジスタ５２ｈ，５６ａがオフ状態となる。

タイミングＴ２において、電圧制御信号ＶＧＥＮＰ，ＶＧＥＮＮの論理レベルがＨレベルに変化すると、ｐＭＯＳトランジスタ５３ａとｎＭＯＳトランジスタ５３ｂのドレインの電圧が低下する。この電圧の変化に応じて、キャパシタ５３ｅによる容量結合により、ゲート電圧ＶＴＨＧＴも下がる。たとえば、電源電圧ＶＤＤが１．８Ｖの場合、ｐＭＯＳトランジスタ５３ａとｎＭＯＳトランジスタ５３ｂのドレインの電圧が１．８Ｖ下がると、ゲート電圧ＶＴＨＧＴも１．８Ｖ下がろうとする。

しかし、スイッチ５３ｃがオン状態であるため、ｐＭＯＳトランジスタ５３ｄがクランプ回路として機能し、ゲート電圧ＶＴＨＧＴをｐＭＯＳトランジスタ５２ｇの閾値電圧（たとえば、ＶＤＤ−０．６Ｖ）にクランプする。このため、ゲート電圧ＶＴＨＧＴは、一旦、低下した後、微分波形を描いて閾値電圧に落ち着く。このように、閾値電圧生成回路５３は、ゲート電圧ＶＴＨＧＴを所定の電圧に設定する初期化回路として機能する。

タイミングＴ３において、ワード線ＷＬｍに所定の電圧（たとえば、電源電圧ＶＤＤ）が印加されると、ワード線ＷＬｍに接続されたメモリセル２８ｅｍのｎＭＯＳトランジスタ２８ｅｍ１がオン状態となり、データの読み出しが可能な状態になる。

タイミングＴ４において、電圧制御信号ＶＧＥＮＮの論理レベルがＬレベルに変化すると、閾値電圧生成回路５３のｎＭＯＳトランジスタ５３ｂはオフ状態となる。ｐＭＯＳトランジスタ５３ａは既にオフ状態となっているため、ｐＭＯＳトランジスタ５３ａとｎＭＯＳトランジスタ５３ｂのドレインは、フローティング状態になる。

タイミングＴ４ではさらに、スイッチ５２ｅ，５３ｃがオフされる。スイッチ５２ｅがオフされることにより、インバータ５２ｂの入力端子と出力端子との短絡が解除される。インバータ５２ｂの入力電圧ＩＩＮは、ほぼＶＤＤ／２であるため、インバータ５２ｂは、高いゲインを有する反転アンプとして動作する。また、スイッチ５３ｃのオフにより、ｐＭＯＳトランジスタ５３ｄによるゲート電圧ＶＴＨＧＴのクランプが解除される。

また、タイミングＴ４ではさらに、制御信号ＢＵＳＧＮＤの論理レベルがＬレベルに変化し、ビット線ＢＬ［Ｌ］は、フローティング状態になる。これによって、タイミングＴ４以降、ビット線ＢＬ［Ｌ］の電圧が変化されると、キャパシタ５２ａの容量結合により、インバータ５２ｂの入力電圧ＩＩＮが変化する。インバータ５２ｂは、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを入力電圧ＩＩＮの変化とは反対方向に変化させる。また、キャパシタ５２ｆの容量結合により、ゲート電圧ＶＴＨＧＴは、出力電圧ＩＯＵＴの変化に伴って変化する。

タイミングＴ５において、プレート線ＰＬｍに所定の電圧（たとえば、電源電圧ＶＤＤ）が印加される。ワード線ＷＬｍには、既にタイミングＴ３において所定の電圧が印加され、メモリセル２８ｅｍのｎＭＯＳトランジスタ２８ｅｍ１がオン状態となっているため、プレート線ＰＬｍに所定の電圧が印加されると、キャパシタ２８ｅｍ２に正の電圧が印加される。

メモリセル２８ｅｍに論理値“１”のデータが記憶されている場合、強誘電体キャパシタであるキャパシタ２８ｅｍ２に印加される電圧の極性は、書き込み時とは反対であるため、分極反転が生じ、大きな反転電荷がビット線ＢＬ［Ｌ］に読み出される。一方、メモリセル２８ｅｍに論理値“のデータ０”が記憶されている場合、キャパシタ２８ｅｍ２に印加される電圧の極性は、書き込み時と同じであるため、分極反転は生じず、比較的小さな電荷がビット線ＢＬ［Ｌ］に読み出される。このとき、ビット線ＢＬ［Ｌ］の電圧は上昇しようとする。ビット線ＢＬ［Ｌ］の電圧がわずかに上昇すると、キャパシタ５２ａの容量結合により、インバータ５２ｂの入力電圧ＩＩＮが上昇する。インバータ５２ｂの反転増幅作用及び、キャパシタ５２ｆによる容量結合により、ゲート電圧ＶＴＨＧＴは下がり、ｐＭＯＳトランジスタ５２ｇはオン状態となり、出力信号ＲＥＰＬＩＣＡの電圧は上昇を開始する。このようにｐＭＯＳトランジスタ５２ｇは、メモリセル２８ｅｍの蓄積電荷に応じて読み出し電圧を生成する読み出し回路として機能する。

ところで、メモリセル２８ｅｍのデータの読み出しの際、ワード線ＷＬｍに接続された他のメモリセルについても同時にデータの読み出しが行われる。それらのメモリセルのうち、メモリセル２８ｂｍに接続されるプリセンスアンプ３０ｂでは、出力信号ＲＥＰＬＩＣＡの電圧が、論理値“０”のデータを記憶したメモリセルに接続されるプリセンスアンプにおける出力信号ＲＥＰＬＩＣＡの電圧よりも速く上昇する。また、プリセンスアンプ３０ｂは、出力信号ＲＥＰＬＩＣＡを遅延した信号ＳＴＯＰを出力する。

図７の例では、論理値“１”の読み出し時に、出力信号ＲＥＰＬＩＣＡが飽和するタイミングＴ６において、信号ＳＴＯＰの電圧が、ｎＭＯＳトランジスタ５４ｂの閾値電圧ＶＴＨに達している。これにより、ｎＭＯＳトランジスタ５４ｂはオン状態となり、ビット線ＢＬ［Ｌ］の電圧が０Ｖに下がっていき、出力信号ＲＥＰＬＩＣＡの上昇が停止する。

その後、タイミングＴ７において、信号ＩＮＩＴとリセット信号ＲＥＳＥＴの論理レベルはＨレベルに変化するため、出力信号ＲＥＰＬＩＣＡと、プリセンスアンプ３０ｄの出力信号（図示せず）は、０Ｖにリセットされる。これにより、信号ＳＴＯＰも所定時間後に、論理レベルがＬレベルに変化する（タイミングＴ８）。

たとえば、タイミング生成回路２４は、信号ＳＴＯＰを受け、信号ＳＴＯＰの論理レベルがＨレベルのときに、センスアンプ３０ｇ，３０ｈなどを有効にする信号ＳＡＯＮをセンスアンプ部３０に供給する。これにより、タイミングＴ６〜Ｔ７の期間に、センスアンプ３０ｇ，３０ｈなどによる読み出しデータの判定が行われる。

上記のタイミングＴ６以降においても、ｎＭＯＳトランジスタ５４ｂがオフのままであると、ビット線ＢＬ［Ｌ］の電圧の上昇が続き、点線で示されているように、論理値“０”のデータの読み出し時にも、出力信号ＲＥＰＬＩＣＡが上昇する。論理値“１”のデータの読み出し時には、出力信号ＲＥＰＬＩＣＡの上昇は電源電圧ＶＤＤで飽和するため、両論理値の間の出力信号ＲＥＰＬＩＣＡの差が小さくなり、読み出しマージンが低下してしまう。このため、センスアンプ３０ｇ，３０ｈを用いたデータの判定処理において正しい判定結果が得られない可能性がある。

これに対して、第２の実施の形態の半導体記憶装置２０では、タイミングＴ６において、ビット線ＢＬ［Ｌ］の電圧が０Ｖに引き下げられるため、論理値“０”のデータの読み出し時にも、出力信号ＲＥＰＬＩＣＡの上昇が止まる。そのため、両論理値のデータの読み出し時の出力信号ＲＥＰＬＩＣＡの差が小さくなることが抑制され、読み出しマージンの低下を抑制できる。したがって、半導体記憶装置２０の信頼性を向上できる。

（第３の実施の形態）
次に、第３の実施の形態の半導体記憶装置を説明する。第３の実施の形態の半導体記憶装置は、第２の実施の形態の半導体記憶装置２０とは異なるプリセンスアンプを有している。

図８は、第３の実施の形態の半導体記憶装置において、論理値“１”のデータを記憶するリファレンスセルとして機能するメモリセルに接続するプリセンスアンプの一例を示す図である。

また、図９は、第３の実施の形態の半導体記憶装置において、論理値“０”または“１”のデータを記憶するメモリセルに接続するプリセンスアンプの一例を示す図である。図８及び図９において、図５及び図６に示した要素と同様の要素については同一符号が付されている。

図８及び図９に示されているプリセンスアンプ６０，７０では、増幅回路６１，７１が、第２の実施の形態の半導体記憶装置２０のプリセンスアンプ３０ｂ，３０ｄの増幅回路４２，５２とは異なっている。図８の増幅回路６１は、増幅回路４２に含まれる各要素のほかに、ｎＭＯＳトランジスタ６１ａとインバータ６１ｂを有する。図９の増幅回路７１も同様に、増幅回路５２に含まれる各要素のほかに、ｎＭＯＳトランジスタ７１ａとインバータ７１ｂを有する。

図８の増幅回路６１において、ｎＭＯＳトランジスタ６１ａのドレインは、インバータ４２ｂの出力端子とインバータ６１ｂの入力端子に接続され、ソースは接地されている。また、ｎＭＯＳトランジスタ６１ａのゲートはインバータ６１ｂの出力端子に接続されている。

図９の増幅回路７１において、ｎＭＯＳトランジスタ７１ａのドレインは、インバータ５２ｂの出力端子とインバータ７１ｂの入力端子に接続され、ソースは接地されている。また、ｎＭＯＳトランジスタ７１ａのゲートはインバータ７１ｂの出力端子に接続されている。

増幅回路６１，７１は、上記のようなｎＭＯＳトランジスタ６１ａ，７１ａ及びインバータ６１ｂ，７１ｂを有することで、インバータ４２ｂ，５２ｂの出力電圧ＩＯＵＴが下降する速度が加速される。

図１０は、第３の実施の形態の半導体記憶装置の読み出し時の動作例を示すタイミングチャートである。
タイミングＴ１０，Ｔ１１，Ｔ１２，Ｔ１３における動作は、図７に示した半導体記憶装置２０のタイミングＴ１〜Ｔ４における動作と同じである。

タイミングＴ１４では、図８の増幅回路６１において、インバータ４２ｂの入力電圧ＩＩＮの上昇に応じて出力電圧ＩＯＵＴが低下する速度が、第２の実施の形態の半導体記憶装置２０よりも速い。

これにより、出力信号ＲＥＰＬＩＣＡの上昇も第２の実施の形態の半導体記憶装置２０よりも速くなる。このため、信号ＳＴＯＰも、第２の実施の形態の半導体記憶装置２０より速いタイミングＴ１５において、閾値電圧ＶＴＨに達する。これにより、論理値“０”のデータの読み出し時にも、出力信号ＲＥＰＬＩＣＡの上昇が、より速く停止する。そのため、両論理値のデータの読み出し時の出力信号ＲＥＰＬＩＣＡの差が、より大きくなり、読み出しマージンを、より大きくすることができる。

タイミングＴ１６，Ｔ１７の動作は、図７に示した半導体記憶装置２０のタイミングＴ７，Ｔ８における動作と同じである。
（書き戻し方法）
ところで、ＦｅＲＡＭやＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、読み出し動作によって、メモリセルに記憶されていたデータが失われるため、読み出し動作後に、書き戻し動作が行われる。

たとえば、図３に示したメモリセル２８ｅｍに、論理値“０”のデータを書き戻す場合、プレート線ＰＬｍに、論理値“０”のデータの書き込み用の電圧（たとえば、電源電圧ＶＤＤ）が印加され、ビット線ＢＬ［Ｌ］の電圧が０Ｖにされる。図７（または図１０）に示したように、第２の実施の形態の半導体記憶装置２０（または第３の実施の形態の半導体記憶装置）では、読み出し動作時に、ビット線ＢＬ［Ｌ］の電圧は、信号ＳＴＯＰの電圧が閾値電圧ＶＴＨに達すると、０Ｖに下がる。このタイミング後も、プレート線ドライバ２６が、プレート線ＰＬｍに、論理値“０”のデータの書き込み用の電圧と同じ電源電圧ＶＤＤの印加を継続することにより、読み出し期間と、論理値“０”のデータの書き戻し期間と重ねることができ、書き戻しにかかる時間を短縮できる。

なお、論理値“１”のデータを記憶していたメモリセルには、一旦、論理値“０”のデータが書き込まれた後、読み出しデータの判定処理後に、論理値“１”のデータが書き戻される。

センスアンプ３０ｇ，３０ｈが判定したデータの判定結果は、図２に示したライトバッファ３１に記憶され、ライトバッファ３１に記憶された判定結果に基づいて、論理値“１”のデータの書き戻しが行われる。このため、ライトバッファ３１は、書き込み回路として機能する。

図１１は、書き戻し動作時のワード線、プレート線及びビット線の電圧の変化の例を示すタイミングチャートである。
図１１には、図３に示したメモリセルアレイ２８において、メモリセル２８ｅｍに論理値“０”のデータが記憶されており、メモリセル２８ｃｍに論理値“１”のデータが記憶されている場合の、データの読み出しと書き戻しの例が示されている。

ワード線ＷＬｍに、電源電圧ＶＤＤが印加され（タイミングＴ２０）、その後、プレート線ＰＬｍにも電源電圧ＶＤＤが印加される（タイミングＴ２１）。これにより、ビット線ＢＬ［Ｌ］，ＢＬ［０］の電圧は、メモリセル２８ｅｍ，２８ｃｍに記憶されているデータに応じて上昇する。しかし、ビット線ＢＬ［Ｌ］，ＢＬ［０］の電圧は、図７や図１０に示したように、信号ＳＴＯＰが閾値電圧ＶＴＨに達すると０Ｖに下がる（タイミングＴ２２）。

このとき、プレート線ＰＬｍには電源電圧ＶＤＤが印加され続けているため、メモリセル２８ｅｍ，２８ｃｍには、論理値“０”のデータが書き込まれる。また、論理値“１”のデータを記憶していたメモリセル２８ｃｍに対して同じデータを書き戻すために、タイミングＴ２３において、ワード線ＷＬｍに電源電圧ＶＤＤより高い電圧が印加されるとともに、ビット線ＢＬ［０］に電源電圧ＶＤＤが印加される。プレート線ＰＬｍの電圧は０Ｖに引き下げられる。これにより、メモリセル２８ｃｍに論理値“１”のデータが書き戻される。

このような処理では、タイミングＴ２２〜Ｔ２３の間に、センスアンプを用いたデータの判定処理が行われていても、タイミングＴ２２〜Ｔ２３の期間を、論理値“０”のデータの書き戻し期間とすることができる。これにより、書き戻しにかかる時間を短縮できる。

以上、実施の形態に基づき、本発明の半導体記憶装置及び半導体記憶装置の読み出し方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１）第１の論理値のデータまたは前記第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有するメモリセルと、
前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルと、
前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルと、
前記第１のリファレンスセルに対して第１のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成するとともに、前記第１の増幅信号を遅延させた停止信号を出力する第１の読み出し回路と、
前記第２のリファレンスセルに対して第２のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成する第２の読み出し回路と、
前記メモリセルに対して第３のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成するとともに、前記停止信号を受け、前記停止信号の電圧が閾値以上になった場合に前記第３の電圧を接地電位に引き下げる第３の読み出し回路と、
前記第１の増幅信号と前記第３の増幅信号との電位差、及び前記第２の増幅信号と前記第３の増幅信号との電位差に基づいて前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、
を有する半導体記憶装置。

（付記２）前記第２の論理値のデータの読み出し時の前記第３の増幅信号が飽和するタイミングで、前記停止信号が前記閾値に達するように、前記第１の増幅信号に対する前記停止信号の遅延時間が設定されている、付記１に記載の半導体記憶装置。

（付記３）前記第３の読み出し回路は、ドレインに前記第３のビット線が接続され、ゲートに前記停止信号が供給され、ソースが接地された第１のｎチャネル型ＭＯＳＦＥＴを有し、
前記閾値は、前記第１のｎチャネル型ＭＯＳＦＥＴの閾値電圧である、
付記１または２に記載の半導体記憶装置。

（付記４）前記第１の読み出し回路、前記第２の読み出し回路及び前記第３の読み出し回路は、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号を生成する増幅回路を有し、
前記増幅回路は、
前記第１のビット線、前記第２のビット線または前記第３のビット線に一端が接続された第１のキャパシタと、
第１の入力端子が前記第１のキャパシタの他端に接続された第１のインバータと、
一端が前記第１のインバータの第１の出力端子に接続された第２のキャパシタと、
第２の入力端子が前記第２のキャパシタの他端に接続され、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号を出力する第２のインバータと、
を有する、付記１乃至３の何れか１つに記載の半導体記憶装置。

（付記５）前記第１のインバータにおいて、前記第１の入力端子と前記第１の出力端子は、スイッチを介して接続されており、
前記スイッチは、前記メモリセルの選択後、前記第１のキャパシタに接続されるプレート線に所定の電圧が印加されるまでの間にオンからオフに変化する、
付記４に記載の半導体記憶装置。

（付記６）前記メモリセルに接続されるプレート線に所定の電圧を印加するプレート線ドライバを有し、
前記プレート線ドライバは、前記メモリセルに対する読み出し期間において、前記停止信号によって前記第３の電圧が前記接地電位に引き下げられたときに前記プレート線への前記所定の電圧の印加を継続することで、前記メモリセルへの前記第１の論理値のデータの書き戻しを行う、
付記１乃至５の何れか１つに記載の半導体記憶装置。

（付記７）前記第１の論理値のデータの書き戻し後に、前記判定回路が出力する前記判定結果に基づいて、前記第２の論理値のデータが読み出された前記メモリセルに対して、前記第２の論理値のデータの書き戻しを行う書き込み回路を有する、付記６に記載の半導体記憶装置。

（付記８）前記増幅回路は、
ドレインに前記第１のインバータの前記第１の出力端子が接続され、ソースが接地された第２のｎチャネル型ＭＯＳＦＥＴと、
前記第２のｎチャネル型ＭＯＳＦＥＴのドレインに第３の入力端子が接続され、前記第２のｎチャネル型ＭＯＳＦＥＴのゲートに第３の出力端子が接続された第３のインバータと、
をさらに有する、付記４に記載の半導体記憶装置。

（付記９）前記第１の読み出し回路、前記第２の読み出し回路及び前記第３の読み出し回路は、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号の波形を整形する波形整形回路を有する、付記１乃至８の何れか１つに記載の半導体記憶装置。

（付記１０）前記メモリセルの読み出しが開始する前に、前記第２のインバータに含まれるｐチャネル型ＭＯＳＦＥＴのゲート電圧を、前記ｐチャネル型ＭＯＳＦＥＴの閾値電圧に設定する、閾値電圧生成回路を有する、付記４に記載の半導体記憶装置。

（付記１１）前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは、強誘電体キャパシタである、付記１乃至１０の何れか１つに記載の半導体記憶装置。
（付記１２）第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有し、前記第１の論理値のデータまたは前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有するメモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルに対して第１のビット線を介して接続される第１の読み出し回路が、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成するとともに、前記第１の増幅信号を遅延させた停止信号を出力し、
前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルに対して第２のビット線を介して接続される第２の読み出し回路が、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成し、
前記メモリセルに対して第３のビット線を介して接続される第３の読み出し回路が、前記メモリセルの読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成するとともに、前記停止信号を受け、前記停止信号の電圧が閾値以上になった場合に前記第３の電圧を接地電位に引き下げ、
判定回路が、前記第１の増幅信号と前記第３の増幅信号との電位差、及び前記第２の増幅信号と前記第３の増幅信号との電位差に基づいて前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する、
半導体記憶装置の読み出し方法。

（付記１３）前記第２の論理値のデータの読み出し時の前記第３の増幅信号が飽和するタイミングで、前記停止信号が前記閾値に達するように、前記第１の増幅信号に対する前記停止信号の遅延時間が設定されている、付記１２に記載の半導体記憶装置の読み出し方法。

（付記１４）前記閾値は、前記第３の読み出し回路に含まれ、ドレインに前記第３のビット線が接続され、ゲートに前記停止信号が供給され、ソースが接地された第１のｎチャネル型ＭＯＳＦＥＴの閾値電圧である、付記１２または１３に記載の半導体記憶装置の読み出し方法。

（付記１５）前記メモリセルに接続されるプレート線に所定の電圧を印加するプレート線ドライバは、前記メモリセルに対する読み出し期間において、前記第１の読み出し回路が前記停止信号を出力し、前記第３の電圧が前記接地電位に引き下げられたときに前記プレート線への前記所定の電圧の印加を継続することで、前記メモリセルへの前記第１の論理値の前記データの書き戻しを行う、付記１２乃至１４の何れか１つに記載の半導体記憶装置の読み出し方法。

（付記１６）前記第１の論理値のデータの書き戻し後に、書き込み回路は、前記判定回路が出力する前記判定結果に基づいて、前記第２の論理値のデータが読み出された前記メモリセルに対して、前記第２の論理値のデータの書き戻しを行う、付記１５に記載の半導体記憶装置の読み出し方法。

（付記１７）前記第１の読み出し回路、前記第２の読み出し回路及び前記第３の読み出し回路の各々に含まれる波形整形回路が、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号の波形を整形する、付記１２乃至１６の何れか１つに記載の半導体記憶装置の読み出し方法。

（付記１８）前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは、強誘電体キャパシタである、付記１２乃至１７の何れか１つに記載の半導体記憶装置の読み出し方法。

１０ 半導体記憶装置
１１ メモリセル
１１ａ，１２ａ，１３ａ，１４ａ１，１４ｃ１，１５ａ１，１５ｃ１ ｎＭＯＳトランジスタ
１１ｂ，１２ｂ，１３ｂ，１４ｂ１，１４ｂ３，１５ｂ１，１５ｂ３ キャパシタ
１２，１３ リファレンスセル
１４，１５，１６ プリセンスアンプ
１４ａ，１５ａ 初期化回路
１４ｂ，１５ｂ 増幅回路
１４ｂ２，１４ｂ４，１５ｂ２，１５ｂ４ インバータ
１４ｃ，１５ｃ リセット回路
１４ｃ２，１５ｃ２ 検出回路
１７ 判定回路
ＢＬ，ＢＬＲ０，ＢＬＲ１ ビット線
ＷＬ ワード線
ＰＬ プレート線
ＢＵＳＧＮＤ 制御信号
ＳＴＯＰ 信号
Ｐｏｕｔ，Ｐｏｕｔ０，Ｐｏｕｔ１ 増幅信号
Ｖｔｈ 閾値電圧

Claims (10)

1. 第１の論理値のデータまたは前記第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有するメモリセルと、
   前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルと、
   前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルと、
   前記第１のリファレンスセルに対して第１のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成するとともに、前記第１の増幅信号を遅延させた停止信号を出力する第１の読み出し回路と、
   前記第２のリファレンスセルに対して第２のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成する第２の読み出し回路と、
   前記メモリセルに対して第３のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成するとともに、前記停止信号を受け、前記停止信号の電圧が閾値以上になった場合に前記第３の電圧を接地電位に引き下げる第３の読み出し回路と、
   前記第１の増幅信号と前記第３の増幅信号との電位差、及び前記第２の増幅信号と前記第３の増幅信号との電位差に基づいて前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、
   を有する半導体記憶装置。
2. 前記第２の論理値のデータの読み出し時の前記第３の増幅信号が飽和するタイミングで、前記停止信号が前記閾値に達するように、前記第１の増幅信号に対する前記停止信号の遅延時間が設定されている、請求項１に記載の半導体記憶装置。
3. 前記第３の読み出し回路は、ドレインに前記第３のビット線が接続され、ゲートに前記停止信号が供給され、ソースが接地された第１のｎチャネル型ＭＯＳＦＥＴを有し、
   前記閾値は、前記第１のｎチャネル型ＭＯＳＦＥＴの閾値電圧である、
   請求項１または２に記載の半導体記憶装置。
4. 前記第１の読み出し回路、前記第２の読み出し回路及び前記第３の読み出し回路は、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号を生成する増幅回路を有し、
   前記増幅回路は、
   前記第１のビット線、前記第２のビット線または前記第３のビット線に一端が接続された第１のキャパシタと、
   第１の入力端子が前記第１のキャパシタの他端に接続された第１のインバータと、
   一端が前記第１のインバータの第１の出力端子に接続された第２のキャパシタと、
   第２の入力端子が前記第２のキャパシタの他端に接続され、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号を出力する第２のインバータと、
   を有する、請求項１乃至３の何れか一項に記載の半導体記憶装置。
5. 前記第１のインバータにおいて、前記第１の入力端子と前記第１の出力端子は、スイッチを介して接続されており、
   前記スイッチは、前記メモリセルの選択後、前記第１のキャパシタに接続されるプレート線に所定の電圧が印加されるまでの間にオンからオフに変化する、
   請求項４に記載の半導体記憶装置。
6. 前記メモリセルに接続されるプレート線に所定の電圧を印加するプレート線ドライバを有し、
   前記プレート線ドライバは、前記メモリセルに対する読み出し期間において、前記停止信号によって前記第３の電圧が前記接地電位に引き下げられたときに前記プレート線への前記所定の電圧の印加を継続することで、前記メモリセルへの前記第１の論理値のデータの書き戻しを行う、
   請求項１乃至５の何れか一項に記載の半導体記憶装置。
7. 前記第１の論理値のデータの書き戻し後に、前記判定回路が出力する前記判定結果に基づいて、前記第２の論理値のデータが読み出された前記メモリセルに対して、前記第２の論理値のデータの書き戻しを行う書き込み回路を有する、請求項６に記載の半導体記憶装置。
8. 前記増幅回路は、
   ドレインに前記第１のインバータの前記第１の出力端子が接続され、ソースが接地された第２のｎチャネル型ＭＯＳＦＥＴと、
   前記第２のｎチャネル型ＭＯＳＦＥＴのドレインに第３の入力端子が接続され、前記第２のｎチャネル型ＭＯＳＦＥＴのゲートに第３の出力端子が接続された第３のインバータと、
   をさらに有する、請求項４に記載の半導体記憶装置。
9. 前記第１の読み出し回路、前記第２の読み出し回路及び前記第３の読み出し回路は、前記第１の増幅信号、前記第２の増幅信号または前記第３の増幅信号の波形を整形する波形整形回路を有する、請求項１乃至８の何れか一項に記載の半導体記憶装置。
10. 第１の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第２の論理値のデータに対応した第１の電荷量の電荷を蓄積する第１のキャパシタを有し、前記第１の論理値のデータまたは前記第２の論理値のデータに対応した第２の電荷量の電荷を蓄積する第２のキャパシタを有するメモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第１のリファレンスセルに対して第１のビット線を介して接続される第１の読み出し回路が、前記メモリセルに対する読み出し時に、前記第１のビット線の第１の電圧を増幅した第１の増幅信号を生成するとともに、前記第１の増幅信号を遅延させた停止信号を出力し、
    前記第１の論理値のデータに対応した第３の電荷量の電荷を蓄積する第３のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第２のリファレンスセルに対して第２のビット線を介して接続される第２の読み出し回路が、前記メモリセルに対する読み出し時に、前記第２のビット線の第２の電圧を増幅した第２の増幅信号を生成し、
    前記メモリセルに対して第３のビット線を介して接続される第３の読み出し回路が、前記メモリセルの読み出し時に、前記第３のビット線の第３の電圧を増幅した第３の増幅信号を生成するとともに、前記停止信号を受け、前記停止信号の電圧が閾値以上になった場合に前記第３の電圧を接地電位に引き下げ、
    判定回路が、前記第１の増幅信号と前記第３の増幅信号との電位差、及び前記第２の増幅信号と前記第３の増幅信号との電位差に基づいて前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する、
    半導体記憶装置の読み出し方法。

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