JP2006031800A - 強誘電体メモリ装置及び電子機器 - Google Patents

Abstract

【課題】 読み出し動作の安定した強誘電体メモリ装置を提供する。
【解決手段】
所定の電圧を生成する電圧源と、一端が第１のビット線に電気的に接続された第１の強誘電体キャパシタと、第１のビット線と電圧源との間に設けられ、第１の抵抗値を有する第１の抵抗体と、一端が第２のビット線に電気的に接続された第２の強誘電体キャパシタと、第２のビット線と電圧源との間に設けられ、第１の抵抗値と異なる第２の抵抗値を有する第２の抵抗体と、所定の電圧が第１のビット線及び第２のビット線に供給されたときの第１のビット線の電位を第２のビット線の電位と比較して、第１の強誘電体キャパシタに書き込まれたデータを判定するセンスアンプと、を備えた強誘電体メモリ装置。
【選択図】 図１１

Description

本発明は、強誘電体メモリ装置及び電子機器に関する。特に本発明は、読み出し動作の安定した強誘電体メモリ装置に関する。

従来のＦｅＲＡＭとして、特開２００２−１００１８３号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された強誘電体メモリは、センスアンプの前段に、２値化された信号のうち低電位側の信号を０Ｖに設定し直す０レベル設定回路を備えている。
特開２００２−１００１８３号公報

しかしながら特許文献１に開示された従来のＦｅＲＡＭでは、メモリセルに高い電圧がかかってしまうため、メモリセルを構成する強誘電体の疲労特性が大きく劣化してしまうという問題が生じていた。また、回路構成が複雑となるため、読み出し動作に時間がかかり、動作速度が遅くなるという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するため、本発明の第１の形態によれば、所定の電圧を生成する電圧源と、第１のビット線及び第２のビット線と、一端が第１のビット線に電気的に接続された第１の強誘電体キャパシタと、第１のビット線と電圧源との間に設けられ、第１の抵抗値を有する第１の抵抗体と、電圧源と第１のビット線との間に設けられ、第１のビット線に第１の抵抗体を通して所定の電圧を所定の期間、供給するか否かを切り換える第１のスイッチと、一端が第２のビット線に電気的に接続された第２の強誘電体キャパシタと、第２のビット線と電圧源との間に設けられ、第１の抵抗値と異なる第２の抵抗値を有する第２の抵抗体と、電圧源と第２のビット線との間に設けられ、第２のビット線に第２の抵抗体を通して所定の電圧を所定の期間、供給するか否かを切り換える第２のスイッチと、所定の電圧が第１のビット線及び第２のビット線に供給されたときの第１のビット線の電位を第２のビット線の電位と比較して、第１の強誘電体キャパシタに書き込まれたデータを判定するセンスアンプと、を備えたことを特徴とする強誘電体メモリ装置を提供する。

上記構成では、第１の強誘電体キャパシタに書き込まれたデータに応じて、第１のビット線の充電特性が大きく異なることとなる。すなわち、第１の強誘電体キャパシタに書き込まれたデータ間において大きな読み出し電位差を得ることができるため、当該電位差に基づいて、第１の強誘電体キャパシタに書き込まれたデータを判定することができる。したがって、上記構成によれば、構成が極めて簡易で、読み出し動作の安定した強誘電体メモリ装置を提供することができる。

また、上記構成では、第２のビット線は第１のビット線と時定数が異なるため、電圧源から所定の電圧が供給されたときの第２のビット線の充電特性は、第１のビット線の充電特性と異なる。そして、センスアンプは、この充電特性の差異に基づいて、第１の強誘電体キャパシタに書き込まれたデータを判定することとなる。すなわち、所定の電圧が第１のビット線及び第２のビット線に供給された後の所定のタイミングにおける第１のビット線の電位は第２のビット線の電位と異なり、センスアンプは、この電位差に基づいて、第１の強誘電体キャパシタに書き込まれたデータを判定することができる。

したがって、上記構成によれば、極めて簡易な構成で、安定した読み出し動作を実現することができる。また、プロセス変動やプロセスばらつき、動作温度変化、電源電圧変化等が起きて強誘電体キャパシタの特性が変化した場合であっても、当該データの安定した読み出し動作を実現することができる。

例えば、第２の強誘電体キャパシタに参照電圧データとしてデータ"０"を書き込む場合には第２の抵抗値を第１の抵抗値より大きく設定し、一方、参照電圧データとしてデータ"１"を書き込む場合には第２の抵抗値を第１の抵抗値より小さく設定する。

上記強誘電体メモリ装置において、第２の強誘電体キャパシタは、データ"０"が書き込まれたことが好ましい。

上記構成では、第２の強誘電体キャパシタにデータ"０"を保持させるためには、その一端の電位を他端より高くすることとなる。そして、第１の強誘電体キャパシタに書き込まれたデータを判定するときに、参照電圧を生成すべく第２のビット線に所定の電圧が供給されるため、当該所定の電圧により、第２の強誘電体キャパシタの一端の電位を他端より高くして、第２の強誘電体キャパシタにデータ"０"を保持させることができる。したがって、上記構成によれば、極めて簡易な構成で、第２の強誘電体キャパシタに参照電圧データを保持させることができる。

上記強誘電体メモリ装置において、第２の強誘電体キャパシタは、他端が接地されたことが好ましい。

上記構成では、第１の強誘電体キャパシタに書き込まれたデータを判定するときに、参照電圧を生成すべく第２のビット線に所定の電圧が供給されたときに、第２の強誘電体キャパシタには当該所定の電圧がかかることとなる。すなわち、上記構成では、参照電圧データとして書き込まれたデータ"０"が破壊されないため、第２の強誘電体キャパシタへの再書き込み動作を行わなくともよい。したがって、上記構成によれば、極めて容易に第２の強誘電体キャパシタに参照電圧データを保持させることができる。

上記強誘電体メモリ装置において、第２の抵抗値は、第１の抵抗値より大きいことが好ましい。

上記構成では、第２のビット線の時定数は、第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合の第１のビット線の時定数と、"１"が書き込まれていた場合の第１のビット線の時定数との間の値となる。すなわち、第１のビット線及び第２のビット線に所定の電圧が供給されたときの第２のビット線の電位は、第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合の第１のビット線の電位と、"１"が書き込まれていた場合の第１のビット線の電位との間の値となる。したがって、上記構成によれば、第２のビット線の電位に基づいて、第１の強誘電体キャパシタに書き込まれたデータを正確に判定することができる。

上記強誘電体メモリ装置において、第２の抵抗値は、第２のビット線の時定数が、第１の強誘電体キャパシタにデータ"１"が書き込まれていた場合における第１のビット線の時定数と、第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合における第１のビット線の時定数との中間の時定数になる抵抗値であることが好ましい。

上記構成では、第１のビット線及び第２のビット線に所定の電圧が供給されたときの第２のビット線の電位は、第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合の第１のビット線の電位と、"１"が書き込まれていた場合の第１のビット線の電位との間の略中央値となる。したがって、上記構成によれば、参照電圧のマージンを大きくとることができるため、第１の強誘電体キャパシタに書き込まれたデータをさらに正確に判定することができる。

上記強誘電体メモリ装置において、第２の抵抗値は、第２のビット線の時定数が、第１の強誘電体キャパシタにデータ"１"が書き込まれていた場合における第１のビット線の時定数と第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合における第１のビット線の時定数との中間の時定数になる抵抗値より小さくく、第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合における第１のビット線の時定数より大きくなるような抵抗値であることが好ましい。

上記構成では、第１のビット線及び第２のビット線に所定の電圧が供給されたときの第２のビット線の電位は、第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合の第１のビット線の電位と、"１"が書き込まれていた場合の第１のビット線の電位の略中央値より小さい値となる。したがって、上記構成によれば、ファティーグ特性によって、"１"が書き込まれていた場合の第１のビット線の電位が低下したとしても、第１の強誘電体キャパシタに書き込まれたデータを正確に判定することができる。

上記強誘電体メモリ装置において、第１の強誘電体キャパシタは、第２の強誘電体キャパシタと略等しい容量を有することが好ましい。

上記強誘電体メモリ装置において、電圧源は、所定の電圧として、当該強誘電体メモリを駆動する駆動電圧と略同じ電圧を生成するのが好ましい。かかる構成によれば、駆動電圧を生成する駆動電圧源を電圧源として用いることができるため、強誘電体メモリ装置を高集積化させることができる。

上記強誘電体メモリ装置において、電圧源は、所定の電圧として、強誘電体キャパシタの抗電圧と当該強誘電体メモリを駆動する駆動電圧との間の電圧を生成してもよい。かかる構成によれば、強誘電体キャパシタを構成する強誘電体に印加される電圧を小さくすることができるため、強誘電体特性、特にファティーグ特性の劣化を抑えることができる。ひいては、信頼性の高い強誘電体メモリ装置を提供することができる。

上記強誘電体メモリ装置において、電圧源は、所定の電圧として、強誘電体キャパシタの抗電圧より小さい電圧を生成してもよい。かかる構成よれば、強誘電体特性の劣化を抑えることができるとともに、再書き込み動作が不要な強誘電体メモリを提供することができる。

上記強誘電体メモリ装置において、スイッチは、ソース及びドレインの一方が電圧源またはビット線に電気的に接続され、他方が抵抗体に電気的に接続されたｎ型トランジスタであることが好ましい。これにより、さらに動作の安定した強誘電体メモリ装置を提供することができる。

当該強誘電体メモリ装置は、ビット線及び抵抗体に所定の電圧の供給を開始した後、ビット線が所定の電圧と略同電位に達する前に供給を停止するようにスイッチを制御する制御手段をさらに備えることが好ましい。この場合、当該強誘電体メモリ装置は、強誘電体キャパシタの他端に電気的に接続されたプレート線と、ビット線に所定の電圧が供給されている間、プレート線の電位を接地電位に制御するプレート線制御部とをさらに備えることが好ましい。かかる構成によれば、読み出し動作において大きな読み出し電位差を得ることができるため、動作の安定した強誘電体メモリ装置を提供することができる。

本発明の第２の形態によれば、上記の強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の強誘電体メモリ装置１００の全体構成の一例を示すブロック図である。強誘電体メモリ装置１００は、複数の強誘電体キャパシタがアレイ状に設けられたキャパシタアレイ１１０と、ビット線制御部１２０と、プレート線制御部１３０と、ワード線制御部１４０とを備えて構成される。

ビット線制御部１２０は、ビット線ＢＬの電位を制御し、また、ビット線ＢＬの電位に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを判断する。プレート線制御部１３０は、プレート線ＰＬの電位を制御する。また、ワード線制御部１４０は、ワード線ＷＬの電位を制御する。

図２は、第１実施形態におけるキャパシタアレイ１１０の回路構成の一部を示す図である。キャパシタアレイ１１０は、ビット線ＢＬと、プレート線ＰＬと、強誘電体キャパシタＣｐと、電圧源の一例である定電圧源２００と、プリチャージ電圧源２１０と、抵抗体Ｒ１と、スイッチの一例であるトランジスタＴＲ１、ＴＲ２及びＴＲ３とを有して構成される。なお、キャパシタアレイ１１０は、ビット線ＢＬ及びプレート線ＰＬに電気的に接続された、アレイ状に配置された複数の強誘電体キャパシタＣｐを有するが、以下において当該複数のキャパシタＣｐのうちの１つを例に、強誘電体メモリ装置１００の構成及び動作について説明する。

強誘電体キャパシタＣｐは、一端がトランジスタＴＲ２を介してビット線ＢＬに電気的に接続されており、他端がプレート線ＰＬに電気的に接続されている。すなわち、トランジスタＴＲ２のソース及びドレインの一方が強誘電体キャパシタＣｐの一端に接続されており、また、他方がビット線ＢＬに接続されている。また、トランジスタＴＲ２のゲートにはワード線ＷＬが接続されており、トランジスタＴＲ２は、ワード線ＷＬの電位の変化に応じて、ビット線ＢＬと強誘電体キャパシタＣｐとを電気的に接続するか否かを切り換える。

定電圧源２００は、ビット線ＢＬに供給するための所定の電圧を生成する。定電圧源２００は、例えば、強誘電体メモリ装置１００を駆動する駆動電圧ＶＣＣと略同じ電圧を生成する。この場合、定電圧源２００は、強誘電体メモリ装置１００に設けられた、駆動電圧ＶＣＣを生成する駆動電圧源であってもよい。

他の例において定電圧源２００は、駆動電圧ＶＣＣと後述する抗電圧Ｖｃとの間の電圧を生成してもよく、また、抗電圧Ｖｃより小さい電圧を生成してもよい。定電圧源２００がこれらの電圧を生成し、ビット線ＢＬに供給した場合における強誘電体メモリ装置１００の動作については図７及び図８において後述する。

抵抗体Ｒ１は、ビット線ＢＬと定電圧源２００との間に設けられる。また、トランジスタＴＲ１は、定電圧源２００とビット線ＢＬとの間に設けられ、定電圧源２００において生成された電圧を、抵抗体Ｒ１を介してビット線ＢＬに供給する。トランジスタＴＲ１のソース及びドレインの一方が定電圧源２００に電気的に接続されており、また、他方が抵抗体Ｒ１に電気的に接続されている。また、トランジスタＴＲ１のゲートには信号Ｒｅａｄが供給されており、信号Ｒｅａｄの電位の変化に基づいて、抵抗体Ｒ１を介してビット線ＢＬに当該電圧を供給するか否かを切り換える。

なお、本実施形態では、ビット線ＢＬの端部において定電圧源２００がトランジスタＴＲ１及び抵抗体Ｒ１を介して設けられているが、他の形態においては、ビット線ＢＬにおける複数のトランジスタＴＲ２が電気的に接続されている点の間において、ビット線ＢＬに所定の電圧を供給可能に設けられてもよい。また、ビット線ＢＬにおける強誘電体キャパシタＣｐが電気的に接続されている点とトランジスタＴＲ３が電気的に接続されている点との間においてビット線ＢＬに所定の電圧を供給可能に設けられてもよい。この場合において、抵抗体Ｒ１は、定電圧源２００とビット線ＢＬとの間に設けられるのが望ましく、また、トランジスタＴＲ１は、抵抗体Ｒ１と直列に設けられるのが望ましい。

プリチャージ電圧源２１０は、ビット線ＢＬにプリチャージ電圧ＶＰＲとして０Ｖを供給するよう構成された電圧源であってもよい。すなわち、キャパシタアレイ１１０は、プリチャージ電圧源２１０を有する構成に代えて、トランジスタＴＲ３を介してビット線ＢＬを接地可能に構成されてもよい。

図３は、本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第１実施例を示すタイミングチャートである。本例において定電圧源２００は、ビット線ＢＬに供給する電圧として駆動電圧ＶＣＣを生成する。

まず、信号ＰＣの電位をＶＣＣにすることにより、トランジスタＴＲ３を導通させ、ビット線ＢＬをプリチャージする。本例においてプリチャージ電圧源２１０は、プリチャージ電圧ＶＰＲとして０Ｖを生成しており、ビット線ＢＬは０Ｖにプリチャージされる。

次に、ワード線ＷＬの電位を０ＶからＶＣＣに変化させることにより、トランジスタＴＲ２を導通させる。これにより、強誘電体キャパシタＣｐの一端の電位は０Ｖとなり、また、プレート線ＰＬの電位も０Ｖであるため、強誘電体キャパシタＣｐの両端の電位差は０Ｖとなる。

次に、信号ＰＣの電位を０Ｖにすることにより、トランジスタＴＲ３を非導通とし、ビット線ＢＬを浮遊状態にする。そして、信号Ｒｅａｄの電位をＶＣＣとすることにより、トランジスタＴＲ１を導通させる。これにより、定電圧源２００からビット線ＢＬに、抵抗体Ｒ１を介してＶＣＣが供給されるため、ビット線ＢＬの電位が所定の充電波形を描きながら徐々にチャージされる。

このとき、強誘電体キャパシタＣｐに書き込まれたデータに基づいて当該時定数が変化するため、当該データに基づいてビット線ＢＬの充電波形が異なる。具体的には、強誘電体キャパシタＣｐに書き込まれたデータが"０"である場合には、ビット線ＢＬの電位の上昇が急峻な充電波形となり、当該データが"１"である場合には、当該データが"０"である場合よりもビット線ＢＬの電位の上昇が緩やかな充電波形となる。充電波形については図４及び図５において後述する。

次に、信号Ｒｅａｄの電位をＶＣＣにしてから所定の時間が経過した後、当該電位を０Ｖにすることにより、トランジスタＴＲ１を非導通とする。これにより、ビット線ＢＬは、浮遊状態となるため、トランジスタＴＲ１を非導通としたときのビット線ＢＬの電位が保持されることとなる。具体的には、強誘電体キャパシタＣｐに書き込まれたデータが"０"である場合と、当該データが"１"である場合との間で、ビット線ＢＬに所定の電位差が生じる。そして、ビット線制御部１２０に設けられたセンスアンプ（図示せず）により、ビット線ＢＬの電位を増幅し、増幅されたビット線ＢＬの電位に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを判断する。

次に、プレート線ＰＬの電位を、０ＶからＶＣＣに変化させた後、再度０Ｖに変化させることにより、強誘電体キャパシタＣｐに対してデータを再書き込みする。そして、ビット線ＢＬ及びワード線ＷＬの電位を０Ｖとすることにより、読み出し及び書き込み動作を終了する。

図４は、キャパシタアレイ１１０の等価回路を示す図である。強誘電体キャパシタＣｐは容量Ｃを有しているため、本実施形態のキャパシタアレイ１１０において、抵抗体Ｒ１、強誘電体キャパシタＣｐ、及びビット線ＢＬは、同図に示すようにＲＣ直列回路を形成する。ここで、トランジスタＴＲ３を導通させ、定電圧源２００で生成された電圧をビット線ＢＬにチャージした場合、ｔ秒後におけるビット線ＢＬの点Ａの電位Ｖｔは以下の式（１）で表される。

Ｖｔ ＝ ＶＣＣ×（１−ｅ−ｔ／ＣＲ） （１）

ここで、時定数ＣＲは、例えば、ビット線ＢＬの電位が印加された電圧ＶＣＣの（１−ｅ−１）、すなわち、６３．２％まで上昇する時間を示す。すなわち、時定数ＣＲが大きいほどビット線ＢＬがチャージされる充電時間が遅れることとなる。時定数ＣＲは、強誘電体キャパシタＣｐの容量Ｃに応じて変化するため、当該充電時間は、強誘電体キャパシタＣｐに書き込まれたデータに応じて変化する。以下において、強誘電体キャパシタＣｐに書き込まれたデータに応じて、強誘電体キャパシタＣｐの容量Ｃがどのように変化するか説明する。

図５は、強誘電体キャパシタＣｐのＱ−Ｖヒステリシス特性及びＣ−Ｖ特性を示す図である。図５（ａ）に示す強誘電体キャパシタＣｐのＱ−Ｖヒステリシス特性において、特性曲線の傾き（ΔＱ／ΔＶ）は、強誘電体キャパシタＣｐの容量Ｃを表しており、容量Ｃは、特性曲線においてその傾きが急である場合には大きな値を示し、傾きが緩やかである場合には小さな値を示す。

図５（ｂ）は、電圧Ｖに対する強誘電体キャパシタＣｐの容量Ｃを示したＣ−Ｖ特性を示す図である。同図に示すように、容量Ｃは、強誘電体キャパシタＣｐに書き込まれたデータ及び電圧Ｖに応じて変化する。すなわち、強誘電体キャパシタＣｐに０Ｖから正の電圧を徐々に印加していくと、強誘電体キャパシタＣｐに書き込まれたデータが"０"である場合、容量Ｃは緩やかに減少する。一方、当該データが"１"である場合、容量Ｃは急速に増加し、強誘電体キャパシタＣｐの分極量が略ゼロとなるときの電圧である抗電圧Ｖｃ及び−Ｖｃにおいて極大となった後、急速に減少する。次に、この容量Ｃの変化に応じてビット線ＢＬの電位がどのように変化するか説明する。

図６は、ビット線ＢＬへのＶＣＣの供給時間ｔに対するビット線ＢＬの電位を示す図である。上述のとおり、強誘電体キャパシタＣｐの容量Ｃは、強誘電体キャパシタＣｐに書き込まれたデータに応じて変化する。したがって、抵抗体Ｒ１を介してビット線ＢＬにＶＣＣを供給した場合、ビット線ＢＬの電位は、当該データが"０"である場合には急速に増加し、当該データが"１"である場合には緩やかに増加する。すなわち、所定の時間Ｔ０におけるビット線ＢＬの電位は、当該データが"０"である場合と"１"である場合とでΔＶの電位差が生じることとなる。

図３を参照して、信号Ｒｅａｄの電位を０ＶからＶＣＣに変化させるとビット線ＢＬのチャージが開始され、信号Ｒｅａｄの電位をＶＣＣから０Ｖに変化させるとビット線ＢＬのチャージが停止され、当該停止時の電位を保持したままビット線ＢＬは浮遊状態となる。したがって、当該データが"０"である場合と"１"である場合とで、所定の電位差が生じるようなタイミングで、ビット線ＢＬへのチャージを停止することにより、強誘電体キャパシタＣｐに書き込まれたデータを判断することができる。

図７は、本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第２実施例を示すタイミングチャートである。本例における読み出し動作及び書き込み動作は、第１実施例における動作と同様であるが、本例において定電圧源２００は、強誘電体キャパシタＣｐの抗電圧Ｖｃと駆動電圧ＶＣＣとの間の電圧を生成する。したがって、本例においてビット線ＢＬにチャージされる電圧は、第１実施例の電圧より低くなるため、強誘電体キャパシタＣｐにかかる電圧をさらに低くすることができる。したがって、強誘電体キャパシタＣｐを構成する強誘電体の劣化をさらに抑えることができる。

図８は、本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第３実施例を示すタイミングチャートである。

本例における読み出し動作は、第１実施例及び第２実施例における動作と同様である。一方、本例において定電圧源２００は、強誘電体キャパシタＣｐの抗電圧Ｖｃより低い電圧を生成する。すなわち、強誘電体キャパシタＣｐに抗電圧Ｖｃより高い電圧が供給されることがない。したがって、読み出し動作により、強誘電体キャパシタＣｐに書き込まれたデータが破壊されることがないため、プレート線ＰＬの電位を０ＶからＶＣＣに変化させる再書き込み動作をしなくともよい。

本例によれば再書き込み動作が不要となるため、強誘電体キャパシタＣｐの消費電力を低減させることができる。また、再書き込み動作が不要となるとともに、強誘電体キャパシタＣｐを構成する強誘電体の疲労を抑えることができる。

図９は、第２実施形態におけるキャパシタアレイ１１０の回路構成の一部を示す図である。以下において、第１実施形態と異なる点を中心に第２実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態と同一の符号を付した構成については、当該実施形態と同様の機能を有する。

本実施形態において、キャパシタアレイ１１０は、強誘電体キャパシタＣｐに書き込まれたデータを判定するタイミングを示す信号ＳＡｏｎを生成する点で、第１実施形態の構成と異なる。具体的には、本実施形態のキャパシタアレイ１１０は、第１実施形態の回路構成に加え、第１のダミービット線ＤＢＬ１と、第１のダミー強誘電体キャパシタＤＣｐ１と、抵抗体Ｒ２と、スイッチの一例であるトランジスタＴＲ４と、センスアンプ２２０と、波形整形部の一例であるバッファ２３０とをさらに備えて構成される。

第１のダミー強誘電体キャパシタＤＣｐ１は、一端が第１のダミービット線ＤＢＬ１に接続されており、他端が接地されている。本実施形態において、第１のダミー強誘電体キャパシタＤＣｐ１は、他の強誘電体キャパシタＣｐと略同一の面積及び容量を有して構成されている。他の例において、第１のダミー強誘電体キャパシタＤＣｐ１は、トランジスタ等のスイッチを介して第１のダミービット線ＤＢＬ１に接続されてもよい。この場合、当該スイッチは、強誘電体キャパシタＣｐに接続されたトランジスタＴＲ２の動作に応じて、制御されることが好ましい。

抵抗体Ｒ２は、第１のダミービット線ＤＢＬ１と定電圧源２００との間に設けられる。また、トランジスタＴＲ４は、定電圧源２００と第１のダミービット線ＤＢＬ１との間に設けられ、定電圧源２００において生成された電圧を、抵抗体Ｒ２を介して第１のダミービット線ＤＢＬ１に供給するか否かを切り換える。トランジスタＴＲ４のソース及びドレインの一方が定電圧源２００に電気的に接続されており、また、他方が抵抗体Ｒ２に電気的に接続されている。また、トランジスタＴＲ４のゲートには信号Ｒｅａｄが供給されており、信号Ｒｅａｄの電位の変化に基づいて、抵抗体Ｒ２を介して第１のダミービット線ＤＢＬに当該電圧を供給するか否かを切り換える。すなわち、本実施形態において、トランジスタＴＲ４は、トランジスタＴＲ１の動作に同期して、第１のダミービット線ＤＢＬ１に当該電圧を供給するか否かを切り換える。

抵抗体Ｒ２の抵抗値は、強誘電体キャパシタＣｐ及び／又は第１のダミー強誘電体キャパシタＤＣｐ１のヒステリシス特性に基づいて定められることが好ましい。図５において説明したとおり、強誘電体キャパシタＣｐ及び第１のダミー強誘電体キャパシタＤＣｐ１の容量（常誘電体容量）は、ヒステリシス特性の傾きに応じて変化する。

例えば、ヒステリシス特性の傾きが大きい場合には、ヒステリシス特性の傾きが小さい場合と比べて、強誘電体キャパシタＣｐ及び第１のダミー強誘電体キャパシタＤＣｐ１の容量が大きくなるため、ビット線ＢＬ及び第１のダミービット線ＤＢＬ１の時定数も大きくなる。すなわち、ビット線ＢＬ及び第１のダミービット線ＤＢＬ１に所定の電圧を供給したときに、ヒステリシス特性の傾きが大きい場合には当該ビット線ＢＬ及び第１のダミービット線ＤＢＬ１の電位は緩やかに上昇し、一方、当該傾きが小さい場合には当該ビット線ＢＬ及び第１のダミービット線ＤＢＬ１の電位は急速に上昇することとなる。

したがって、ビット線ＢＬの電位は、強誘電体キャパシタＣｐに書き込まれたデータが“１”である場合と“０”である場合とでΔＶの電位差が生じるところ、この電位差ΔＶが最大となるタイミングは、強誘電体キャパシタＣｐのヒステリシス特性に応じて変動することとなる。したがって、抵抗体Ｒ２の抵抗値は、ヒステリシス特性に応じて、センスアンプ２２０が動作するタイミングにおいてこの電位差ΔＶが最大、あるいは十分な読み出しマージンが得られる値となるように設定されることが望ましい。

バッファ２３０は、入力として第１のダミービット線ＤＢＬ１の電位を受け取り、当該電位波形を整形した電位信号ＳＡｏｎを生成する。本実施形態において、バッファ２３０は、第１のダミービット線ＤＢＬ１の電位が所定の電位より低い場合には、電位信号ＳＡｏｎとして０Ｖを出力し、第１のダミービット線ＤＢＬ１の電位が所定の電位より高い場合には、電位信号ＳＡｏｎとしてＶＣＣを出力する。当該所定の電位は、センスアンプ２２０が動作を開始する電位と略等しい電位であってよい。

本実施形態において、キャパシタアレイ１１０は、複数段のバッファ２３０を有して構成される。また、各バッファ２３０は遅延素子としても機能しており、バッファ２３０の段数を変化させて、電位波形に対する電位信号ＳＡｏｎの遅延時間を調整してもよい。

センスアンプ２２０は、電位信号ＳＡｏｎの電位が変化するタイミングに応じて、ビット線ＢＬの電位に基づき強誘電体キャパシタＣｐに書き込まれたデータを判定する。すなわち、本実施形態において、センスアンプ２２０は、電位信号ＳＡｏｎをイネーブル信号として受け取る。

図１０は、ビット線ＢＬ及び第１のダミービット線ＤＢＬ１へのＶＣＣの供給時間ｔに対するビット線ＢＬ、第２のダミービット線ＤＢＬ２、及び電位信号ＳＡｏｎの電位を示す図である。本実施形態の強誘電体メモリ装置１００は、第１実施形態と同様の動作をするため、以下において、第２のダミービット線ＤＢＬ２の電位の変化を中心に、本実施形態の強誘電体メモリ装置１００の動作について説明する。

まず、第１実施形態と同様に、ビット線ＢＬ及び第１のダミービット線ＤＢＬ１を０Ｖにプリチャージし、浮遊状態とする。次に、信号Ｒｅａｄの電位を０ＶからＶＣＣに変化させ、トランジスタＴＲ１及びＴＲ４を導通させる。これにより、定電圧源２００からビット線ＢＬ及び第１のダミービット線ＤＢＬ１に、それぞれ抵抗体Ｒ１及びＲ２を介してＶＣＣが供給されるため、ビット線ＢＬ及び第１のダミービット線ＤＢＬ１の電位は、図１０に示すように、所定の充電波形を描きながら徐々にチャージされる。

本実施形態において、抵抗体Ｒ２は、抵抗体Ｒ１と略等しい抵抗値を有しており、第１のダミー強誘電体キャパシタＤＣｐ１には、データ“０”が書き込まれている。また、ビット線ＢＬの容量は、第１のダミービット線ＤＢＬ１の容量と略等しい。このため、第１のダミービット線ＤＢＬ１の電位は、強誘電体キャパシタＣｐに書き込まれたデータが“０”である場合におけるビット線ＢＬの電位と同様に上昇する。

次に、第１のダミービット線ＤＢＬ１の電位がバッファ２３０の閾値を超えると、バッファ２３０は、電位信号ＳＡｏｎとしてＶＣＣを出力する。本実施形態において、バッファ２３０は遅延素子としても機能しているため、第１のダミービット線ＤＢＬ１の電位が当該閾値を超えてからΔｔ経過した後に、電位信号ＳＡｏｎの電位を０ＶからＶＣＣに変化させる。

次に、電位信号ＳＡｏｎの電位がセンスアンプ２２０の閾値を超えると、センスアンプ２２０が動作を開始する。センスアンプ２２０は、電位信号ＳＡｏｎの電位が当該閾値を超えたときに、ビット線ＢＬの電位を参照電圧と比較して、強誘電体キャパシタＣｐに書き込まれたデータを判定する。センスアンプ２２０は、ビット線ＢＬの電位が、参照電圧より高い場合には、強誘電体キャパシタＣｐに書き込まれたデータが“０”であると判定する。一方、センスアンプ２２０は、ビット線ＢＬの電位が、参照電圧より低い場合には、強誘電体キャパシタＣｐに書き込まれたデータが“１”であると判定する。

本実施形態では、所定の電圧がビット線ＢＬ及び第１のダミービット線ＤＢＬ１に供給されたときの当該第１のダミービット線ＤＢＬ１の電位が変化するタイミングに応じて、センスアンプ２２０の動作を開始させることができる。当該タイミングは第１のダミービット線ＤＢＬ１の時定数、すなわち、第１のダミービット線ＤＢＬ１に接続された第２の抵抗体及び第１のダミー強誘電体キャパシタＤＣｐ１の特性によって定まることとなる。そして、例えば、第１の抵抗体や強誘電体キャパシタＣｐ等のビット線ＢＬの時定数に影響を与える特性が変動した場合であっても、当該変動に応じて、第１のダミービット線ＤＢＬ１の時定数も変動することとなる。したがって、本実施形態によれば、強誘電体キャパシタ等の特性が変動した場合であっても、安定した読み出し動作を行うことができる強誘電体メモリ装置１００を提供することができる。

本実施形態では、センスアンプ２２０は、強誘電体キャパシタＣｐに書き込まれたデータを、電位波形の電位が変化するタイミングに基づいて判定することとなる。そして、当該タイミングは、バッファ２３０が電位波形を整形する動作によって定まることとなる。したがって、本実施形態によれば、バッファ２３０により当該タイミングを所望のタイミングとすることができるため、読み出し動作をさらに安定させることができる。

図１１は、第３実施形態におけるキャパシタアレイ１１０の回路構成の一部を示す図である。以下において、第１実施形態及び／又は第２実施形態と異なる点を中心に第３実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態及び／又は第２実施形態と同一の符号を付した構成については、当該実施形態と同様の機能を有する。

本実施形態において、キャパシタアレイ１１０は、強誘電体キャパシタＣｐに書き込まれたデータを判定するための参照電圧を生成する構成を有する点で、第１実施形態及び第２実施形態の構成と異なる。具体的には、本実施形態のキャパシタアレイ１１０は、第１実施形態の回路構成に加え、第２のダミービット線ＤＢＬ２と、第２のダミー強誘電体キャパシタＤＣｐ２と、抵抗体Ｒ３と、スイッチの一例であるトランジスタＴＲ５と、センスアンプ２２０とをさらに備えて構成される。

第２のダミー強誘電体キャパシタＤＣｐ２は、一端が第２のダミービット線ＤＢＬ２に接続されており、他端が接地されている。本実施形態において、第２のダミー強誘電体キャパシタＤＣｐ２は、他の強誘電体キャパシタＣｐと略同一の面積及び容量を有して構成されている。他の例において、第２のダミー強誘電体キャパシタＤＣｐ２は、トランジスタ等のスイッチを介して第２のダミービット線ＤＢＬ２に接続されてもよい。この場合、当該スイッチは、強誘電体キャパシタＣｐに接続されたトランジスタＴＲ２の動作に応じて、制御されることが好ましい。

抵抗体Ｒ３は、第２のダミービット線ＤＢＬ２と定電圧源２００との間に設けられる。また、トランジスタＴＲ５は、定電圧源２００と第２のダミービット線ＤＢＬ２との間に設けられ、定電圧源２００において生成された電圧を、抵抗体Ｒ３を介して第２のダミービット線ＤＢＬ２に供給するか否かを切り換える。トランジスタＴＲ５のソース及びドレインの一方が定電圧源２００に電気的に接続されており、また、他方が抵抗体Ｒ３に電気的に接続されている。また、トランジスタＴＲ５のゲートには信号Ｒｅａｄが供給されており、信号Ｒｅａｄの電位の変化に基づいて、抵抗体Ｒ３を介して第２のダミービット線ＤＢＬ２に当該電圧を供給するか否かを切り換える。すなわち、本実施形態において、トランジスタＴＲ５は、トランジスタＴＲ１の動作に同期して、第２のダミービット線ＤＢＬ２に当該電圧を供給するか否かを切り換える。

抵抗体Ｒ３の抵抗値は、第２のダミー強誘電体キャパシタＤＣｐ２に書き込まれたデータに基づいて設定される。具体的には、抵抗体Ｒ３の抵抗値は、第２のダミービット線ＤＢＬ２の時定数が、以下の式（２）で導かれる値となるように設定されるのが望ましい。

Ｒ１×（２ＣＢＬ＋Ｃｐ“１”＋Ｃｐ“０”）／２ （２）

ここで、ＣＢＬはビット線ＢＬの容量、Ｃｐ“１”はデータ“１”が書き込まれた場合の強誘電体キャパシタＣｐの容量、Ｃｐ“０”はデータ“０”が書き込まれた場合の強誘電体キャパシタＣｐの容量を示す。

なお、抵抗体Ｒ３の抵抗値は、第２のダミービット線ＤＢＬ２の時定数が、強誘電体キャパシタＣｐにデータ“１”が書き込まれていた場合におけるビット線ＢＬの時定数より小さく、強誘電体キャパシタＣｐにデータ"０"が書き込まれていた場合におけるビット線ＢＬの時定数より大きくなるような抵抗値であればよい。

本実施形態では、第２のダミービット線ＤＢＬ２にはデータ“０”が書き込まれているため、抵抗体Ｒ３の抵抗値は、抵抗体Ｒ１の抵抗値より大きくなるように設定される。抵抗体Ｒ３の抵抗値は、第２のダミービット線ＤＢＬ２の時定数が、式（２）で導かれる値より小さくなるような抵抗値となるように設定されるのが好ましい。

本実施形態では、第２のダミービット線ＤＢＬ２の端部において定電圧源２００がトランジスタＴＲ５及び抵抗体Ｒ３を介して設けられているが、他の形態においては、第２のダミービット線ＤＢＬ２における第２のダミー強誘電体キャパシタＤＣｐ２が接続されている点とセンスアンプ２２０との間において、第２のダミービット線ＤＢＬ２に所定の電圧を供給可能に設けられてもよい。この場合において、抵抗体Ｒ３は、定電圧源２００と第２のダミービット線ＤＢＬ２との間に設けられるのが望ましく、また、トランジスタＴＲ５は、抵抗体Ｒ３と直列に設けられるのが望ましい。

第２のダミービット線ＤＢＬ２は、一端が抵抗体Ｒ３及びトランジスタＴＲ５を介して定電圧源２００に接続されており、他端がセンスアンプ２２０に接続されている。センスアンプ２２０は、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２の他端が接続されており、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２の電位に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを判定する。

第２のダミービット線ＤＢＬ２は、複数のビット線ＢＬに対して１本設けられるのが好ましい。例えば、第２のダミービット線ＤＢＬ２は、ビット線ＢＬのブロック単位で設けられてもよく、また、強誘電体メモリ装置１００につき１本であってもよい。

図１２は、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２へのＶＣＣの供給時間ｔに対するビット線ＢＬ及び第２のダミービット線ＤＢＬ２の電位を示す図である。本実施形態の強誘電体メモリ装置１００は、第１実施形態と同様の動作をするため、以下において、第２のダミービット線ＤＢＬ２の電位の変化を中心に、本実施形態の強誘電体メモリ装置１００の動作について説明する。

まず、第１実施形態と同様に、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２を０Ｖにプリチャージし、浮遊状態とする。次に、信号Ｒｅａｄの電位を０ＶからＶＣＣに変化させ、トランジスタＴＲ１及びＴＲ５を導通させる。これにより、定電圧源２００からビット線ＢＬ及び第２のダミービット線ＤＢＬ２に、それぞれ抵抗体Ｒ１及びＲ３を介してＶＣＣが供給されるため、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２の電位は、図１２に示すように、所定の充電波形を描きながら徐々にチャージされる。

第２のダミービット線ＤＢＬ２にはデータ“０”が書き込まれており、抵抗体Ｒ３の抵抗値は、抵抗体Ｒ１の抵抗値よりも大きい。したがって、第２のダミービット線ＤＢＬ２の時定数は、強誘電体キャパシタＣｐにデータ“０”が書き込まれた場合のビット線ＢＬの時定数より大きく、データ“１”が書き込まれた場合のビット線ＢＬの時定数より小さい。このため、第２のダミービット線ＤＢＬ２の電位は、強誘電体キャパシタＣｐに書き込まれたデータが“１”である場合のビット線ＢＬより速く上昇し、当該データが“０”である場合のビット線ＢＬより遅く上昇することとなる。

次に、センスアンプ２２０が、ビット線ＢＬ及び／又は第２のダミービット線ＤＢＬ２の電位が上昇し始めた後、所定のタイミングにおいて、第２のダミービット線ＤＢＬ２の電位とビット線ＢＬの電位とを比較して、強誘電体キャパシタＣｐに書き込まれたデータを判定する。センスアンプ２２０は、ビット線ＢＬの電位が、第２のダミービット線ＤＢＬ２の電位より高い場合には、強誘電体キャパシタＣｐに書き込まれたデータが“０”であると判定する。一方、センスアンプ２２０は、ビット線ＢＬの電位が、第２のダミービット線ＤＢＬ２の電位より低い場合には、強誘電体キャパシタＣｐに書き込まれたデータが“１”であると判定する。

本実施形態では、第２のダミービット線ＤＢＬ２はビット線ＢＬと時定数が異なるため、電圧源から所定の電圧が供給されたときの第２のダミービット線ＤＢＬ２の充電特性は、ビット線ＢＬの充電特性と異なる。そして、センスアンプ２２０は、この充電特性の差異に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを判定することとなる。すなわち、所定の電圧がビット線ＢＬ及び第２のダミービット線ＤＢＬ２に供給された後の所定のタイミングにおけるビット線ＢＬの電位は第２のダミービット線ＤＢＬ２の電位と異なり、センスアンプ２２０は、この電位差に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを判定することができる。

したがって、本実施形態によれば、極めて簡易な構成で、安定した読み出し動作を実現することができる。また、プロセス変動やプロセスばらつき、動作温度変化、電源電圧変化等が起きて強誘電体キャパシタの特性が変化した場合であっても、当該データの安定した読み出し動作を実現することができる

本実施形態では、第２のダミー強誘電体キャパシタＤＣｐ２にデータ"０"を保持させるためには、その一端の電位を他端より高くすることとなる。そして、強誘電体キャパシタＣｐに書き込まれたデータを判定するときに、参照電圧を生成すべく第２のダミービット線ＤＢＬ２に所定の電圧が供給されるため、当該所定の電圧により、第２のダミー強誘電体キャパシタＤＣｐ２の一端の電位を他端より高くして、第２のダミー強誘電体キャパシタＤＣｐ２にデータ"０"を保持させることができる。したがって、本実施形態によれば、極めて簡易な構成で、第２のダミー強誘電体キャパシタＤＣｐ２に参照電圧データを保持させることができる。

本実施形態では、強誘電体キャパシタＣｐに書き込まれたデータを判定するときに、参照電圧を生成すべく第２のダミービット線ＤＢＬ２に所定の電圧が供給されたときに、第２のダミー強誘電体キャパシタＤＣｐ２には当該所定の電圧がかかることとなる。すなわち、本実施形態では、参照電圧データとして書き込まれたデータ"０"が破壊されないため、第２のダミー強誘電体キャパシタＤＣｐ２への再書き込み動作を行わなくともよい。したがって、本実施形態によれば、極めて容易に第２のダミー強誘電体キャパシタＤＣｐ２に参照電圧データを保持させることができる。

本実施形態では、第２のダミービット線ＤＢＬ２の時定数は、強誘電体キャパシタＣｐにデータ"０"が書き込まれていた場合のビット線ＢＬの時定数と、"１"が書き込まれていた場合のビット線ＢＬの時定数との間の値となる。すなわち、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２に所定の電圧が供給されたときの第２のダミービット線ＤＢＬ２の電位は、強誘電体キャパシタＣｐにデータ"０"が書き込まれていた場合のビット線ＢＬの電位と、"１"が書き込まれていた場合のビット線ＢＬの電位との間の値となる。したがって、本実施形態によれば、第２のダミービット線ＤＢＬ２の電位に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを正確に判定することができる。

本実施形態では、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２に所定の電圧が供給されたときの第２のダミービット線ＤＢＬ２の電位は、強誘電体キャパシタＣｐにデータ"０"が書き込まれていた場合のビット線ＢＬの電位と、"１"が書き込まれていた場合のビット線ＢＬの電位との間の略中央値となる。したがって、本実施形態によれば、参照電圧のマージンを大きくとることができるため、強誘電体キャパシタＣｐに書き込まれたデータをさらに正確に判定することができる。

本実施形態では、ビット線ＢＬ及び第２のダミービット線ＤＢＬ２に所定の電圧が供給されたときの第２のダミービット線ＤＢＬ２の電位は、強誘電体キャパシタＣｐにデータ"０"が書き込まれていた場合のビット線ＢＬの電位と、"１"が書き込まれていた場合のビット線ＢＬの電位の略中央値より小さい値となる。したがって、本実施形態によれば、ファティーグ特性によって、強誘電体キャパシタＣｐにデータ“１”が書き込まれていた場合のビット線ＢＬの電位が低下したとしても、強誘電体キャパシタＣｐに書き込まれたデータを正確に判定することができる。

図１３は、第４実施形態におけるキャパシタアレイ１１０の回路構成の一部を示す図である。本実施形態において、キャパシタアレイ１１０は、第２実施形態の構成と、第３実施形態の構成の双方を有して構成される。すなわち、本実施形態のキャパシタアレイ１１０は、第１実施形態の構成に対して、第１のダミービット線ＤＢＬ１及び第２のダミービット線ＤＢＬ２と、抵抗体Ｒ２及びＲ３と、トランジスタＴＲ４及びＴＲ５と、第１のダミー強誘電体キャパシタＤＣｐ１及び第２のダミー強誘電体キャパシタＤＣｐ２と、センスアンプ２２０と、バッファ２３０とを有して構成される。

本実施形態における各構成は、第１実施形態乃至第３実施形態において説明した構成と同様の構成及び動作をする。また、第１実施形態乃至／又は第３実施形態と同一の符号を付した構成については、当該実施形態と同様の機能を有する。すなわち、本実施形態において、センスアンプ２２０は、バッファ２３０が出力した電位信号ＳＡｏｎの電位が変化するタイミングに応じて、ビット線ＢＬの電位と第２のダミービット線ＤＢＬ２の電位とを比較して、強誘電体キャパシタＣｐに書き込まれたデータを判定する。

本実施形態によれば、電位差ΔＶ、すなわち、読み出しマージンが十分取れるタイミングにおいて、強誘電体キャパシタＣｐに書き込まれたデータが“０”である場合のビット線ＢＬの電位と“１”である場合のビット線ＢＬの電位との間の電位を参照電圧として、強誘電体キャパシタＣｐに書き込まれたデータを判定するため、さらに安定した読み出し動作を実現することができる。

図１４は、第２実施形態乃至第４実施形態において、第１のダミー強誘電体キャパシタＤＣｐ１及び第２のダミー強誘電体キャパシタＤＣｐ２に、データ“１”を保持させる構成の一例を示す図である。

本例において、キャパシタアレイ１１０は、トランジスタＴＲ６と、インバータ２４０及び２４２とをさらに有して構成される。トランジスタＴＲ６は、ソースが接地されており、ドレインが第１のダミービット線ＤＢＬ１及び／又は第２のダミービット線ＤＢＬ２に接続されている。第１のダミー強誘電体キャパシタＤＣｐ１及び／又は第２のダミー強誘電体キャパシタＤＣｐ２は、他端にインバータ２４２の出力が供給されている。また、トランジスタＴＲ６のゲート及びインバータ２４０の入力には、再書き込み信号ＲＷが供給されている。再書き込み信号ＲＷは、読み出し動作時にはその電位が０Ｖであり、再書き込み動作時にはＶＣＣとなる信号である。

本例では、上述した実施形態と同様に、強誘電体キャパシタＣｐに書き込まれたデータを読み出すが、この読み出し動作時において、再書き込み信号ＲＷの電位は０Ｖであり、一方、第１のダミービット線ＤＢＬ１及び／又は第２のダミービット線ＤＢＬ２の電位はＶＣＣに上昇するため、第１のダミー強誘電体キャパシタＤＣｐ１及び／又は第２のダミー強誘電体キャパシタＤＣｐ２に書き込まれたデータ“１”が破壊される。

このため、本例では、強誘電体キャパシタＣｐに書き込まれたデータが読み出された後、第１のダミー強誘電体キャパシタＤＣｐ１及び／又は第２のダミー強誘電体キャパシタＤＣｐ２にデータ“１”を再書き込みする。具体的には、再書き込み信号ＲＷの電位を０ＶからＶＣＣに変化させ、トランジスタＴＲ６を導通させて、第１のダミービット線ＤＢＬ１及び／又は第２のダミービット線ＤＢＬ２の電位を０Ｖとする。一方、再書き込み信号ＲＷの電位がＶＣＣとなると、インバータ２４２の出力が０ＶからＶＣＣに変化して、第１のダミー強誘電体キャパシタＤＣｐ１及び／又は第２のダミー強誘電体キャパシタＤＣｐ２には、その一端を基準として電圧−ＶＣＣがかかるため、第１のダミー強誘電体キャパシタＤＣｐ１及び／又は第２のダミー強誘電体キャパシタＤＣｐ２にデータ“１”が再書き込みされる。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の強誘電体メモリ装置１００の構成を示すブロック図である。 キャパシタアレイ１１０の回路構成の一部を示す図である。 本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第１実施例を示すタイミングチャートである。 キャパシタアレイ１１０の等価回路を示す図である。 強誘電体キャパシタＣｐのＱ−Ｖヒステリシス特性及びＣ−Ｖ特性を示す図である。 ビット線ＢＬへのＶＣＣの供給時間ｔに対するビット線ＢＬの電位を示す図である。 本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第２実施例を示すタイミングチャートである。 本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第３実施例を示すタイミングチャートである。 第２実施形態におけるキャパシタアレイ１１０の回路構成の一部を示す図である。 ビット線ＢＬ及び第１のダミービット線ＤＢＬ１へのＶＣＣの供給時間ｔに対するビット線ＢＬ、第２のダミービット線ＤＢＬ２、及び電位信号ＳＡｏｎの電位を示す図である。 第３実施形態におけるキャパシタアレイ１１０の回路構成の一部を示す図である。 ビット線ＢＬ及び第２のダミービット線ＤＢＬ２へのＶＣＣの供給時間ｔに対するビット線ＢＬ及び第２のダミービット線ＤＢＬ２の電位を示す図である。 第４実施形態におけるキャパシタアレイ１１０の回路構成の一部を示す図である。 第２実施形態乃至第４実施形態において、第１のダミー強誘電体キャパシタＤＣｐ１及び第２のダミー強誘電体キャパシタＤＣｐ２に、データ“１”を保持させる構成の一例を示す図である。

符号の説明

１００・・・強誘電体メモリ装置、１１０・・・キャパシタアレイ、１２０・・・ビット線制御部、１３０・・・プレート線制御部、１４０・・・ワード線制御部、２００・・・定電圧源、２１０・・・プリチャージ電圧源、２２０・・・センスアンプ、２３０・・・バッファ、２４０、２４２・・・インバータ、Ｃｐ・・・強誘電体キャパシタ、ＤＣｐ１、ＤＣｐ２・・・ダミー強誘電体キャパシタ、ＢＬ・・・ビット線、ＤＢＬ１、ＤＢＬ２・・・ダミービット線、Ｒ１〜Ｒ３・・・抵抗体、ＴＲ１〜ＴＲ５・・・トランジスタ

Claims (8)

1. 所定の電圧を生成する電圧源と、
   第１のビット線及び第２のビット線と、
   一端が前記第１のビット線に電気的に接続された第１の強誘電体キャパシタと、
   前記第１のビット線と前記電圧源との間に設けられ、第１の抵抗値を有する第１の抵抗体と、
   前記電圧源と前記第１のビット線との間に設けられ、前記第１のビット線に前記第１の抵抗体を通して前記所定の電圧を所定の期間、供給するか否かを切り換える第１のスイッチと、
   一端が前記第２のビット線に電気的に接続された第２の強誘電体キャパシタと、
   前記第２のビット線と前記電圧源との間に設けられ、前記第１の抵抗値と異なる第２の抵抗値を有する第２の抵抗体と、
   前記電圧源と前記第２のビット線との間に設けられ、前記第２のビット線に前記第２の抵抗体を通して前記所定の電圧を所定の期間、供給するか否かを切り換える第２のスイッチと、
   前記所定の電圧が前記第１のビット線及び前記第２のビット線に供給されたときの前記第１のビット線の電位を前記第２のビット線の電位と比較して、前記第１の強誘電体キャパシタに書き込まれたデータを判定するセンスアンプと、
   を備えたことを特徴とする強誘電体メモリ装置。
2. 前記第２の強誘電体キャパシタは、データ"０"が書き込まれたことを特徴とする請求項１から５のいずれか１項に記載の強誘電体メモリ装置。
3. 前記第２の強誘電体キャパシタは、他端が接地されたことを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 前記第２の抵抗値は、前記第１の抵抗値より大きいことを特徴とする請求項２又は３に記載の強誘電体メモリ装置。
5. 前記第２の抵抗値は、前記第２のビット線の時定数が、前記第１の強誘電体キャパシタにデータ"１"が書き込まれていた場合における前記第１のビット線の時定数と、前記第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合における前記第１のビット線の時定数との中間の時定数になる抵抗値であることを特徴とする請求項４に記載の強誘電体メモリ装置。
6. 前記第２の抵抗値は、前記第２のビット線の時定数が、前記第１の強誘電体キャパシタにデータ"１"が書き込まれていた場合における前記第１のビット線の時定数より大きく、前記第１の強誘電体キャパシタにデータ"０"が書き込まれていた場合における前記第１のビット線の時定数より小さくなるような抵抗値であることを特徴とする請求項１に記載の強誘電体メモリ装置。
7. 前記第１の強誘電体キャパシタは、前記第２の強誘電体キャパシタと略等しい容量を有することを特徴とする請求項１から６のいずれか１項に記載の強誘電体メモリ装置。
8. 請求項１から７のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
   

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