JP2005141833A - 強誘電体メモリ装置及び電子機器 - Google Patents

Abstract

【課題】 強誘電体の劣化が少なく、高速動作が可能な強誘電体メモリ装置を提供する。
【解決手段】
一端がビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、所定の電圧を生成する電圧源と、ビット線と電圧源との間に設けられた抵抗体と、抵抗体と直列に設けられ、ビット線に抵抗体を通して所定の電圧を所定の期間、供給するか否かを切り換えるスイッチとを備えた強誘電体メモリ装置。電圧源は、所定の電圧として、当該強誘電体メモリを駆動する駆動電圧、強誘電体キャパシタの抗電圧と当該強誘電体メモリを駆動する駆動電圧との間の電圧、又は強誘電体キャパシタの抗電圧より小さい電圧を生成することが好ましい。
【選択図】 図２

Description

本発明は、強誘電体メモリ装置及び電子機器に関する。特に本発明は、強誘電体の劣化が少ない強誘電体メモリ装置に関する。

従来のＦｅＲＡＭとして、特開２００２−１００１８３号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された強誘電体メモリは、センスアンプの前段に、２値化された信号のうち低電位側の信号を０Ｖに設定し直す０レベル設定回路を備えている。
特開２００２−１００１８３号公報

しかしながら特許文献１に開示された従来のＦｅＲＡＭでは、メモリセルに高い電圧がかかってしまうため、メモリセルを構成する強誘電体の疲労特性が大きく劣化してしまうという問題が生じていた。また、回路構成が複雑となるため、読み出し動作に時間がかかり、動作速度が遅くなるという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、一端がビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、所定の電圧を生成する電圧源と、前記ビット線と前記電圧源との間に設けられた抵抗体と、前記電圧源と前記ビット線との間に設けられ、前記ビット線に前記抵抗体を通して前記所定の電圧を所定の期間、供給するか否かを切り換えるスイッチとを備えたことを特徴とする強誘電体メモリ装置を提供する。ここで、スイッチは、例えば、ｎ型やｐ型のＭＯＳトランジスタである。

かかる構成によれば、強誘電体キャパシタに書き込まれたデータに応じて、ビット線の充電特性が大きく異なることとなる。したがって、強誘電体キャパシタに書き込まれたデータ間において大きな読み出し電位差を得ることができるため、強誘電体等の材料特性やプロセスのばらつきに対するマージンを大きくとることができる。ひいては、強誘電体メモリ装置を安定に動作させることができる。

また、かかる構成によれば、メモリセルアレイを大きくした場合であっても、十分な読み出し電圧を確保することができるため、強誘電体メモリ装置を容易に大容量化及び高集積化させることができる。

また、前記電圧源は、前記所定の電圧として、当該強誘電体メモリを駆動する駆動電圧と略同じ電圧を生成するのが好ましい。かかる構成によれば、駆動電圧を生成する駆動電圧源を前記電圧源として用いることができるため、強誘電体メモリ装置を高集積化させることができる。

また、前記電圧源は、前記所定の電圧として、前記強誘電体キャパシタの抗電圧と当該強誘電体メモリを駆動する駆動電圧との間の電圧を生成してもよい。かかる構成によれば、強誘電体キャパシタを構成する強誘電体に印加される電圧を小さくすることができるため、強誘電体特性、特にファティーグ特性の劣化を抑えることができる。ひいては、信頼性の高い強誘電体メモリ装置を提供することができる。

また、前記電圧源は、前記所定の電圧として、前記強誘電体キャパシタの抗電圧より小さい電圧を生成してもよい。かかる構成よれば、強誘電体特性の劣化を抑えることができるとともに、再書き込み動作が不要な強誘電体メモリを提供することができる。

前記スイッチは、ソース及びドレインの一方が前記電圧源または前記ビット線に電気的に接続され、他方が前記抵抗体に電気的に接続されたｎ型トランジスタであることが好ましい。これにより、さらに動作の安定した強誘電体メモリ装置を提供することができる。

また、当該強誘電体メモリ装置は、前記ビット線及び前記抵抗体に前記所定の電圧の供給を開始した後、前記ビット線が前記所定の電圧と略同電位に達する前に前記供給を停止するように前記スイッチを制御する制御手段をさらに備えることが好ましい。この場合、当該強誘電体メモリ装置は、前記強誘電体キャパシタの他端に電気的に接続されたプレート線と、前記ビット線に前記所定の電圧が供給されている間、前記プレート線の電位を接地電位に制御するプレート線制御部とをさらに備えることが好ましい。かかる構成によれば、読み出し動作において大きな読み出し電位差を得ることができるため、動作の安定した強誘電体メモリ装置を提供することができる。

本発明の第２の形態によれば、上記の強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示すブロック図である。強誘電体メモリ装置１００は、複数の強誘電体キャパシタがアレイ状に設けられたキャパシタアレイ１１０と、ビット線制御部１２０と、プレート線制御部１３０と、ワード線制御部１４０とを備えて構成される。

ビット線制御部１２０は、ビット線ＢＬの電位を制御し、また、ビット線ＢＬの電位に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを判断する。プレート線制御部１３０は、プレート線ＰＬの電位を制御する。また、ワード線制御部１４０は、ワード線ＷＬの電位を制御する。

図２は、キャパシタアレイ１１０の回路構成の一部を示す図である。キャパシタアレイ１１０は、ビット線ＢＬと、プレート線ＰＬと、強誘電体キャパシタＣｐと、電圧源の一例である定電圧源２００と、プリチャージ電圧源２１０と、抵抗体Ｒと、スイッチの一例であるトランジスタＴＲ１、ＴＲ２及びＴＲ３とを有して構成される。なお、キャパシタアレイ１１０は、ビット線ＢＬ及びプレート線ＰＬに電気的に接続された、アレイ状に配置された複数の強誘電体キャパシタＣｐを有するが、以下において当該複数のキャパシタＣｐのうちの１つを例に、強誘電体メモリ装置１００の構成及び動作について説明する。

強誘電体キャパシタＣｐは、一端がトランジスタＴＲ２を介してビット線ＢＬに電気的に接続されており、他端がプレート線ＰＬに電気的に接続されている。すなわち、トランジスタＴＲ２のソース及びドレインの一方が強誘電体キャパシタＣｐの一端に接続されており、また、他方がビット線ＢＬに接続されている。また、トランジスタＴＲ２のゲートにはワード線ＷＬが接続されており、トランジスタＴＲ２は、ワード線ＷＬの電位の変化に応じて、ビット線ＢＬと強誘電体キャパシタＣｐとを電気的に接続するか否かを切り換える。

定電圧源２００は、ビット線ＢＬに供給するための所定の電圧を生成する。定電圧源２００は、例えば、強誘電体メモリ装置１００を駆動する駆動電圧ＶＣＣと略同じ電圧を生成する。この場合、定電圧源２００は、強誘電体メモリ装置１００に設けられた、駆動電圧ＶＣＣを生成する駆動電圧源であってもよい。

他の例において定電圧源２００は、駆動電圧ＶＣＣと後述する抗電圧Ｖｃとの間の電圧を生成してもよく、また、抗電圧Ｖｃより小さい電圧を生成してもよい。定電圧源２００がこれらの電圧を生成し、ビット線ＢＬに供給した場合における強誘電体メモリ装置１００の動作については図７及び図８において後述する。

抵抗体Ｒは、ビット線ＢＬと定電圧源２００との間に設けられる。また、トランジスタＴＲ１は、定電圧源２００とビット線ＢＬとの間に設けられ、定電圧源２００において生成された電圧を、抵抗体Ｒを介してビット線ＢＬに供給する。トランジスタＴＲ１のソース及びドレインの一方が定電圧源２００に電気的に接続されており、また、他方が抵抗体Ｒに電気的に接続されている。また、トランジスタＴＲ１のゲートには信号Ｒｅａｄが供給されており、信号Ｒｅａｄの電位の変化に基づいて、抵抗体Ｒを介してビット線ＢＬに当該電圧を供給するか否かを切り換える。

なお、本実施形態では、ビット線ＢＬの端部において定電圧源２００がトランジスタＴＲ１及び抵抗体Ｒを介して設けられているが、他の形態においては、ビット線ＢＬにおける複数のトランジスタＴＲ２が電気的に接続されている点の間において、ビット線ＢＬに所定の電圧を供給可能に設けられてもよい。また、ビット線ＢＬにおける強誘電体キャパシタＣｐが電気的に接続されている点とトランジスタＴＲ３が電気的に接続されている点との間においてビット線ＢＬに所定の電圧を供給可能に設けられてもよい。この場合において、抵抗体Ｒは、定電圧源２００とビット線ＢＬとの間に設けられるのが望ましく、また、トランジスタＴＲ１は、抵抗体Ｒと直列に設けられるのが望ましい。

プリチャージ電圧源２１０は、ビット線ＢＬをプリチャージするためのプリチャージ電圧ＶＰＲを生成する。また、プリチャージ電圧源２１０は、トランジスタＴＲ３を介してビット線に電気的に接続される。トランジスタＴＲ３のゲートには信号ＰＣが供給されており、信号ＰＣの電位の変化に基づいて、ビット線ＢＬをプリチャージ電圧ＶＰＲにチャージするか否かを切り換える。

プリチャージ電圧源２１０は、ビット線ＢＬにプリチャージ電圧ＶＰＲとして０Ｖを供給するよう構成された電圧源であってもよい。すなわち、キャパシタアレイ１１０は、プリチャージ電圧源２１０を有する構成に代えて、トランジスタＴＲ３を介してビット線ＢＬを接地可能に構成されてもよい。

図３は、本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第１実施例を示すタイミングチャートである。本例において定電圧源２００は、ビット線ＢＬに供給する電圧として駆動電圧ＶＣＣを生成する。

まず、信号ＰＣの電位をＶＣＣにすることにより、トランジスタＴＲ３を導通させ、ビット線ＢＬをプリチャージする。本例においてプリチャージ電圧源２１０は、プリチャージ電圧ＶＰＲとして０Ｖを生成しており、ビット線ＢＬは０Ｖにプリチャージされる。

次に、ワード線ＷＬの電位を０ＶからＶＣＣに変化させることにより、トランジスタＴＲ２を導通させる。これにより、強誘電体キャパシタＣｐの一端の電位は０Ｖとなり、また、プレート線ＰＬの電位も０Ｖであるため、強誘電体キャパシタＣｐの両端の電位差は０Ｖとなる。

次に、信号ＰＣの電位を０Ｖにすることにより、トランジスタＴＲ３を非導通とし、ビット線ＢＬを浮遊状態にする。そして、信号Ｒｅａｄの電位をＶＣＣとすることにより、トランジスタＴＲ１を導通させる。これにより、定電圧源２００からビット線ＢＬに、抵抗体Ｒを介してＶＣＣが供給されるため、ビット線ＢＬの電位が所定の充電波形を描きながら徐々にチャージされる。

このとき、強誘電体キャパシタＣｐに書き込まれたデータに基づいて当該時定数が変化するため、当該データに基づいてビット線ＢＬの充電波形が異なる。具体的には、強誘電体キャパシタＣｐに書き込まれたデータが“０”である場合には、ビット線ＢＬの電位の上昇が急峻な充電波形となり、当該データが“１”である場合には、当該データが“０”である場合よりもビット線ＢＬの電位の上昇が緩やかな充電波形となる。充電波形については図４及び図５において後述する。

次に、信号Ｒｅａｄの電位をＶＣＣにしてから所定の時間が経過した後、当該電位を０Ｖにすることにより、トランジスタＴＲ１を非導通とする。これにより、ビット線ＢＬは、浮遊状態となるため、トランジスタＴＲ１を非導通としたときのビット線ＢＬの電位が保持されることとなる。具体的には、強誘電体キャパシタＣｐに書き込まれたデータが“０”である場合と、当該データが“１”である場合との間で、ビット線ＢＬに所定の電位差が生じる。そして、ビット線制御部１２０に設けられたセンスアンプ（図示せず）により、ビット線ＢＬの電位を増幅し、増幅されたビット線ＢＬの電位に基づいて、強誘電体キャパシタＣｐに書き込まれたデータを判断する。

次に、プレート線ＰＬの電位を、０ＶからＶＣＣに変化させた後、再度０Ｖに変化させることにより、強誘電体キャパシタＣｐに対してデータを再書き込みする。そして、ビット線ＢＬ及びワード線ＷＬの電位を０Ｖとすることにより、読み出し及び書き込み動作を終了する。

図４は、キャパシタアレイ１１０の等価回路を示す図である。強誘電体キャパシタＣｐは容量Ｃを有しているため、本実施形態のキャパシタアレイ１１０において、抵抗体Ｒ、強誘電体キャパシタＣｐ、及びビット線ＢＬは、同図に示すようにＲＣ直列回路を形成する。ここで、トランジスタＴＲ３を導通させ、定電圧源２００で生成された電圧をビット線ＢＬにチャージした場合、ｔ秒後におけるビット線ＢＬの点Ａの電位Ｖｔは以下の式（１）で表される。

Ｖｔ ＝ ＶＣＣ×（１−ｅ^{−ｔ／ＣＲ}） （１）

ここで、時定数ＣＲは、例えば、ビット線ＢＬの電位が印加された電圧ＶＣＣの（１−ｅ^−１）、すなわち、６３．２％まで上昇する時間を示す。すなわち、時定数ＣＲが大きいほどビット線ＢＬがチャージされる充電時間が遅れることとなる。時定数ＣＲは、強誘電体キャパシタＣｐの容量Ｃに応じて変化するため、当該充電時間は、強誘電体キャパシタＣｐに書き込まれたデータに応じて変化する。以下において、強誘電体キャパシタＣｐに書き込まれたデータに応じて、強誘電体キャパシタＣｐの容量Ｃがどのように変化するか説明する。

図５は、強誘電体キャパシタＣｐのＱ−Ｖヒステリシス特性及びＣ−Ｖ特性を示す図である。図５（ａ）に示す強誘電体キャパシタＣｐのＱ−Ｖヒステリシス特性において、特性曲線の傾き（ΔＱ／ΔＶ）は、強誘電体キャパシタＣｐの容量Ｃを表しており、容量Ｃは、特性曲線においてその傾きが急である場合には大きな値を示し、傾きが緩やかである場合には小さな値を示す。

図５（ｂ）は、電圧Ｖに対する強誘電体キャパシタＣｐの容量Ｃを示したＣ−Ｖ特性を示す図である。同図に示すように、容量Ｃは、強誘電体キャパシタＣｐに書き込まれたデータ及び電圧Ｖに応じて変化する。すなわち、強誘電体キャパシタＣｐに０Ｖから正の電圧を徐々に印加していくと、強誘電体キャパシタＣｐに書き込まれたデータが“０”である場合、容量Ｃは緩やかに減少する。一方、当該データが“１”である場合、容量Ｃは急速に増加し、強誘電体キャパシタＣｐの分極量が略ゼロとなるときの電圧である抗電圧Ｖｃ及び−Ｖｃにおいて極大となった後、急速に減少する。次に、この容量Ｃの変化に応じてビット線ＢＬの電位がどのように変化するか説明する。

図６は、ビット線ＢＬへのＶＣＣの供給時間ｔに対するビット線ＢＬの電位を示す図である。上述のとおり、強誘電体キャパシタＣｐの容量Ｃは、強誘電体キャパシタＣｐに書き込まれたデータに応じて変化する。したがって、抵抗体Ｒを介してビット線ＢＬにＶＣＣを供給した場合、ビット線ＢＬの電位は、当該データが“０”である場合には急速に増加し、当該データが“１”である場合には緩やかに増加する。すなわち、所定の時間Ｔ０におけるビット線ＢＬの電位は、当該データが“０”である場合と“１”である場合とでΔＶの電位差が生じることとなる。

図３を参照して、信号Ｒｅａｄの電位を０ＶからＶＣＣに変化させるとビット線ＢＬのチャージが開始され、信号Ｒｅａｄの電位をＶＣＣから０Ｖに変化させるとビット線ＢＬのチャージが停止され、当該停止時の電位を保持したままビット線ＢＬは浮遊状態となる。したがって、当該データが“０”である場合と“１”である場合とで、所定の電位差が生じるようなタイミングで、ビット線ＢＬへのチャージを停止することにより、強誘電体キャパシタＣｐに書き込まれたデータを判断することができる。

図７は、本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第２実施例を示すタイミングチャートである。本例における読み出し動作及び書き込み動作は、第１実施例における動作と同様であるが、本例において定電圧源２００は、強誘電体キャパシタＣｐの抗電圧Ｖｃと駆動電圧ＶＣＣとの間の電圧を生成する。したがって、本例においてビット線ＢＬにチャージされる電圧は、第１実施例の電圧より低くなるため、強誘電体キャパシタＣｐにかかる電圧をさらに低くすることができる。したがって、強誘電体キャパシタＣｐを構成する強誘電体の劣化をさらに抑えることができる。

図８は、本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第３実施例を示すタイミングチャートである。

本例における読み出し動作は、第１実施例及び第２実施例における動作と同様である。一方、本例において定電圧源２００は、強誘電体キャパシタＣｐの抗電圧Ｖｃより低い電圧を生成する。すなわち、強誘電体キャパシタＣｐに抗電圧Ｖｃより高い電圧が供給されることがない。したがって、読み出し動作により、強誘電体キャパシタＣｐに書き込まれたデータが破壊されることがないため、プレート線ＰＬの電位を０ＶからＶＣＣに変化させる再書き込み動作をしなくともよい。

本例によれば再書き込み動作が不要となるため、強誘電体キャパシタＣｐの消費電力を低減させることができる。また、再書き込み動作が不要となるとともに、強誘電体キャパシタＣｐを構成する強誘電体の疲労を抑えることができる。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示すブロック図である。 キャパシタアレイ１１０の回路構成の一部を示す図である。 本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第１実施例を示すタイミングチャートである。 キャパシタアレイ１１０の等価回路を示す図である。 強誘電体キャパシタＣｐのＱ−Ｖヒステリシス特性及びＣ−Ｖ特性を示す図である。 ビット線ＢＬへのＶＣＣの供給時間ｔに対するビット線ＢＬの電位を示す図である。 本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第２実施例を示すタイミングチャートである。 本実施形態の強誘電体メモリ装置１００において、強誘電体キャパシタＣｐに書き込まれたデータを読み出す読み出し動作と、データを書き込む書き込み動作の第３実施例を示すタイミングチャートである。

符号の説明

１００・・・強誘電体メモリ装置、１１０・・・キャパシタアレイ、１２０・・・ビット線制御部、１３０・・・プレート線制御部、１４０・・・ワード線制御部、２００・・・定電圧源、２１０・・・プリチャージ電圧源

Claims (8)

1. 一端がビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、
   所定の電圧を生成する電圧源と、
   前記ビット線と前記電圧源との間に設けられた抵抗体と、
   前記電圧源と前記ビット線との間に設けられ、前記ビット線に前記抵抗体を通して前記所定の電圧を所定の期間、供給するか否かを切り換えるスイッチと、
   を備えたことを特徴とする強誘電体メモリ装置。
2. 前記電圧源は、前記所定の電圧として、当該強誘電体メモリを駆動する駆動電圧と略同じ電圧を生成することを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記電圧源は、前記所定の電圧として、前記強誘電体キャパシタの抗電圧と当該強誘電体メモリを駆動する駆動電圧との間の電圧を生成することを特徴とする請求項１に記載の強誘電体メモリ装置。
4. 前記電圧源は、前記所定の電圧として、前記強誘電体キャパシタの抗電圧より小さい電圧を生成することを特徴とする請求項１に記載の強誘電体メモリ装置。
5. 前記スイッチは、ソース及びドレインの一方が前記電圧源または前記ビット線に電気的に接続され、他方が前記抵抗体に電気的に接続されたｎ型トランジスタであることを特徴とする請求項１から４のいずれか１項に記載の強誘電体メモリ装置。
6. 前記ビット線及び前記抵抗体に前記所定の電圧の供給を開始した後、前記ビット線が前記所定の電圧と略同電位に達する前に前記供給を停止するように前記スイッチを制御する制御手段をさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の強誘電体メモリ装置。
7. 前記強誘電体キャパシタの他端に電気的に接続されたプレート線と、
   前記ビット線に前記所定の電圧が供給されている間、前記プレート線の電位を接地電位に制御するプレート線制御部と
   をさらに備えたことを特徴とする請求項６に記載の強誘電体メモリ装置。
8. 請求項１から７のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
   

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