JP3672954B2

JP3672954B2 - 半導体記憶装置

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Publication number: JP3672954B2
Application number: JP32274194A
Authority: JP
Inventors: 司大石
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1994-12-26
Filing date: 1994-12-26
Publication date: 2005-07-20
Anticipated expiration: 2020-07-20
Also published as: US5751627A; JPH08180672A

Description

【０００１】
【産業上の利用分野】
本発明は、強誘導体キャパシタメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関し、特に強誘電体の分極方向により情報を記憶するメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関する。
【０００２】
【従来の技術】
通常使用される半導体記憶装置は、多くの場合ダイナミック型ＲＡＭ（以下、ＤＲＡＭ）、またはスタティック型ＲＡＭ（以下、ＳＲＡＭ）である。
【０００３】
この区別は、一般にＲＡＭを構成しているメモリセルの構造による。
ＤＲＡＭのメモリセルの場合には、半導体基板上に形成されたコンデンサにデータが蓄積される。１つのトランジスタが、データの読出あるいは書込を行なう配線であるビット線と、１つのコンデンサとを選択的に結合する。以上のような１トランジスタ／１キャパシタという簡単な構成のために、ＤＲＡＭのメモリセルが小面積で高密度に集積化するのに適している。
【０００４】
一方、ＤＲＡＭでは、情報電荷が半導体基板上のコンデンサに蓄積されており、この電荷は種々のリークにより徐々に失われていくので、記憶された情報が失われる前にデータを一端読出して再度書込むリフレッシュ動作を周期的に行なう必要がある。
【０００５】
ＳＲＡＭは、リフレッシュする必要のないメモリセルを含んでいる点がＤＲＡＭと相違する。ＳＲＡＭのセルは、通常双安定フリップフロップとして構成した数個のトランジスタを含んでいる。このフリップフロップの２つの状態を用いて２進データの２つの異なるレベルを記憶する。
【０００６】
ＳＲＡＭのセルは、数個のトランジスタを含むため、ＤＲＡＭセルより大きく、したがって半導体チップ上に高密度に実装することができない。
【０００７】
他方、ＳＲＡＭは高速に動作するとともにリフレッシュ処理用の論理回路を必要としない。
【０００８】
ＤＲＡＭもＳＲＡＭも高速な書込、読出ができるという利点を有するものの、不揮発性である欠点を有する。すなわち、電源をメモリから切るとデータが消失してしまう。
【０００９】
ＤＲＡＭの場合、メモリセル内のコンデンサに蓄積された電荷がリーク電流等により消失していくため、記憶情報も失われることになる。
【００１０】
ＳＲＡＭの場合、メモリセル内のフリップフロップ状態を保持する電圧が０に低下するため、フリップフロップがそのデータを消失する。
【００１１】
ＤＲＡＭやＳＲＡＭは以上のような欠点を有するため、プログラムや長期的に保存したいデータの記憶には不適である。
【００１２】
このような欠点を克服するために、いわゆる不揮発性半導体メモリが開発され、種々の原理が提案されている。
【００１３】
その中でも、いわゆるＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）は、電気的に記憶情報を書込あるいは消去できる点で優れている。
【００１４】
しかし、書込／消去には薄い絶縁膜を通したトンネル電流を用いたフローティングゲート中への電子の注入、引抜きを行なうため、高電圧を発生する回路をチップ上に搭載する必要がある。また、選択トランジスタやトンネル領域が必要で、その分セルサイズが大きくなるという欠点がある。
【００１５】
これに対してＰＺＴ（ＰｂＺｒＴｉＯ₃）等の強誘電体で容量を形成し、分極の向きによる容量の充放電特性の変化を利用して不揮発な記憶を行なうことが可能である。
【００１６】
図１４に、公開特許公報昭６４−６６８９９に記載された強誘電体キャパシタを利用したメモリセルの回路図を示す。
【００１７】
メモリセル１０は、第１および第２の部分１２および１４を備える。
第１部分１２は揮発性メモリを備え、第２部分１４は第１部分に結合された強誘電体装置を含む回路を備えている。
【００１８】
第１部分１２は２個のＮチャネルＭＯＳＦＥＴ１６、１８と２個のＰチャネルＭＯＳＦＥＴ２０、２２からなるフリップフロップを含む。
【００１９】
通常動作時には、トランジスタ３２および３４はオフしており、第１部分１２と第２部分１４は電気的に切離されている。これにより、第１部分１２は完全に通常のＳＲＡＭメモリセルとして動作する。さらに、トランジスタ４０と４２は、オン状態となっており強誘電体コンデンサ３６と３８を直流ノイズ等から保護している。
【００２０】
第１部分１２の記憶情報を、第２の部分１４に転記する場合は、トランジスタ４０および４２はオフ状態となり、トランジスタ３２および３４がオン状態となる。このときの動作を説明するために、図１４中のノードＡは“Ｈ”レベル、すなわち、電位Ｖ_ccであり、ノードＢは“Ｌ”レベル、すなわち接地電位であるとする。
【００２１】
また、初期状態として強誘電体キャパシタは図１４中の点線の方向に分極しているものとする。つまり、この分極の方向は上記ノードＡおよびＢの電位により分極される方向とは逆向きである。
【００２２】
さて、転記動作の初期状態ではＣＬＫ２が接地電位であるため、トランジスタ３２がオンすると強誘電体キャパシタ３６は点線矢印の分極方向を実線矢印の方向に変化させる。
【００２３】
この様子を図１５に示した電界Ｅと分極Ｐのグラフ上で説明する。強誘電体キャパシタ３６の分極はａの状態にある。ここで電界が印加されることでｄの状態に移ることになる。
【００２４】
一方、トランジスタ３４がオンしただけではキャパシタ３８の分極方向は対向電極間には電界が加わらないため、点線矢印から変化しない。
【００２５】
そこで、次にＣＬＫ２を“Ｈ”レベルに変化させる。このとき、キャパシタ３６の状態は、図１５中のｄの状態からｃの状態に変化する。一方、キャパシタ３８はｃの状態からｂの状態に変化する。
【００２６】
最後に、ＣＬＫ２が再び接地電位に戻り、キャパシタ３８はｂの状態からａの状態に変化する。
【００２７】
以上の動作で、強誘電体キャパシタ３６、３８は、それぞれ初期状態とは反対の方向に分極することになる。
【００２８】
第２部分の記憶情報を第１部分にリストアする場合には種々の方法があるが、以下にその一例を述べる。
【００２９】
まず、トランジスタ２４および２６をオンして、ビットアレイ２８、３８と接続することでノードＡおよびＢを予め接地電位にしておく。
【００３０】
次に、トランジスタ２４、２６をオフとしＣＬＫ１を接地電位とした状態で、トランジスタ３２と３４をオンさせＣＬＫ２を接地電位から電源電位まで上昇させる。
【００３１】
このとき、キャパシタ３６では分極の方向と逆向きに電圧が印加される。
図１６に示したように、分極の方向と逆向きに電圧を印加した場合は、その逆の場合よりも大きな電流が流れる。したがって、ノードＡの電位は、ノードＢの電位よりも上昇する。この時点で、ＣＬＫ１を接地電位から電源電位まで上昇させると、ノードＡが“Ｈ”レベル、ノードＢが“Ｌ”レベルで安定化する。
【００３２】
以上のように、従来例では必要なときのみ強誘電体キャパシタの分極方向を変化させるので、強誘電体膜の疲労が少ない。
【００３３】
【発明が解決しようとする課題】
従来の強誘電体キャパシタを用いたメモリセルは、強誘電体の分極疲労を緩和するため、回路構成が複雑化している。しかも、複数のタイミング信号により動作を制御するため、周辺回路も複雑化する。
【００３４】
したがって、本発明の目的は強誘電体キャパシタを用いた不揮発性半導体記憶装置のメモリセルを提供することである。
【００３５】
本発明の別の目的は、強誘電体キャパシタを不揮発性メモリセルに用いた場合に、その記憶情報を単純な回路動作で、かつ高精度に読出すことが可能な半導体記憶装置を提供することである。
【００３６】
本発明のさらに別の目的は、上記強誘電体キャパシタを用いたメモリセルを有する不揮発性メモリを、従来、他の不揮発性メモリ、あるいは揮発性メモリを用いられていた回路に応用し、不揮発性メモリの動作の単純化や電源立下げごとに失われていた記憶情報を不揮発性とする回路を提供することである。
【００３７】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、不良アドレスを記憶するメモリセルアレイを備える。メモリセルアレイは、読出あるいは書込のデータを伝達する複数のデータ線対と、複数のデータ線対にそれぞれ対応して設けられた複数の双安定記憶素子と、複数の双安定記憶素子にそれぞれ対応して設けられたワード線とを含む。各双安定記憶素子は、入力および出力を有する第１の反転回路と、第１の反転回路の入力および出力にそれぞれ結合された出力および入力を有する第２の反転回路と、固定電位が供給されるノードと、第１の反転回路の出力と電気的に結合される第１のデータ出力ノードと、第２の反転回路の出力と電気的に結合される第２のデータ出力ノードと、第２のデータ出力ノードに一端が結合され、かつ固定電位に他端が結合される第１の強誘電体キャパシタと、第１のデータ出力ノードに一端が結合され、かつ固定電位に他端が結合される第２の強誘電体キャパシタと、第１のデータ出力ノードと、複数のデータ線対のうちの一つのデータ線対の第１のデータ線との間に接続され、データを伝達する第１のアクセストランジスタと、第２のデータ出力ノードと、第１のデータ線と対を成す第２のデータ線との間に接続され、データを伝達する第２のアクセストランジスタとを有する。第１および第２のアクセストランジスタの各々は、対応するワード線の電位によって導通／非導通に制御される。半導体記憶装置は、複数の双安定記憶素子に記憶された一群の情報に基づいて信号を出力する出力手段をさらに備える。出力手段は、複数の双安定記憶素子にそれぞれ対応して設けられ、各々が、電位レベルに基づいて導通可能なように対応する双安定記憶素子の第１のデータ出力ノードと接続されたゲートを有する複数の第１のトランジスタと、複数の双安定記憶素子にそれぞれ対応して設けられ、各々が、対応する双安定記憶素子の第２のデータ出力ノードと接続されたゲートを有するとともに、対応する双安定記憶素子の第１のデータ出力ノードと接続される第１のトランジスタと相補的に導通可能なように接続される複数の第２のトランジスタとを含む。
【００３８】
請求項２記載の半導体記憶装置の出力手段は、入力される所定情報と一群の情報との比較に基づく信号を出力する比較部に相当する。
【００５８】
【実施例】
図１は、本発明の第１の実施例のメモリセルの構成を示す回路図である。
【００５９】
図１のメモリセルは、従来例と同様、２個のＮチャネルＭＯＳＦＥＴ１６、１８と２個のＰチャネルＭＯＳＦＥＴ２０、２２とからなるフリップフロップを含む。
【００６０】
ＰチャネルＭＯＳＦＥＴ２０とＮチャネルＭＯＳＦＥＴ１６とからなるインバータの出力と第１の強誘電体キャパシタ３８の一端が結合し、その他端は固定電位Ｖ_cpと結合する。
【００６１】
一方、ＰチャネルＭＯＳＦＥＴ２２とＮチャネルＭＯＳＦＥＴ１８とからなるインバータの出力と、第２の強誘電体キャパシタ３６の一端が結合し、その他端は固定電位Ｖ_cpと結合する。
【００６２】
図３は第１の実施例の動作を示す図である。本実施例では、図１中のノードＡとＢとの間に高誘電体材料からなるコンデンサを配置しており、その対向電極は固定電位Ｖ_cpに接続されている。強誘電体キャパシタは、ワード線ＷＬの電位を“Ｈ”レベルとし、トランジスタ２４および２６をオンとすることで、固定電位に対して互いに相補的な電位のデータ線Ｄおよび／Ｄにより書込まれた“Ｈ”レベルか“Ｌ”レベルかの情報により分極方向を変化させる。この分極は電源を絶った後も保持される。
【００６３】
再度、電源を立上げるときには、この保持された分極のために、電源電位投入後のノードＡとＢの電位上昇の度合が違ってくる。
【００６４】
たとえば、前電源投入中にノードＡに“Ｈ”レベルが、ノードＢに“Ｌ”レベルが書込まれていたとすると、電源再投入時にノードＡは図１４において電極の向きと同じ方向に電圧が印加される場合に相当し、電流が流れる量が少ないので、電位上昇の大きな方向に、ノードＢは、ノードＡとは反対に電流が流れる量が多いので、電位上昇の小さな方向に分極していることになる。このことにより、ノードＡとＢで電位上昇に相違が生じる。このアンバランスにより、双安定素子がより電位を増幅させる方向に働くため、前回保持されていた情報がそのまま再生される。
【００６５】
図３の下段に本実施例における電源投入時の波形を示している。ノードＡおよびＢには前電源投入中にノードＡに“Ｈ”レベルが、ノードＢに“Ｌ”レベルが書込まれていたとする。電源電位の上昇とともにノードＡとＢの間に電位差が生じる。その後も電源電位が上昇していくに従い、双安定素子が増幅を開始し、ノードＡとノードＢはそれぞれ電源電位および接地電位に向かって増幅される。
【００６６】
したがって、本構成によるメモリセルは再書込の必要がない。
しかも、この場合、たとえば、固定電位Ｖ_cpの値として、電源電位Ｖ_ccの半分の値を取ることとすると、強誘電体キャパシタ３６および３８にかかる電圧は、どちらもＶ_cc／２となり、従来例の半分にできる。したがって、強誘電体キャパシタの疲労特性が大幅に改善される。
【００６７】
なお、このメモリセルは、いわゆるＣＭＯＳ型セルであるが、ＮＭＯＳ負荷型セルや抵抗負荷型セルでも同様の効果が得られる。
【００６８】
図４は、第１の実施例のパターン例を示す図である。
図４中、（ｂ）はパターンの平面図、（ａ）は（ｂ）のＤ−Ｄ′断面の断面図である。
【００６９】
ＰチャネルＭＯＳＦＥＴ２０、２２およびＮチャネルＭＯＳＦＥＴ１６、１８のドレイン同士を各々接続し、出力ノード１０４および１０６として引出される配線が、強誘電体キャパシタ３６、３８の下部電極１１６および１１８をそれぞれ兼ねている。
【００７０】
その配線の上に強誘電体膜が形成されパターニングされて、キャパシタ３６、３８中のそれぞれ誘電体膜１１２および１１４となる。さらに、その上から上部電極１１０が形成され、その電極金属が同時に配線１０８として固定電位Ｖ_cpに結合される。
【００７１】
図２は第２の実施例を示す。本実施例では第１の実施例に対して分極の対向電極が固定電位に接続されておらず、キャパシタの両電極はそれぞれ対向ノードに接続されている。メモリセル中の記憶情報が、頻繁に書換えられない用途に用いられる場合や、電源電圧が十分に低い状態で用いられる場合には、第１の実施例よりも簡単な構成で第１の実施例と同様の効果が得られる。
【００７２】
たとえば、前電源投入時中にノードＡに“Ｈ”レベルが、ノードＢに“Ｌ”レベルが書込まれていたとすると、再投入時にノードＡが電位上昇のしやすい方向に、ノードＢが電位上昇の起こりにくい方向に分極しているため、ノードＡとＢで電位上昇に相違が生じる。このアンバランスにより、双安定素子がより電位を増幅される方向に働くため、前回保持されていた情報はそのまま再生される。したがって、本構成によるメモリセルでは再書込の必要がない。
【００７３】
なおこのメモリセルも、いわゆるＣＭＯＳ型セルであるが、ＮＭＯＳ負荷型セルや抵抗負荷型セルでも同様の効果が得られる。
【００７４】
図５は、第２の実施例のパターンの例を示す図である。
図５中、（ｂ）はパターンの平面図、（ａ）は（ｂ）のＤ−Ｄ′断面の断面図である。
【００７５】
ＰチャネルＭＯＳＦＥＴ２０およびＮチャネルＭＯＳＦＥＴ１６のドレイン同士を接続し、出力ノード１０４として引出される配線が、強誘電体キャパシタの下部電極１１７を兼ねている。
【００７６】
その配線の上に強誘電体膜が形成されパターニングされて、キャパシタ３７中の誘電体膜１１７となる。
【００７７】
さらに、その上から上部電極１１０が形成され、その電極金属が同時に出力ノード１０６として引出される。
【００７８】
図６は、本発明の第３の実施例のメモリセルアレイに対する冗長回路の構成を示す図である。
【００７９】
メモリが大容量化していくにつれて、不良ビットを１ビットも含まないメモリアレイを製造することは急速に困難になってくる。特に新規の製造技術を用いて開発されるメモリの場合、初期の試作品の欠陥レベルが高く歩留りが極めて低い。
【００８０】
こうした問題を解決する方策として、現在実用的には、冗長の行や列を数本加えて、不良のセルや行、列を入換える冗長回路技術が用いられている。
【００８１】
図６の例は２本の冗長な行（スペア行）を持つメモリアレイの回路である。
正規のアレイ２００中に不良ビット２２４があった場合、その行２１２に対応するアドレス信号に対して、選択動作を行なうようにフェイルアドレスメモリ２１０をプログラミングする。こうすることにより、不良ビットを含むアドレスＦ₁₁Ｆ₁₂…Ｆ_1n、あるいはＦ₂₁Ｆ₂₂…Ｆ_2nが入力されると、スペアデコーダ２０８が選択され、同時に正規の行デコーダに対して選択禁止信号が選択禁止信号線２１４に出される。したがって、正規の行２１２の代わりに、スペア行アレイ２０２中の１つの行が選択されることになる。
【００８２】
このとき、読出／書込回路２０６は、正規のアレイ２００に対するのと同様に、データの読出、あるいは書込を行なう。
【００８３】
従来は、フェイルアドレスメモリとしてたとえばヒューズ素子をレーザによりトリミングすることで不揮発性のメモリを構成していた。
【００８４】
図７は図６中のフェイルアドレスメモリを本発明の第１のメモリセルを用いた不揮発性メモリで構成した回路図を示す。
【００８５】
たとえば、ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスＦ₁₀…Ｆ_1nが書込ワード線ＷＬを活性化した後、相補なプログラミングアドレスＦ₁₀、／Ｆ₁₀、…、Ｆ_1n、／Ｆ_1nとして、メモリセル２３０に書込まれる。この情報は常時比較回路２３２側に伝達されＮチャネルＭＯＳＦＥＴのゲートに入力されている。したがって、ＮチャネルＭＯＳＦＥＴのいずれかはオンでいずれかはオフの状態になっている。動作開始前にはプリチャージ信号ＰＲにより出力Ｖ_outは“Ｈ”レベルにプリチャージされている。また、入力アドレス信号Ａ₀…Ａ_nを受けると装置内部で生成される相補な内部アドレスＡ₀、／Ａ₀、…、Ａ_n、／Ａ_nは、“Ｌ”レベルとなっている。
【００８６】
したがって、動作開始前にはＶ_outの電位が低下することはない。なお、回路構成中にはプログラムに必要なアドレス信号の組の数だけこのセットが用意される。
【００８７】
これに対して動作が開始され外部アドレスが入力されると、内部アドレスのＡ_iまたは／Ａ_i（ｉ＝０、…、ｎ）のいずれかが“Ｈ”レベルとなる。これがプログラミングアドレスと１個でも一致しない場合には、Ｖ_outのレベルが低下し、スペアアドレスは選択されない。逆にすべてのアドレスが一致する場合には、Ｖ_outのレベルが低下せず、選択されるメモリセルが不良であることを示す。この場合、スペアデコーダ２０８を活性化し、ノーマルデコーダ２０４を非活性化させる。
【００８８】
以上のような、冗長回路用のフェイルアドレスメモリに、第１の実施例あるいは第２の実施例で示した不揮発性メモリセルを用いた記憶素子を用いることにより、従来のヒューズ素子よりも面積を小さく、かつプログラミングを容易化することが可能である。
【００８９】
図８は、本発明の第４の実施例を示す概略ブロック図である。
ＶＬＳＩ化に伴い、ピン数や周波数が増大し、益々高価なＶＬＳＩテスタが必要とされている。しかも、印加テストベクトルの増加により、テスタの占有時間は長くなっており、良否の判定にかかるコストは大きくなる一方である。
【００９０】
ＶＬＳＩテスタや大量のテストベクトルを用いなくてもチップの良否が判断できれば、大幅にテストコストを削減できる。チップ内に自己検査機構を組込むことによりこれが可能となる。このような方式は、ＢＩＳＴ（Built-In Self Testing ）と呼ばれる。
【００９１】
正規のメモリセルアレイとスペアメモリセルアレイを配置するメモリアレイにおいて、ＢＩＳＴを行なう回路が配置されている。図４において、セルフテスト時には、マイクロプログラマブルＲＯＭ３００により制御されるテストパターン発生回路３０２により、メモリセルアレイ２００にテストデータが入力される。メモリセルアレイ２００の出力データと入力データとを比較器３０４で比較することにより、判明した不良アドレスはフェイルアドレスメモリ２１０に転送され、スペアメモリアレイ２０２中の置換するアドレスが割当てられる。本実施例においては、第１および第２の実施例に示されるようなメモリセルを用いて、第３実施例と同様にフェイルアドレスメモリを構成している。第１および第２の実施例に示されるようなメモリセルを用いた場合、任意に書換が可能となるため、任意の周期でＢＩＳＴを行なうことにより、新たに発生する不良を検出し、救済することが可能となる。
【００９２】
図９は、本発明の第５の実施例を示す概略ブロック図である。
メモリの大容量化と高速化は急速に進展しているものの、コンピュータシステムのＣＰＵの速度に対し大容量のメインメモリのそれは十分に速くない。またシステムバス自体の速度も、特にＴＴＬインタフェースレベルのように大振幅のバスでは、高速のＣＰＵの要求を満たすことは難しい。こうした問題を解決するために、小容量ではあるが、高速のバッファ（キャッシュメモリ）をＣＰＵの近傍に置き、さらにはバスをＣＰＵ用とシステム用とに分離し、メインメモリのデータの一部をキャッシュメモリに記憶させ、ＣＰＵはキャッシュメモリと主にやり取りするという方法が取られてきた。
【００９３】
本実施例では、キャッシュメモリ中のキャッシュディレクトリおよびデータメモリとして、第１あるいは第２の実施例のメモリセルを用いたメモリを用いる。
【００９４】
以下、例として３２ビットのアドレス信号によりＣＰＵからキャッシュメモリがアクセスされる場合を考える。
【００９５】
キャッシュディレクトリ１０００には、データメモリ１０１０に記憶されているデータに対応するメインメモリのアドレスの上位アドレス（タグアドレス）が記憶されている。キャッシュディレクトリ１０００のアドレスはＣＰＵからの下位アドレス（Ａ４〜Ａ１１；セットアドレスと呼ぶ）１００２で選択される。同一のセットアドレス１００２で選択されるタグアドレスの数をウェイ数と呼び、この例ではＡ０、Ａ１で選択される。キャッシュディレクトリ１０００から読出されたデータは、ＣＰＵからのタグアドレス１００６と比較される。もし一致した場合、キャッシュがヒットしたと言い、そのタグアドレスとセットアドレスとで指定される有効なデータがデータメモリに存在することを意味する。そこでヒット信号１００８が生成され、データメモリにアクセスの有効性を知らせる。もし、不一致であれば（キャッシュミス）、メインメモリのデータによって更新される。
【００９６】
以上の動作で、キャッシュメモリ中のデータを、ＣＰＵからみるとメインメモリ中に存在するかのようにアクセスすることが可能となる。
【００９７】
キャッシュディレクトリやデータメモリを本発明の第１あるいは第２の実施例のメモリセルで構成すれば、電源再投入後に再び前回のデータを復活させることが可能である。
【００９８】
図１２は、本発明の第６の実施例のメモリセルを示す図である。
図１２は、相補型の回路構成となっている。そこで、図１１の回路の動作を説明する前に、図１０および図１１で、その基本構成要素の動作をまず説明する。
【００９９】
図１０は基本構成要素の回路図、図１１はその動作を示すタイミングチャート図である。
【０１００】
図１１中、（ａ）は定電流源４０４を流れる電流Ｉ₁の、（ｂ）は定電流源４０６を流れる電流Ｉ₂の、（ｃ）はトランジスタ４０２を流れる電流Ｉ₃の、（ｄ）はＡ点の電位の経時変化をそれぞれ示している。
【０１０１】
第１の定電流源４０４および第２の定電流源４０６が直列に接続されている。その接続点に第１あるいは第２の方向に分極した強誘電体キャパシタ４００の一端が接続されている。
【０１０２】
強誘電体キャパシタ４００の他端はこの例では、接地されている。
時刻Ｔ₁において、定電流源４０４および４０６に定電流Ｉ₁およびＩ₂をそれぞれ流し始めたとする。
【０１０３】
キャパシタは４００の分極の方向が、電流の向きと同じであれば、図１６で示したように充電が速やかに終了するので、Ａ点の電位は上昇し始め、図１１（ｄ）中のａのような変化をする。
【０１０４】
一方、分極の方向が、電流の向きと逆であれば、図１６で示したように上記の場合と比較して多くの電流がこのキャパシタに流れるので、Ａ点の電位は下降し、図１１（ｄ）中のｂのような変化をする。
【０１０５】
このＡ点の電位をたとえば、ＮチャネルＭＯＳＦＥＴ４０２のゲートに結合しておくと、その電位変化に応じて、ＮチャネルＭＯＳＦＥＴ４０２に流れる電流も増減する。
【０１０６】
上記電位変化を感度よく検出するために、図１２のような相補型の回路構成を取る。図１３はその動作を示すタイミングチャート図である。
【０１０７】
図１３中、（ａ）はトランジスタ４０４および４１０を流れる電流Ｉ₁の、（ｂ）は定電流源４０６および４１２を流れる電流Ｉ₂の、（ｃ）はＡ点およびＢ点の電位の、（ｄ）はＣ点およびＤ点の電位の経時変化をそれぞれ示している。
【０１０８】
ワード線活性化信号ＷＬにより、トランジスタ４２０と４２２をオンし、互いに相補的な電圧をキャパシタ４００および４０８に印加して、各々を互いに逆向きに分極させてあるものとする。
【０１０９】
トランジスタ４０４を第１の定電流源、トランジスタ４１０を第３の定電流源として、時刻Ｔ₁に両者に各々電流Ｉ₁を流し始める。
【０１１０】
同時に、第２の定電流源４０６および第４の定電流源４１２も、各々電流Ｉ₂を流し始める。
【０１１１】
このときカレントミラー回路４１８により、定電流源４０６および４１２に流れる電流は互いに等しい一定値に保たれているものとする。
【０１１２】
キャパシタ４００は、電流と同一方向に、キャパシタ４０８は、電流と逆方向に分極していたとすると、図１１で説明したとおりＡ点の電位は上昇し、Ｂ点の電位は下降する。
【０１１３】
カレントミラー回路４１８と定電流源４０６および４１２は、電位Ｖ_refの入力されるＮチャネルＭＯＳＦＥＴを介して接続されているため、ＡとＣの間およびＢとＤの間のインピーダンスは高い。
【０１１４】
このため、Ａ点およびＢ点の電位変化が増幅された電位変化が、Ｃ点およびＤ点に現れる。
【０１１５】
たとえば、Ｄ点の電位とＣ点の電位の差を出力Ｖ_outとして、読取ることで、メモリセル中の記憶情報の読出が可能となる。
【０１１６】
以上のような、比較的単純な回路構成および動作で、強誘電体キャパシタに記憶された情報を高精度に読出すことが可能である。
【０１１７】
【発明の効果】
本発明の強誘電体キャパシタメモリセルにおいては、双安定記憶素子に記憶された記憶情報が強誘電体キャパシタを分極させるため、電源が切られた場合でも記憶情報が失われることがない。
【０１１８】
しかも、各強誘電体キャパシタに印加される電圧は外部からの固定電位により所望の値に設定することが可能であるため、強誘電体膜に印加される電界を減少させることが可能で強誘電体膜の分極の疲労特性を改善させることが可能である。
【０１２０】
しかも、メモリ中の記憶情報が頻繁に書換えられない用途に用いられる場合や、電源電圧が十分低い状態で用いられる場合には、簡単な構成で同様の効果が得られる。
【０１２１】
また、不良セルの存在するアドレスを不揮発性メモリセルを用いた記憶素子により記憶しているので、従来のヒューズ素子よりも面積を小さく、かつプログラミングを容易化することが可能である。
【０１２３】
半導体記憶装置においては、データの記憶をメモリセルを用いた記憶装置により記憶しているので、電源再投入後に再び前回のデータを復活させることが可能である。
【０１２５】
また、半導体記憶装置においては、メモリセルのビルトインセルフテストの結果判明した不良アドレスをメモリセルにより構成された記憶装置に記憶しているので、任意に書換が可能となるため、セルフテストを任意の周期で行なうことにより、新たに発生する不良を検出し救済することが可能となる。
【０１２７】
また、強誘電体キャパシタメモリセルにおいては、相補的な分極方向を有する第１および第２の強誘電体キャパシタにより記憶されている記憶情報を、両者に定電流を流したときの充電特性の差により生じる電位差を増幅することで読出すので、比較的単純な回路構成および動作で強誘電体キャパシタに記憶されていた情報を高精度に読出すことが可能である。
【０１２８】
また、強誘電体キャパシタメモリセルにおいては、第１および第２の強誘電体キャパシタの接続する第１および第２の経路に等しい値の定電流を流すために、カレントミラー回路を用いたので、比較的単純な回路構成および動作で強誘電体キャパシタに記憶された情報を高精度に読出すことが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第１の実施例の動作を示す図である。
【図４】本発明の第１の実施例のパターンを示す図である。
【図５】本発明の第２の実施例のパターンを示す図である。
【図６】本発明の第３の実施例を示す概略ブロック図である。
【図７】本発明の第３の実施例を示す回路図である。
【図８】本発明の第４の実施例を示す概略ブロック図である。
【図９】本発明の第５の実施例を示す概略ブロック図である。
【図１０】本発明の第６の実施例の動作を説明するための回路図である。
【図１１】第６の実施例の動作を説明するためのタイミングチャートである。
【図１２】本発明の第６の実施例の回路図である。
【図１３】第６の実施例の動作を示すタイミングチャートである。
【図１４】従来のメモリセルの構成を示す回路図である。
【図１５】強誘電体の誘電特性を示す図である。
【図１６】強誘電体の分極の向きと電流の経時変化の関係を示す図である。
【符号の説明】
１０従来のメモリセル、１２従来のメモリセルの第１の部分、１４従来のメモリセルの第２の部分、１６第１のＮチャネルＭＯＳＦＥＴ、１８第２のＮチャネルＭＯＳＦＥＴ、２０第１のＰチャネルＭＯＳＦＥＴ、２２第２のＰチャネルＭＯＳＦＥＴ、２４、２６アクセストランジスタ、２８、３０ビットライン、３２、３４結合トランジスタ、３６、３７、３８強誘電体キャパシタ、４０、４２短絡トランジスタ、１００電源ライン、１０２接地ライン、１０４、１０６出力ノード、１０８固定電位供給線、１１０上部電極、１１２、１１３、１１４強誘電体膜、１１６、１１７、１１８下部電極、１２０、１２２ゲート、２００ノーマルメモリセルアレイ、２０２スペアメモリセルアレイ、２０４ノーマルデコーダ、２０６読出／書込回路、２０８スペアデコーダ、２１０フェールアドレスメモリ、２１２不良行、２１４選択禁止信号線、２２２メモリセル、２２４不良セル、２３０メモリセル、２３２比較回路、３００プログラマブルＲＯＭ、３０２テストパターン発生器、３０４データ比較器、４００強誘電体キャパシタ、４０２電圧・電流変換用トランジスタ、４０４第１の定電流源、４０６第２の定電流源、４０８強誘電体キャパシタ、４１０第３の定電流源、４１２第４の定電流源、４１４、４１６ＮチャネルＭＯＳＦＥＴ、４１８カレントミラー回路、４２０、４２２アクセストランジスタ、１０００キャッシュディレクトリ、１００２セットアドレス、１００４キャッシュディレクトリデータ、１００６タグアドレス、１００８ヒット信号、１０１０データメモリ。

Claims

不良アドレスを記憶するメモリセルアレイを備え、
前記メモリセルアレイは、
読出あるいは書込のデータを伝達する複数のデータ線対と、
前記複数のデータ線対にそれぞれ対応して設けられた複数の双安定記憶素子と、
前記複数の双安定記憶素子にそれぞれ対応して設けられたワード線とを含み、
各前記双安定記憶素子は、
入力および出力を有する第１の反転回路と、前記第１の反転回路の入力および出力にそれぞれ結合された出力および入力を有する第２の反転回路と、
固定電位が供給されるノードと、
前記第１の反転回路の出力と電気的に結合される第１のデータ出力ノードと、
前記第２の反転回路の出力と電気的に結合される第２のデータ出力ノードと、
前記第２のデータ出力ノードに一端が結合され、かつ前記固定電位に他端が結合される第１の強誘電体キャパシタと、
前記第１のデータ出力ノードに一端が結合され、かつ前記固定電位に他端が結合される第２の強誘電体キャパシタと、
前記第１のデータ出力ノードと、前記複数のデータ線対のうちの一つのデータ線対の第１のデータ線との間に接続され、前記データを伝達する第１のアクセストランジスタと、
前記第２のデータ出力ノードと、前記第１のデータ線と対を成す第２のデータ線との間に接続され、前記データを伝達する第２のアクセストランジスタとを有し、
前記第１および第２のアクセストランジスタの各々は、対応するワード線の電位によって導通／非導通に制御され、
前記複数の双安定記憶素子に記憶された一群の情報に基づいて信号を出力する出力手段をさらに備え、
前記出力手段は、
前記複数の双安定記憶素子にそれぞれ対応して設けられ、各々が、電位レベルに基づいて導通可能なように対応する双安定記憶素子の第１のデータ出力ノードと接続されたゲートを有する複数の第１のトランジスタと、
前記複数の双安定記憶素子にそれぞれ対応して設けられ、各々が、対応する双安定記憶素子の第２のデータ出力ノードと接続されたゲートを有するとともに、前記対応する双安定記憶素子の第１のデータ出力ノードと接続される第１のトランジスタと相補的に導通可能なように接続される複数の第２のトランジスタとを含む、半導体記憶装置。
前記出力手段は、入力される所定情報と前記一群の情報との比較に基づく前記信号を出力する比較部に相当する、請求項１記載の半導体記憶装置。