KR100682218B1 - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 비휘발성 기억 소자와 SRAM을 결합하여 동작 속도와 신뢰도(reliability)를 향상시킨 기술을 개시한다. 이를 위해, 다수의 데이터 레지스터가 연결된 비휘발성 반도체 메모리 장치에 있어서, 상기 데이터 레지스터는 저장 노드를 풀업하는 풀업 구동부; 상기 저장 노드를 풀다운하는 풀다운 구동부; 워드라인에 인가된 전압따라 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 데이터 입출력부; 및 상부 워드라인 및 하부 워드라인에 인가되는 전압에 따라 상기 저장 노드의 데이터를 저장하거나, 저장된 데이터를 상기 저장 노드로 출력하는 데이터 저장부를 포함하는 것을 특징으로 하는 한다.

Description

비휘발성 반도체 메모리 장치{Nonvolatile semiconductor memory device}
도 1은 종래 기술에 따른 SRAM의 데이터 레지스터를 나타낸 회로도이다.
도 2는 본 발명에 따른 비휘발성 SRAM의 데이터 레지스터를 나타낸 회로도이다.
도 3a 및 도 3b는 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1을 나타낸 단면도이다.
도 4a 및 도 4b는 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
도 5a 및 도 5b는 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
도 6은 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1의 라이트 동작을 설명하기 위한 도면이다.
도 7은 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 하이 레벨 데이터 "1"을 라이트하는 동작을 나타낸 타이밍도이다.
도 8은 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 하이 레벨 데이터 '1'를 보존 하거나 로우 레벨 데이터 '0'를 라이트하는 동작을 나타낸 타이밍도이다.
도 9는 본 발명의 파워 온 리셋 모드 시 리콜(recall) 동작을 나타낸 타이밍도이다.
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 기억 소자와 SRAM을 결합하여 동작 속도와 신뢰도(reliability)를 향상시킨 기술에 관한 것이다.
도 1은 종래 기술에 따른 SRAM의 데이터 레지스터를 나타낸 회로도이다. 여기서, 데이타 레지스터가 다수개 연결되어 SRAM(Static Random Access Memory)를 구성한다.
데이터 레지스터는 풀업 구동부(2), 풀다운 구동부(4) 및 데이터 입출력부(6)를 포함한다.
풀업 구동부(2)는 게이트가 크로스 커플드 연결된 래치 구조의 PMOS 트랜지스터들 PT1, PT2를 포함한다.
풀다운 구동부(4)는 게이트가 크로스 커플드 연결된 래치 구조의 NMOS 트랜지스터들 NT1, NT2를 포함한다.
데이터 입출력부(6)는 워드라인 WL에 인가된 전압따라 비트 라인 BL, /BL과 선택적으로 데이터를 입출력하는 두개의 스위치들 NT3, NT4를 포함한다. 여기서, 스위치들 NT3, NT4는 게이트가 워드라인 WL에 접속된 NMOS 트랜지스터들 NT3, NT4 로 구성된다.
이와 같이 구성된 종래 기술에 따른 SRAM의 레지스터의 동작을 설명하면 다음과 같다.
라이트 동작의 경우, 비트 라인 BL에 하이 레벨 데이터가 실리고, 워드라인 WL에 구동 전압 Vpp이 인가되면, 데이터 입출력부(4)의 스위치들 NT3, NT4가 턴 온 된다. 이때, 비트 라인 /BL은 로우 레벨로 설정된다.
풀업 구동부(2)의 제 1 PMOS 트랜지스터 PT1은 턴 온 되고, 제 2 PMOS 트랜지스터 T2는 턴 오프 된다.
또한, 풀다운 구동부(4)의 제 1 NMOS 트랜지스터 NT1은 턴 오프 되고, 제 2 NMOS 트랜지스터 NT2는 턴 온 된다.
이때, 워드라인 WL에 인가된 구동 전압 Vpp을 차단하면, 하이 레벨 데이터가 풀업 구동부(2) 및 풀다운 구동부(4)에 의해 래치된다.
한편, 리드 동작의 경우, 워드라인 WL에 구동 전압 Vpp이 인가되면, 데이터 입출력부(6)의 스위치들 NT3, NT4가 턴 온 된다.
하이 레벨 데이터가 저장된 경우를 예를 들어 설명하면, 풀업 구동부(2)의 제1 PMOS 트랜지스터 PT1이 턴 온 되어 비트 라인 BL에 하이 레벨 데이터가 실린다. 이때, 풀다운 구동부(4)의 제 2 NMOS 트랜지스터 NT1이 턴 온 되어 비트 라인 /BL은 로우 레벨로 설정된다.
여기서는 하이 레벨 데이터가 저장되거나 리드되는 경우를 예를 들어 설명하였지만, 로우 레벨 데이터의 경우도 상기한 동작과 동일한 동작에 의해 저장 또는 리드 동작이 수행된다.
그러나, 종래 기술에 따른 데이터 레지스터는 휘발성으로 전원이 차단되는 경우 저장된 데이터를 잃어버리게 된다.
본 발명이 이루고자 하는 기술적 과제는 전원이 차단되어도 저장된 데이터가 지워지지 않도록 하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 비휘발성 반도체 메모리 장치는 다수의 데이터 레지스터가 연결된 비휘발성 반도체 메모리 장치에 있어서, 상기 데이터 레지스터는 저장 노드를 풀업하는 풀업 구동부; 상기 저장 노드를 풀다운하는 풀다운 구동부; 워드라인에 인가된 전압따라 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 데이터 입출력부; 및 상부 워드라인 및 하부 워드라인에 인가되는 전압에 따라 상기 저장 노드의 데이터를 저장하거나, 저장된 데이터를 상기 저장 노드로 출력하는 데이터 저장부를 포함하는 것을 특징으로 하는 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되어지는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동 일한 구성요소를 나타낸다.
도 2는 본 발명에 따른 비휘발성 SRAM의 데이터 레지스터를 나타낸 회로도이다. 여기서, 다수의 데이터 레지스터가 연결되어 비휘발성 SRAM을 구성한다.
데이터 레지스터는 풀업 구동부(12), 풀다운 구동부(14), 데이터 입출력부(16) 및 데이터 저장부(18)를 포함한다.
풀업 구동부(12)는 게이트가 저장 단자 SN, /SN에 크로스 커플드 연결된 래치 구조의 PMOS 트랜지스터들 PT11, PT12를 포함한다.
풀다운 구동부(14)는 게이트가 저장 단자 SN, /SN에 크로스 커플드 연결된 래치 구조의 NMOS 트랜지스터들 NT11, NT12를 포함한다.
데이터 입출력부(16)는 워드라인 WL에 인가된 전압따라 비트 라인 BL, /BL과 저장 단자 SN, /SN 사이에서 선택적으로 데이터를 입출력하는 두개의 스위치들 NT13, NT14를 포함한다. 여기서, 스위치들 NT13, NT14는 게이트가 워드라인 WL에 접속된 NMOS 트랜지스터들 NT13, NT14로 구성된다.
데이터 저장부(18)는 상부 워드라인 TWL 및 하부 워드라인 BWL에 인가되는 전압에 따라 저장 노드 SN, /SN의 데이터를 저장하거나, 저장된 데이터를 저장 노드 SN, /SN로 출력하는 데이터 셀들 C1, C2를 포함한다.
도 3a 및 도 3b는 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1을 나타낸 단면도이다.
도 3a는 상부 워드라인 TWL 및 하부 워드라인 BWL과 평행인 방향으로 절단한 단면도이다.
데이터 셀 C1은 하부 워드라인 BWL 상부에 산화막(20), 플로우트 채널 층(float channel layer)(22), 및 강유전체 층(ferroelectric layer)(24)이 순차적으로 적층되고, 최상부에 상부 워드라인 TWL이 하부 워드라인 BWL과 평행하게 형성된다.
도 3b는 상부 워드라인 TWL 및 하부 워드라인 BWL과 수직인 방향으로 절단한 단면도이다.
플로우트 채널 층(22)은 P 형(P-Type) 플로우트 채널(26), 드레인 역할을 하는 N 형(N-Type) 영역(28) 및 소스 역할을 하는 N 형(N-Type) 영역(30)을 포함한다.
여기서, 플로우트 채널 층(22)은 탄소 나노 튜브(Carbon Nano Tube), 실리콘, Ge,유기 반도체 등으로 형성할 수 있다.
따라서, 강유전체 층(24)의 극성(polarization)에 따라 플로우트 채널(26)_의 채널 저항이 달라지게 된다.
도 4a 및 도 4b는 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
먼저, 도 4a는 하이 레벨 데이터 "1"의 라이트 동작을 나타낸 개념도이다.
하부 워드라인 BWL에 양의 전압 +V을 인가하고, 상부 워드라인 TWL에 음의 전압 -V을 인가한다. 이때, 드레인 영역(28)과 소스 영역(30)은 접지 전압 GND 상태가 되도록 한다.
이러한 경우 산화막(20)과 강유전체 층(24) 사이의 캐패시터의 전압 분배에 의해 강유전체 층(24)과 플로우트 채널 층(26) 사이에 전압이 가해지면, 플로우트 채널 층(26)에 양의 전하가 유도되도록 강유전체 층(24)의 극성이 형성된다.
한편, 도 4b는 하이 레벨 데이터 "1"의 리드 동작을 나타낸 개념도이다.
하부 워드라인 BWL과 상부 워드라인 TWL에 접지 전압 GND을 인가하면, 플로우트 채널 층(26)에 양의 전하가 유도되고, 드레인 영역(28)과 소스 영역(30)은 그라운드 상태이기 때문에 플로우트 채널 층(26)은 오프 상태가 된다.
이에 따라, 리드 동작 모드 시 메모리 셀에 저장된 데이타 "1"을 리드할 수 있게 된다. 이때, 드레인 영역(28)과 소스 영역(30)에 약간의 전압차를 주면 플로우트 채널 층(26)이 오프 상태이므로 오프 전류가 흐르게 된다.
도 5a 및 도 5b는 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
먼저, 도 5a는 로우 레벨 데이터 "0"의 라이트 동작을 나타낸 개념도이다.
드레인 영역(28) 및 소스 영역(30)에 접지 전압 GND을 인가하고, 하부 워드라인 BWL 및 상부 워드라인 TWL에 양의 전압 +V을 인가하면, 플로우트 채널 층(26)이 온 상태가 되어 플로우트 채널 층(26)에 접지 전압의 채널이 형성된다.
플로우트 채널 층(26)의 접지 전압과 상부 워드라인 TWL의 양의 전압 +V 사이에 높은 전압이 형성되므로 플로우트 채널 층(26)의 전자가 강유전체 층(24)으로 이동하여 전자가 축적된다.
한편, 강유전체 층(24)에 하이 레벨 데이터 "1"가 저장된 상태에서 드레인(28) 및 소스(30)에 양의 전압 +V을 인가하면 플로우트 채널 층(26)이 오프 상태가 되어 플로우트 채널 층(26)에 접지전압의 채널이 형성되지 못한다.
플로우트 채널 층(26)의 플로우팅 상태의 양의 전압과 상부 워드라인 TWL의 양의 전압 +V 사이에 전압자가 없으므로 강유전체 층(24)으로 전자의 이동이 발생하지 않는다.
따라서, 강유전체 층(24)은 이전 상태를 유지한다. 즉, 이전에 저장된 하이 레벨 데이터 "1"를 유지하기 때문에, 모든 메모리 셀을 하이 레벨 데이터 "1"를 라이트 하고 선택적으로 로우 레벨 데이터 "0"를 라이트할 수 있다.
도 5b는 로우 레벨 데이터 "0"의 리드 동작을 나타낸 개념도이다.
하부 워드라인 BWL 및 상부 워드라인 TWL에 접지 전압 GND을 인가하고, 드레인(28) 및 소스(30) 사이에 약간의 전압차를 주면 플로우트 채널 층(26)이 온 되어 있으므로 많은 온 전류가 흐른다.
따라서, 상기와 같은 리드 모드에서는 하부 워드라인 BWL 및 상부 워드라인 TWL을 접지전압으로 하여 강유전체 층(24)에 전압 스트레스가 가해지지 않아 메모리 셀의 유지 특성이 향상된다.
특히, 나노 스케일 레벨의 강유전체 구조의 메모리 레지스터는 유지 특성이 저전압 스트레스에도 취약하여 종래의 방법과 같이 리드 시에 상부 워드라인 TWL에 임의의 전압을 가하는 방법을 적용하기느 곤란하다.
따라서, 본 발명은 이러한 문제점을 해결하여 나노 스케일의 강유전체 층 구조의 레지스터 구조와 저전압 동작이 가능하다.
도 6은 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1의 라이트 동작을 설명하기 위한 도면이다.
데이터 셀 C1의 라이트 동작 사이클은 두 개의 서브 동작 영역으로 구분할 수 있다. 즉, 첫번째 서브 동작 영역에서는 데이터 "1"을 라이트하고, 두번째 서브 동작 영역에서는 첫번째 서브 동작 영역에서 라이트한 데이터 "1"을 보존하거나 데이터 "0"을 라이트한다.
만약, 데이타 "1"을 보존하고자 할 경우 일정 구간 동안 비트 라인 BL에 하이 전압을 인가하면, 첫번째 서브 동작 영역에서 라이트된 데이터 "1"의 값이 메모리 셀에 보존 된다.
도 7은 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 하이 레벨 데이터 "1"을 라이트하는 동작을 나타낸 타이밍도이다.
먼저, t0 구간은 메모리 셀의 프리차지 구간으로, 모든 신호 및 라인이 접지 전압 VSS으로 프리차지 된다.
t1 구간에서 워드라인 WL에 하이 레벨 전압을 인가한다.
t2 구간에서 상부 워드라인 TWL에 음의 전압 VNEG을 인가한다.
t3 구간에서 하부 워드라인 BWL에 하이 레벨 전압을 인가하면, 상부 워드라인 TWL과 하부 워드라인 BWL 사이의 전압 분배에 의해 강유전체 층(24)에 높은 전압이 걸려 하이 레벨 데이터 '1'가 강유전체 층(24)에 라이트 된다.
t4 구간에서 상부 워드라인 TWL과 하부 워드라인 BWL을 접지상태로 설정한다.
t5 구간에서 워드라인 WL을 접지 상태로 설정한다.
도 8은 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 하이 레벨 데이터 '1'를 보존 하거나 로우 레벨 데이터 '0'를 라이트하는 동작을 나타낸 타이밍도이다.
먼저, t0 구간은 메모리 셀의 프리차지 구간으로, 모든 신호 및 라인이 접지 전압 VSS으로 프리차지 된다.
t1 구간에서 워드라인 WL에 하이 레벨 전압을 인가한다.
t2 구간에서 하부 워드라인 BWL에 하이 레벨 전압을 인가한다.
t3 구간에서 라이트 하고자 하는 데이터가 로우 레벨 '0'인 경우 비트 라인 BL은 접지 상태를 계속 유지하고, 하이 레벨 '1' 인 경우 비트 라인 BL에 하이 레벨 전압을 인가한다.
t4 구간에서 상부 워드라인 TWL에 하이 레벨 전압을 인가하면, 플로우팅 채널 층(26)에 전자가 쌓이고 상부 워드라인 TWL이 양의 전압이기 때문에 임계 전압차가 되면 강유전체 층(24)은 플로우팅 채널 층(26)에 전자가 유도되도록 극성이 형성되어 로우 레벨 데이터 '0'이 라이트 된다.
한편, 비트 라인 BL에 하이 레벨 전압을 인가하면 플로우팅 채널 층(26)에 채널이 형성되는 것을 막아 로우 레벨 데이터 '0'를 라이트하지 않고 하이 레벨 데이터 '1'를 보존한다.
t5 구간에서 상부 워드라인 TWL을 접지 상태로 설정한다.
t6 구간에서 하부 워드라인 BWL과 비트 라인 BL, /BL을 접지 상태로 설정한다.
t7 구간에서 워드라인 WL을 접지 상태로 설정한다.
도 9는 본 발명의 파워 온 리셋 모드 시 리콜(recall) 동작을 나타낸 타이밍도이다.
t0 구간에서 파워 온 시 리셋 신호 RESET가 발생되기 전에도 저장 노드 SN, /SN은 도 2에 도시된 데이터 저장부(18)의 데이터 셀 C1에 저장된 데이터에 따라 하이 레벨과 로우 레벨로 설정된다.
t1 구간에서 전원전압 VCC이 충분히 상승하여 리셋 신호 RESET가 발생하면 하부 워드라인 BWL을 하이 레벨로 설정하여 저장 노드 SN, /SN의 데이터가 하부 워드라인 BWL 제어 소자를 통해 바이패스(bypass)된다.
워드라인 WL은 로우 레벨 상태를 유지하고, 비트 라인 BL, /BL은 전원 전압 VCC과 동일하게 상승시키면, 풀업 구동부(12)의 프로그램 상태에 의해 레지스터 상태가 복구된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 비휘발성 반도체 메모리 장치는 전원이 차단되어도 저자된 데이터가 지워지지 않는 효과가 있다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 장치는 파워 온 시 저장된 데이터 상태를 복수하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부각가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허 청구범위에 속하는 것 으로 보아야 할 것이다.

Claims (18)

  1. 다수의 데이터 레지스터를 포함하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 데이터 레지스터는
    제어단자가 저장 노드에 크로스 커플드 연결된 래치 구조를 갖고, 상기 저장 노드를 풀업하는 풀업 구동부;
    제어단자가 상기 저장 노드에 크로스 커플드 연결된 래치 구조를 갖고, 상기 저장 노드를 풀다운하는 풀다운 구동부;
    워드라인에 인가된 전압에 따라 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 데이터 입출력부; 및
    상부 워드라인 및 하부 워드라인에 인가되는 전압에 따라 강유전체 층에 상기 저장 노드에 대응하는 데이터를 저장하거나 상기 강유전체 층의 극성에 따라 플로우트 채널 층의 저항이 달라져 대응하는 데이터를 상기 저장 노드에 출력하여 리드 하는 데이터 저장부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 저장부는 다수의 비휘발성 메모리 셀을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 비휘발성 메모리 셀은
    상기 하부 워드라인;
    상기 하부 워드라인 상부에 형성되어 플로우팅 상태를 유지하는 상기 플로우트 채널 층;
    상기 플로우트 채널 층 상부에 형성되어 데이터가 저장되는 상기 강유전체 층; 및
    상기 강유전체 층 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인;을 포함하고,
    상기 플로우트 채널 층은 데이터를 라이트 할 때 상기 저장 노드의 데이터에 대응하는 저항 상태가 되고, 데이터를 리드 할 때 상기 강유전체 층에 저장된 데이터에 대응하는 저항 상태가 되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 플로우트 채널 층은 탄소 나노 튜브, 실리콘, 게르마늄, 유기 반도체 중 적어도 어느 하나로 이루어짐을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 비휘발성 메모리 셀은 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 강유전체 층에 해당하는 데이터를 라이트하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 강유전체 층에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널 층에 서로 다른 채널 저항을 유도하여 해당하는 데이터를 리드하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 플로우트 채널 층은 상기 강유전체 층에 전자가 저장되어 있으면 양의 전하가 유도되어 고저항 상태가 되어 오프 상태가 되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 플로우트 채널 층은 상기 강유전체 층에 정공이 저장되어 있으면 음의 전하가 유도되어 저저항 상태가 되어 온 상태가 되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 3 항에 있어서,
    상기 강유전체 층은 상기 하부 워드라인에 양의 전압을, 상기 상부 워드라인에 음의 전압을, 드레인 영역과 소스 영역에 접지 전압을 인가하여, 상기 플로우트 채널 층에 양의 전하가 유도되도록 극성이 형성되어 하이 레벨 데이터가 라이트 되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 플로우트 채널 층은 상기 하부 워드라인과 상기 상부 워드라인에 접지 전압을 인가한 상태에서 상기 강유전체 층에 의해 양의 전하가 유도되어 턴 오프 되어 하이 레벨 데이터가 리드되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 강유전체 층은 상기 하부 워드라인과 상기 상부 워드라인에 양의 전압을 인가한 상태에서 드레인 영역과 소스 영역에 양의 전압을 인가하여 이전에 저장된 하이 레벨 데이터를 유지하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 3 항에 있어서,
    상기 강유전체 층은 상기 하부 워드라인과 상기 상부 워드라인에 양의 전압을, 드레인 영역과 소스 영역에 접지 전압을 인가하여 상기 플로우트 채널 층에 음의 전하가 유도되도록 극성이 형성되어 로우 레벨 데이터를 라이트 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 플로우트 채널 층은 상기 하부 워드라인과 상기 상부 워드라인에 접지 전압을 인가한 상태에서 상기 강유전체 층에 의해 음의 전하가 유도되어 오프 되어 로우 레벨 데이터를 리드하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 풀업 구동부는 게이트가 상기 저장 단자에 크로스 커플드 연결된 래치 구조의 다수의 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 풀다운 구동부는 게이트가 상기 저장 단자에 크로스 커플드 연결된 래치 구조의 다수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 1 항에 있어서,
    상기 데이터 입출력부는 상기 워드라인에 인가된 전압에 따라 상기 비트 라인과 상기 저장 노드 사이에서 선택적으로 데이터를 입출력하는 다수의 스위치 수단을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 스위치 수단은 게이트가 상기 워드라인에 접속된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  18. 제 1 항에 있어서,
    상기 데이터 레지스터는 파워 온 시 상기 저장 노드가 저장된 데이터 레벨을 갖고, 상기 풀업 구동부의 프로그램 상태에 의해 레지스터 상태가 복구 되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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