CN101097779A

CN101097779A - 非易失性半导体存储器件

Info

Publication number: CN101097779A
Application number: CNA2007101090293A
Authority: CN
Inventors: 菅原宽
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp; NEC Corp
Priority date: 2006-06-12
Filing date: 2007-06-12
Publication date: 2008-01-02
Also published as: JP2007334925A; US7835185B2; US20070291544A1

Abstract

本发明涉及一种非易失性半导体存储器件。根据本发明的非易失性半导体存储器件设有多个场效应晶体管型的存储单元、源极偏置控制电路和漏极偏置控制电路。在写操作的时候，该源极偏置控制电路可变地设置源极线的电位，该源极线共同地连接到多个存储单元的源极。在写操作的时候，漏极偏置控制电路可根据源极线的电位，可变地设置多个存储单元的漏极的电位。

Description

非易失性半导体存储器件

技术领域

本发明涉及一种非易失性半导体存储器件。更具体地，本发明涉及一种具有场效应晶体管型存储单元的非易失性半导体存储器件。

背景技术

在闪存存储器中，在一个扇区中包括的存储单元组上共同地执行擦除。但是，由于该扇区中包括的存储单元组的擦除特性的变化，可能存在阈值电压(下面，称为“Vtm”)为0V或更低的存储单元或单元(数位线)，或当关注任意单个数位线时，由于擦除操作，偏置电流流过该存储单元或单元(即，存储单元达到耗尽电平)。然后，当使用隧道热电子(CHE)方法执行下一个写周期时，预定的写电位被施加到该存储单元组的漏极。此时，即使处于耗尽电平的存储单元或数位线没有被选择(即，控制栅电位等于地电平)，则截止-漏(off-leakage)电流也流过该存储单元。如果截止-漏电流从未选择的存储单元流到位线，那么没有足够的写电流流过将被写入的所选存储单元或单元，因此使闪存存储器的写性能退化。

作为克服如上所述的这种问题措施之一，“源极偏置写入”已被投入实际使用。根据该源极偏置写入，在写操作中向共同连接到一组存储单元的公共源极线施加预定的正电位。结果，由于衬底效应，阈值电压Vtm上升，以及流过未选择存储单元或单元的截止-漏电流被抑制。

作为与源极电位控制有关的常规技术，巳知国际专利申请号2003-507834的国家公开和日本专利特开号2000-276882中描述的技术。根据国际专利申请号2003-507834的国家公开中描述的闪存存储器件，在公共源极线和地之间连接了电阻器的阵列。在写入存储单元的时候，选择电阻值且源极电位上升。根据日本专利特开号2000-276882中描述的非易失性半导体存储器件，在读取存储器单元的时候，预定偏压被施加到公共源极线。

本发明的发明人最先关注以下方面。亦即，当存储单元的写入-擦除周期被重复时，处于耗尽电平的存储单元或单元的阈值电压可能进一步降低。此时，为了减弱阈值电压的影响，可以进一步增加源极偏压中的源极电位。但是，如果源极电压超出一定的电平，那么它不再可以保证存储单元或单元的足够漏-源电压Vds。结果，没有希望的写电流流过将被写入的所选的存储单元或单元。这导致写特性的显著退化或不能写入。

发明内容

在一个实施例中，根据本发明的非易失性半导体存储器件(1)设有多个场效应晶体管型的存储单元(2)、源极偏置控制电路(10)以及漏极偏置控制电路(20)。在写操作的时候，该源极偏置控制电路(10)可变地设置源极线(3)的电位(VCS)，该源极线(3)被共同地连接到多个存储单元(2)的源极。在写操作的时候，根据源极线(3)的电位(VCS)，该漏极偏置控制电路(20)可变地设置多个存储单元(2)的电位(VD)。

以此方式，根据本发明的非易失性半导体存储器件(1)，适合于源极线(3)的电位(VCS)的电位(VD)被施加到多个存储单元(2)的漏极。漏极电位(VD)也随源极电位(VCS)上升而上升。

附图说明

图1图示了根据本发明第一实施例的非易失性半导体存储器件的结构的框图；

图2是图解视图，示意地图示了本发明的原理；

图3图示了根据本发明第二实施例的非易失性半导体存储器件的结构的电路图；

图4图示了根据第二实施例的非易失性半导体存储器件的写操作的时序图；

图5图示了根据本发明第三实施例的非易失性半导体存储器件的结构的电路图。

具体实施方式

现在，将通过参考附图说明根据本发明实施例的非易失性半导体存储器件。根据本实施例的非易失性半导体存储器件是，例如，NOR-型闪存存储器。

1.第一实施例

图1示出了根据本发明第一实施例的非易失性半导体存储器1的结构。非易失性半导体存储器件1设有扇区100、Y选择器110、写电路120和读出放大器130。扇区100是其上执行共同擦除的单元块，且具有多个存储单元2。每个存储单元2是场效应晶体管型非易失性存储器单元。例如，存储单元2是具有浮置栅和控制栅的叠栅型或分裂栅(split-gate)型存储单元。另外，存储单元2可以是具有ONO膜作为电荷存储膜的MONOS。这些存储单元2的源极被共同地连接到源极线3。此外，多个存储单元2的漏极通过Y选择器110连接到写电路120和读出放大器130。

由于擦除操作，如果任意存储单元2处于耗尽电平，那么截止-漏电流流动。具体地，耗尽电平是小于0V的存储单元阈值电压。这意味着存储单元的阈值电压变为耗尽电平，当所选存储单元处于写模式时，截止-漏电流经由非选择存储单元流动。为了抑制截止-漏电流，采用“源极偏置写入”。因此，非易失性半导体存储器件1设有用于控制源极线3的电位VCS的源极偏置控制电路10。在写操作的时候，源极偏置控制电路10将源极电位VCS设为正电平。结果，由于相关的衬底效应，阈值电压Vtm上升，因此抑制了截止-漏电流。

当存储单元2的写入-擦除周期被重复时，存储单元的电流特性退化且实质的阈值电压Vtm进一步降低。结果，在某些情况下，偏置电流增加。由此，源极偏置控制电路10进一步增加了源极电位VCS。优选，流过源极线3的电流应该被探测到，以及源极电位VCS应该根据该电流总量被可变地控制。更具体地说，流过源极线3的电流量越大，则源极偏置控制电路10将源极电位VCS设置得越高。VCS必须响应于每个写入-擦除周期而被设置，以适合电流变化。

但是，如果源极电位VCS超过某一电平，那么它不再可能保证存储单元2处的足够的漏-源电压Vds(它称作写电压)。这导致写性能的退化。由此，根据本实施例的写电路120设有漏极偏置控制电路20，用于控制存储单元2的漏极电位VD。漏极偏置控制电路20可以根据源极电位VCS可变地设置漏极电位VD。更具体地说，源极电位VCS上升越高，漏极偏置控制电路20将漏极电位VD设置得越高。如上所述，漏极偏置控制电路和源极偏置控制电路彼此相关，所述电路被称作数据写电路。

图2示意地图示了本实施例的原理。源极偏置控制电路10探测流过源极线3的总电流，并根据该总电流决定源极电位VCS。更具体地说，总电流值越大，那么源极偏置控制电路10将源极电位VCS设置得越高。此外，源极电位VCS越高，那么漏极偏置控制电路20将漏极电位VD设置得越高。结果，如图2所示，可以保证足够的漏-源电压Vds。因此，希望的写电流流过将被写入的所选存储单元，由此防止写故障。

2.第二实施例

图3图示了根据本发明第二实施例的非易失性半导体存储器件1的结构的电路图。图3仅仅图示了本发明的相关部分，以及从该例图排除了图1中所示的Y选择器110、写电路120、读出放大器130等等。

在图3中，示出了两个存储单元2-i和2-j作为代表性例子。字线Wi和Wj分别被连接到存储单元2-i和2-j的控制栅。此外，源极线3被共同地连接到存储单元2-i和2-j的源极。源极线3被连接到节点N1，而存储单元2-i和2-j的漏极被连接到节点N2。

源极偏置控制电路10是用来设置节点N1的电位的电路，即，设置源极线3的电位VCS。为了抑制写操作时的截止-漏电流，源极偏置控制电路10将源极电位VCS设为正电平。此外，在本实施例中，源极偏置控制电路10可以变化地设置源极电位VCS。

在图3中，例如，还示出了源极偏置控制电路10的结构。图3所示的源极偏置控制电路10设有N-沟道MOS晶体管(下面，称为NMOS)11，12，13和15以及微分放大器电路14。NMOS11和12的导通/截止被编程信号APG控制。NMOS11被插入节点N1和NMOS13之间，NMOS12被插入节点N1和微分放大器电路14的一个输入之间。可变的参考电位REF1被提供给微分放大器电路14的另一输入。微分放大器电路14的输出被连接到NMOS13的栅极。NMOS13被插入NMOS11和地之间。通过如上所述的这种连接，形成了用于控制NMOS13的反馈回路。NMOS15被插入节点N1和地之间，其中通过读信号READ控制NMOS15的导通/截止。

漏极偏置控制电路20是用来设置节点N2的电位的电路，即，设置存储单元2的漏极电位VD。在本实施例中，漏极偏置控制电路20可变地设置漏极电位VD。漏极电位VD与如上所述的源极电位VCS有关，且根据该电位VCS而变化。例如，漏极电位VD也随源极电位VCS上升而上升。以此方式，在写操作的时候，根据本实施例的漏极偏置控制电路20根据源极线3的电位VCS可变地设置漏极电位VD。

在图3中，还通过举例示出了漏极偏置控制电路20的结构，例如。图3所示的漏极偏置控制电路20设有P沟道MOS晶体管(下面称为PMOS)21和25，NMOS22，23和26以及微分放大器电路24。PMOS21和NMOS22构成反相器，该反相器被插入在向其输入写数据DATA的输入端和节点Na之间。由此，适合于写数据DATA的电位被施加到节点Na。NMOS23被插入节点Na和节点N2之间。NMOS23的栅极被连接到节点Nb，并被节点Nb的电位控制。

节点Nb被连接到微分放大器电路24的一个输入。可变的参考电位REF2被提供给微分放大器电路24的另一输入。微分放大器电路24的输出被连接到PMOS25的栅极。PMOS25被插入在节点Nb和电源之间。NMOS26被插入节点N1和地之间，并通过编程信号APG控制NMOS26的导通/截止。通过如上所述的这种连接，形成用于控制PMOS25的反馈回路。微分放大器电路24、PMOS25和NMOS26在下文中可以被共同地称为“栅电位控制电路”，微分放大器电路24、PMOS25和NMOS26控制节点Nb的电位，即，NMOS23的栅电位。

非易失性半导体存储器件1还设有参考电位产生电路30。参考电位产生电路30是用来产生参考电位REF1和REF2的电路。将被产生的参考电位REF1和REF2是可变的，以及彼此具有相关性。

现在，将通过参考图3，说明非易失性半导体存储器件1的写操作。在写操作中，编程信号APG被激活，以及读信号READ被去激活。编程信号APG被输入到源极偏置控制电路10、漏极偏置控制电路20和参考电位产生电路30，其中每个电路被编程信号APG激活。

响应于该激活的编程信号APG，参考电位产生电路30产生参考电位REF1和REF2。这里注意，这些参考电位REF1和REF2可以以它们互相具有相关性的方法可变地设置。例如，参考电位REF2与参考电位REF1成正比，并随参考电位REF1上升而增加。参考电位REF1和REF2可以被设为相同的值。在此情况下，参考电位产生电路30的结构被简化，且因此是优选的。该产生的参考电位REF1和REF2分别被提供给源极偏置控制电路10和漏极偏置控制电路20。

源极偏置控制电路10根据提供的参考电位REF1设置源极电位VCS。另一方面，漏极偏置控制电路20根据提供的参考电位REF2设置漏极电位VD。由于参考电位REF1和REF2彼此具有相关性，因此源极电位VCS和漏极电位VD彼此也具有相关性。更具体地说，该相关性如下。

在源极偏置控制电路10中，当编程信号APG被激活时，NMOS11和12导通。微分放大器电路14的输出控制NMOS13。通过NMOS13的控制，节点N1被充电或放电。此外，如上所述，来自节点N1的反馈电位VCSM和参考电位REF1被输入到微分放大器电路14。通过如上所述的这种控制，节点N1的电位VCS被保持在参考电位REF1。更具体地说，源极偏置控制电路10将参考电位REF1与源电压VCS比较，并与存储单元写电流无关地将源极电位VCS保持为参考电位REF1。当参考电位REF1改变时，源极电位VCS也改变。因此，源极偏置控制电路10可以根据参考电位REF1可变地设置源极电位VCS。为了抑制写入时的截止-漏电流，源极电位VCS，即，参考电位REF1应该优选被设为正电平(REF1＞0)。

另一方面，写数据“0”被输入到漏极偏置控制电路20。结果，高电平电位VPP被施加到节点Na。

在漏极偏置控制电路20中，当编程信号APG被激活时，NMOS26导通。微分放大器电路24的输出控制PMOS25。通过PMOS25的控制，节点Nb被充电或放电。此外，节点Nb的电位VDCNT和参考电位REF2被输入到微分放大器电路24。通过如上所述的这种控制，节点Nb的电位VDCNT被保持在参考电位REF2。换句话说，栅电位控制电路施加参考电位REF2到NMOS23的栅极。当参考电位REF2上升时，NMOS23的栅电位VDCNT也上升。结果，节点N2的电位VD也上升。

致使存储单元2(例如，存储单元2-i)被写入的字线(例如，字线Wi)被选中。当源极电位VCS和漏极电位VD分别被施加到存储单元2-i的源极和漏极时，在沟道区中产生热电子。这些热电子被注入到诸如浮置栅的电荷存储部分，导致阈值电压Vtm上升。以此方式，写数据“0”被写入存储单元2。

如上所述，源极电位VCS也随参考电位REF1上升而上升。由于具有与参考电位REF1相关性的参考电位REF2也同时上升，因此漏极电位VD也上升。以此方式，通过参考电位REF1和REF2，源极电位VCS和漏极电位VD彼此相关，以及根据源极电位VCS调整漏极电位VD。因此，为了抑制截止-漏电流，即使源极电位VCS被设为相对较高电平，在存储单元2处也保证了足够的漏-源电压。由于该足够的漏-源电压，足够的写电流流过将被写入的选择存储单元，因此防止了写故障。

根据给定的写模式，参考电位REF1和REF2可以被设为不同的值。写模式包括正常写模式、预擦除写模式和后擦除后写-模式。如图3所示，表示这些模式的模式信号MODE被输入到参考电位产生电路30。该参考电位产生电路30根据模式信号MODE来改变参考电位REF1和REF2。例如，在后擦除后写模式中，很可能存在处于耗尽电平的存储单元或单元。因此，参考电位产生电路30将参考电位REF1设为相对较高电平。由此，参考电位产生电路30也将参考电位REF2设为相对较高电平。这对应于图2所示的原理。在那种情况下，截止-漏电流被相对较高的源极电位VCS抑制。此外，通过足够的漏-源电压Vds，实现了优异的写操作。

图4图示了根据本实施例的写操作的时序图。在时间t1，编程信号APG被激活。响应于该激活，产生参考电位REF1和REF2。这些参考电位REF1和REF2可以以它们互相具有相关性的方式可变地设置。换句话说，如图中的附加数字“1”所示，当参考电位REF1被设为相对较高电平时，参考电位REF2也被设为相对较高电平。同样，如图中的附加数字“2”所示，当参考电位REF1被设为相对较低电平时，参考电位REF2也被设为相对较低电平。附加数字“0”，“1”和“2”分别对应于不同的写模式。节点Nb的电位VDCNT也根据参考电位REF2可变地设置。

此后，致使存储单元2将被写入的字线(Wi，Wj)被选中。然后，在时间t2，输入写数据“0”。源极电位VCS上升至适合于参考电位REF1的正电位。此外，漏极电位VD上升至适合于参考电位REF2的正电位，即，源极电位VCS。在时间t3，写数据“0”的输入结束以及漏极电位VD和源极电位VCS回到地电平。在时间t4，编程信号APG被去激活，以及该写入结束。

注意在读操作的时候，读信号READ被激活和编程信号APG被去激活。在源极偏置控制电路10中，NMOS15导通且源极线3的电位VCS被设为地电平。通过未图示的读出电路，预定电位被施加到将被读取的存储单元2的漏极。

如迄今描述，根据本实施例的非易失性半导体存储器件1，根据源极电位VCS调整施加到存储单元2的漏极的漏极电位VD。漏极电位VD也随源极电位VCS上升而上升。因此，在写存储单元2的时候，可以保证足够的漏-源电压。结果，希望的写电流流过将被写入的所选的存储单元或单元，由此防止写故障。特别在源极偏置写入的情况下，源极电位被设为相对较高的电平以便抑制截止-漏电流。即使在此情况下也保证了足够的漏-源电压，由此防止写性能的退化和抑制写时间超时。

3.第三实施例

图5图示了根据本发明第三实施例的非易失性半导体存储器件1的结构的电路图。在图5中，与图3相同的组成元件被同样地引用，并酌情省略它们的描述。

在本实施例中，引向源极线3的节点N1被连接到漏极偏置控制电路20的微分放大器电路24的输入。因此，源极线3的电位VCS被直接提供给漏极偏置控制电路20。这意味着漏极偏置控制电路20中的栅电位控制电路施加源极电位VCS到节点Nb，即，NMOS23的栅极。节点N2的电位，即，漏极电位VD根据NMOS23的栅电位而改变。以此方式，根据本实施例的漏极偏置控制电路20自动地探测源极电位VCS，以及根据源极电位VCS设置漏极电位VD。漏极电位VD保持追踪源极电位VCS地变化。

源极线3的电位VCS可以被任意地设置。源极偏置控制电路10根据给定的写模式改变源极电位VCS也是可接受的。例如，与第二实施例一样，参考电位产生电路30根据表示写模式的模式信号MODE，产生不同的电位REF。源极偏置控制电路10根据参考电位REF可变地设置源极电位VCS。因此，源极电位VCS取决于写模式而变化。由此，漏极电位VD也取决于写模式而变化。写模式包括正常写模式、预擦除写模式和后擦除后写-模式。例如，在后擦除后写-模式中，参考电位产生电路30将参考电位REF设为相对较高的电平。这对应于图2所示的原理。在那种情况下，截止-漏电流被相对较高的源极电位VCS所抑制。此外，通过足够的漏-源电压Vds，实现了优异的写操作。

根据本实施例，获得与已描述的实施例相同的效果。此外，由于源极电位VCS被直接提供给漏极偏置控制电路20，因此，用于将源极电位VCS与漏极电位VD关联的电路结构被简化。

根据本发明的非易失性半导体存储器件，防止了写性能的退化。

很显然本发明不局限于上述各实施例，而是在不脱离本发明的保护范围和精神的条件下，可以进行修改和改变。

Claims

1.一种非易失性半导体存储器件包括：

多个存储单元晶体管；

源极偏置控制电路，可被操作为在写操作过程中改变共同地连接到所述各存储单元晶体管的源极线的电位；以及

漏极偏置控制电路，可被操作为在所述写操作过程中，根据所述源极线的电位，改变所述各存储单元晶体管的漏极电位。

2.根据权利要求1的非易失性半导体存储器件，其中当所述源极线的电位上升时，所述漏极偏置控制电路将所述漏极的电位设为较高电平。

3.根据权利要求1的非易失性半导体存储器件，其中所述源极偏置控制电路将所述源极线的电位设为正电平。

4.根据权利要求1的任意一项的非易失性半导体存储器件，还包括参考电位产生电路，用于产生可变的第一参考电位和第二参考电位，其中所述第一和第二参考电位互相具有相关性，所述源极偏置控制电路根据所述第一参考电位设置所述源极线的电位，以及所述漏极偏置控制电路根据所述第二参考电位设置所述漏极的电位。

5.根据权利要求4的非易失性半导体存储器件，其中所述第一和第二参考电位彼此相等。

6.根据权利要求4的非易失性半导体存储器件，其中所述参考电位产生电路根据给定的写模式改变所述第一和第二参考电位。

7.根据权利要求4的任意一项的非易失性半导体存储器件，其中所述漏极偏置控制电路包括：

节点，向该节点施加适于写数据的电位；

在所述节点和所述多个存储单元的各漏极之间插入的MOS晶体管；以及

用于将所述第二参考电位施加到所述MOS晶体管的栅极的栅电位控制电路。

8.根据权利要求1的任意一项的非易失性半导体存储器件，其中所述源极线被连接到所述漏极偏置控制电路，以及所述漏极偏置控制电路根据所述源极线的电位设置所述漏极的电位。

9.根据权利要求8的非易失性半导体存储器件，其中所述源极偏置控制电路根据给定的写模式改变所述源极线的电位。

10.根据权利要求8的非易失性半导体存储器件，其中所述漏极偏置控制电路包括：

节点，向该节点施加适于写数据的电位；

用于将所述源极线的电位施加到所述MOS晶体管的栅极的栅电位控制电路。

11.一种将数据写入多个存储单元晶体管中的方法，包括：

通过施加第一电位到所述存储晶体管的第一存储晶体管的源极，在所述存储单元晶体管的所述第一存储晶体管的漏极和源极之间提供写电压；以及

通过施加第二电位到所述存储晶体管的第二存储晶体管的源极，在所述存储单元晶体管的所述第二存储晶体管的漏极和源极之间提供所述写电压，所述第一电位不同于第二电位。

12.一种半导体存储器件，包括：

存储单元阵列，包括公共线和共同地连接到所述公共线的多个存储单元；以及

数据写电路，响应于写模式，在所述存储单元上执行数据写操作，在所述写模式中，所述数据写电路可被操作为向所述公共线提供可变电位。

13.根据权利要求12的非易失性半导体存储器件，其中至少一个所述存储单元具有截止-漏电流。

14.根据权利要求12的非易失性半导体存储器件，其中所述存储器单元的阈值电压是耗尽电平。

15.根据权利要求12的非易失性半导体存储器件，其中所述存储单元的至少一个是未被选择的单元。

16.根据权利要求12的非易失性半导体存储器件，其中所述数据写电路具有漏极偏置控制电路和源极偏置控制电路。

17.根据权利要求12的非易失性半导体存储器件，其中所述数据写电路保证了漏-源电压，以防止在所述写模式中所选择的单元产生故障。