JP3633853B2 - フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フラッシュメモリの消去動作制御装置及びフラッシュメモリの消去動作制御方法に関するものであり、特に詳しくは、メモリセルに残留する電荷を短時間に確実に放電させる事により、誤動作のない、高速化に適したフラッシュメモリに関するものである。
【0002】
【従来の技術】
従来から、フラッシュメモリは周知であり、従来に於ける当該フラッシュメモリにおける消去方法である例えば基板消去方式に適したメモリセルの等価回路図及び構造断面図を図14と図15に示す。
【0003】
即ち、係る基板消去方式では、ゲートVgを負電圧Vneg(例えば−8V)、ソースVsとドレインVdをオープン状態、基板Vbを正電圧Ves(例えば8V)として、フローティングゲート158に蓄積された電子を基板1に放出し、消去が行われる。
【0004】
このメモリセルはP型基板151上にNウェル152によりP型基板151と電気的に分離されたPウェル153を形成し、Nウェル152上にNウェル152に電圧を印加するためのN型拡散層154を形成し、Pウェル153上にPウェル153に電圧を印加するためのP型拡散層155を形成する。
【0005】
更に、当該メモリセルはPウェル153上にN型ソース拡散層156とN型ドレイン拡散層157が形成され、さらにフローティングゲート158とコントロールゲート159が形成される。
【0006】
更に、各拡散層156、157はフィールド絶縁膜160により分離される
以上のような構造をとることで、メモリセルの基板部分に正電圧を印加する基板消去方式が可能になる。
【0007】
処で、図9は、上記した従来の基板消去方式のフラッシュメモリの構造の一例を示すブロックダイアグラムであり、その動作を説明するならば、先ず、メモリセルMC1のゲートは行線WLを介して行デコーダ1により制御され、消去時には負電圧昇圧回路2の出力Vnegが行デコーダ1を介してメモリセルのゲートに供給される。
【0008】
又、負電圧Vnegの接点に設けられたN型MOSFET、MN6は消去動作時以外は負電圧昇圧回路2の出力であるVnegを接地電位GNDとすることを目的に設けられている。
【0009】
一方、メモリセルMC1のドレインCBLは、読み出し、書き込み回路3に接続されており、メモリセルのソースCSLは、読み出しや書き込み時にはN型MOSFET、MN2を導通状態とすることで接地電位GNDが供給され、消去時はN型MOSFET、MN2を非導通状態とすることでメモリセルのソースCSLをオープン状態とする。
【0010】
更に、メモリセルMC1の基板CWLはデータの読み出しや書き込み時にはN型MOSFET、MN4を導通状態とすることで接地電位GNDが供給され、消去時はN型MOSFET、MN4を非導通状態、P型MOSFET、MP1を導通状態とすることでメモリセルの基板CWLに正電圧昇圧回路4の出力Vesを供給する。
【0011】
又、N型MOSFET、MN3、MN5、MN1、MN7は消去終了時にメモリーセルMC1のソースCSL、基板CWL、ドレインCBL及びゲートWLのそれぞれの電荷を放電するために設けられている。
【0012】
先に説明したように、当該フラッシュメモリの各メモリセルに於ける消去動作はセクタ単位に行われ、そのメモリセルMC1の容量は512Kビットと大きいために寄生容量も非常に大きく、急激な放電により接地電位GNDなどに大きなノイズを発生させないように放電用のN型MOSFET MN3、MN5、MN1、MN7はトランジスタ能力を調整して配置される。
【0013】
次に図10と図11の電圧波形図を参照しながら当該フラッシュメモリの消去動作を説明する。
【0014】
図10は消去開始時の動作を示す電圧波形図である。
【0015】
時間T1に信号CSG、CWG、CWP、XDGが共にHレベルからLレベルに変化することで、N型MOSFET、MN2、MN4、MN6は非導通状態に、P型MOSFET MP1は導通状態となる。
【0016】
又、時間T1以降に正電圧昇圧回路と負電圧昇圧回路が動作を開始することで、消去正電圧VesはVccから例えば8Vまで昇圧され、これに伴いメモリセルの基板CWLも8Vまで上昇し、消去負電圧VnegはGNDレベルから例えば−8Vまで昇圧され、これに伴いメモリセルをゲートWLも−8Vまで変化しメモリセルの消去動作が行われる。
【0017】
この時、メモリセルのソースとドレインであるCSLとCBLはオープン状態であるが、メモリセルの基板とソース及びドレインのPN接合が順方向バイアスされることで基板からソース及びドレインに電流が流れ、PN接合の順方向耐圧である約0.6V低い7.4V程度の電圧を示す。
【0018】
一方、図11は消去終了時の動作を示す電圧波形図である。
【0019】
即ち、時間T3に信号CWPはLレベルからVesと同レベルの8Vに変化することでP型MOSFET MP1は非導通状態となり消去正電圧Vesとメモリセルの基板CWLの電流経路を遮断する。
【0020】
負電圧昇圧回路は時間T3で動作を停止する。
【0021】
同時に時間T3に信号DISP及びDISNがLレベルからHレベルに変化することでN型MOSFET、MN1,MN3、MN5、MN7が共に導通状態となり消去時に印加された負電圧及び正電圧を接地電位GNDに放電し、時間T4で放電が完了した段階で正電圧昇圧回路4の動作も停止して消去正電圧VesをVccとして消去動作を終了する。
【0022】
上記した従来のフラッシュメモリに於いては、例えば、消去終了時のメモリセルの各接点(ゲート、ソース、ドレイン、基板)の電荷を個別に放電制御しているので、各放電用のトランジスタ能力の調整が非常に難しく各種のノイズを発生させる欠点がある。
【0023】
例えば、図12は、消去負電圧Vnegを放電するN型MOSFET、MN7の放電能力が、他のN型MOSFET、MN1、MN3、MN5よりも大きい場合の例を示すものである。
【0024】
消去負電圧Vnegは時間T3で急激に−8Vから接地電位GNDに遷移し、この影響で半導体メモリ内部の接地電位GNDは負電圧方向に変化し周辺回路の動作を阻害する可能性があり、さらに消去負電圧Vnegはメモリセルのゲート容量によりメモリセルのソース、基板、ドレインと容量結合しているので、メモリセルのソース、基板、ドレインの電位を押し上げて、この接点に接続されたトランジスタに過度なストレスを与えてしまう不具合がある。
【0025】
又、図13は、正の高電圧の端子を放電するN型MOSFET MN1、MN3、MN5の放電能力が、消去負電圧Vnegを放電するN型MOSFET MN7よりも大きい場合の例を示すものである。
【0026】
正の高電圧であるメモリセルの基板CWL、ソースCSL、ドレインCDLは時間T3で急激に8Vから接地電位GNDに遷移し、この影響で半導体メモリ内部の接地電位GNDは正電圧方向に変化し周辺回路の動作を阻害する可能性があり、さらに図12の場合と同様の原理により消去負電圧Vnegを押し下げてしまい、この接点に接続されたトランジスタに過度なストレスを与えてしまう不具合がある。
【0027】
さらに図示はしないが、同じ正の高電圧に昇圧されているメモリセルのソース、基板、ドレインの放電においても、これらの放電時の電圧変化を揃えることは、各接点の寄生容量を正確に見積もり、各放電用のトランジスタ能力を調整する必要があり設定が非常に困難となる。
【0028】
係る問題が生じる原因としては、消去終了時のメモリセルの各接点(ゲート、ソース、ドレイン、基板)の電荷を放電する時に、各接点の放電制御が個別に行われているためと考えられる。
【0029】
一方、フラッシュメモリの消去方式にはメモリセルの異なるノードに正電圧と負電圧を印加して消去を行う消去方式がある。例えば特開平6−275842号公報に開示されているメモリセルのゲートに負電圧、メモリセルの基板部分に正電圧を印加して消去を行う基板消去方式や、米国特許第5077691号明細書に開示されているメモリセルのゲートに負電圧、メモリセルのソースに正電圧を印加して消去を行うゲートソース消去方式がある。
【0030】
例えば最近の基板消去方式の32Mビットフラッシュメモリでは、512Kビットを一つの消去単位とし、消去時には512Kビットのメモリセルのすべてのゲートに負電圧を、基板に正電圧を印加し消去を行う。
【0031】
消去時の負電圧及び正電圧は半導体メモリ内部に搭載された昇圧回路により発生してメモリセルに供給するが、昇圧回路の昇圧能力はそれほど大きくないので、消去開始時のメモリセルのゲート及び基板は数〜数10μ秒と比較的ゆっくりと電圧が変化するが、消去終了時には512Kビットのメモリセルのゲート及び基板にたまった電荷をMOSFETを介して接地電位に放電するので、放電用のMOSFETを適切に設計しないと、半導体メモリ内部の接地電位が変動して内部回路の動作を損なう問題がある。
【0032】
つまり、従来に於いては、消去動作として、正の電荷の放電に関して主に検討されてきているが、負の電荷の放電が十分に行われないと、基板電位が変動し易くなると同時に、当該基板電位が負の電位に固定されてしまう危険性もあり、その場合には、フラッシュメモリ自体の動作に異常が発生すると言う問題がある。
【0033】
一方、特開平10−214491号公報には、フラッシュメモリに於ける消去方法が記載されているが、その基本的な技術思想は、チャンネル消去方式であり、ゲートに負電位を印加すると共に、チャンネルに外部からVcc以上の正電位を印加し、且つメモリセルのソース及びドレインに高抵抗の電流径路を介して接地電位に接続すると言う必須構成要件からなる技術構成が開示されているが、本願の様に、ゲート部と、ソース部、ドレイン部及び基板部の少なくとも一つとを直接接続させる様にした消去方法を開示してはいない。
【0034】
又、特開平5−174588号公報には、メモリセルのソース及びドレインに接地電位若しくは接地電位以上の正の電荷を印加すると共に、ゲートには接地電位以下の負の電位を印加することによる消去方法が記載されており、特開平10−172293号公報には、メモリセルのドレイン電圧をソース電圧より低くする第一のステップ、メモリセルのドレインをオープンにする第二のステップ及びメモリセルのソースに正電圧を印加する第三のステップとからなる第一の消去モードと、メモリセルのゲートを接地電位とする第四のステップとメモリセルのソースを接地電位とする第五のステップとからなる第二の消去モードとを使用する方法が記載されているのみであって、本願の様に、ゲート部と、ソース部、ドレイン部及び基板部の少なくとも一つとを直接接続させる様にした消去方法を開示してはいない。
【0035】
更に、特開平10−275484号公報には、それぞれのメモリセルにダミーメモリセルを配置し、書き込み動作を行う際に、ゲートに正電位を印加する前にダミーメモリセルをON状態にしてデータ線とソース線を同電位とする方法が記載されているが、本願の様に、ゲート部と、ソース部、ドレイン部及び基板部の少なくとも一つとを直接接続させる様にした消去方法を開示してはいない。
【0036】
【発明が解決しようとする課題】
従って、本発明の目的は、上記した従来技術の欠点を改良し、メモリセルに残留する電荷を短時間に確実に放電させる事により、誤動作のない、高速化に適したフラッシュメモリに於ける消去動作制御方法及びフラッシュメモリの消去動作制御装置を提供するものである。
【0037】
【課題を解決する手段】
本発明は上記した目的を達成するため、以下に記載されたような技術構成を採用するものである。即ち、本発明に係る第1の態様としては、フラッシュメモリ回路のそれぞれのセルを構成するソース部とドレイン部と基板部とゲート部とを当該フラッシュメモリの消去動作中に電気的に直接接続させるための共通放電回路部が設けられている事を特徴とするフラッシュメモリの消去動作制御装置であり、又、本発明に係る第2の態様としては、フラッシュメモリ回路のそれぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つは、共通放電節点に接続され、前記共通放電節点は、前記セルのゲートへ接続される第1の放電経路と、接地電位へ接続される第2の放電経路とを有し、当該フラッシュメモリの消去動作中に、前記共通放電節点は、前記第1の放電経路を介してゲートに接続されるように制御されると共に、前記第2の放電経路を介して接地電位に接続されように制御され、且つ、前記第1、第2の放電経路が、同時に接続状態になるように制御されることを特徴とするフラッシュメモリの消去動作制御装置である。
【0038】
【発明の実施の形態】
本発明に係る当該フラッシュメモリの消去動作制御方法及びフラッシュメモリの消去動作制御装置は、上記した様な技術構成を採用しているので、メモリセルに残留する電荷を短時間に確実に放電させる事により、誤動作のない、高速化に適したフラッシュメモリに於ける消去動作制御方法及びフラッシュメモリの消去動作制御装置が容易に得られる。
【0039】
即ち、本発明に係る当該フラッシュメモリの消去動作制御装置及びフラッシュメモリの消去動作制御方法の基本的な技術的特徴としては、メモリセルのゲートに印加される負電圧(Vneg)、ソース(CSL)、基板(CWL)、ドレイン(CBL)の各接点をN型MOSFET、MDN3〜6を介して共通放電接点DISCOMに接続し、さらに共通放電接点DISCOMと接地電位の間にN型MOSEFT、MDN7を設け、メモリセルの各接点の電位を共通放電接点DISCOMを介して放電する様に構成したものである。
【0040】
【実施例】
以下に、本発明に係るフラッシュメモリの消去動作制御方法及びフラッシュメモリの消去動作制御装置の具体例の構成を図面を参照しながら詳細に説明する。
【0041】
即ち、図1及び図4は、本発明に係るフラッシュメモリの消去動作制御装置10の一具体的の構成を示すブロックダイアグラムであって、図中、フラッシュメモリ回路のセルアレイ9を構成するそれぞれのセルMC00〜MCmnを構成するソース部CSL、ドレイン部CBL及び基板部CWLの少なくとも一つと、ゲート部WLとを当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる共通放電回路部20が設けられているフラッシュメモリの消去動作制御装置10が示されている。
【0042】
本発明に於ける当該フラッシュメモリの消去動作制御装置10に於いては、当該共通放電回路部20には、当該消去動作中に当該共通放電回路部20を導通させる、当該セルのゲート部WLとソース部CSL、ドレイン部CBL及び基板部CWLの少なくとも一つとを電気的に接続させるスイッチ手段21が設けられている事が望ましい。
【0043】
又、本発明に於ける当該フラッシュメモリの消去動作制御装置10に於いては、当該ソース部CSL、ドレイン部CBL及び基板部CWLの少なくとも一つには正の電圧が印加されており、当該ゲート部WLには負の電圧が印加されている事が望ましい。
【0044】
つまり、本発明に於いては、当該ゲート部WLには、必ず負の電圧、例えば、
−−8V〜−9V程度の負の電圧である事が望ましく、又当該ソース部CSL、ドレイン部CBL及び基板部CWLの少なくとも一つには正の電圧か、場合によっては、何れかがオープン状態となっている場合であっても良い。
【0045】
例えば、基板消去を考える場合には、当該ゲート部WLに、−9Vの負の電圧を印加する場合には、当該基板部CWLの電圧は+9Vであることが望ましく、その際、当該ソース部CSL、ドレイン部CBLは、何れもオープン状態であっても良く、又、適宜の正の電圧、例えば+9Vを印加しておいても良い。
【0046】
又、本発明に於て、ソース消去を考える場合には、当該当該ゲート部WLと、当該基板部CWLの電圧を0Vに設定し、当該ソース部CSLの電圧を例えば+9Vに、当該ドレイン部CBLをオープン状態に設定する事が出来る。
【0047】
一方、本発明に於て、ゲート・ソース消去を考える場合には、当該ゲート部WLに−9Vの負の電圧を印加すると共に、当該基板部CWLの電圧は0Vとし、且つ当該ソース部CSLの電圧を+9Vに設定し、当該ドレイン部CBLをオープン状態に設定する様にする事も可能である。
【0048】
又、本発明に於ける当該フラッシュメモリの消去動作制御装置10で使用される、当該共通放電回路部20は、特にその構成が限定されるものではなく、当該セルのゲート部WLとソース部CSL、ドレイン部CBL及び基板部CWLの少なくとも一つとを電気的に接続させる機能をもつものであれば如何なる構成のものでも使用可能であり、具体的には、適宜の配線を使用する事が出来る。
【0049】
更に、本発明に於ける当該共通放電回路部20に使用される当該スイッチ手段21はMOSFET等で構成されるトランジスタタイプのスイッチ手段を使用する事が可能である。
【0050】
図4に示す具体例に於いては、当該MOSFET等で構成されるトランジスタタイプのスイッチ手段は、N型MOSFETを使用し、当該スイッチ手段21は、当該ゲート部WLとソース部CSL、ドレイン部CBL及び基板部CWLの接点(DISCOM)との間に形成された配線部22の中間に配置されている。
【0051】
又、本発明に係る当該フラッシュメモリの消去動作制御装置10の他の具体的としては、当該共通放電回路部20の電位を確実に且つ急速に接地電位に固定させる為に、接地電圧設定手段23が設けられている事も望ましい。
【0052】
係る接地電圧設定手段23は、当該共通放電回路部のソース部CSL、ドレイン部CBL及び基板部CWLの接点(DISCOM)と接地部との間に設けられる事が望ましく、その構成は、例えばMOSFET等で構成されるトランジスタタイプのスイッチ手段を使用する事が可能である。
【0053】
以下に、本発明に係る当該フラッシュメモリの消去動作制御装置10の具体例をより詳細に図1乃至4を参照しながら説明する。
【0054】
即ち、図1は、本発明に係る当該フラッシュメモリの消去動作制御装置10の一具体例の構成の概要を説明するブロックダイアグラムであり、複数のセル群MC00〜MCmnからなるメモリアレイ9における各メモリセルのゲートWLに接続され、所定の行を選択する行デコーダ1と、当該メモリアレイ9における各メモリセルのドレインCBLに接続され、所定の列選択スイッチを介して所定の列を選択する列デコーダ6と、当該各列に接続されている読み出し、書き込み回路3と、当該行デコーダ1に接続された負電圧スイッチ5と、当該負電圧スイッチ5に接続された負電圧昇圧回路2と、当該各メモリセルのソースCSLと基板CWLとに接続されたソース・基板電圧制御回路7と、当該ソース・基板電圧制御回路7に接続された正電圧昇圧回路4と、当該負電圧昇圧回路2に接続されると共に、当該各メモリセルのドレインCBL、ソースCSL及び基板CWLとに共通に接続された放電制御回路8とから構成されているものであり、図2は図1に示した負電圧スイッチ5及び行デコーダ1の一例を示す回路ブロックダイアグラムである。
【0055】
又、図3は、図1に示したソース・基板電圧制御回路7の構成の一例を示すブロック図であり、図4は図1に示した放電制御回路8の構成の一例を示すブロック図である。
【0056】
図1の実施例ではMC00、MC01〜MCmnがマトリックス配置され、それぞれのメモリセルのゲートは行線WL0、WL1、WLmに、ドレインは列線BL0,BL1,BLnに接続される。
【0057】
行線WL0,WL1,WLmは行デコーダ1により選択的に制御され、列線BL0,BL1,BLnは列デコーダ6と列選択スイッチ60を介して共通列線CBLとして選択的に読み出し、書き込み回路3に接続される。
【0058】
メモリセルMC00、MC01〜MCmnの基板及びソースはそれぞれ共通の基板電位CWLとソース電位CSLに接続される。
【0059】
図2に示す行デコーダ1は、行線WLを制御し、データの読み出し時やデータの書き込み時には選択した行線WLに正電圧Vpxを供給し、データの消去時には負電圧スイッチを介して接点Vxに負電圧Vnegが供給されることで行線WLに負電圧Vnegを供給する。
【0060】
負電圧スイッチ5は、データの読み出し時やデータの書き込み時はN型MOSFET、MGN3を非導通状態とし、N型MOSFET、MGN4を導通状態として接点Vxに接地電位GNDを供給し、データの消去時はN型MOSFET、MGN3を導通状態としN型MOSFET、MGN4を非導通状態として接点Vxに消去負電圧Vnegを供給する様に構成されている。
【0061】
図3に示すソース・基板電圧制御回路7は、データの読み出し時やデータの書き込み時はP型MOSFET、MWP3を非導通状態とし、N型MOSFET、MSN1とMWN3を導通状態としてメモリセルのソース電位CSLと基板電位CWLを接地電位GNDとし、データの消去時はP型MOSFET、MWP3を導通状態とし、N型MOSFET、MSN1とMWN3を非導通状態としてメモリセルのソース電位CSLは開放状態Openとし、基板電位CWLにはP型MOSFET、MWP3を介して消去正電圧Vesが供給される。
【0062】
図4に示す放電制御回路8は、データの消去を終了すべくメモリセルに印加した正電圧及び負電圧を放電する時に動作し、この放電時にはN型MOSFET、MDN3、MDN4〜MDN6を導通状態としてメモリセルのソース、基板、ドレイン、ゲートの各接点に電気的に接続されるCSL、CWL、CBL、Vnegを共通放電接点DISCOMで構成される共通放電回路部20に接続し、さらにN型MOSFET、MDN7を導通状態として共通放電接点DISCOMによって構成される当該共通放電回路部20が最終的には接地電位GNDとなりメモリセルの各接点も接地電位GNDとなって放電を完了するように構成されている。
【0063】
図4に於て使用されている当該N型MOSFETは、スイッチ手段として機能するものであって、当該N型MOSFET、MDN3は、負電位が印加されているゲートと当該共通放電回路部20(DISCOM)との間を電気的に接続若しくは遮断する為に設けられたスイッチ手段21であり、又、当該N型MOSFET、MDN4〜MDN6は、当該セルのソースCSL、基板CWL及び当該セルのドレインCBLと当該共通放電回路部20(DISCOM)との間を電気的に接続若しくは遮断する為に設けられたスイッチ手段29である。
【0064】
一方、当該N型MOSFET、MDN7は、当該共通放電回路部20(DISCOM)と接地電位電源との間を電気的に接続若しくは遮断する為に設けられたスイッチ手段23である。
【0065】
尚、上記した図1乃至図4に於て使用される各種の制御信号、例えば、消去ゲート制御信号ERG1、ソース電圧制御信号CSLCT1、基板電圧制御信号1CWLCT1及び基板電圧制御信号2CWLCT2及び放電制御信号DISCT等は、適宜の回路に於て、所定の制御プログラムに応答して、所定のタイミングで発生される様に構成されているものである。
【0066】
次に、上記した本発明に係る当該フラッシュメモリの消去動作制御装置10を使用したフラッシュメモリの消去動作制御方法の操作手順の具体例について、図5乃至図6を参照しながら説明する。
【0067】
即ち、図5は、本発明に係る当該フラッシュメモリの消去動作制御装置10を使用した場合に於ける、消去開始時の動作を示す電圧波形図である。
【0068】
つまり、時間T1において、消去ゲート制御信号1ERG1がLレベルからHレベルに変化することで、図2の負電圧スイッチ5内のN型MOSFET、MGN4のゲート電圧ERG1Bは、消去負電圧Vnegと同電位となり非導通状態となり、N型MOSFET、MGN3のゲート電圧ERG1AはVccとなり導通状態となり、消去負電圧Vnegは負電圧スイッチ内のN型MOSFET、MGN3と行デコーダ内のMXN2を介して行線WLへの供給経路が確保される。
【0069】
同じく時間T1に、ソース電圧制御信号1CSLCT1がHレベルからLレベルに変化することでソース・基板電圧制御回路7内のN型MOSFET、MSN1は非導通状態となりメモリセルのソースCSLはオープン状態となり、基板電圧制御信号1CWLCT1がLレベルからHレベルへ変化し、基板電圧制御信号2CWLCT2がHレベルからLレベルへ変化することで、ソース・基板電圧制御回路7内のP型MOSFET、MWP3は導通状態、N型MOSFET、MWN3は非導通状態となり、消去正電圧Vesはソース・基板電圧制御回路7内のP型MOSFET、MWP3を介してメモリセルの基板CWLへの供給経路が確保される。
【0070】
さらに図4の放電制御回路8への入力となる放電制御信号DISCTは、Lレベルのままであり、放電制御回路8内のN型MOSFET、MDN3、MDN4〜MDN7はすべて非導通状態である。
【0071】
時間T1以降に正電圧昇圧回路と負電圧昇圧回路が動作を開始することで、消去正電圧VesはVccから例えば8Vまで昇圧され、これに伴いメモリセルの基板CWLも8Vまで上昇し、消去負電圧Vnegは、GNDレベルから例えば−8Vまで昇圧され、これに伴いメモリセルをゲートWL0〜WLmも−8Vまで変化しメモリセルの消去動作が行われる。
【0072】
この時、メモリセルのソースとドレインであるCSLとCBLはオープン状態であるが、メモリセルの基板CWLとソースCSL及びドレインCBLのPN接合が順方向バイアスされることで基板CWLからソースCSL及びドレインCBLに電流が流れ、PN接合の順方向耐圧である約0.6V低い7.4V程度の電圧を示す。
【0073】
図6は、本発明に係るフラッシュメモリの消去動作制御方法に於ける、消去終了時の動作を示す電圧波形図である。
【0074】
即ち、時間T3に基板電圧制御信号CWLCT1がHレベルからLレベルに変化することでソース・基板電圧制御回路7内のP型MOSFET、MWP3は非導通状態となり消去正電圧Vesとメモリセルの基板CWLの電流経路を遮断する。
【0075】
一方、負電圧昇圧回路2は時間T3で動作を停止する。
【0076】
同時に時間T3に放電制御信号DISCTがLレベルからHレベルに変化することで放電制御回路8内のN型MOSFET、MDN3、MDN4、MDN5、MDN6はすべて導通状態となり、メモリセルのソース、基板、ドレイン、ゲートの各接点に電気的に接続されるCSL、CWL、CBL、Vnegは共通放電接点DISCOMに接続され、さらにN型MOSFET MDN7が導通状態となり共通放電接点DISCOMと接地電位GND間の電流経路が確保される。
【0077】
なお図には示していないが列デコーダの出力YS0〜YSnはすべてHレベルとし、列選択スイッチのN型トランジスタTS0〜TSnは全て導通状態としてメモリセルのドレインが接続される各列線BL0〜BLnから接点CBLの電流経路を確保しておく。
【0078】
時間T3からT4の期間では、正の高電圧となっていたCSL、CWL、CBLの正の電荷は放電制御回路内のN型MOSFET MDN4、MDN5、MDN6を介して共通放電接点DISCOMに移動し、さらに共通放電接点DISCOMからN型MOSFET MDN3とMDN7を介して消去負電圧Vneg及び接地電位GNDに放電される。
【0079】
消去負電圧Vnegは共通放電接点DISCOMから正の電荷が放電されることで負電圧−8Vから接地電位GND方向に変化しメモリセルのゲートWL0〜WLmも負電圧スイッチ及び行デコーダを介して負電圧が放電されることになる。
【0080】
時間T4でCSL、CWL、CBLが接地電位GNDまで放電されると、消去負電圧Vnegの残る負電圧は放電制御回路内のN型MOSFET MDN3とMDN7を介して接地電位GNDに対して放電され、時間T5で最終的に消去負電圧VnegおよびメモリセルのゲートWL0〜WLmは接地電位GNDとなり、その後は消去ゲート信号1ERG1はHレベルからLレベルへ、ソース電圧制御信号1CSLCT1はLレベルからHレベルに、基板電圧制御信号2CWLCT2はLレベルからHレベルに、放電制御信号DISCTはHレベルからLレベルにそれぞれ変化し、正電圧昇圧回路も動作を停止して消去正電圧VesをVccレベルとすることで消去動作が終了する。
【0081】
上記の説明から明らかな様に、本発明に於いては、先ず、図5に示す時間T1から時間T2の間で、当該フラッシュメモリに於ける消去動作の準備の為の操作が行われる。
【0082】
当該消去動作の準備操作の一例としては、先ず当該メモリセルアレイを構成する各セルを構成するトランジスタのソース・ドレインの電位をオープンにする第1の工程、当該基板電位を0Vから所定の正の電圧、例えば9Vを印加する第2の工程、及び当該トランジスタのゲートに負の電圧、例えば−9Vを印加する第3の工程とが実行される。
【0083】
その後、当該時間T2と図6に示す時間T3の間で、消去動作が実行され、次いで図6に示す時間T3と時間T4との間で当該消去動作の終了の為の操作が行われる。
【0084】
当該消去動作の終了の為の操作の一例としては、先ず基板電圧CWLをオープンにする第4の工程、当該スイッチ21、23、29を含めて導通させ、基板、ソース、ドレインとゲートとの間を共通放電回路部20を介して接続させ、放電操作を実行する第5の工程が実行される。
そして、最後に時間T5に於て、消去動作が終了する。
【0085】
次に、本発明に係る当該フラッシュメモリの消去動作制御装置10の他の具体例に付いて図7を参照しながら詳細に説明する。
【0086】
即ち、フラッシュメモリは、一般にメモリセルを複数の消去単位(以下「セクタ」という)に分割し、各セクタ単位に消去を行う。
【0087】
たとえば32Mビットのフラッシュメモリでは512Kビットを1つのセクタとして64個のセクタに分割される。
【0088】
さらにシステム上でのフラッシュメモリのパフォーマンスを向上させるために、あるセクタを消去中に他のセクタからのデータ読み出しを同時に行う動作を実現する製品も存在している。
【0089】
図7はこのようなフラッシュメモリに本発明を適用した他の実施例を示す回路図である。
【0090】
図7ではメモリアレイ0とメモリアレイ1の2つのセクタを有し、メモリアレイ0のメモリセルのソースCSL0、基板CWL0、ドレインCBL0はそれぞれN型MOSFET、MDN40、MDN50、MDN60を介して共通放電接点DISCOMである共通放電回路部20に接続され、メモリアレイ1のメモリセルのソースCSL1、基板CWL1、ドレインCBL1はそれぞれN型MOSFET MDN41、MDN51、MDN61を介して共通放電接点DISCOMである共通放電回路部20に接続されている。
【0091】
ここで、例えばメモリアレイ0を消去中にメモリアレイ1からデータを読み出す場合はメモリアレイ1に対する放電制御信号DISCT1は常にLレベルとしてN型MOSFET、MDN41、MDN51、MDN61を非導通状態とし、ソース・基板電圧制御回路71によりメモリアレイ1のソースCSL1、基板CWL1に接地電位GNDを供給することでメモリアレイ1は共通放電接点DISCOMから分離されてメモリセルからのデータ読み出しが可能となる。
【0092】
一方、メモリアレイ0を消去し、消去終了時にメモリアレイ0の電荷を放電する場合には図6に示した電圧波形図の放電制御信号DISCTと同じタイミングでメモリアレイ0用の放電制御信号DISCT0を変化させることで、先の実施例と同様の消去終了時の放電が行われる。
【0093】
本発明の特徴である共通放電接点DISCOMからなる共通放電回路部20を介して消去終了時のメモリセルの電荷を放電する方式を採用することで、複数のセクタに分割されたフラッシュメモリにおいても、各セクタに対しメモリアレイのソース、基板、ドレインと共通放電接点DISCOM間にN型MOSFETを設けるだけでよく、半導体メモリのチップサイズの増加や、回路構成や制御が複雑になることも無い。
【0094】
即ち、本発明に於ける他の具体例としては、図7に示す様に、当該フラッシュメモリ回路を構成するメモリアレイ9を構成する複数のセル群MC00〜MCmnを複数のグループ、例えば2個のグループ(グループ0とグループ1)に分割し、各グループ毎に上記したフラッシュメモリの消去動作制御装置10を個別に配置し、当該消去動作を各グループ毎に個別に実行しえる様に構成したものである。
【0095】
つまり、本具体例に於いては、例えば、1セクタが64kbyte=512kbitで構成されるメモリアレイを一単位として消去動作を行わせる様に構成してもよく、図7に示す様に、各セクタ毎に、読出し、書込み回路30、31、放電制御信号DISCT入力端子部(DISCT0、DISCT1)、列選択スイッチ60、61、メモリセルアレイMC0、MC1、ソース・基板電圧制御回路70、71とが個別に設けられると共に、当該放電制御回路8は、当該複数のセクタに対して共通に1個配置されるものである。
【0096】
図8に本発明の放電制御回路8の他の実施例の回路図を示す。
【0097】
本発明ではメモリセルのソース、基板、ドレイン、ゲートの各接点に電気的に接続されるVneg、CSL、CWL、CBLをN型MOSFET、MDN3,MDN4,MDN5,MDN6を介しては共通放電接点DISCOMに接続し、さらに共通放電接点DISCOMをN型MOSFET、MDN7を介して接地電位GNDに接続しているため、消去終了時の正の高電圧と、負の高電圧のそれぞれの電荷量が等しい場合でも正の高電圧の電荷はN型MOSFET、MDN3を介して負の高電圧に放電される経路と、N型MOSFET、MDN7を介して接地電位GNDに放電される経路を有するので、図6に示すように正の高電圧が時間T4で先に接地電位GNDに放電され、その後時間T5で負の高電圧が接地電位GNDに放電されることになる。
【0098】
この時間T4からT5の期間は負の高電圧であるVnegはN型MOSFET、MDN3とMDN7を介して接地電位GNDに放電されるために共通放電接点DISCOMが負電圧になる場合があり、これがさらにN型MOSFET、MDN4、MDN5,MDN6を介してメモリセルのソース、基板、ドレインに影響を与えることが懸念される。
【0099】
この実施例では共通放電接点DISCOMと電源電圧Vccの間にN型MOSFET、MDN8を設け、そのゲートを接地電位GNDとしている。
【0100】
このN型MOSFET、MDN8を設けることで共通接続接点DISCOMが負電圧となり、その絶対値がN型MOSFET、MDN8のしきい値電圧よりも大きくなれば、N型MOSFET、MDN8のゲートソース間電位差がしきい値電圧よりも高くなっているので導通状態となり、電源電圧Vccから共通放電接点DISCOMに電流が流れ、共通放電接点DISCOMが大きく負電圧方向に遷移することを防止できる。
【0101】
また、N型MOSFET、MDN8のゲートに自身のしきい値電圧Vtnにほぼ等しい電圧を供給すれば、共通放電接点DISCOMが接地電位GNDよりも低い負電圧になった時点でN型MOSFET、MDN8は導通状態になり、共通放電接点DISCOMが負電圧方向に遷移することを防止できる。
【0102】
以上、基板消去方式に関して本発明の実施例を説明したが、ゲートソース消去方式においても正電圧を印加する部分が基板からソースに変わるだけであり、本発明を同様に適用可能である。
【0103】
即ち、本発明に係る当該フラッシュメモリの消去動作制御装置10に於いては、当該共通放電回路部20は、一方の端部が、負の電位に接続されている為、状況によっては、当該共通放電回路部20の電位が接地電位に固定されずに、負の電位に固定されるおそれがある。
【0104】
その結果、基板電位が変化して、フラッシュメモリ自体の機能に悪影響を与える恐れがあることから、本発明の別の具体例に於いては、図8に示す様に、特に当該共通放電回路部20の一部に当該共通放電回路部20の電圧が負電位となる状態の発生を防止する為の接地電位固定手段25を設ける事も好ましい。
【0105】
当該接地電位固定手段25も一般的には、例えばMOSFET等で構成されるトランジスタを使用する事が可能であり、その場合に、当該MOSFETのゲートを接地電圧としておく事が望ましい。
【0106】
以上の説明から明らかな様に、本発明に係る当該フラッシュメモリの消去動作制御装置10を使用したフラッシュメモリの消去動作制御方法の一具体例としては、フラッシュメモリ回路に於て、消去動作を行うに際し、当該それぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つとゲート部とを、当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる様に構成したフラッシュメモリの消去動作制御方法であり、当該フラッシュメモリの消去動作制御方法に於いては、当該ソース部、ドレイン部及び基板部の少なくとも一つには、当該消去動作中に正の電圧を印加し、当該ゲート部には、当該消去動作中に負の電圧を印加する事によってフラッシュメモリの消去動作制御方法が実行される事が好ましい。
【0107】
更に、本発明に係る当該フラッシュメモリの消去動作制御方法に於ては、当該それぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つとゲート部とを、当該フラッシュメモリに於ける消去動作中に電気的に直接接続させ共通放電回路として機能させる事が好ましい。
【0108】
又、本発明に於ける当該フラッシュメモリの消去動作制御方法に於いては、当該共通放電回路の電位を、当該消去動作中に接地電圧に設定する様に構成することも好ましく、又、当該共通放電回路の電位を、当該消去動作中に負電位となる状態の発生を防止する処理を実行する事も望ましい。
【0109】
一方、本発明に於ける当該フラッシュメモリの消去動作制御方法に於いては、当該フラッシュメモリ回路を構成する複数のセル群を複数のグループに分割し、各グループ毎に上記したフラッシュメモリの消去動作を各グループ毎に個別に実行する事も好ましい。
【0110】
【発明の効果】
以上のように、本発明に於ける当該フラッシュメモリの消去動作制御方法及びフラッシュメモリの消去動作制御装置は、上記した技術構成を採用しているので、消去終了時に正の高電圧となっている接点と負の高電圧となっている接点を共通放電接点DISCOMに接続することで正の高電圧の接点の正の電荷を負の高電圧となっている接点に放電することで接地電位GNDへの電荷の放電が軽減され、消去終了時の電荷の放電に伴う半導体メモリ内部の接地電位GNDの変動を最小限に抑えることが可能となり、半導体メモリの周辺回路の誤動作を防止できる効果がある。
【0111】
また、消去終了時に正の高電圧となっている接点と負の高電圧となっている接点間に電流経路が確保され、互いに電荷を移動させて接地電位GND方向に遷移するのでメモリセルのゲート、ソース、ドレインと基板間の寄生容量に起因する異常な電圧変化も回避できる効果がある。
【0112】
さらに、メモリセルの正の高電圧に昇圧されているメモリセルのソース、基板、ドレインの放電においても、N型MOSFET MDN4,MDN5,MDN6を介して共通放電接点DISCOMに共通接続した後に放電を行うので、メモリセルのソース、基板、ドレインの放電時の電圧変化も揃えることができる。
【図面の簡単な説明】
【図1】図1は、本発明に係るフラッシュメモリの消去動作制御装置の一具体例の構成を示すブロックダイアグラムである。
【図2】図2は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける負電圧スイッチ及び行デコーダの構成の一例を示すブロックダイアグラムである。
【図3】図3は、本発明に係る当該フラッシュメモリの消去動作制御装置に於けるソース・基板電圧制御回路の構成の一例を示すブロックダイアグラムである。
【図4】図4は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける放電制御回路の構成の一例を示すブロックダイアグラムである。
【図5】図5は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図6】図6は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図7】図7は、本発明に係るフラッシュメモリの消去動作制御装置の他の具体例の構成を示すブロックダイアグラムである。
【図8】図8は、本発明に係るフラッシュメモリの消去動作制御装置の別の具体例の構成を示すブロックダイアグラムである。
【図9】図9は、従来に於けるフラッシュメモリの消去動作制御装置に於ける構成の一例を示すブロックダイアグラムである。
【図10】図10は、従来に於けるフラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図11】図11は、従来に於けるフラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図12】図12は、従来に於けるフラッシュメモリの消去動作制御装置に於ける問題点を説明する波形図である。
【図13】図13は、従来に於けるフラッシュメモリの消去動作制御装置に於ける問題点を説明する波形図である。
【図14】図14は、従来に於ける基板消去方式に適したフラッシュメモリの構造の例を説明したブロックダイアグラムである。
【図15】図15は、従来に於ける基板消去方式に適したフラッシュメモリの構造の例を説明したブロックダイアグラムである。
【符号の説明】
1…行デコーダ
2…負電圧昇圧回路
3、30、31…読み出し、書き込み回路
4、40、41…正電圧昇圧回路
5…負電圧スイッチ
6…列デコーダ
7、70、71…ソース・基板電圧制御回路
8…放電制御回路
9…メモリアレイ
10…フラッシュメモリの消去動作制御装置
20…共通放電回路部
21、29…スイッチ手段
22…配線部
23…接地電圧設定手段、スイッチ手段
25…接地電位固定手段、スイッチ手段
60、61…列選択スイッチ
Claims (12)
- フラッシュメモリ回路のそれぞれのセルを構成するソース部とドレイン部と基板部とゲート部とを当該フラッシュメモリの消去動作中に電気的に直接接続させるための共通放電回路部が設けられている事を特徴とするフラッシュメモリの消去動作制御装置。
- フラッシュメモリ回路のそれぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つは、共通放電節点に接続され、前記共通放電節点は、前記セルのゲートへ接続される第1の放電経路と、接地電位へ接続される第2の放電経路とを有し、当該フラッシュメモリの消去動作中に、前記共通放電節点は、前記第1の放電経路を介してゲートに接続されるように制御されると共に、前記第2の放電経路を介して接地電位に接続されように制御され、且つ、前記第1、第2の放電経路が、同時に接続状態になるように制御されることを特徴とするフラッシュメモリの消去動作制御装置。
- 当該ソース部、ドレイン部及び基板部の少なくとも一つには正の電圧が印加されており、当該ゲート部には負の電圧が印加されている事を特徴とする請求項1又は2に記載のフラッシュメモリの消去動作制御装置。
- フラッシュメモリ回路のそれぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つは、共通放電節点に接続され、前記共通放電節点は、前記セルのゲートへ接続される第1の放電経路と、接地電位へ接続される第2の放電経路と、前記共通放電節点の電位が、負電位となることを防止するための第3の放電経路とからなることを特徴とするフラッシュメモリの消去動作制御装置。
- 前記共通放電節点の電位が、負電位となることを防止する第3の放電経路が設けられ、前記第3の放電経路は、前記共通放電節点と第1の電源間に設けられていることを特徴とする請求項2又は3に記載のフラッシュメモリの消去動作制御装置。
- 当該フラッシュメモリ回路を構成する複数のセル群を複数のグループに分割し、各グループ毎に上記した請求項1乃至5の何れかに記載されたフラッシュメモリの消去動作制御装置を個別に配置し、当該消去動作を各グループ毎に個別に実行し得るように構成したことを特徴とするフラッシュメモリの消去動作制御装置。
- フラッシュメモリ回路の消去動作中に、それぞれのセルを構成するソース部とドレイン部と基板部とゲート部とを、共通放電節点を介して電気的に直接接続させる工程を含むことを特徴とするフラッシュメモリの消去動作制御方法。
- 当該ソース部、ドレイン部及び基板部の少なくとも一つには、当該消去動作中に正の電圧を印加し、当該ゲート部には、当該消去動作中に負の電圧を印加する事を特徴とする請求項7記載のフラッシュメモリの消去動作制御方法。
- 前記消去動作中に、前記共通放電節点の電位が、負電位となることを防止することを特徴とする請求項7又は8に記載のフラッシュメモリの消去動作制御方法。
- 当該フラッシュメモリ回路を構成する複数のセル群を複数のグループに分割し、各グループ毎に請求項7乃至11の何れかに記載されたフラッシュメモリの消去動作を各グループ毎に個別に実行する事を特徴とするフラッシュメモリの消去動作制御方法。
- 前記共通放電回路部は、前記セルを構成するソース部、ドレイン部及び基板部に接続される共通放電節点を有し、前記共通放電節点は、前記セルのゲートへ接続される第1の放電経路と、接地電位へ接続される第2の放電経路とからなることを特徴とする請求項1記載のフラッシュメモリの消去動作制御装置。
- 前記共通放電節点と第1の電源との間に更に第3の放電経路を設けたことを特徴とする請求項11記載のフラッシュメモリの消去動作制御装置。
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