KR20010111050A

KR20010111050A - 플래시메모리소거동작을 제어하는 방법 및 플래시메모리소거동작제어기

Info

Publication number: KR20010111050A
Application number: KR1020010032091A
Authority: KR
Inventors: 진보도시카쓰
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 2000-06-09
Filing date: 2001-06-08
Publication date: 2001-12-15
Also published as: KR100408640B1; US20010053095A1; JP2001351390A; JP3633853B2; US6456534B2

Abstract

플래시메모리소거동작제어기는, 플래시메모리를 이루는 메모리셀들을 구성하는 소스, 드레인 및 기판 중의 적어도 하나를 이 플래시메모리의 소거동작 동안 게이트에 직접 전기적으로 접속시키는 공통방전회로를 가진다.

Description

플래시메모리소거동작을 제어하는 방법 및 플래시메모리 소거동작제어기{Method for controlling a flash memory erase operation and flash memory erase operation controller}

본 발명은 플래시메모리소거동작제어기와 플래시메모리소거동작을 제어하는 방법에 관한 것으로, 보다 상세하게는 메모리셀에 남아있는 잔여전하를 단기간에 확실히 방전함으로써 오동작을 제거하는 고속플래시메모리에 관한 것이다.

여태까지 알려진 플래시메모리들과, 기판소거법과 같은 여태까지 알려진 플래시메모리소거방법이, 도 14 및 도 15의 등가회로도 및 구조적인 단면도에 보여진다.

구체적으로는, 이 기판소거법에서는, 게이트전압(Vg)이 음의 전압(Vneg)(예를 들면, -8V)으로 설정되며, 소스전압(Vs) 및 드레인전압(Vd)은 개방(open)상태로 남겨지고, 기판전압(Vb)은 양의 전압(Ves)(예를 들면, 8V)으로 설정되어, 부동게이트(158)에 축적된 부동전자들은 기판으로 방전되어 소거가 달성된다.

이 메모리셀은 P형기판(151) 위에 N웰(152)을 형성하고 P웰(153)을 P형기판(151)으로부터 전기적으로 분리되게 형성하며, N웰(152)에 전압을 인가하기 위해 N웰(152) 위에 N형확산층(154)을 형성하고, P웰(153)에 전압을 인가하기 위해P웰(153) 위에 P형확산층(155)을 형성함으로써 형성된다.

더구나, 이 메모리셀에서는, N형소스확산층(156) 및 N형드레인확산층(157)이 P웰(153) 위에 형성되고 부동게이트(158) 및 제어게이트(159)가 형성된다.

확산층들(156 및 157)의 각각은 필드절연막(160)에 의해 분리된다.

전술한 구조를 채택함으로써, 양의 전압이 메모리셀의 기판부분에 인가되는 기판소거법을 사용하는 것이 가능하다.

도 9는 전술한 구조의 소거메모리를 사용하는 플래시메모리의 구조의 일 예를 보여주는 블록도이며, 이 장치의 동작에서는, 메모리셀(MC1)의 게이트가 행디코더(1)에 의해 행선(row line, WL)을 통해 제어되고, 소거동작이 수행되는 경우, 음전압승압회로(2)의 출력전압(Vneg)이 행디코더(1)를 통해 메모리셀의 게이트에 공급된다.

소거동작이 수행되는 때 이외의 시간에는, N형MOSFET(MN6)에는 그 접속노드에 음전압승압회로(2)의 출력이 되는 Vneg의 전압을 접지전위로 설정하기 위한 음전압(Vneg)이 공급된다.

메모리셀(MC1)의 드레인(CBL)은 읽기/쓰기회로(3)에 연결되며, 이 메모리셀의 소스(CSL)는 읽기동작 또는 쓰기동작 시에 N형MOSFET(MN2)을 전도상태로 설정함으로써 접지전위(GND)로 설정되고, 이 메모리셀의 소스(CSL)는 소거가 수행되는 경우 N형MOSFET(MN2)을 비전도상태로 설정함으로써 개방상태로 놓여진다.

게다가, 메모리셀(MC1)의 기판(CWL)은 읽기동작 또는 쓰기동작 시에 N형MOSFET(MN4)을 전도상태로 설정함으로써 접지전위(GND)로 설정되고, 메모리셀의기판(CWL)은 소거가 수행되는 경우 양전압승압회로(4)의 출력(Ves)이 공급된다.

N형MOSFET들(MN3, MN5, MN1 및 MN7)은 메모리셀(MC1)의 소스(CSL), 기판(CWL), 드레인(CBL) 및 게이트(WL)의 각각에 전하를 충전하기 위해 제공된다.

전술한 바와 같이, 이 플래시메모리의 각 메모리셀(MC1)에 대한 소거동작은 섹터단위로 수행되고, 메모리셀들의 용량이 크기 때문에(512Kbits), 기생용량은 극히 크게되어, 돌연한 방전이 일어날 때 접지전위(GND)로 발생되는 대량의 노이즈를 방지하기 위하여, N형MOSFET들(MN3, MN5, MN1 및 MN7)은 트랜지스터용량을 조절하도록 배치된다.

플래시메모리에서의 소거동작은 도 10 및 도 11의 전압파형도들을 참조하여 아래에서 설명된다.

도 10은 소거동작 시작시의 동작을 보여주는 전압파형도이다.

시간 T1에, 신호들(CGS, CWG, CWP 및 XDG) 모두는 하이레벨에서 로우레벨로 변화되어, N형MOSFET들(MN2, MN4 및 MN6)이 비전도상태로 설정되게 하고 P형MOSFET(MP1)이 전도상태로 설정되게 한다.

시간 T1 후에는, 양전압승압회로 및 음전압승압회로의 동작을 개시함으로써, 양의 소거전압(Ves)이 Vcc에서 예를 들면 8V까지 상승하고, 음의 소거전압(Vneg)이 접지전위(GND)에서 예를 들면 -8V로 상승하고, 그래서 메모리셀은 그 전압이 -8V로 변화한 게이트(WL)에 의한 소거동작을 받게된다.

이런 일이 일어나는 경우, 메모리셀의 소스 및 드레인인 CSL 및 CBL은 개방상태로 되어, 메모리셀의 기판과 소스 및 드레인간의 PN접합들이 순방향(forward)바이어스되고, 그래서 전류는 기판으로부터 소스 및 드레인으로 흐르게 되고, 결과적인 전압은 PN접합의 순방향항복(breakdown)전압보다 대략 0.6V 낮은 대략 7.4V가 된다.

도 11은 소거동작의 끝을 보여주는 전압파형도이다.

구체적으로는, 시간 T3에, 신호(CWP)는 로우레벨에서 Ves와 동일한 8V로 변화되고, 그래서 P형MOSFET(MP1)은 비전도상태로 변화되어, 양의 소거전압(Ves)과 메모리셀DML 기판(CWL) 사이의 전류경로를 차단시킨다.

음전압승압회로는 시간 T3에 동작을 멈춘다.

전술한 시간과 동시에, 신호들(DISP 및 DISN)은 로우레벨에서 하이레벨로 변화하여, N형MOSFET들(MN1, MN3, MN5 및 MN7) 모두는 전도상태로 되어, 소거할 때 인가된 음의 전압 및 양의 전압이 접지전위(GND)로 방전되게 하고, 방전이 완료된 시간인 시간 T4에는, 양전압승압회로의 동작도 멈추고, 그래서 양의 소거전압(Ves)이 Vcc에서 소거동작을 멈춘다.

전술한 바와 같은 과거의 플래시메모리에서는, 소거동작의 완료 시에 메모리셀의 다양한 접속노드들(게이트, 소스, 드레인 및 기판)의 방전이 따로따로 제어되기 때문에, 각각의 방전에 대해 트랜지스터용량을 조절하는 것이 극히 어려워, 다양한 종류의 노이즈가 발생된다.

예를 들면, 도 12는 음의 소거전압(Vneg)을 방전하는 N형MOSFET(MN7)의 방전용량이 N형MOSFET들(MN1, MN3 및 MN5)의 방전용량보다 더 큰 예를 보여준다.

음의 소거전압(Vneg)은 시간 T3에 -8V로부터 접지전위(GND)로 급속히 전이하고, 이는 메모리셀 내의 접지전위(GND)가 음의 전압방향으로 시프트되게 하여, 주변회로의 동작을 방해할 가능성이 있게 되고, 또 음의 소거전압(Vneg)이 메모리셀의 게이트정전용량을 통해 메모리셀의 소스, 기판 및 드레인에 용량 결합되기 때문에, 메모리셀의 소스, 기판 및 드레인의 전위들은 올라가게 되고, 그래서 과도한 스트레스가 이러한 노드들에 연결된 트랜지스터들에 주어진다.

도 13은 양의 고전압단자를 방전시키는 N형MOSFET들(MN1, MN3 및 MN5)의 방전용량들이 음의 소거전압(Vneg)을 방전시키는 N형MOSFET(MN7)의 방전용량보다 더 큰 예를 보여준다.

높은 양의 전압에 있는 기판(CWL), 소스(CSL) 및 드레인(CDL)은 시간 T3에 갑자기 8V에서 접지전위(GND)로 전이하여, 반도체메모리 내의 접지전위(GND)가 양의 전압방향으로 변화되게 함으로써, 주변회로의 동작을 방해할 가능성이 있게 된다. 더구나, 도 12에 관련하여 설명된 바와 동일한 원리에 따르면, 음의 소거전압(Vneg)은 내려가게 되고, 그래서 과도한 스트레스가 이 노드에 접속된 트랜지스터들에 주어진다.

게다가, 도면들에 보여지진 않았지만, 높은 양의 전압으로 상승되는 메모리셀의 소스, 기판 및 드레인의 방전에서도, 이 방전이 행해질 때의 전압변화들의 조정은 극히 어려워, 각각의 노드에서의 기생용량의 평가 및 각각의 방전에 대한 트랜지스터용량들의 조절이 요구된다.

전술한 문제들의 원인은, 소거 시에 메모리셀의 다양한 노드들(게이트, 소스, 드레인 및 기판)의 전기전하들이 방전될 때, 다양한 노드들에서의 방전을 제어하는 것이 따로따로 수행된다는 것이다.

메모리셀의 여러 노드들에 양의 전압 및 음의 전압을 인가함으로써 플래시메모리의 소거동작을 수행하는 방법이 있다. 예를 들면, 일본공개특허공보 평6-275842호에 개시된 바와 같은, 기판소거법에서는, 음의 전압이 메모리셀의 게이트에 인가되고 양의 전압이 메모리셀의 기판부분에 인가되어 소거가 수행되고, 미합중국특허 제5077691호에는, 음의 전압이 메모리셀의 게이트에 인가되고 양의 전압이 메모리셀의 소스에 인가되는 게이트-소스소거법이 있다.

예를 들면, 기판소거법을 이용하는 최근의 320Mbit 플래시메모리들에서는, 512Kbits를 소거를 위한 단위로서 사용하여, 소거가 수행될 때 음의 전압이 512Kbits 만큼의 메모리셀들의 모든 게이트들에 인가되고 양의 전압이 기판에 인가되어, 소거동작이 수행된다.

소거 시의 음의 전압 및 양의 전압은 반도체메모리 내의 승압회로에 의해 발생되어 메모리셀들에 공급된다. 그러나, 승압회로의 승압용량이 그렇게 크지 않기 때문에, 소거동작의 시작 시에 메모리셀들의 게이트들 및 기판에는, 수 마이크로 초부터 수십 마이크로 초의 비교적 낮은 전압변화가 일어나고, 소거동작의 끝에는, 메모리셀들의 게이트들과 기판에 축적된 전기전하들이 MOSFET을 통해 접지전위로 방전되고, 그래서 이 MOSFET이 적절히 설계되지 않는 한, 반도체메모리 내의 접지전위에서의 시프트로 인해 내부회로의 동작에 손실이 있다는 문제가 있다.

즉, 과거의 소거동작에서, 주요 관심사는 양의 전기전하의 방전에 관한 것이었다. 그러나, 음의 전기전하의 방전이 불충분하다면, 기판상의 전위는 시프트되는경향이 있으며, 기판전위가 음의 전압으로 고정될 위험이 수반되고, 그 경우 플래시메모리 자체의 동작은 비정상적이게 된다.

일본공개특허공보 평10-214491호에는, 플래시메모리를 위한 소거법이 있고, 이 소거법의 기본적인 기술적 개념은, 메모리셀의 소스 및 드레인이 저 저항 전류경로를 통해 접지전위에 연결된다는 필수조건과 함께, 음의 전압이 게이트에 인가되고 Vcc보다 큰 양의 전압이 채널에 인가되는 채널소거법이라는 것이다. 그러나, 이 참조문헌은, 게이트부분, 소스부분, 드레인부분 및 기판 중의 적어도 하나가 직접 연결되는 본 발명에서와 같은 소거방법을 개시하지는 않는다.

일본공개특허공보 평5-174588호에는, 소거동작을 수행하기 위하여 메모리셀의 소스 및 드레인에 접지전위 이상의 전기전하를 인가하고 접지전위 미만의 음의 전위를 게이트에 인가하는 개시내용이 있다. 일본공개특허공보 평10-172293호에는, 메모리셀의 드레인전압을 소스전압보다 낮은 전압으로 설정하는 제1단계, 메모리셀의 드레인을 개방상태로 설정하는 제2단계, 및 양의 전압을 메모리셀의 소스에 인가하는 제3단계를 갖는 제1소거모드와, 메모리셀의 게이트를 접지전위로 설정하는 제4단계 및 메모리셀의 소스를 접지전위로 설정하는 제5단계를 갖는 제2소거모드를 구비한 소거법이 있다. 그러나, 이 참조문헌은 게이트부분, 소스부분, 드레인부분 및 기판 중의 적어도 하나가 직접 연결되는, 본 발명에서와 같은 소거법을 개시하고 있지 않다.

더구나, 일본공개특허공보 평10-275484호에는, 각각의 메모리셀에 더미메모리셀을 배치하여, 양의 전압을 게이트에 인가하기 전에 쓰기동작을 수행할 때 더미메모리셀이 온 상태로 설정되어 데이터선 및 소스선상의 전위를 동일하게 만드는 방법이 있다. 하지만, 이 방법은 게이트부분, 소스부분, 드레인부분 및 기판 중의 적어도 하나가 직접 연결되는 본 발명에서와 같은 소거법을 개시하고 있지 않다.

따라서, 본 발명의 목적은, 메모리셀의 잔여 전기전하를 단기간에 확실히 방전할 수 있게 하여 불완전한 동작을 없게 하고 고속 플래시메모리들에 응용할 수 있는 플래시메모리소거동작제어방법 및 플래시메모리소거동작제어기를 제공함으로써, 종래기술에서의 전술한 단점들을 개선하는 것에 있다.

도 1은 본 발명에 따른 플래시메모리소거동작제어기의 구성 예를 보여주는 블록도,

도 2는 본 발명에 따른 플래시메모리소거동작제어기에서의 음전압스위치 및 행디코더의 구성 예를 보여주는 블록도,

도 3은 본 발명에 따른 플래시메모리소거동작제어기에서의 소스-기판전압제어회로의 구성 예를 보여주는 블록도,

도 4는 본 발명에 따른 플래시메모리소거동작제어기에서의 방전제어회로의 구성 예를 보여주는 블록도,

도 5는 본 발명에 따른 플래시메모리소거동작제어기에서 일어나는 소거동작을 설명하기 위한 파형도,

도 6은 본 발명에 따른 플래시메모리소거동작제어기에서 일어나는 소거동작을 설명하기 위한 파형도,

도 7은 본 발명에 따른 플래시메모리소거동작제어기의 다른 예를 보여주는 블록도,

도 8은 본 발명에 따른 플래시메모리소거동작제어기의 또다른 예의 구성 예를 보여주는 블록도,

도 9는 과거의 플래시메모리소거동작제어기의 예의 구성 예를 보여주는 블록도,

도 10은 과거의 플래시메모리소거동작제어기에서 일어나는 소거동작을 설명하기 위한 파형도,

도 11은 과거의 플래시메모리소거동작제어기에서 일어나는 소거동작을 설명하기 위한 파형도,

도 12는 과거의 플래시메모리소거동작제어기에서의 문제를 설명하기 위한 파형도,

도 13은 과거의 플래시메모리소거동작제어기에서의 문제를 설명하기 위한 파형도,

도 14는 과거의 기판소거법이 적용된 플래시메모리의 구조의 예를 보여주는 블록도,

도 15는 과거의 기판소거법이 적용된 플래시메모리의 구조의 예를 보여주는 블록도.

*도면의 주요부분에 대한 부호의 설명

1 : 행디코더 2 : 음전압승압회로

3 : 읽기/쓰기회로 4 : 양전압승압회로

5 : 음전압스위치 6 : 열디코더

7 : 소스-기판전압제어회로 8 : 방전제어회로

9 : 메모리셀어레이 10 : 플래시메모리소거동작제어기

20 : 공통방전회로 21 : 스위치수단

23 : 접지전압설정수단

전술한 목적을 달성하기 위하여, 본 발명은 다음의 기본적인 기술적 구성을 채택한다.

구체적으로는, 본 발명의 제1양태는 게이트부분과, 메모리셀을 구성하는 소스부분, 드레인부분 및 기판부분 중의 적어도 하나간에 직접적인 전기접속을 만드는 공통방전회로부분을 소거동작 동안 가지는 플래시메모리소거동작제어기이며, 본 발명의 제2양태는 플래시메모리의 소거동작을 제어하여, 플래시메모리회로의 소거동작을 수행할 때, 메모리셀을 구성하는 소스부분, 드레인부분 및 기판부분 중의 적어도 하나가 소거동작 중에 게이트부분에 전기적으로 직접 접속되게 하는 방법이다.

전술한 기술적 구성들을 채택함으로써, 본 발명에 따른 플래시메모리의 소거동작을 제어하기 위한 방법과 플래시메모리소거동작제어기는, 메모리셀의 잔여전기전하를 단기간에 확실히 완전히 방전하여, 불완전한 동작이 없게 하고 고속 플래시메모리에 응용하기에 적합한 소거동작을 위한 방법 및 제어기를 제공한다.

구체적으로는, 본 발명에 따른 플래시메모리의 소거동작을 제어하기 위한 방법과 플래시메모리소거동작제어기의 기본적인 기술적 특징은, 음의 전압(Vneg)이 메모리셀의 게이트에 인가되며, 소스(CSL), 기판(CWL) 및 드레인(CBL)의 노드들이 각각 N형MOSFET들(MDN3 내지 MDN6)을 통해 각각 공통방전노드(DISCOM)에 연결되고, 게다가 N형MOSFET(MDN7)이 공통방전노드(DISCOM) 및 접지전위간에 제공되어, 메모리셀의 다양한 노드들에서의 전위들이 공통방전노드(DISCOM)를 통해 방전되는 것에 있다.

이하, 본 발명에 따른 플래시메모리에서의 소거동작을 제어하기 위한 방법 및 플래시메모리소거동작제어기의 실시예들을 관련한 첨부 도면들을 참조하여 상세히 설명한다.

구체적으로는, 도 1 및 도 4는 본 발명에 따른 플래시메모리소거동작제어기의 구성 예를 보여주는 블록도들로서, 플래시메모리회로의 셀어레이(9)를 형성하는 셀들(MC00 내지 MCmn)의 각각을 구성하는 소스부분(CSL), 드레인부분(CBL) 및 기판부분(CWL) 중의 적어도 하나와, 게이트부분(WL) 사이에 소거동작 동안 직접전기접속을 만드는 공통방전회로(20)로 구성되는 플래시메모리소거동작제어기(10)를 보여준다.

본 발명에 따른 플래시메모리소거동작제어기(10)에서, 공통방전회로(20)에는 스위치수단(21)이 제공되며, 이 스위치수단은, 소거동작 중에는 공통방전회로(20)에 전도성이 있게 하고, 메모리셀의 소스부분(CSL), 드레인부분(CBL) 및 기판부분(CWL)과, 게이트부분(WL) 사이에 전기접속을 만든다.

본 발명에 따른 플래시메모리소거동작제어기(10)에서는, 양의 전압이 소스부분(CSL), 드레인부분(CBL) 및 기판부분(CWL) 중의 적어도 하나에 인가되고, 음의 전압은 게이트부분(WL)에 인가된다.

즉, 본 발명에서는, 항상 음의 전압 예를 들면 -8V부터 -9V까지의 전압이 게이트부분에 인가되고, 양의 전압이 소스부분(CSL), 드레인부분(CBL) 및 기판부분(CWL) 중의 적어도 하나에 인가되거나 또는 이러한 부분들 중의 하나가 개방상태로 남아있게 하는 것이 바람직하다.

예를 들어, 기판소거법의 경우, -9V의 음의 전압이 게이트부분(WL)에 인가된다면, 기판부분(CWL)상의 전압은 +9V로 되고, 그 경우 소스부분(CSL) 및 드레인부분(CBL) 둘 다가 개방상태로 있거나 또는 예를 들면 +9V의 양의 전압이 그것들에 인가되는 것이 바람직하다.

본 발명에서, 소스 소거의 경우를 고려하면, 게이트부분(WL) 및 기판부분(CWL)을 0V의 전압으로 설정하며 소스부분(CSL) 전압을 예를 들면 +9V로 설정하고 드레인부분(CBL)을 개방상태로 남겨두는 것이 가능하다.

본 발명에서, 게이트-소스 소거의 경우를 고려하면, 게이트부분(WL)을 -9V의 음의 전압으로 설정하며, 기판부분(CWL)을 0V의 전압으로 설정하고 또 소스부분(CSL)을 +9V의 전압으로 설정하고, 드레인부분(CBL)을 개방상태로 남겨두는 것이 가능하다.

본 발명에 따른 플래시메모리소거동작제어기(10)에 사용되는 공통방전회로(20)의 구성이 특정한 것으로 제한되지 않음이 이해될 것이고, 메모리셀의 게이트부분(WL)과, 소스부분(CSL), 드레인부분(CBL) 및 기판부분(CWL) 중의 적어도 하나 사이에 형성된 전기접속기능을 가지며 특정한 연결이 적절히 사용될 수 있는 임의의 회로구성을 갖는 회로(20)가 사용될 수 있다.

더구나, 본 발명의 공통방전회로(20)에 사용되는 스위치수단(21)은 MOSFET들 등을 사용한 트랜지스터형 스위치수단일 수 있다.

도 4에 보여진 특정 예에서, 스위치수단(21)은, MOSFET들 등에 의해 구현된 트랜지스터형이고, 소스부분(CSL), 드레인부분(CBL) 및 기판부분(CWL) 중의 어느 하나와 게이트부분(WL) 사이에 형성된 접속노드(DSICOM)를 이루는 배선(22)의 중간쯤에 배치된다.

본 발명에 따른 플래시메모리소거동작제어기(10)의 다른 예에서, 접지전압설정수단(23)은 공통방전회로(20)의 전위를 확실하고 신속하게 접지전위로 고정하기 위해 제공된다. 접지전압설정수단(23)은 바람직하게는 접지부분과, 공통방전회로의 소스부분(CSL), 드레인부분(CBL) 및 기판부분(CWL)의 배선노드(DISCOM) 사이에 제공되고, MOSFET 등과 같은 트랜지스터를 갖는 스위치수단을 사용하여 구현될 수 있다.

본 발명에 따른 플래시메모리소거동작제어기(10)의 예가 도 1 및 도 4를 참조하여 아래에서 더 상세히 설명된다.

구체적으로는, 도 1은 본 발명에 따른 플래시메모리소거동작제어기(10)의 예의 일반적인 구성을 도시하는 블록도이며, 이 플래시메모리소거동작제어기는 복수개의 셀그룹들(MC00 내지 MCmn)에 의해 만들어진 메모리어레이(9) 내의 각 메모리셀의 게이트들(WL)에 연결되고 소정의 행선택스위치를 통해 소정의 행을 선택하는 행디코더(1), 각 열에 연결되며 쓰기동작을 수행하는 쓰기회로(3), 행디코더(1)에 연결된 음전압스위치(5), 음전압스위치(5)에 연결된 음전압승압회로(2), 각 메모리셀의 소스(CSL)와 기판(CWL)에 연결된 소스-기판전압제어회로(7), 소스-기판전압제어회로(7)에 연결된 양전압승압회로(4), 및 음전압승압회로(2)에 연결되며 또 각 메모리셀의 드레인(CBL), 소스(CSL) 및 기판(CWL)에 공통 연결된 방전제어회로(8)를 가진다. 도 2는 도 1에 보여진 음전압스위치(5) 및 행디코더(1)의 일 예를 보여주는 회로블록도이다.

도 3은 도 1에 보인 소스-기판전압제어회로(7)의 구성의 일 예를 보여주는 블록도이고, 도 4는 도 1에 보인 방전제어회로(8)의 구성의 일 예를 보여주는 블록도이다.

도 1에 보인 실시예에서, MC00과 MC01 내지 MCmn은 매트릭스배치로 배치되며, 메모리셀들의 게이트들은 행선들(WL0, WL1, WLm)에 연결되고 드레인들은 열선들(BL0, BL1, BLn)에 연결된다.

행선들(WL0, WL1, WLm)은 행디코더(1)에 의해 선택적으로 제어되고, 열선들(BL0, BL1, BLn)은 열디코더(6) 및 열선택스위치(60)를 통해 공통열(CBL1)로서 읽어내어지며 쓰기회로(3)에 연결된다.

메모리셀들(MC00과 MC01 내지 MCmn)의 기판 및 소스들은 각각 기판전위(CWL)및 소스전위(CSL)에 공통으로 접속된다.

도 2에 보여진 행디코더(1)는, 행선들(WL)을 제어하며, 데이터가 쓰여지거나 읽혀질 때 양의 전압(Vpx)을 선택된 행선(WL)에 공급하고, 데이터가 소거될 때 음의 전압(Vneg)을 음전압스위치를 통해 노드(Vx)에 공급하여, 음의 전압(Vneg)을 행선(WL)에 공급한다.

음전압스위치(5)는 데이터가 읽혀지거나 쓰여질 때 N형MOSFET(MGN3)을 비전도상태로 그리고 N형MOSFET(MGN4)을 전도상태로 설정하도록 그리고 데이터가 소거될 때 N형MOSFET(MGN3)을 전도상태로 그리고 N형MOSFET(MGN4)을 비전도상태로 설정하도록 구성되어, 소거 음전압(Vneg)이 노드(Vx)에 공급되게 한다.

도 3에 보여진 소스-기판전압제어회로(7)는 데이터가 읽혀지거나 쓰여질 때 P형MOSFET(MWP3)을 비전도상태로 그리고 N형MOSFET들(MWN1 및 MWN3)을 전도상태로 설정하여, 메모리셀의 소스전위(CSL) 및 기판전위(CWL)를 접지전위(GND)로 설정하고, 데이터가 소거될 때 P형MOSFET(MWP3)을 전도상태로 그리고 N형MOSFET들(MWN1 및 MWN3)을 비전도상태로 설정하여, 메모리셀의 소스전위(CSL)를 개방상태로 설정하고 P형MOSFET(MWP3)을 통해 기판전위(CWL)를 소거 양전위(Ves)로 설정한다.

도 4에 보인 방전제어회로(8)는 소거가 완료되어야 할 메모리셀에 인가된 양의 전압 및 음의 전압이 방전될 때 동작하고, 이 방전 시, 메모리셀의 소스, 기판, 드레인 및 게이트노드들에 전기적으로 접속된 CSL, CWL, CBL 및 Vneg를 공통방전노드(DISCOM)에 의해 형성된 공통방전회로(20)에 접속시키기 위하여, N형MOSFET들(MDN3과 MDN4 내지 MDN6)을 전도상태로 설정하고,공통방전노드(DISCOM)에 의해 형성된 공통방전회로(20)가 결국에는 접지상태(GND)로 설정되도록 N형MOSFET(MDN7)을 전도상태로 설정하고, 그것에 의해 메모리셀의 각 노드를 GND로 설정하여, 방전을 완료한다.

도 4에서 사용되는 N형MOSFET은 스위치수단으로서 기능을 하고, N형MOSFET(MDN3)은 음의 전위가 인가되는 게이트와 공통방전회로(20)(DISCOM)간을 전기적으로 접속시키거나 접속을 끊는 스위치수단(21)이다. N형MOSFET들(MDN4 내지 MDN6)은 셀의 소스(CSL), 기판(CWL) 및 드레인(CBL)과 공통방전회로(20)(DISCOM)간을 전기적으로 접속시키거나 접속을 끊는 스위치수단(29)이다.

N형MOSFET(MDN7)은 공통방전회로(20)와 접지전원 간에 전기접속을 만들거나 끊는 스위치수단(23)이다.

도 1 내지 도 4에 사용된 제어신호들은, 예를 들면, 소거게이트제어신호(ERG1), 소스전압제어신호(CSLCT1), 기판전압제어신호1 (CWLCT1), 기판전압제어신호2(CWLCT2), 및 방전제어신호(DISCT) 등이고, 적절한 회로는 소정의 타이밍으로 이 신호들을 발생하기 위하여 소정의 제어프로그램에 응답한다.

전술한 본 발명에 따른 플래시메모리소거제어회로를 사용하는 플래시메모리의 소거를 제어하기 위한 방법에서의 동작절차가 도 5 및 도 6을 참조하여 이하에서 설명된다.

구체적으로는, 도 5는 본 발명에 따른 플래시메모리소거동작제어기(10)가 사용되는 경우의 소거동작 시작 시의 동작을 보여주는 전압파형도이다.

즉, 시간 T1에, 소거게이트제어신호(ERG1)는 로우레벨에서 하이레벨로 변화하며, 도 2의 음전압스위치(5) 내의 N형MOSFET(MGN4)의 게이트전압(ERG1B)은 소거 음전압(Vneg)과 동일한 전위로 변화하여 이 디바이스를 비전도상태로 되게 하며, N형MOSFET(MGN3)의 게이트전압(ERG1A)이 Vcc로 변화되어 이 디바이스는 전도상태로 놓여지고, 소거 음전압(Vneg)은 음전압스위치의 N형MOSFET(MGN3) 및 행디코더 내의 N형MOSFET(MXN2)을 경유하여 행선(WL)으로의 공급경로에 공급된다.

이 시간 T1에, 소스전압제어신호(CSLCT1)는 하이레벨에서 로우레벨로 변화하고, 그래서 소스-기판전압제어회로(7) 내의 N형MOSFET(MGN1)은 비전도상태로 되어, 메모리셀의 소스(CSL)가 개방상태로 되게 하고, 기판전압제어신호(CWLCT1)는 로우레벨에서 하이레벨로 변화하고 기판전압제어신호(CWLCT2)는 하이레벨에서 로우레벨로 변화하여, 결과적으로 소스-기판전압제어회로(7) 내의 P형MOSFET(MWP3)은 전도상태로 되고 N형MOSFET(MWN3)은 비전도상태로 되어, 소스-기판전압제어회로(7) 내의 P형MOSFET(MWP3)을 경유하여 메모리셀의 기판(CWL)으로의 양의 소거전압(Ves)을 위한 공급경로가 만들어진다.

더구나, 도 4의 방전제어회로(8)에 입력되는 방전제어신호(DISCT)는 로우레벨로 남아 있고, 방전제어회로(8) 내의 N형MOSFET들(MDN3과 MDN4 내지 MDN7)은 모두 비전도상태로 있다.

시간 T1 후에, 양전압승압회로 및 음전압승압회로의 동작이 시작될 때, 양의 소거전압(Ves)은 Vcc로부터 예를 들면 8V로 상승하고, 그 때문에 메모리셀의 기판(CWL)도 8V로 상승하며, 음의 소거전압(Vneg)은 접지레벨부터 예를 들면 -8V로상승하고, 이 때 메모리셀들의 게이트들(WL0 내지 WLm)도 -8V로 변화하여, 메모리셀들을 소거한다.

이런 일이 일어날 때, 메모리셀들의 소스 및 드레인인 CSL 및 CBL은 개방상태로 있으며, 메모리셀들의 기판(CWL), 소스(CSL) 및 드레인(CBL)의 PN접합들은 순방향으로 바이어스되고, 그래서 기판(CWL)에서부터 소스(CSL) 및 드레인(CBL)으로 전류가 흐르게 되고, 이는 PN접합의 순방향항복전압보다 대략 0.6V 작은 대략 7.4V인 전압이 나타나게 한다.

도 6은 본 발명에 따른 플래시메모리소거제어 방법에서의 소거동작의 끝을 보여주는 전압파형도이다.

구체적으로는, 시간 T3에, 기판전압제어신호(CWLCT1)는 하이레벨에서 로우레벨로 변화하고, 그래서 소스-기판전압제어회로(7) 내의 P형MOSFET(MWP3)은 비전도상태로 되어, 양의 소거전압(Ves) 및 메모리셀간의 전류경로를 차단한다.

동일한 시간 T3에, 음전압승압회로(2)는 동작을 중단한다.

이와 동시에, 방전제어신호(DISCT)가 로우레벨에서 하이레벨로 변화하는 동작에 의해, 방전제어회로(8) 내의 N형MOSFET들(MDN3, MDN4, MDN5 및 MDN6)은 전도상태로 놓이게 되고, 그래서 메모리셀의 소스, 기판, 드레인 및 게이트의 노드들을 전기적으로 접속시키는 CSL, CWL, CBL, 및 Vneg는 전도상태로 되어, 공통방전노드(DISCOM) 및 접지전위(GND) 사이에 전류경로가 만들어진다.

이 도면들에 보여지진 않았지만, 모든 열디코더들(YS0 내지 YSn)이 하이레벨로 있어, 열선택스위치(60)의 모든 N형트랜지스터들(TS0 내지 TSn)이 전도상태로되고, 그래서 전류경로가 메모리셀들의 드레인들이 접속된 열선들(BL0 내지 BLn)에서부터 노드(CBL)까지 만들어진다.

시간 T3부터 시간 T4까지의 기간 동안, 높은 양의 전압으로 있었던 CSL, CWL 및 CBL에서의 양의 전기전하는 방전제어회로(8) 내의 N형MOSFET들(MDN4, MDN5 및 MDN6)을 경유하여 공통방전노드(DISCOM)로 전달되고, 또 이 전기전하는 공통방전노드(DISCOM)로부터 N형MOSFET들(MDN3 및 MDN7)을 경유하여 음의 소거전압(vNEG) 및 접지전위(GND)로 방전된다.

공통방전노드(DISCOM)로부터의 양의 전기전하의 방전으로, 음의 소거전압(Vneg)은 -8V로부터 접지전위(GND) 방향으로 변화하고, 그래서 메모리셀들의 게이트들(WL0 내지 WLm)상의 음의 전압도 음전압스위치 및 행디코더를 통해 방전된다.

시간 T4에, CSL, CWL 및 CBL이 접지전위(GND)로 방전되는 경우, 음의 소거전압(Vneg)의 잔여 음전압은 방전제어회로(8) 내의 N형MOSFET들(MDN3 및 MDN7)을 경유하여 접지전위(GND)로 방전되고, 시간 T5에, 최종적인 음의 소거전압(Vneg)과 메모리셀들의 게이트들(WL0 내지 WLm)은 접지전위(GND)로 설정되고, 그 후 소거게이트신호(ERG1)는 하이레벨에서 로우레벨로 변화하며, 소스전압제어신호(CSLCT1)는 로우레벨에서 하이레벨로 변화하며, 기판전압제어신호(CWLCT2)는 로우레벨에서 하이레벨로 변화하고, 방전제어신호(DISCT)는 하이레벨에서 로우레벨로 변화하여, 양전압승압회로(4)도 동작을 중단하고, 양의 소거전압(Ves)은 Vcc로 변화하여, 결과적으로 소거동작이 끝나게 된다.

앞서의 설명으로부터 명확한 것처럼, 본 발명에서는, 도 5에 보여진 시간들인 T1 및 T2 동안 플래시메모리에서의 소거동작을 준비하기 위한 동작이 수행된다.

소거동작을 위한 준비동작의 한 예로서, 실행되는 단계들은 메모리셀어레이(9)를 이루는 각 셀들을 구성하는 트랜지스터들의 소스-드레인전위들을 개방되게 하는 제1단계, 기판전위를 0V에서 예를 들면 9V의 인가된 양의 전압으로 바꾸는 제2단계, 및 트랜지스터 게이트전압을 예를 들면 -9V의 인가된 음의 전압으로 바꾸는 제3단계이다.

전술한 일이 수행된 후, 시간 T2 및 도 6에 보여진 시간 T3 사이의 기간 동안, 소거동작이 실행되고, 그 후 시간 T3 및 시간 T4 사이의 기간 동안, 소거동작을 끝내기 위한 동작이 수행된다.

소거동작을 끝내기 위한 동작의 예는, 방전동작을 실행하기 위하여, 먼저 기판전압(CWL)을 개방되게 하는 제4단계, 스위치들(21 및 23)에서 전도가 되게 하는 제5단계를 실행하여, 공통방전회로(20)를 통해, 기판, 소스, 드레인 및 게이트간에 접속이 만들어지게 한다.

최종적으로, 시간 T5에, 소거동작이 끝난다.

본 발명에 따른 플래시메모리소거동작제어기(10)의 다른 예가 도 7을 참조하여 아래에서 상세히 설명된다.

구체적으로는, 플래시메모리는 일반적으로 복수개의 메모리셀들을 포함하며 섹터단위로 소거가 수행되는 소거단위들(이하 섹터들이라 함)로 분할된다.

예를 들면, 32-Mbit 플래시메모리의 경우, 512-Kbit 섹터들로 분할된다면,64개의 섹터들이 존재할 것이다.

게다가, 시스템에서의 플래시메모리의 성능을 향상시키기 위하여, 주어진 섹터의 소거 동안에 다른 섹터로부터 데이터를 읽는 것이 가능한 제품들이 존재한다.

도 7은 본 발명이 플래시메모리에 적용된 다른 실시예의 회로도이다.

도 7에는, 두 개의 섹터들인 메모리셀어레이 0 및 메모리셀어레이 1이 있고, 메모리셀어레이 0의 소스(CSL0), 기판(CWL0) 및 드레인(CBL0)은 각각 N형MOSFET들(MDN40, MDN50 및 MDN60)을 통하여 공통방전노드(DISCOM)인 공통방전회로(20)에 연결되어 있으며, 메모리셀어레이 1의 소스(CSL1), 기판(CWL1) 및 드레인(CBL1)은 각각 N형MOSFET들(MDN41, MDN51 및 MDN61)을 통하여 공통방전노드(DISCOM)인 공통방전회로(20)에 연결되어 있다.

이 경우, 예를 들어, 메모리셀어레이 0의 소거 동안 메모리셀어레이 1로부터 데이터를 읽어내는 경우, 메모리셀어레이 1을 위한 방전제어신호(DISCT1)는 항상 로우레벨에 있으며, N형MOSFET들(MDN41, MDN51 및 MDN61)은 비전도상태로 있고, 소스-기판전압제어회로(7)는 메모리셀어레이 1의 소스(CSL1) 및 기판(CWL1)에 접지전위(GND)를 공급하여, 메모리셀어레이 1은 공통방전노드(DISCOM)로부터 분리되어, 그 메모리셀로부터 데이터를 읽어낼 수 있게 한다.

메모리셀어레이 0이 소거되는 경우, 메모리셀어레이 0의 전기전하가 소거동작의 끝에서 방전될 때, 도 6의 파형도에서 방전제어신호(DISCT)를 위해 표시된 바와 같은 시간에, 메모리셀어레이 0을 위한 방전제어신호(DISCT0)는 변화되어지고, 그래서 본 발명의 전술한 실시예에서 일어나는 것과 동일한 방식으로, 소거동작의끝에서 방전이 행해진다.

본 발명의 특징은, 공통방전노드(DISCOM)에 의해 형성된 공통방전회로(20)를 통해, 소거동작의 끝에 메모리셀상의 전기전하의 방전을 수행하는 방법에 있고, 이 특징을 채택한다는 것은, 복수개의 섹터들로 분할된 플래시메모리의 경우에서조차도, 각 섹터마다 메모리셀어레이의 소스, 기판 및 드레인간에 N형MOSFET디바이스를 단순히 제공하는 것에 의해, 반도체메모리에서의 칩크기, 회로복잡도 및 제어복잡도의 증가를 수반하지 않을 수 있음을 의미한다.

즉, 도 7에 보인 본 발명의 예에서, 플래시메모리는 플래시메모리회로의 메모리셀어레이 0을 구성하는 복수개의 셀그룹들(MC00 내지 MCmn)로, 예를 들면, 2개의 그룹들(그룹 0 및 그룹 1)로 분할되고, 전술한 바와 같은 플래시메모리소거동작제어기들(10)이 그룹들의 각각을 위해 별도로 제공되어, 그룹들의 각각에 대해 소거동작을 따로따로 실행하는 것이 가능하게 된다.

구체적으로는, 본 발명의 이 실시예에서, 예를 들면, 메모리셀어레이의 소거동작은 하나의 섹터가 64Kbytes를 가지는(512Kbits) 섹터단위이고, 도 7에 보인 것처럼, 읽기/쓰기회로들(30 및 31), 방전제어신호(DISCT)입력단자들(DISCT0 및 DISCT1), 행스위치들(60 및 61), 메모리셀어레이들(MC0 및 MC1), 및 소스-기판전압제어회로들(70 및 71)이 각 섹터마다 별도로 제공되고, 하나의 방전제어회로(8)가 복수개의 섹터들을 위해 공통으로 제공되는 구성을 가지는 것이 가능하다.

도 8은 본 발명에 따른 방전제어회로(8)의 다른 실시예를 보여주는 회로도이다.

본 발명에서는, 메모리셀의 소스, 기판, 드레인 및 게이트노드들에 전기적으로 접속된 Vneg, CSL, CWL 및 CBL이 N형MOSFET들(MDN3, MDN4, MDN5 및 MDN6)을 통해 공통방전노드(DISCOM)에 접속되기 때문에, 그리고 공통방전노드(DISCOM)는 N형MOSFET(MDN7)을 통해 접지전위(GND)에 접속되기 때문에, 소거가 완료된 때의 높은 양의 전압 및 높은 음의 전압에 관한 전기전하량들이 동일할 지라도, 높은 양의 전압이 N형MOSFET(MDN3)을 통해 높은 음의 전압으로 방전하는 경로와, N형MOSFET(MDN7)을 통해 접지전위(GND)로의 방전이 행해지는 경로가 있기 때문에, 도 6에 보인 것처럼, 높은 양의 전압이 먼저 시간 T4에 접지전위(GND)로 방전되고, 그 후 시간 T5에 높은 양의 전압이 접지전위(GND)로 방전된다.

시간 T4부터 T5까지의 기간 동안, 높은 음의 전압(Vneg)은 N형MOSFET(MDN3)을 통해 접지전위(GND)로 방전되고, 그래서 공통방전노드(DISCOM)가 음의 전압을 가지는 경우들이 존재하여, N형MOSFET들(MDN4, MDN5 및 MDN6)을 통한 메모리셀의 소스, 기판 및 드레인에 영향을 주는 추가적인 위험이 있게 된다.

이 실시예에서는, N형MOSFET(MDN8)이 공통방전노드(DISCOM) 및 전원전압(Vcc) 사이에 제공되어, 관련된 게이트가 접지전위(GND)로 설정되게 한다.

이 N형MOSFET(MDN8)을 제공함으로써, 공통방전노드(DISCOM)는 음의 전압으로 설정되고, 이 전압의 절대값이 N형MOSFET(MDN8)의 문턱전압을 초과한다면, N형MOSFET(MDN8)의 게이트-소스전위는 문턱전압보다 더 커지게 되기 때문에, 이 디바이스는 전도상태로 되고, 그래서 전원전압(Vcc)으로부터 공통방전노드(DISCOM)로 전류가 흐르게되어, 공통방전노드(DISCOM)가 음의 전압 방향으로 크게 시프트 된다.

N형MOSFET(MDN8)의 문턱전압(Vtn)과 거의 동일한 전압이 N형MOSFET(MDN8)에 공급된다면, 공통방전노드(DISCOM)가 접지전위(GND)보다 낮은 음의 전압에 도달할 때, N형MOSFET(MDN8)은 전도상태로 되어, 공통방전노드(DISCOM)는 음의 전압 방향으로 전이되는 것이 방지된다.

앞에서는 기판소거법에 관한 본 발명의 실시예가 설명되었지만, 게이트-소스소거법에 적용되기 위해 있어야 하는 본 발명의 유일한 변경은, 양의 전압이 인가되는 부분이 기판에서 소스로 바뀐다는 것이다.

즉, 본 발명에 따른 플래시메모리소거동작제어기(10)에서는, 공통방전회로(20)의 하나의 단자가 환경에 따라 음의 전위에 연결되기 때문에, 공통방전회로(20)의 전위가 접지전위(GND)에 고정되지 않고, 음의 전위에 고정될 위험이 있다.

그 결과, 기판전위가 변하고 플래시메모리 자체의 동작이 악영향을 받을 위험이 있기 때문에, 도 8에 보인 바와 같은, 본 발명의 다른 실시예에서는, 공통방전회로(20)의 일부에 전압이 있게 되는 상황을 방지하기 위해 접지전위고정수단(25)이 제공되는 것이 바람직하다.

접지전위고정수단(25)은 일반적으로 MOSFET 등과 같은 트랜지스터를 사용하여 구현될 수 있고, 그 경우 MOSFET의 게이트가 접지전위로 설정되는 것이 바람직하다.

전술한 설명으로부터 명백한 것처럼, 본 발명에 따른 플래시메모리소거동작제어기(10)를 사용하여 소거동작을 제어하기 위한 방법의 예에서는, 플래시메모리의 소거동작을 수행할 때, 메모리셀들을 구성하는 소스들, 드레인들 및 기판 중의 적어도 한 종류는 직접 플래시메모리에서의 소거동작 중에 게이트에 전기적으로 접속되며, 이 플래시메모리소거동작제어법에서는, 소스, 드레인 및 기판 중의 적어도 하나는 소거동작 중에 그것에 인가되는 양의 전압을 가지며, 음의 전압이 인가되는 게이트는 이 플래시메모리소거동작제어법을 실행한다.

더구나, 본 발명에 따른 플래시메모리소거동작제어법에서는, 메모리셀들을 구성하는 소스, 드레인 및 기판 중의 적어도 하나가 소거동작 동안 게이트에 전기적으로 접속되도록 공통방전회로가 기능하는 것이 바람직하다.

본 발명에 따른 플래시메모리소거동작제어법에서는, 공통방전회로상의 전위가 소거동작 동안 접지전압으로 설정되는 것이 바람직하고, 공통방전회로의 전위는 소거동작 동안 음의 전위로 설정되는 것이 바람직하다.

본 발명에 따른 플래시메모리소거동작제어법에서는, 플래시메모리회로를 구성하는 복수개의 셀들이 복수개의 그룹들로 분할되고, 전술한 플래시메모리소거동작은 각 그룹에 대해 따로따로 수행되는 것이 바람직하다.

앞에서 상세히 설명한 것처럼, 본 발명에 따른 플래시메모리소거동작제어법 및 플레시메모리소거동작제어기의 전술한 기술적 구성을 채택함으로써, 소거동작이 수행될 때 높은 양의 전압에 있는 노드와 높은 음의 전압에 있는 노드는 공통방전노드(DISCOM)에 접속되고, 그래서 높은 양의 전압 노드에 있는 양의 전하는 높은음의 전압에 있는 노드로 방전되어, 접지전위(GND)로의 방전을 줄이고, 소거동작이 수행될 때에 전기전하의 방전에 수반되는 반도체메모리 내의 접지전위(GND)의 이동을 최소화할 수 있게 되어, 반도체메모리의 주변회로의 불완전한 동작을 방지한다.

게다가, 소거동작이 완료되는 때에 높은 양의 전압에 있는 노드와 높은 음의 전압에 있는 노드 사이에 전류경로가 만들어지고, 그로 인해 접지전위(GND) 방향으로의 전기전하들의 상호 이동을 일으켜, 메모리셀의 게이트, 소스 및 드레인과 기판 사이의 기생용량에 의해 야기되는 비정상적인 전압 변화를 피할 수 있게 한다.

더구나, 메모리셀의 높은 양의 전압이 상승된 메모리셀의 소스, 기판 및 드레인을 방전하는 경우에도, N형MOSFET들(MDN4, MDN5 및 MDN6)을 통한 공통방전노드(DISCOM)로의 공통접속을 만든 후에 방전이 행해지기 때문에, 메모리셀의 소스, 기판, 및 드레인의 전압변화들을 방전 시와 동일하게 되도록 조절하는 것이 가능하다.

Claims

플래시메모리회로의 메모리셀을 구성하는 소스부분, 드레인부분 및 기판부분 중의 적어도 하나와 게이트부분 간에 직접적인 전기접속을, 소거동작 동안, 만드는 공통방전회로를 포함하는 플래시메모리소거동작제어기.
제1항에 있어서, 상기 공통방전회로는 상기 소거동작 동안 상기 공통방전회로에 전도를 일으키는 스위치수단을 포함하는 플래시메모리소거동작제어기.
제1항에 있어서, 양의 전압이 상기 소스부분, 상기 드레인부분 및 상기 기판부분 중의 적어도 하나에 인가되고, 음의 전압이 상기 게이트부분에 인가되는 플래시메모리소거동작제어기.
제1항에 있어서, 상기 공통방전회로는 상기 공통방전회로의 전압을 접지전압으로 설정하기 위한 접지전압설정수단을 더 포함하는 플래시메모리소거동작제어기.
제1항에 있어서, 상기 공통방전회로는 상기 공통방전회로의 전압이 음의 전압이 되는 것을 방지하기 위한 접지전압고정수단을 더 포함하는 플래시메모리소거동작제어기.
플래시메모리회로를 구성하는 복수개의 셀들이 복수개의 셀그룹들로 분할되며, 제1항에 따른 플래시메모리소거동작제어기가 각각의 셀그룹에 개별적으로 배치되고, 상기 소거동작은 각각의 셀그룹마다 개별적으로 수행될 수 있는 플래시메모리소거동작제어기.
플래시메모리에서의 소거동작을 제어하기 위한 방법에 있어서, 상기 소거동작이 수행될 때, 각각 플래시메모리회로의 메모리셀들을 구성하는 소스부분, 드레인부분 및 기판부분 중의 적어도 하나는 상기 플래시메모리가 소거될 동안 게이트부분에 직접 전기적으로 접속되는 방법.
제7항에 있어서, 양의 전압이 상기 소거동작 동안 상기 소스부분, 상기 드레인부분 및 상기 기판부분 중의 적어도 하나에 인가되고, 음의 전압이 상기 소거동작 동안 상기 게이트부분에 인가되는 방법.
제7항에 있어서, 상기 소거동작 동안, 공통방전회로로서 기능을 하는 접속을 이루도록 하기 위해, 각각이 상기 메모리셀들을 구성하는 소스부분, 드레인부분 및 기판부분 중의 적어도 하나는 상기 게이트부분에 직접 전기적으로 접속되는 방법.
제9항에 있어서, 공통방전회로가 사용되는 방법.
제10항에 있어서, 상기 공통방전회로의 전위는 상기 소거동작 동안 접지전압으로 설정되는 방법.
제10항에 있어서, 상기 소거동작 동안 상기 공통방전회로의 전위가 음의 전위로 되는 일이 발생하는 것을 방지하기 위한 처리가 실행되는 방법.
플래시메모리에서의 소거동작을 제어하기 위한 방법에 있어서, 플래시메모리회로를 구성하는 복수개의 셀들이 복수개의 셀그룹들로 분할되고, 제7항에 의해 한정된 플래시메모리소거동작이 각각의 셀그룹 마다 개별적으로 실행되는 방법.