KR100343110B1

KR100343110B1 - 조정가능한문턱전압변환회로

Info

Publication number: KR100343110B1
Application number: KR1019940031279A
Authority: KR
Inventors: 지안첸; 리이.클리브랜드; 쉐인홀머; 밍-상콴; 데이비드리우; 네이더래디브
Original assignee: 아드밴스트 마이크로 디이바이시스 인코포레이티드
Priority date: 1993-12-01
Filing date: 1994-11-25
Publication date: 2002-11-18
Also published as: US5521867A; EP0656627A3; EP0656627A2; KR950020739A; JPH07211092A; TW368754B

Abstract

메모리 셀의 엄격한 소거 문턱 전압 분산을 제공하는 플래시 EPROM 회로이다. 게이트, 소오스 및 드레인을 구비하는 메모리 셀의 어레이는 다수의 비트 라인에 접속된다. 비트 라인은 메모리 어레이에서 셀의 열의 드레인에 각각 접속되어진다. 다수의 워드 라인은 메모리 어레이에서 셀의 행의 게이트에 각각 접속되어진다. 제 1 전압 소오스는 소거된 메모리 셀의 문턱 전압을 수렴시키도록 비트 라인에 접속되어진다. 제 2 전압 소오스는 소거된 메모리 셀의 문턱 전압을 제어하도록 워드 라인에 접속되어진다.

Description

조정가능한 문턱 전압 변환 회로

본 발명은 컴퓨터 및 다른 전자 장치에 대한 메모리에 관한 것으로, 특히, 소거 후의 플래시 메모리의 문턱 전압 분산을 제어하는 플래시 메모리 및 회로에관한 것이다.

플래시 EPROMs(erasable programmable read only memories)는 비휘발성 기억장치 집적 회로의 발전된 등급이다. 이러한 플래시 EPROM 은 칩에서의 메모리 셀의 전기적 소거, 프로그래밍 혹은 판독 기능을 갖는다. 전체 어레이는 전기적으로 동시에 소거될 수 있다. 플래시 EPROM 은 또한 임의 판독되거나 혹은 기록될 수 있다.

셀 그 자체는 셀 당 단일 소자만을 사용하고, 소위 플로팅 게이트 트랜지스터를 사용하여 구성되며, 플로팅 게이트를 충전시키거나 혹은 방전시킴에 의해 데이타가 셀에 저장된다. 플로팅 게이트는 도전 물질, 일반적으로는 폴리실리콘이고, 이것은 산화물 혹은 다른 절연 물질의 얇은 층에 의해 트랜지스터의 채널로부터 절연되고, 절연 물질의 제 2 층에 의해 트랜지스터의 제어 게이트 워드 라인으로부터 절연된다.

플로팅 게이트를 충전하는 동작은 플래시 EPROM에 대하여 " 프로그램" 단계로 칭해진다. 이것은 게이트 및 소오스 사이에는 12V만큼 의 큰 파지티브 전압을, 드레인 및 소오스 사이에 예를 들면 7V의 파지티브 전압을 설정하여 소위 고온-전자 주입(hot-electron injection)이 달성된다.

플로팅 게이트를 방전시키는 동작은 플래시 EPROM 에 대한 소위 " 소거" 기능이다. 이러한 소거 기능은 트랜지스터의 플로팅 게이트와 소오스사이(소오스 소거) 및 플로팅 게이트와 기판사이(채널 소거)에서 파울러-노디엠(Fowler-Nordheim)터널링 메카니즘에 의해 통상 실행된다. 예를 들면, 소오스 소거 동작은 각각의 메모리 셀의 드레인을 플로팅하는 동안, 소오스에서 게이트까지 큰 파지티브 전압을 설정함에 의해 유도된다.

제 1 도는 메모리 어레이의 단면의 개략도이다. 메모리 셀들(10,15,20,25,30,35)이 제 1 도에 도시된다. 열(1)은 메모리 셀(10)의 드레인 및 메모리 셀(25)의 드레인에 접속된다. 열(2)은 메모리 셀(15)의 드레인 및 메모리 셀(30)의 드레인에 접속된다. 열(3)은 메모리 셀(20)의 드레인 및 메모리 셀(35)의 드레인에 접속된다. 행(4)은 메모리 셀(10)의 게이트, 메모리 셀(15)의 게이트 및 메모리 셀(20)의 게이트에 접속된다. 행(5)은 메모리 셀(25)의 게이트, 메모리 셀(30)의 게이트 및 메모리 셀(35)의 게이트에 접속된다. 메모리 셀(10)의 소오스, 메모리 셀(15)의 소오스 및 메모리 셀(20)의 소오스는 소오스 라인(8)에 접속된다. 메모리 셀(25)의 소오스, 메모리 셀(30)의 소오스 및 메모리 셀(35)의 소오스는 소오스 라인(9)에 접속된다. 메모리 셀을 프로그램하고, 판독하고, 혹은 소거하기 위해서, 신호가 행 혹은 워드 라인, 열 혹은 비트 라인 및 소오스 라인에 제공된다.

제 2 도는 메모리 셀(10)의 프로그래밍을 도시한 것이다. 플래시 메모리 셀(10)은 터널 산화막의 EPROM이다. 메모리 셀(10)은 p-기판(60)상에 형성된다. 소오스(57) 및 드레인(55)이 기판(60)에 형성된다. 플로팅 게이트(53)는 드레인(55) 및 소오스(57)로부터 제어 게이트(50)를 분리시킨다.

메모리 셀(10)을 프로그램하기 위해서, 셀의 문턱 전압은 채널-고온 전자 주입에 의해 상승된다. 제어 게이트(50) 및 드레인(55)는 고 전압에 접속되고, 소오스(57)은 접지에 접속된다. 게이트(50)에 공급된 Vg 전압은 드레인(55)에 공급된 Vd전압보다 크다. 전자(52)는 채널-고온 전자 주입에 의해 플로팅 게이트(53)로 밀어넣어진다. 전자는 셀(10)의 플로팅 게이트를 충전시킨다. 문턱 전압은 고 문턱 상태로 변경되고, 셀(10)은 프로그램된 상태이다. 이 프로그램된 상태에 있어서, 판독 전압이 셀(10)에 공급될 때, 이 판독 전압은 메모리 셀(10)이 턴 온되거나 도전되도록 하기에 충분할 만큼 높지 않다.

제 3 도는 프로그램되고 소거된 메모리 셀의 문턱 전압 분압의 도시도이다. X-축은 다수의 메모리 셀을 나타내고, Y-축은 메모리 셀의 문턱 전압에 해당된다. 공차에 있어서 고유 편차 및 메모리 셀의 처리는 메모리 셀의 문턱 전압이 분산되도록 한다. 제 3 도를 참조하면, 프로그램된 상태에서 셀의 문턱 전압은 6.5V보다 크고, 소거 상태에서 셀의 문턱 전압은 0.5V에서 3.5V까지로 제한된다.

소오스 소거에 의한 메모리 셀의 소거는 플로팅 게이트에서부터 소오스까지 전자를 이동시킴에 의해 달성된다. 플로팅 게이트로부터의 전자의 이동은 메모리 셀의 문턱 전압을 낮추고, 판독 전압이 공급될 때 메모리 셀이 턴 온되거나 혹은 유도되도록 한다.

제 4 도는 프로그램된 상태에서 소거된 메모리 셀(10)을 도시한다. 소거는 제어 게이트(50)를 접지시키고 고 전압을 소오스(57)로 공급함에 의해 플로팅 게이트로부터 소오스 확산까지 전자의 파울러-노디엠 터널링에 의해 실행된다. 소오스(57)에 공급된 Vpp 전압은 12V정도이다. 전자(52)는 플로팅 게이트(53)로부터 소오스(57)까지 이동된다.

메모리 셀의 소거는 소오스에 대한 Vpp 전압의 반복된 인가에 의해 행해진다. 약 100msec 동안 지속되는 각각의 Vpp 전압의 인가 후에, 판독 전압이 메모리셀에 공급되고 메모리 셀의 드로 전류(draw current)가 측정된다. 드로 전류가 측정됨으로써 메모리 셀이 적절하게 소거된 것을 검증하게 된다. 측정된 드로 전류가 기대치보다 낮으면, 완전하게 소거되지 않은 메모리 셀이 있는 것이다. 프로그램된 메모리 셀은 판독 모드동안 전류가 흐르지 못하고, 따라서, 드로 전류의 측정에 의해 메모리 셀이 적절하게 소거된 지를 검증하는 것은 불가능하게 된다. 측정된 드로 전류가 메모리 셀의 적절한 소거를 나타내도록, 특정 한계내에 있을 때까지 Vpp전압의 반복된 펄스가 소오스에 제공된다.

공차 및 처리상의 편차가 메모리 셀사이의 상이한 동작을 발생시키기 때문에, 셀사이의 Vpp 전압의 다수의 반복된 인가는 변화된다. 다른 요소도 메모리 셀의 동작에 또한 영향을 끼친다. 예를 들면, 메모리 셀에 의해 경험된 다수의 프로그램 및 소거 사이클이 증가함에 따라, 메모리 셀이 적절하게 소거되기 전에, Vpp제공의 수도 또한 증가된다.

메모리 셀을 전기적으로 소거시키도록 하는 Vpp의 과도한 인가는 메모리 셀에 대한 바람직하지못한 영향을 발생시킨다. 네가티브 게이트 소거의 한 특징은 자기-제한적(self-limiting)이 아니라는 것이다. 과도-소거(over-erasing)로 공지된 현상은 너무 많은 전자들이 프로팅 게이트를 떠나서, 플로팅 게이트가 파지티브적으로 충전될 때 발생한다. 과도-소거는 이미 적절하게 소거된 메모리 셀에 대하여 Vpp 펄스를 반복하여 인가함으로써 발생된다. 적절한 소거를 위하여, 상이한 메모리 셀은 상이한 수의 Vpp 인가를 요구한다. 다소 적은 수의 Vpp 인가가 요구되는 메모리 셀은 전기 소거가 자기-제한적이지 않기 때문에 과도-소거된다. 각각의 Vpp 전압의 인가는 플로팅 게이트에서 소오스로 전자를 이동시킨다. Vpp전압의 반복된 인가에 의해 너무 많은 전자가 플로팅 게이트로부터 이동될 때, 메모리 트랜지스터는 공핍-모드(depletion-mode) 트랜지스터 혹은 항상 턴 온인 트렌지스터가 된다. 공핍 모드 트랜지스터는 셀의 판독동안 비트-라인 누설 전류를 발생시키고, 잘못된 판독을 발생시킨다. 더욱 중요하게는, 누설 전류는 프로그래밍 전압으로부터 전력을 끌어내게 되고, 이것은 프로그래밍 전압을 감소시키고 셀의 프로그래밍이 잘못되게 한다.

이러한 과도소거 문제에 대한 몇몇 해결책이 있다. 전기적으로 소거가능한 프로그래밍가능 판독 전용 메모리(EEPROMs)에 사용되는 직렬 인핸스먼트 트랜지스터(series enhancement transistor)가 누설 전류를 방지하도록 사용될 수 있다. 메모리 셀은 직렬로 된 두 개의 트랜지스터로 도시된다. 하나의 트랜지스터는 메모리셀(10)과 유사한 플로팅-게이트 메모리 트랜지스터이다. 다른 하나의 트랜지스터는 메모리 트랜지스터의 제어 게이트에 의해 제어되는 단순 인핸스먼트 트랜지스터이다. 직렬 인핸스먼트 트랜지스터는 선택 트랜지스터로 사용되어 메모리 셀이 선택될 때만, 메모리 셀에 대한 접근을 제공한다. 과도-소거에 의해 발생하는 누설 전류는 과도-소거된 트랜지스터가 판독 전류를 분산하지 못하도록 함으로써 제거된다. 인핸스먼트 트랜지스터의 단점은 메모리 셀에 대한 공간의 손실 및 선택 회로에 부가된 복잡성이다.

검증된-소거(verified-erase)로 불리우는 기술이 과도-소거 문제를 감소시키는 데 사용된다. 초기 소거 단계는 메모리 어레이내에서 모든 셀의 소오스 접합으로부터의 소거에 의해 실행된다. 소거 전압이 소오스에 제공되며, 모든 제어 게이트는 접지된다. 따라서, 판독 동작은 제어 게이트에 제공된 약 3.2V의 전압으로 실행된다. 제공된 전압은 소거 상태에 있는 셀의 문턱 전압에 대한 상한값이다. 메모리 셀이 소거되었는 지를 결정하기 위하여 메모리 셀에 대한 전류가 측정된다. 다소의 비트가 소거 상태에 도달하기 위해서 더 시간을 요구한다면, 소거는 다시 실행된다. 소거 검증 시퀀스는 어레이에 있는 모든 셀이 소거 상태에 있는 셀의 문턱전압에 대해서 적어도 상한의 문턱 전압을 가질 때까지 반복된다. 판독 동작이 5V에서 실행된다고 가정하면, 이것은 성공적인 소거를 위해 요구되는 최소치를 넘는안전한 마진을 갖는 플로팅 게이트로부터 충분한 양의 전하의 제거를 보장한다. 검증된-소거 기술은 해결책을 제공하는 것이 아니라, 과도-소거의 문제를 피할 수 있게 한다.

자기-수렴 소거 기술은 과도-소거 문제점을 해결하도록 사용될 수 있다. 이러한 메카니즘은 IEEETech. dig.IEDM 1991, pp 307-310의 " 단순 스택 게이트 플래시 EPROM용 자기-수렴 소거 체계" 라는 명칭으로 공표된 논문에 기술된다. 이 발표는 S. Yamada, T. Suzuki, E. Obi, M. Oshikiri, K. Naruke 및 M. Wada에 의해 제출되었다. 자기-수렴 소거 메카니즘은 파울러-노디엠 터널링에 의한 소거후에, 애벌런치-고온 캐리어 주입을 사용한다. 애벌런치-고온 캐리어 주입은 메모리 셀의 문턱 전압이 특정 " 정상-상태" 에 대해서 수렴하도록 한다. 정상-상태는 플로팅게이트의 애벌런치-고온 전자 주입 및 애벌런치-고온 홀 주입사이의 균형이 이루어질 때 달성된다. 이러한 메카니즘을 사용하면, 과도-소거된 메모리 셀의 문턱 전압은 더 높은 레벨까지 상승될 수 있다.

제 4a 도를 참조하면, 메모리 셀(10)은 자기-수렴 소거 메카니즘을 실행하도록 접속된다. 약 6V의 드레인 전압 Vd가 드레인(55)에 공급된다. 게이트(50) 및 소오스(57)는 접지된다. 드레인 전압 Vd는 메모리 셀의 문턱 전압이 정상-상태로 수렴될 때까지 공급된다.

Yamada 등으로 개시된 제 4b 도는 파라미터들로 상이하게 시작하는 문턱 전압과 드레인 방해 시간의 함수로서 플래시 메모리 셀에 대한 문턱 전압을 도시한다. X-축은 ms로 드레인 방해 시간을 나타내고, Y-축은 메모리 셀의 문턱 전압을 나타낸다. Yamada 등의 조사결과는 드레인 방해 전압에 의해 영향을 받는 UV-소거 조건 아래인 문턱 전압을 도시한다. 드레인 방해 전압의 영향은 문턱 전압이 정상-상태 문턱 전압으로 수렴되도록 한다.

제 4c 도 또한 Yamada 등에 의해 개시된다. 제 4c 도는 메모리 셀에 대한 게이트 전압 Vg의 함수로서 게이트 전류 Ig의 특성을 도시한다. X-축은 게이트 전압 Vg를 나타내고, Y-축은 게이트 전류의 로그를 나타낸다. Vg*는 홀 주입 및 전자 주입이 균형이 이룬 점을 나타낸다. 데이타 트레이스(58)는 게이트 전압 Vg가 OV보다 크지만 Vg*보다 작을 때, 저 바이어스에서 애벌런치-고온 홀 주입이 발생하는 것을 도시한다. 데이타 트레이스(59)는 채널-고온 전자 주입이 더 높은 게이트 바이어스에서 발생하는 것을 도시한다. 전자 주입은 Vg*보다 더 큰 게이트 전압에서 발생한다.

플로팅 게이트와 같은 스택 게이트 구조에 있어서, 세 가지 현상들(scenarios)이 게이트 전압 Vg의 값에 따라 발생한다. 제 1 현상은 게이트 전압 Vg가 Vg*보다 큰 데이타 트레이스(59)에 의해 표시된다. 전자가 플로팅 게이트로 주입되고, 이것은 게이트 전압이 Vg*와 동일할 때까지 게이트 전압을 감소시킨다. 제 2 현상은 홀이 플로팅 게이트로 주입되는 데이타 트레이스(58)에 의해 표시된다. 주입된 홀은 게이트 전압이 Vg*와 동일할 때까지 게이트 전압을 증가시킨다. 제 3 현상은 게이트 전압이 OV보다 작을 것이다. 고온 캐리어 주입으로 유도된 채널 전자는 게이트 전압이 OV보다 작을 때 발생되지 않는다.

제 4b 도에 도시된 바와 같이, UV-소거 조건(UV-Vt)근처 혹은 이상인 문턱 전압상에서는 드레인 방해의 영향이 최소가 된다. 문턱 전압은 드레인 방해 전압의 결과로서 시프트되지 않는다. UV-소거 조건보다 작은 이러한 문턱 전압만이 드레인 방해 전압에 의해 영향을 받고 정상 상태로 수렴된다.

자기-수렴 메카니즘은 과도-소거의 문제점에 대한 중간 해결책을 제공한다. 애벌런치-고온 캐리어 주입이 문턱 전압을 정상-상태로 수렴하도록 하는 데에 사용된다. 그러나, 게이트의 애벌런치-고온 홀 주입은 장치 열화를 발생시키는 것으로 공지된다. 장치 열화는 장치의 수명 및 신뢰도에 영향을 준다. 비록 자기-수렴 메카니즘이 소거 후 더 엄격한 문턱 전압 분산을 제공하더라도, 분산 산포량이 UV-Vt 및 정상-상태 수렴 문턱 전압사이의 차로서 제한되는 단점이 있다. 제 4b 도에 도시된 바와 같이, UV-Vt 및 정상-상태 수렴 문턱 전압사이의 분산는 약 2V이다. 문턱 전압의 분산 산포량을 책임지도록 설계된 안전 마진이 감소되기 때문에, 분산 산포량을 엄격히 하는 것이 바람직하다. 속도는 메모리 장치에 있어서 또한 주된 사항이다. 장치가 동작될 수 있는 속도의 증가 또한 바람직하다.

따라서, 전류 자기-수렴 메카니즘의 단점은 신뢰도, 세트 문턱 전압 분산 산포량 및 자기-수렴 속도에 영향을 주는 장치 열화를 포함한다는 것이다.

따라서, 종래 기술의 단점을 개선하고 해결하는 엄격한 전압 문턱 분산을 제공하는 회로를 설계하는 것이 바람직하다.

본 발명은 메모리 셀의 엄격한 소거 문턱 전압 분산을 달성하기 위한 회로를 제공하는 것이다. 회로는 소거 문턱 전압 분산을 자기-수렴 정상-상태 문턱 전압이상인 특정 정상-상태 문턱 전압으로 수렴시킨다. 메모리 셀의 더욱 엄격한 소거 문턱 전압 분산이 달성된다. 본 발명에 따르면, 플래시 EPROM 은 게이트, 소오스 및 드레인을 갖는 메모리 셀의 어레이를 포함한다. 다수의 비트 라인이 메모리 어레이 내 셀들의 열의 드레인에 각각 접속된다. 다수의 워드 라인이 메모리 어레이내 셀 들의 행의 게이트에 각각 접속된다. 제 1 전압 소오스는 비트 라인에 접속되어 소거된 메모리 셀의 문턱 전압을 수렴시킨다. 제 2 전압 소오스는 워드 라인에 접속되어 엄격한 문턱 전압 분산을 달성하도록 소거 메모리 셀의 문턱 전압을 제어하게 된다. 제 1 전압의 제공은 소거된 메모리 셀의 문턱 전압이 수렴될 때 홀 주입 및 전자 주입을 발생시킨다. 홀 주입은 메모리 장치의 신뢰도에 영향을 주는 산화막 브레이크다운을 발생시키는 것으로 공지된다. 본 발명의 한 양상에 따르면, 메모리 셀에 파괴적인 홀 주입이 되는 것을 피하기 위해서, 제 2 전압은 소거된 메모리 셀의 문턱 전압을 제어함으로써 홀 주입이 감소되거나 혹은 제거되게 한다. 본 발명의 또 다른 양상에 따르면, 제 2 전압이 제 1 전압으로부터 유도됨으로써 하나의 전력 공급이 회로에 대한 전력을 공급할 수 있게 한다.

본 발명은 플로팅 게이트, 소오스 및 드레인을 구비하는 MOS 장치를 포함하는 메모리 셀로서 특징지어 진다. 접지는 메모리 셀의 소오스에 접속된다. 제 1 전압은 MOS 장치에 대한 정상-상태 문턱 전압을 얻도록 드레인에 접속되고, 제 2 전압은 정상-상태 문턱 전압을 오프셋시키도록 게이트에 접속된다. 정상-상태 문턱 전압은 고온-캐리어 주입에 의해 얻어진다. 고온-캐리어 주입은 플로팅 게이트의 고온-전자 주입 및 고온-홀 주입을 포함함으로써 정상-상태 문턱 전압이 얻어지게 된다. 본 발명의 다른 양상에 따르면, 제 2 전압은 제 1 전압보다 작고, 제 2 전압은 더 큰 문턱 전압에 대한 정상-상태 문턱 전압을 오프셋시킨다.

본 발명은 플로팅 게이트, 소오스 및 드레인을 구비하는 메모리 셀의 어레이를 포함하는 플래시 EPROM 의 특정을 또한 갖는다. 다수의 비트 라인이 메모리 어레이에서 셀의 열의 드레인에 각각 접속되고, 다수의 워드 라인이 메모리 어레이에서 셀의 행의 플로팅 게이트에 각각 접속된다. 제 1 문턱 전압 분산을 갖는 소거된 메모리 셀의 제 1 세트 및 제 2 문턱 전압 분산을 갖는 메모리 셀의 어레이의 소거된 메모리 셀의 제 2 세트가 있다. 제 1 전압 소오스가 비트 라인에 접속됨으로써 소거된 메모리 셀의 제 2 세트의 제 2 문턱 전압 분산을 수렴하게 된다. 제 2 전압 소오스가 워드 라인에 접속됨으로써 소거된 메모리 셀의 제 2 세트의 제 2 문턱 전압 분산을 오프셋시키게 된다. 제 2 문턱 전압 분산은 제 1 문턱 전압 분산에 더욱가까와짐으로써 소거 후 엄격한 문턱 전압 분산을 달성하게 된다.

본 발명의 또 다른 양상에 따르면, 플로팅 게이트로의 고온-홀 주입이 감소된다. 소거된 메모리 셀의 제 2 세트의 제 2 문턱 전압 분산은 고온 캐리어 주입에 의해 수렴된다. 고온 캐리어 주입은 플로팅 게이트의 고온-전자 주입 및 고온-홀 주입을 포함한다. 제 2 전압은 소거된 메모리 셀의 제 2 세트의 제 2 문턱 분산을 오프셋시킴으로써 플로팅 게이트의 고온-홀 주입을 감소시키게 된다. 소거된 메모리 셀의 제 2 세트의 제 2 문턱 분산는 제 1 문턱 전압 분산에 대해서 오프셋된다. 소거된 메모리 셀은 메모리 셀의 어레이의 서브세트이다.

본 발명의 또 다른 양상에 따르면, 비트 라인에 접속된 제 1 전압 소오스는 정상 상태 문턱 전압에 대한 소거된 메모리 셀의 제 2 세트의 제 2 문턱 전압 분산을 수렴시킨다. 워드 라인에 접속된 제 2 전압 소오스는 제 1 문턱 전압 분산에 대해서 정상 상태 문턱을 시프트시킨다. 제 2 전압 소오스는 제 1 문턱 분산에 영향을 주지 않는다.

본 발명은 프로그래밍 전압의 제공에 의해 프로그램되는 비휘발성 메모리 장치에서 소거 회로에 특히 적합하다. 본 발명은 소거된 메모리 셀의 예측가능하며 엄격한 문턱 전압 분산을 보장한다. 따라서, 본 발명의 바람직한 실시예의 이용은 비휘발성 메모리 장치의 더 큰 효율 및 이용을 제공한다.

본 발명의 다른 양상 및 장점은 하기의 도면, 상세한 설명 및 특허청구의 범위를 통하여 알 수 있게 된다.

본 발명은, 동일한 부분에는 동일한 도면 부호가 할당된 첨부 도면을 참조하여 더욱 잘 설명될 것이다.

제 5 도는 플래시 메모리 장치의 선택 회로(100)의 바람직한 실시예이다. 도면에 도시된 장치는 금속-산화막-반도체(MOS) 공정을 이용하여 제조된다. 특히, 상보형 금속-산화막 반도체(CMOS) 기술이 트랜지스터 장치를 제조하는 데 이용된다. N-타입 소자가 p-기판에 형성되고, p-타입 소자가 n-웰에 형성되며, n-웰은 p-기판에 처음으로 형성된다.

제 5 도의 선택 회로(100)를 참조하면, p-채널 소자(102, 104, 106)의 소오스 및 기판은 신호 VPX(150)에 접속된다. p-채널 소자(102,104)의 드레인은 노드(105)에 접속된다. 신호 XT(155)는 p-채널 소자(102)의 게이트 및 n-채널 소자(109)의 게이트에 접속된다. 신호 XIN(160)은 n-채널 소자(109)의 소오스에 접속된다. n-채널 소자(109)의 드레인은 노드(105)에 접속된다. p-채널 소자(106) 및 n-채널 소자(108)의 게이트는 노드(105)에 접속된다. p-채널 소자(104)의 게이트는 p-채널 소자(106) 및 채널 소자(108)의 드레인에 접속된다. 신호 WL(165)는 p-채널 소자(104)의 게이트에 접속된다. 신호 XDS(170)는 n-채널 소자(109)의 기판 및 n-채널 소자(108)의 소오스 및 기판에 접속된다.

바람직한 실시예에서, 선택 회로는 플래시 메모리 장치에서 메모리 셀의 어레이에 접속된다. 제 5a 도는 바람직한 실시예에서 메모리 셀 어레이의 세그먼트이다. 메모리 셀 세그먼트(101)는 메모리 셀(110, 140, 200, 250, 300,350)로 구성된다. 열(103)은 메모리 셀(110)의 드레인 및 메모리 셀(250)의 드레인에 접속된다. 열(203)은 메모리 셀(140)의 드레인 및 메모리 셀(300)의 드레인에 접속된다.열(303)은 메모리 셀(200)의 드레인 및 메모리 셀(350)의 드레인에 접속된다. 행(403)은 메모리 셀(110)의 게이트, 메모리 셀(140)의 게이트 및 메모리 셀(200)의 게이트에 접속된다. 행(503)은 메모리 셀(250)의 게이트, 메모리 셀(300)의 게이트 및 메모리 셀(350)의 게이트에 접속된다. 메모리 셀(110)의 소오스, 메모리 셀(140)의 소오스 및 메모리 셀(200)의 소오스는 소오스 라인(803)에 접속된다. 메모리 셀(250)의 소오스, 메모리 셀(300)의 소오스 및 메모리 셀(350)의 소오스는 소오스 라인(903)에 접속된다.

선택 회로(100)는 메모리 셀 세그먼트(101)에 접속된다. 선택 회로(100)는 메모리 셀의 워드 라인 혹은 게이트에 대한 전압 입력을 제어한다. WL(165)은 행(403)에 접속되고, 메모리 셀(110, 140, 200)의 게이트에 대한 입력 전압을 제어한다. 유사한 선택 회로가 메모리 셀(250,300,350) 및 메모리 어레이의 다른 세그먼트에 접속된다.

프로그램 시퀀스에서, 약 10V의 프로그램 전압이 메모리 셀(110, 140, 200)의 게이트에 제공된다. 제 5 도를 참조하면, 선택 회로(100)의 입력은 VPX(150), XT(155), XIN(160) 및 XDS(170)이다. 출력 WL(165)은 제 5a 도의 행(403)을 통해 메모리 셀(110, 140, 200)의 게이트에 접속된다. VPX(150)는 프로그램 전압으로 공급된다. XT(155)는 p-채널 소자(102)를 턴 오프시키고 n-채널 소자(109)를 턴 온시키는 프로그램된 전압까지 상승된다. XIN(160)은 논리 로우를 제공하여 노드(105)가 논리 로우가 되게 한다. 노드(105)는 P-채널 소자(106)의 게이트 및 n-채널 소자(108)의 게이트에 접속된다. XDS는 n-채널 소자(108)가 도전되는 것을 방지하도록 논리 로우로 제공된다. 노드(105)상의 논리 로우는 p-채널 소자(106)가 턴 온되거나 흑은 도전되도록 하여, 프로그램 전압 VPX(150)을 메모리 셀(110,140,200)의 게이트에 접속시킨다.

판독 시퀀스에서, Vcc 흑은 5V가 메모리 셀(110,140,200)의 게이트에 제공된다. 선택 회로(100)는 프로그램 전압이 판독 전압에 대체되는 것을 제외하고는 프로그램 시퀀스와 유사한 입력으로 구성된다. VPX(150)는 판독 전압(Vcc 혹은 5V)으로 제공된다. XT(155)는 p-채널 소자(102)를 턴 오프시키고 n-채널 소자(109)를 턴온시키는 논리 하이까지 상승된다. XIN(160)는 노드(105)가 논리 로우로 되도록 하는 논리 로우로 제공된다. 노드(105)는 p-채널 소자(106)의 게이트 및 n-채널 소자(108)의 게이트에 접속된다, XDS는 n-채널 소자(108)가 전도되는 것을 방지하도록 논리 로우로 제공된다. 노드(105)상의 논리 로우는 p-채널 소자(106)가 턴 온되거나 혹은 도전되도록 하여, 판독 전압 VPX(150)를 메모리 셀(110, 140, 200)의 게이트에 접속시킨다.

소거 시퀀스에서, 약 -lOV의 전압이 메모리 셀(110,140,200)의 게이트에 제공된다. 입력 VPX(150) 및 XIN(160)는 논리 로우 혹은 접지에 있게 된다. 약 -lOV의 전압이 XDS(170)에 제공된다. XT(155)는 n-채널 소자(109)를 턴 오프시키고 p-체널 소자(102)를 턴 온시키는 논리 로우로 세트된다. N-채널 소자(108)는 턴 온되고 메모리 셀(110,140,200)에 대해 -lOV를 도전시킨다.

N-채널 소자(108)는 3중 n-웰 소자이다. 3중 n-웰 소자는 소자의 소오스가 네가티브 전압에 접속된 때에도 전도될 수 있다. 게이트 및 소오스사이의 전압 전위 Vgs가 소자를 충분히 턴 온시키는 동안, 3중 n-웰 소자는 턴 온되고 도전된다. 따라서, 소오스에 제공된 네가티브 전압은 3중 n-웰 소자를 사용하여 접속될 수 있다. p-기판에서 형성된 전형적인 n-채널 소자와는 달리, 3중 n-웰 소자는 p-기판에 형성된 n-웰에 형성된 p-웰에 형성된다. 3중 n-웰 소자의 소오스는 p-기판으로부터 절연되고, 따라서, 3중 n-웰 소자는 네가티브 소오스 전압에 응답할 수 있게 된다. 게이트 및 소오스사이의 전압이 소자를 턴 오프시키기에 충분하면, 3중 n-웰 소자는 게이트가 논리 로우일 때라도 도전된다.

n-채널 장치(108)의 3중 n-웰 소자를 사용하는 대신에, 전형적인 장치의 조합이 3중 n-채널 소자(108)와 동일한 기능을 실행하도록 대체될 수 있다.

제 6 도는 바람직한 실시예의 메모리 어레이에서 프로그램 후 메모리 셀의 소거 분산의 전형적인 플롯 도면이다. 메모리 셀은 제 4a 도의 도시된 바와 같이 소거된다. 약 6V의 드레인 전압 Vd가 드레인(55)에 공급되는 반면, 게이트(50) 및 소오스(57)은 접지된다. X-축은 로그 스케일상에 도표로 나타낸 다수의 비트를 나타내고, Y-축은 메모리 셀의 문턱 전압을 나타낸다. 메모리 셀의 문턱 전압은 분산(75)으로 도시된다. UV-Vt(72)는 분산(75)에 표시되고, 다른 소거된 메모리 셀의 문틱 전압을 비교하는 기준 전압이다. UV-Vt(72)는 소거 후의 이상적인 문턱 전압이고, 메모리 셀의 자외선 노출에 의해 얻어질 수 있다. 기준(74)은 자기-수렴 메카니즘을 사용하는 정상-상태 문턱 전압을 나타낸다. 기준(76)은 과도-소거된 메모리 셀을 나타낸다.

유사한 소거 분산(75)이 부합하는 드레인 전압 Vd를 소오스에 제공함으로서얻어질 수 있는 반면, 메모리 셀의 게이트 및 드레인은 접지된다.

제 6a 도는 특정 " 정상-상태" 로 수렴되는 문턱 전압으로서 분산(75)의 메모리 셀의 플롯 도시도이다. Yamada 등에 의해 논의된 바와 같이 자기-수렴 메카니즘을 분산(75)에서 소거된 메모리 셀에 제공할 때, 메모리 셀의 드레인은 6.5V로 방해되고, OV가 메모리 셀의 게이트로 제공된다. 영역(77)은 UV-소거된 문턱 전압(72)보다 큰 문턱 전압으로 메모리 셀을 나타내며, 이에 따라 드레인 방해 전압에 의해 영향을 받지 않는다. 메모리 셀은 정상-상태 전압 문턱(74)까지 수렴되지 않고, 드레인 방해 전압에 의해 방해받지 않는다. 영역(78)은 드레인 방해 전압이 공급될 때 플로팅 게이트로 홀이 주입되는 메모리 셀을 나타낸다. 제 6a 도는 홀 주입이 영역(78)에서 메모리 셀의 문턱 전압을 정상 상태 문턱 전압(74)으로 감소시키는 것을 도시한다. 영역(79)는 전자가 플로팅 게이트로 주입되는 메모리 셀을 나타낸다. 전자 주입은 정상 상태 문턱 전압(74)에서 메모리 셀의 문턱 전압을 수렴하는 데까지 증가시킨다.

제 7 도는 메모리 셀의 게이트 전류 Ig 대 게이트 전압 Vg를 나타내는 그래프 및 기판 전류 Isub 대 게이트 전압 Vg를 나타내는 그래프이다. 데이타는 자기-수렴 동작동안 그래프로 도시된다. X-축은 메모리 셀의 게이트 전압 Vg이다. 전압 Vg*는 홀 주입 및 전자 주입이 균형을 이룬 점이고, 이 점은 메모리 셀이 정상-상태 문턱 전압까지 수렴되는 때를 나타낸다. Y-축은 게이트 전류 Ig의 로그이다. 데이타 트레이스(78)는 홀이 플로팅 게이트로 주입되는 곳에 부합한다. 데이타 트레이스(79)는 전자가 플로팅 게이트로 주입되는 곳에 부합한다. 데이타 트레이스Isub(80)는 메모리 셀의 기판 전류에 부합한다.

정상-상태 문턱 전압 Vth*는 상이한 동작 조건의 함수로서 기록된다. 이러한 조건은 드레인 방해 전압 Vd, 게이트 방해 전압 Vg 및 UV-소거된 문턱 전압(V_t,_UV), 소자 폭, 길이, 결합 비율 및 균형점 Vg*를 포함하는 소자 파라미터를 포함한다. Vg*는 특정 Vd에서 하나의 특정 소자에 대해 일정하다. Vth*는 드레인 방해 전압, 게이트 방해 전압 및 V_t,_UV에 의해 결정된다. 그러나, Vg*는 소자의 채널 길이, 드레인 접합 및 기판 도핑 농도의 함수이다.

드레인 전압 Vd 및 게이트 전압 Vg를 갖는 정상-상태 문턱 전압 Vth*를 방해하는, 플래시 EPROM 장치에 대한 균형점 Vg*에서의 게이트 전압은 다음과 같은 식으로 나타내어질 수 있다 :

αd 및 αg는 장치 드레인 및 게이트 결합 비율이고, V_g는 게이트 전압이다. αd = cd / (Cg + Cs + Cs + Csub)이다. αd는 드레인과 플로팅 게이트사이의 결합 커패시턴스이다. Cg는 게이트와 플로팅 게이트사이의 결합 커패시턴스이다. C_s는 소오스와 플로팅 게이트사이의 결합 커패시턴스이고, Csub는 기판과 플로팅 게이트사이의 결합 커패시턴스이다. 따라서, αg = Cg /(Cg + Cs + Cd + Csub)이다. V_t,_UV는 UV-소거된 문턱 전압과 동일하다. Vth*에 대해 풀기 위하여 Vg*에 대한 식을 다시쓰면, 식은 다음과 같은 파라미터의 함수로 된다 :

식으로부터, Vth*는 바람직한 값으로 제어되고 설계될 수 있다. 제 1 항에 대해서, Vth*는 V_t,_UV에 선형 비례한다. 식의 제 2 항은 αd/αg의 비율이 약 0.2이기 때문에 Vd를 통해서 Vth*가 제어될 수 있도록 제공된다. 가장 중요한 것은 식의 제 3 항이다, 이것은 Vth*가 Vg에 정비례하도록 한다. 식에 따르면, Vth*가 발생하는 점은 값 Vg를 변화시킴으로써 변경될 수 있다. 정상-상태 문턱 전압 Vth*는 파지티브 혹은 네가티브 게이트 전압 Vg에 의해 오프셋될 수 있다.

제 5 도를 참조하면, 선택 회로(100)는 소거 후에 메모리 셀로 게이트 전압을 공급하도륵 사용된다. 입력 VPX(150), XIN(160) 및 XT(155)는 논리적 하이 혹은 Vcc로 세트된다. XDS(170)은 메모리 셀로 제공되도록 게이트 전압을 세트하게 된다. XT(155)는 n-채널 소자(109) 및 p-채널 소자(102) 게이트에 논리 하이를 제공한다. 논리 하이는 p-채널 소자(102)를 턴 오프시키고, n-채널 소자(109)가 턴 온되거나 혹은 전도되도록 한다. 노드(105)는 XIN(160)의 논리 하이 신호를 수신한다. 논리 하이는 p-채널 소자(106)를 턴 오프시키고 n-채널 소자(108)를 턴 온시키고, 이것은 XDS(170), WL(165)로 제공된 게이트 전압, 워드 라인을 접속시킨다. WL(165)은 메모리 셀의 게이트에 접속된다.

제 8 도는 Vth*가 Vg에 정비례하는 식의 유도를 검증하는 실험적인 데이타를 나타낸다. 드레인 방해 전압 및 게이트 전압은 정상 상태로 메모리 셀의 문턱 전압을 수렴하도록 제공된다. 데이타의 세 가지 세트가 제 8 도에 나타나진다. 6.5V의 드레인 방해 전압 Vd는 각각의 세 가지 데이타 세트에 공급된다. 데이타 트레이스(82)는 메모리 셀의 게이트에 0V를 공급하여 유도된다. 데이타 트레이스(84)는 0.5V의 게이트 전압을 공급하여 유도되고, 데이타 트레이스(86)는 게이트에 1.0V를 공급하여 유도된다. 더 큰 게이트 전압 Vg를 각각 인가하여 정상-상태 문턱 전압을 상향으로 시프트시킨다. 데이타는 정상-상태 문턱 전압에서 게이트 전압 Vg 및 전압 시프트사이의 기본적인 정비례를 나타낸다. 데이타 결과는 식에서 출발한 바와 같이 정상-상태 수렴 전압 Vth* 및 게이트 전압 Vg사이의 관계를 확인할 수 있게 한다.

게이트 전압 Vg 및 정상-상태 문턱 전압의 관계를 사용할 때, 제 9 도는 자기-수렴동안 소거후 분산(75)로 게이트 전압 Vg를 제공하는 데이타 플롯을 나타낸다. X-축은 초단위로 드레인 방해 시간을 나타내고, Y-축은 메모리 셀에 대한 문턱전압을 나타낸다. 자기-수렴동안 드레인 전압 Vd 의 인가와 관련된 게이트 전압 Vg의 인가는 정상-상태 문턱 전압을 시프트하도록 동작한다. 6.5V의 드레인 전압 및 1.0V의 게이트 전압이 분산(75)에 있어서 메모리 셀에 공급된다. 제 9 도에서, 구정상-상태 문턱 전압 Vth*(74)는 UV-소거된 문턱 전압(72)에 일치하도록 시프트된다. 정상-상태 문턱 전압에서의 시프트는 공급된 게이트 전압 Vg에 정비례한다. 1.0V의 공급된 게이트 전압은 정상-상태 문턱 전압 1.0V를 시프트시킨다.

소거 후 분산(75)의 영역(79)는 문턱 전압을 정상-상태 문턱 전압까지 증가시키도록 전자가 플로팅 게이트로 주입되는 영역을 나타낸다. 소거 후 분산(75)의영역(78)은 문턱 전압을 정상-상태 문턱 전압까지 감소시키도록 홀이 플로팅 게이트로 주입되는 영역을 나타낸다. 게이트로 주입되는 전자의 수, 영역(79)은 게이트로 주입되는 홀의 수, 영역(78)보다 매우 많다. 제 6a 도의 영역(78,79)와 제 9 도의 영역(78,79)의 비교는 자기-수렴동안 게이트 전압 Vg의 인가가 메모리 셀에서 실질적으로 전자 주입을 증가시켰고, 실질적으로 홀 주입을 감소시켰음을 나타낸다. 홀 주입을 감소시키는 것은 메모리 셀의 신뢰도를 매우 증가시킨다. 홀 주입은 산화막 열화(oxide degradation)의 심각한 원인으로 간주된다.

산화막 열화는 메모리 셀의 전하 보존 능력을 감소시키고 메모리 셀의 프로그래밍 속도를 감소시킨다. 메모리 셀의 트랜스컨덕턴스(transconductance;gm)는 산화막 열화가 발생될 때 격하된다. 트랜스컨덕턴스(gm)는 드레인 전류에 선형 비례한다. 드레인 전류가 gm 열화의 결과로서 감소되면, 메모리 셀의 프로그래밍 속도에 영향을 주는 판독 전류도 또한 감소된다. 반복되는 프로그래밍 및 재프로그래밍을 견디어내는 메모리 셀의 내구성에 불리한 영향을 준다.

자기-수렴 동작동안 게이트 전압 Vg의 인가로, 영역(78) 및 홀 주입을 제거시키는 셀 어레이를 설계하는 것이 가능하다. 게이트 전압 Vg를 변화시켜, 영역(78)의 크기 및 홀 주입은 제어될 수 있다. 공급된 게이트 전압 Vg는 일반적으로 5V 전원 공급의 전압 범위내에 있고 5V 전력으로부터 유도된다.

정상-상태 문턱 전압을 UV-소거된 문턱 전압(UV-vt)가까이로 시프트시키는 것은 소거 후에 더 엄격한 문턱 전압 분산을 제공한다. 제 6a 도를 참조하면, 정상-상태 문턱 전압(74)는 UV-소거된 문턱 전압(72)보다 낮은 거의 2V이다. 제 9도에서 게이트 전압 Vg를 인가함으로써, 정상-상태 문턱 전압(74) 및 UV-소거된 문턱 전압(72)사이의 불균형은 제거된다. 소거 후 실질적으로 더 엄격한 문턱 전압 분산이 달성된다.

엄격한 문턱 전압 분산는 저 전압 판독 동작동안 메모리 셀의 열 누설 전류를 감소시키는 더 넓은 전압 공차를 제공한다. 유효한 판독 동작을 보장하도록 설계된 안전 마진이 감소될 수 있다. 따라서, 더 효율적이고 신뢰성있는 메모리 장치가 설계될 수 있다. 메모리 장치는 메모리 장치의 사용가능한 수명을 증가시키는 더 많은 수의 프로그래밍 및 재프로그래밍 사이클을 보장할 수 있다. 설계된 안전마진을 감소시킴에 의해, 저 전압 요구조건의 메모리 장치는 실현될 수 있다.

이중 밀도 및 3중 밀도 적용을 사용하는 메모리 어레이에서는, 메모리 셀의 문턱 전압을 제어하고 엄격한 문턱 전압 분산을 달성시키는 좀 더 근본적인 장점이있다. 자기-수렴 동작동안 게이트 전압 Vg의 인가는 이중 밀도 및 3중 밀도 적용으로 공급됨으로써 다중 문턱 전압 레벨을 제어하게 된다.

제 10 도는 게이트 전압 Vg의 함수로서 게이트 전류 Ig의 특성 및 게이트 전압 Vg의 함수로서 기판 전류 Isub의 특성을 나타낸다. 자기-수렴 메카니즘이 바람직한 실시예에서 메모리 셀에 공급될 때 플롯이 달성된다. X-축은 게이트 전압 Vg이고, Y-축은 게이트 전압 Ig의 로그이고, 기판 전류 Isub이다. 제 10 도의 분석은 자기-수렴 메카니즘동안 게이트 전압 Vg의 제공이 소거 속도를 저감시키지 않는 것을 나타낸다. 게이트 전압 Vg의 분석에 있어서, 두 가지 속도가 고려된다. 하나의 속도는 소거된 메모리 셀의 문턱 전압을 상승시키는 전자의 주입이다. 두번째 속도는 소거된 메모리 셀의 문턱 전압을 낮추는 홀 주입이다.

제 10 도를 참조하면, Vg*(95)는 홀 주입 및 전자 주입이 균형을 이룬 점을 나타낸다. 이것은 자기-수렴 메카니즘에 의해 달성되는 정상 -상태 문턱 전압이다.전자 주입의 속도에서 게이트 전압 Vg의 제공의 영향은 점(90, 94)를 기준으로 하여 결정된다. 기준점(90)은 OV에서 게이트 전압 Vg 에 대한 시작점과 관련된다. 기준점(94)은 1V에서 Vg 에 대한 시작점과 관련된다. 기준점(94)와 관련된 게이트 전류 Ig는 기준(90)과 관련된 게이트 전류보다 매우 크다. 기준점(94)로부터 기준점(90)까지 이동하는 데 걸리는 시간은 기준점(90)에서 Vg*(95)까지 이동하는데 걸리는 시간보다 매우 짧고, 메모리 셀이 Vg = 0 및 Vg =1 인 정상-상태에 도달하는 속도는 거의 일치하도록 주어진다.

홀 주입 속도상의 영향에 관해서는, 게이트 전압 Vg의 인가는 실질적으로 메모리 셀의 정상-상태로의 수렴을 증가시킨다. 기준점(92)은 OV에서 게이트 전압 Vg에 대한 시작점과 관련된다. 기준점(96)은 1V에서 Vg에 대한 시작점과 관련된다. 기준점(92)에서의 게이트 전류는 게이트 전류 피크치의 좌측상에 있고 기준점(96)에서의 게이트 전류보다 작다. 게이트 전압 Vg의 인가는 Vg*에 더 가깝게 시작점을 위치시킨다. 따라서, Vg*에 도달하기 위해서는 기준점(92)에 대한 것보다 기준점(96)에 대한 것이 더욱 빠르다.

제 8 도는 자기-수렴동안 게이트 전압의 인가가 소거 동작의 속도를 실질적으로 증가시키는 것을 재확인시킨다. 전자 주입에 대한 데이타 트레이스(82)와 데이타 트레이스(86)과의 비교는 Vg = 0 V 및 Vg = 1V사이의 정상-상태에 도달하는데 걸리는 시간차가 무시할 수 있는 것임을 단언한다. 제 8 도는 전자 주입(83)이 홀 주입(87)보다 더 빨리 정상-상태를 달성하는 것을 나타낸다. 정상-상태가 달성되는 속도는 홀 주입(87)에 달려있다. 홀 주입(87)에 대한 데이타 트레이스(86)와 데이타 트레이스(82)과의 비교는 공급된 전압 Vg로서 정상-상태에 도달하는 데 소요되는 시간이 Vg = OV에서 소요되는 시간보다 더 작은 것을 단언한다. 따라서, 자기-수렴 메카니즘동안 게이트 전압 Vg의 인가는 메모리 셀이 정상-상태 문턱 전압을 달성하는 속도를 증가시킨다.

증가된 전력 소모는 부가적인 전력이 메모리 어레이에서 요구될 때 항상 염려되는 것이다. 드레인 방해가 무시할만한 양의 여분의 전력를 요하는 동안 게이트 전압 Vg는 단일 메모리 셀에 인가된다. 이것은 -4V의 문턱 전압으로 과도-소거된 셀의 경우를 나타낸 것이다. 게이트 전압 Vg = OV 및 Vg = 1V의 제공이 비교된다. 제 10 도를 참조하면, 전력 소모에 있어서의 차는 기준점(94)에서 기준점(90)까지 이동하는 데 소요되는 시간이다. 이 시간은 기준점(90)에서 Vg*(95)까지 이동하는데 소요되는 시간과 비교해서 매우 짧다. 요구되는 부가적인 전력은 최소한이다. 제 8 도에서 실험된 데이타는 이 비교를 재확인시킨다. 제 8 도는 Vg = 1V에서, -4V에서 -3V 문턱 전압을 시프트시키는 데 소요되는 시간이 10^-3초 혹은 천분의 일초보다 작다는 것을 나타낸다. 여분의 전력에 대해 요구되는 시간은 매우 짧고 여분의 전력 소모에서의 차는 최소이다.

제 5a 도를 참조하면, 소거 동작동안, 드레인 방해 전압이 전체 열에 공급된다. 대부분의 비트가 과도-소거되지 않고 저 누설 전류를 갖는 경우에 있어서도, 다수의 비트(예를 들면, 250비트)는 게이트 전압 Vg가 공급될 때 주 집단 비트로부터 누설 분산을 증가시킬 수 있다.

누설 전류의 양은 열대열(column-by-column) 기초보다는 바이트대바이트 기초로 자기-수렴을 유도되는 게이트를 실행함에 의해 감소될 수 있다. 게이트 전압 Vg로 유도되는 다수의 비트를 감소시킴에 의해, 누설 전류가 제한됨으로써 현존하는 전력 공급은 전류 및 전압을 공급할 수 있다. 바이트대바이트로 메모리 셀을 소거하는 것은 과도-소거된 비트 검색 회로에 대한 필요성을 제거하고 소거 회로의 복잡성을 감소시킨다. 바이트대바이트 소거 동작을 실행하는 것은 소거 동작을 완결하는 시간을 증가시키게 된다. 전력 소모가 염려되지 않는다면, 증가된 다수의 메모리 셀은 일시에 동작될 수 있다. 장치 설계는 전력 공급의 커패시터에 따라 섹터의 쿼터 혹은 절반 혹은 다른 변수로서 동작될 수 있다.

본 발명이 제 1 도 내지 제 10 도를 참조하여 플래시 메모리 회로를 중심으로 특별히 기술되었지만, 도면은 설명을 위해 참조된 것으로 본 발명을 제한하지는 않는다. 부가적으로, 본 발명의 방법 및 장치는 장치의 문턱 전압의 변경이 요구되는 많은 응용에 이용된다. 본 기술 분야에 통상의 기술을 가진 사람에 의해 첨부된 본 발명의 원리 및 범위의 한도내에서 많은 변형 및 변경이 가능하다.

제 1 도는 메모리 어레이 단면의 개략 설명도.

제 2 도는 채널-고온 전자 주입에 의한 플래시 메모리 셀의 프로그래밍의 개략 설명도.

제 3 도는 프로그램되고 소거된 메모리 셀의 문턱 전압 분산의 도시도.

제 4 도는 플로팅 게이트로부터 소오스까지 전자의 파울러-노디엠 터널링에 의해 소거된 플래시 메모리 셀의 개략 도시도.

제 4a 도는 자기-수렴 소거 동작을 실행하도록 접속된 플래시 메모리 셀의 개략 도시도.

제 4b 도는 상이한 시작 문턱 전압상에서 드레인 방해 시간(drain disturb time)의 효과를 파라미터로 도시한 문턱 전압 대 드레인 방해 시간의 도시도.

제 4c 도는 메모리 셀의 게이트 전류 Ig 대 게이트 전압 Vg의 도시도.

제 5 도는 플래시 메모리 소자에 대한 선택 회로도.

제 5a 도는 플래시 메모리 소자의 단면도.

제 6 도는 플래시 메모리 소자의 셀의 소거 분산을 도시한 문턱 전압 대 비트 수의 도시도.

제 6a 도는 소거 분산 후 정상-상태 문턱 전압으로 수렴되는 것을 도시한 문턱 전압 대 드레인 방해 시간의 도시도.

제 7 도는 메모리 셀에 대한 게이트 전류 Ig 대 게이트 전압 Vg 의 도시도 및 기판 전류 Isub 대 게이트 전압 Vg 의 도시도.

제 8 도는 정상-상태 수렴 문턱 전압에 대한 상이한 게이트 전압의 효과를 도시한 문턱 전압 대 시간의 도시도.

제 9 도는 정상 수렴 문턱 전압의 시프트를 도시한 제공된 게이트 전압과 함께 도시된 문턱 전압 대 드레인 방해 시간의 도시도.

제 10 도는 문턱 전압의 정상 수렴동안 게이트 전압의 효과를 도시한 게이트 전류 Ig 대 게이트 전압 Vg의 도시도.

*** 도면의 주요부분에 대한 부호의 설명 ***

100. 선택 회로 102, 104, 106. p-채널 소자

105. 노드 108, 109. n-채널 소자

150. 신호 VPX 155. 신호 XT

160. 신호 XIN 165. 신호 WL

170. 신호 XDS

Claims

게이트들, 소오스들 및 드레인들을 구비하는 메모리 셀들의 메모리 어레이와;

상기 메모리 어레이내 셀들의 열의 드레인들에 각각 접속된 다수의 비트 라인들과;

상기 메모리 어레이내 셀들의 행의 게이트에 각각 접속된 다수의 워드 라인들과;

상기 비트 라인들에 접속되고, 소거된 메모리 셀의 문턱 전압을 기결정된 문턱 전압값으로 수렴시키는 제 1 전압을 구비한 제 1 전압 소오스 및;

상기 워드 라인들에 접속되고, 상기 소거된 메모리 셀의 문턱 전압을 제어하는 제 2 전압을 구비한 제 2 전압 소오스로 구성되는 것을 특징으로 하는 플래시 EPROM.
제 1 항에 있어서, 상기 제 1 전압은 홀 주입 및 전자 주입을 통하여 상기 소거된 메모리 셀의 문턱 전압을 기결정된 문턱 전압값으로 수렴시키고;

상기 제 2 전압은 상기 홀 주입이 감소되도록 상기 소거된 메모리 셀의 문턱 전압을 제어하는 것을 특징으로 하는 플래시 EPROM.
제 2 항에 있어서, 상기 제 2 전압은 상기 홀 주입이 크게 감소되도록 상기소거된 메모리 셀들의 문턱 전압을 제어하는 것을 특징으로 하는 플래시 EPROM.
제 1 항에 있어서, 상기 제 2 전압은 상기 제 1 전압으로부터 유도되는 것을 특징으로 하는 플래시 EPROM.
플로팅 게이트, 소오스 및 드레인을 구비하는 모스(MOS) 디바이스와;

상기 소오스에 접속된 접지와;

상기 MOS 디바이스에 대한 문턱 전압을 얻기 위하여 상기 드레인에 접속된 제 1 전압 및;

상기 문턱 전압을 오프셋시키기 위하여 상기 플로팅 게이트에 접속된 제 2 전압으로 구성된 것을 특징으로 하는 메모리 셀.
제 5 항에 있어서, 상기 문턱 전압을 얻기 위하여 고온 캐리어 주입을 더 포함하는 것을 특징으로 하는 메모리 셀.
제 6 항에 있어서, 상기 고온 캐리어 주입은 상기 문턱 전압을 얻기 위한 플로팅 게이트 내로의 열전자 주입을 포함하는 것을 특징으로 하는 메모리 셀.
제 6 항에 있어서, 상기 고온 캐리어 주입은 상기 문턱 전압을 얻기 위하여 상기 플로팅 게이트내로의 고온-홀 주입을 포함하는 것을 특징으로 하는 메모리셀.
제 5 항에 있어서, 상기 제 2 전압은 상기 제 1 전압보다 작은 것을 특징으로 하는 메모리 셀.
제 5 항에 있어서, 상기 제 2 전압은 상기 문턱 전압을 더 큰 문턱 전압으로 오프셋시키는 것을 특징으로 하는 메모리 셀.
플로팅 게이트들, 소오스들 및 드레이들을 구비하는 메모리 셀들의 어레이와;

상기 메모리 셀 내 셀들의 열의 상기 드레인들에 각각 접속된 다수의 비트 라인들과;

상기 메모리 셀내 셀들의 행위 상기 플로팅 게이트들에 각각 접속된 다수의워드 라인들과;

제 1 문턱 전압 분산을 갖는 메모리 셀들의 어레이의 소거된 메모리셀들의 제 1 세트와;

제 2 문턱 전압 분산을 갖는 메모리 셀들의 어레이의 소거된 메모리 셀들의 제 2 세트와;

상기 비트 라인들에 접속되어 상기 소거된 메모리 셀들의 상기 제 2 세트의 제 2 문턱 전압 분산을 수렴시키는 제 1 전압을 갖는 제 1 전압 소오스 및;

상기 워드 라인들에 접속되어 상기 소거된 메모리 셀들의 상기 제 2 세트의 제 2 문턱 전압 분산을 제어하는 제 2 전압을 갖는 제 2 전압 소오스로 구성되는 것을 특징으로 하는 플래시 EPROM.
제 11 항에 있어서, 상기 소거된 메모리 셀들은 파울러-노디엄 터널링에 의해 소거되는 것을 특징으로 하는 플래시 EPROM.
제 11 항에 있어서, 상기 소거된 메모리 셀들의 상기 제 2 세트의 제 2 문턱 전압 분산은 고온 캐리어 주입에 의해 수렴되는 것을 특징으로 하는 플래시 EPROM.
제 13 항에 있어서, 상기 고온 캐리어 주입은 상기 플로팅 게이트의 열전자 주입 및 고온-홀 주입을 포함하는 것을 특징으로 하는 플래시 EPROM.
제 14 항에 있어서, 상기 제 2 전압은 상기 플로팅 게이트의 상기 고온-홀주입을 감소시키도록, 상기 소거된 메모리 셀들의 상기 제 2 세트의 제 2 문턱 전압 분산을 제어하는 것을 특징으로 하는 플래시 EPROM.
제 11 항에 있어서, 상기 제 2 전압은 상기 소거된 메모리 셀들의 상기 제 2 세트의 제 2 문턱 전압 분산을 제 1 문턱 전압 분산에 대해 오프셋시키는 것을 특징으로 하는 플래시 EPROM.
제 11 항에 있어서, 상기 소거된 메모리 셀들은 상기 메모리 셀들의 어레이의 서브세트인 것을 특징으로 하는 플래시 EPROM.
제 11 항에 있어서, 상기 비트 라인들에 접속된 상기 제 1 전압은 상기 소거된 메모리 셀들의 상기 제 2 세트의 제 2 문턱 전압 분산을 기결정된 문턱 전압으로 수렴시키는 것을 특징으로 하는 플래시 EPROM.
제 18 항에 있어서, 상기 워드 라인들에 접속된 상기 제 2 전압은 상기 기결정된 문턱 전압을 제 1 문턱 전압 분산에 대해서 쉬프트시키는 것을 특징으로 하는 플래시 EPROM.
제 19 항에 있어서, 상기 비트 라인들에 접속된 상기 제 1 전압은 제 1 문턱 전압 분산을 방해하지 않는 것을 특징으로 하는 플래시 EPROM.
플래시 EPROM의 메모리 셀들을 전기적으로 소거하는 단계와;

소거된 셀들에 대해서 드레인 방해 전압을 인가하는 단계와;

상기 메모리 셀들의 엄격한 문턱 전압 분산을 달성하도록 홀 및 전자를 주입하는 단계 및;

상기 메모리 셀들의 엄격한 문턱 전압 분산을 쉬프트시키기 위하여 상기 소거된 셀들에 대해 게이트 전압을 인가하는 단계로 구성되는 것을 특징으로 하는 플래시 EPROM 동작 방법.
제 21 항에 있어서, 상기 메모리 셀들의 엄격한 전압 문턱 분산을 달성하기 위하여 홀들의 주입을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 EPROM 동작 방법.
전기적으로 소거된 플래시 EPROM내 셀들의 문턱 전압을 제어하는 방법으로,

제 1 기결정 문턱 전압으로 셀들의 문턱 전압을 수렴시키도록, 플로팅 게이트 내로 고온-홀들 및 열전자들을 주입시키기 위하여 상기 셀들에 드레인 전압을 인가하는 단계 및;

제 2 기결정 문턱 전압으로 상기 셀들의 문턱 전압을 제어하도록 상기 셀들에 게이트 전압을 인가하는 단계로 구성되는 것을 특징으로 하는 전기적으로 소거된 플래시 EPROM내 셀들의 문턱전압을 제어하는 방법.
제 23 항에 있어서, 상기 플로팅 게이트 내로의 상기 고온-홀들의 주입을 감소시키기 위하여 상기 셀들의 문턱 전압을 제어하는 단계를 더 포함하는 것을 특징으로 하는 전기적으로 소거된 플래시 EPROM내 셀들의 문턱전압을 제어하는 방법.
제 23 항에 있어서, 상기 플로팅 게이트 내로의 상기 열전자들의 주입을 증가시키는 단계를 더 포함하는 것을 특징으로 하는 전기적으로 소거된 플래시 EPROM내 셀들의 문턱전압을 제어하는 방법.