KR950020739A - 조정가능한 문턱 전압 변환 회로 - Google Patents

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Abstract

메모리 셀의 엄격한 소거 문턱 전압 분산을 제공하는 플래시 EPROM 회로이다. 게이트, 소오스 및 드레인을 구비하는 메모리 셀의 어레이는 다수의 비트 라인에 접속된다. 비트 라인은 메모리 어레이에서 셀의 열의 드레인에 각각 접속되어진다. 다수의 워드 라인은 메모리 어레이에서 셀의 행의 게이트에 각각 접속되어진다. 제1전압 소오소는 소거된 메모리 셀의 문턱 전압을 수렴시키도록 비트 라인에 접속되어진다. 제2전압 소오스는 소거된 메모리 셀의 문턱 전압을 제어하도록 워드 라인에 접속되어진다.

Description

조정가능한 문턱 전압 변환 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 메모리 어레이 단면의 개략 설명도,
제2도는 채널-고온 전자 주입에 의한 플래시 메모리 셀의 프로그래밍의 개략 설명도,
제3도는 프로그램되고 소거된 메모리 셀의 문턱 전압 분산의 도시도,
제5도는 플래시 메모리 소자에 대한 선택 회로도,
제5a도는 플래시 메모리 소자의 단면도,
제6도는 플래시 메모리 소자의 셀의 소거 분산을 도시한 문턱 전압 대 비트 수의 도시도,
제6a도는 소거 분산 후 정상-상태 문턱 전압으로 수렴되는 것을 도시한 문턱 전압 대 드레인 방해 시간의 도시도.

Claims (25)

  1. 게이트, 소오스 및 드레인을 구비하는 메모리 셀의 메모리 어레이와, 메모리 어레이에서 셀의 열의 드레인에 각각 접속된 다수의 비트 라인과, 메모리 어레이에서 셀의 행의 게이트에 각각 접속된 다수의 워드 라인과, 비트 라인에 접속되어, 소거된 메모리 셀의 문턱 전압을 수렴시키기 위한 제1전압을 갖는 제1전압 소오스와, 워드 라인에 접속되어, 소거된 메모리 셀의 문턱 전압을 제어시키기 위한 제2전압을 갖는 제2전압 소오스로 구성되는 것을 특징으로 하는 플래시 이피룸(EPROM).
  2. 제1항에 있어서, 제1전압은 홀 주입 및 전자 주입이 소거된 메모리 셀의 문턱 전압을 수렴시키도록 하고, 제2전압은 소거된 메모리 셀의 문턱 전압을 제어함으로써 홀 주입이 감소되도록 하는 것을 특징으로 하는 플래시 EPROM.
  3. 제2항에 있어서, 제2전압은 소거된 메모리 셀의 문턱 전압을 제어함으로써 홀 주입이 감소되도록 하는 것을 특징으로 하는 플래시 EPROM.
  4. 제1항에 있어서, 제2전압은 제1전압으로부터 유도되는 것을 특징으로 하는 플래시 EPROM.
  5. 플로팅 게이트, 소오스 및 드레인을 구비하는 모스(MOS) 소자와, 소오스에 접속된 접지와, MOS 소자에 대한 정상-상태 문턱 전압을 얻도록 드레인에 접속된 제1전압과, 정상-상태 문턱 전압을 오프셋시키도록 플로팅 게이트에 접속된 제2전압으로 구성된 것을 특징으로 하는 메모리 셀.
  6. 제5항에 있어서, 정상-상태 문턱 전압을 얻도록 하는 고온 캐리어 주입을 포함하는 것을 특징으로 하는 메모리 셀.
  7. 제6항에 있어서, 고온 캐리어 주입은 정상-상태 문턱 전압을 얻기 위한 플로팅 게이트로의 고온-전자 주입을 포함하는 것을 특징으로 하는 메모리 셀.
  8. 제6항에 있어서, 고온 캐리어 주입은 정상-상태 문턱 전압을 얻기 위한 플로팅 게이트로의 고온-홀 주입을 포함하는 것을 특징으로 하는 메모리 셀.
  9. 제5항에 있어서, 제2전압은 제1전압보다 작은 것을 특징으로 하는 메모리 셀.
  10. 제5항에 있어서, 제2전압은 더 큰 문턱 전압에 대해서 정상-상태 문턱 전압을 오프셋시키는 것을 특징으로 하는 메모리 셀.
  11. 플로팅 게이트, 소오스 및 드레인을 구비하는 메모리 셀의 어레이와, 메모리 셀에서 셀의 열의 드레인에 각각 접속된 다수의 비트라인과, 메모리 셀에서 셀의 행의 프로팅 게이트에 각각 접속된 다수의 워드 라인과, 제1문턱 전압 분산을 갖는 메모리 셀의 어레이의 소거된 메모리 셀의 제1세트와, 제2문턱 전압 분산을 갖는 메모리 셀의 어레이의 소거된 메모리 셀의 제2세트와, 비트 라인에 접속되어 소거된 메모리 셀의 제2세트의 제2문턱 전압 분산을 수렴시키도록 제1전압을 갖는 제1전압 소오스와, 워드 라인에 접속되어 소거된 메모리 셀의 제2세트의 제2문턱 전압 분산을 제어하는 제2전압을 갖는 제2전압 소오스로 구성되는 것을 특징으로 하는 플래시 EPROM.
  12. 제11항에 있어서, 소거된 메모리 셀은 파울러-노디엄 터널링에 의해 소거되는 것을 특징으로 하는 플래시 EPROM.
  13. 제11항에 있어서, 소거된 메모리 셀의 제2세트의 제2문턱 전압 분산은 고온 캐리어 주입에 의해 수렴되는 것을 특징으로 하는 플래시 EPROM.
  14. 제13항에 있어서, 고온 캐리어 주입은 플로팅 게이트의 고온-전자 주입 및 고온-홀 주입을 포함하는 것을 특징으로 하는 플래시 EPROM.
  15. 제14항에 있어서, 제2전압은 플로팅 게이트의 고온-홀 주입을 감소시키도록 소거된 메모리 셀의 제2세트의 제2문턱 전압 분산을 제어하는 것을 특징으로 하는 플래시 EPROM.
  16. 제11항에 있어서, 제2전압은 소거된 메모리 셀의 제2세트의 제2문턱 전압 분산을 제1문턱 전압 부산에 대해 오프셋시키는 것을 특징으로 하는 플래시 EPROM.
  17. 제11항에 있어서, 소거된 메모리 셀은 메모리 셀의 어레이의 서브세트인 것을 특징으로 하는 플래시 EPROM.
  18. 제11항에 있어서, 비트 라인에 접속된 제1전압은 소거된 메모리 셀의 제2세트의 제2문턱 전압 분산을 정상-상태 문턱 전압으로 수렴시키는 것을 특징으로 하는 플래시 EPROM.
  19. 제18항에 있어서, 워드 라인에 접속된 제2전압은 정상-상태 문턱 전압을 제1문턱 전압 분산에 대해서 시프트시키는 것을 특징으로 하는 플래시 EPROM
  20. 제19항에 있어서, 비트 라인에 접속된 제1전압은 제1문턱 전압 분산을 방해하지 않는 것을 특징으로 하는 플래시 EPROM.
  21. 플래시 EPROM을 동작시키는 방법으로, 프래시 EPROM의 메모리 셀을 전기적으로 소거시키는 단계와, 소거된 셀에 대해서 드레인 방해 전압을 공급하는 단계와, 메모리 셀의 엄격한 문턱 전압 분산을 달성하도록 홀 및 전자를 주입시키는 단계오, 메모리 셀의 엄격한 문턱 전압 분산을 시프트시키도록 소거된 셀에 대해 게이트 전압을 공급하는 단계로 구성되는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 메모리 셀의 엄격한 문턱 전압 분산을 달성시키도록 홀의 주입을 감소시키는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 전기적으로 소거된 플래시 EPROM에서 셀의 문턱 전압을 제어하는 방법으로, 특정 정상-상태 문턱 전압으로 셀의 문턱 전압을 수렴시키도록 플로팅 게이트로 고온-홀 및 고온-전자를 주입시키기 위하여 드레인 전압을 셀로 공급시키는 단계와, 제2정상-상태 문턱 전압으로 셀의 문턱 전압을 제어시키도록 셀에 대하여 게이트 전압을 공급시키는 단계로 구성되는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 플로팅 게이트로의 고온-홀의 주입을 감소시키도록 셀의 문턱 전압을 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제23항에 있어서, 플로팅 게이트로의 고온-전자의 주입을 증가시키는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741466B1 (ko) * 2006-05-22 2007-07-20 삼성전자주식회사 비휘발성 기억 장치의 동작 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
EP0933821B1 (en) * 1994-03-03 2003-04-23 Rohm Corporation Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
JPH09153294A (ja) * 1995-11-29 1997-06-10 Nec Kyushu Ltd 半導体記憶装置
US5909397A (en) * 1996-10-08 1999-06-01 Texas Instruments Incorporated Method and system for testing and adjusting threshold voltages in flash eeproms
JP3805867B2 (ja) * 1997-09-18 2006-08-09 株式会社東芝 不揮発性半導体記憶装置
EP0908895A1 (en) 1997-10-09 1999-04-14 STMicroelectronics S.r.l. Controlled hot-electron writing method for non-volatile memory cells
US6021083A (en) * 1997-12-05 2000-02-01 Macronix International Co., Ltd. Block decoded wordline driver with positive and negative voltage modes
EP0979489B1 (en) * 1997-12-05 2004-10-06 Macronix International Co., Ltd. Memory driver with variable voltage modes
KR100251226B1 (ko) * 1997-12-06 2000-05-01 윤종용 불휘발성 반도체 메모리를 소거하는 회로 및 방법
US5953255A (en) * 1997-12-24 1999-09-14 Aplus Flash Technology, Inc. Low voltage, low current hot-hole injection erase and hot-electron programmable flash memory with enhanced endurance
US6215702B1 (en) 2000-02-16 2001-04-10 Advanced Micro Devices, Inc. Method of maintaining constant erasing speeds for non-volatile memory cells
US6549466B1 (en) * 2000-02-24 2003-04-15 Advanced Micro Devices, Inc. Using a negative gate erase voltage applied in steps of decreasing amounts to reduce erase time for a non-volatile memory cell with an oxide-nitride-oxide (ONO) structure
US6426898B1 (en) * 2001-03-05 2002-07-30 Micron Technology, Inc. Method of reducing trapped holes induced by erase operations in the tunnel oxide of flash memory cells
US6728140B2 (en) 2001-12-05 2004-04-27 Nexflash Technologies, Inc. Threshold voltage convergence
US6795348B2 (en) * 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
US7961511B2 (en) * 2006-09-26 2011-06-14 Sandisk Corporation Hybrid programming methods and systems for non-volatile memory storage elements
US7649782B2 (en) * 2007-07-31 2010-01-19 Freescale Semiconductor, Inc. Non-volatile memory having a dynamically adjustable soft program verify voltage level and method therefor
US7545679B1 (en) 2007-12-28 2009-06-09 Freescale Semiconductor, Inc. Electrical erasable programmable memory transconductance testing
US8638636B2 (en) * 2009-09-21 2014-01-28 Macronix International Co., Ltd. Word line decoder circuit apparatus and method
US11373715B1 (en) * 2021-01-14 2022-06-28 Elite Semiconductor Microelectronics Technology Inc. Post over-erase correction method with auto-adjusting verification and leakage degree detection

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2638654B2 (ja) * 1990-02-06 1997-08-06 三菱電機株式会社 半導体不揮発性記憶装置
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5272669A (en) * 1991-02-20 1993-12-21 Sundisk Corporation Method and structure for programming floating gate memory cells
EP0509184A1 (en) * 1991-04-18 1992-10-21 STMicroelectronics S.r.l. Flash memory erasable by sectors and related writing process
JP3061924B2 (ja) * 1992-03-02 2000-07-10 日本電気株式会社 不揮発性記憶装置の消去方法
JP2541087B2 (ja) * 1992-10-30 1996-10-09 日本電気株式会社 不揮発性半導体記憶装置のデ―タ消去方法
EP0621604A1 (en) * 1993-04-23 1994-10-26 STMicroelectronics S.r.l. Method for recovering floating-gate memory cells with low threshold voltage in flash-EEPROM memory devices
US5357476A (en) * 1993-06-01 1994-10-18 Motorola, Inc. Apparatus and method for erasing a flash EEPROM

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741466B1 (ko) * 2006-05-22 2007-07-20 삼성전자주식회사 비휘발성 기억 장치의 동작 방법

Also Published As

Publication number Publication date
EP0656627A2 (en) 1995-06-07
KR100343110B1 (ko) 2002-11-18
US5521867A (en) 1996-05-28
TW368754B (en) 1999-09-01
JPH07211092A (ja) 1995-08-11
EP0656627A3 (en) 1995-11-22

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