KR100741466B1 - 비휘발성 기억 장치의 동작 방법 - Google Patents
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Abstract
비휘발성 기억 장치의 동작 방법이 제공된다. 이 비 휘발성 기억 장치는 반도체 기판에 형성되어 그 사이에 채널 영역을 정의하는 소오스 영역 및 드레인 영역과, 상기 채널 영역 상에 적층된 터널절연막, 전하저장층 및 제어게이트 전극을 포함하는 기억 셀을 가진다. 이 동작 방법은 상기 게이트 전극에 음의 전압을 인가하고, 상기 소오스 영역 및 상기 드레인 영역 중 적어도 하나에 양의 전압을 인가하여 상기 터널 절연막 내에 정공을 주입하는 단계를 포함한다. 상기 터널 절연막 내에 주입된 정공은 상기 터널 절연막 내에 트랩된 음 전하와 재결합하여 터널 절연막 내의 음전하를 제거한다. 터널 절연막 내에 트랩된 전자를 제거함으로써, 기입/소거 사이클이 진행되는 동안 터털 절연막에 축적되는 전자의 수가 현저히 감소되어 데이터의 변화가 적은 우수한 신뢰성을 가지는 비휘발성 기억 장치가 제공될 수 있다.
비휘발성, 트랩, 정공주입, 문턱전압
Description
도 1은 종래기술에 따른 비휘발성 기억 장치의 문턱 전압 분포를 나타낸 그래프.
도 2는 종래기술에 따른 비휘발성 기억 장치의 문턱전압 산포 원인을 설명하기 위한 도면.
도 3 및 도 4는 각각 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 동작 방법을 설명하기 위한 단면도.
도 5 내지 도 7은 각각 본 발명에 따른 비휘발성 기억 장치의 동작 방법을 나타낸 흐름도.
도 8 및 도 9는 각각 본 발명의 일 실시예에 따른 비휘발성 기억 장치의 동작 방법을 설명하기 위한 도면.
도 10은 기억 셀들을 기입 후 150℃에서 12시간 동안 베이크하였을 때, 문턱 전압의 변화를 나타낸 그래프이다.
본 발명은 반도체 장치의 동작 방법에 관한 것으로서, 더 구체적으로는 비휘발성 기억 장치의 신뢰성을 개선할 수 있는 동작 방법에 관한 것이다.
비휘발성 기억 장치는 플래시 기억 장치로 대표되며, 터널 절연막을 통하여 전하저장층에 전하가 공급되거나 전하저장층의 전하의 제거에 의해 데이터가 기입되거나 소거된다. 초기상태에서 기억 셀의 전하저장층에 음의 전하가 축적되면 셀 트랜지스터의 문턱전압이 높아지고, 상기 전하저장층에 저장된 음의 전하가 제거되면 셀 트랜지스터의 문턱전압이 낮아진다. 기억 셀 트랜지스터는 전하저장층에 저장된 전하량에 따라 문턱전압이 변화한다. 따라서, 기입 상태와 소거 상태의 문턱전압 사이에 임의의 읽기 전압에서 채널 전류를 감지함으로써 0 또는 1을 판단할 수 있다. 비휘발성 기억 장치의 기억 셀 어레이는 복수개의 기억 셀들로 구성되는데, 셀 어레이를 구성하는 기억 셀들의 문턱전압은 여러가지 이유로 산포를 가질 수 밖에 없다. 기입 문턱 전압과 소거 문턱 전압의 간격이 좁은 경우 기억 셀들의 문턱 전압 산포는 데이터의 식별을 불가능하게 하는 원인이 될 수 있다.
기억 장치의 소형화 및 대용량화를 실현하기 위하여 멀티 비트 셀 또는 멀티 레벨 셀이라고 명명된 기억 장치들이 소개되었다. 이들은 기억셀의 문턱전압을 다수의 구간으로 구분하여 각각의 문턱 전압 레벨에 데이터 비트를 부여하여 다수의 데이터 비트를 저장하는 방식을 채택하고 있다. 멀티 레벨 셀은 데이터 상태 사이의 간격이 좁다. 따라서, 문턱 전압 산포를 엄격하게 제어하여 신뢰성을 확보하는 것은 멀티 레벨 셀의 정상적인 동작을 위해 매우 중요하다.
도 1은 종래의 멀티 레벨 셀의 데이터 상태에 따른 문턱 전압 분포 및 외부 환경에 의한 산포의 변화를 나타낸 그래프이다.
그래프에서 가로축은 문턱전압이고 세로축은 분포수를 나타낸다. 점선으로 표시된 것은 비휘발성 기억 장치의 신뢰성 기준의 하나인 내구성(endurance) 테스트를 위하여 기입/소거 사이클을 1만번 실시한 기억 셀들의 문턱 전압 분포이고, 실선으로 표시된 것은 1만번의 기입/소거 사이클 후 150℃에서 24시간 베이크된 기억 셀들의 문턱 전압 분포이다.
도 1을 참조하면, 멀티레벨 기억 셀의 문턱 전압은 데이터 상태에 따라 00, 01, 10, 11로 구분될 수 있으며, 각각의 데이터 상태에서 소정의 산포를 가진다. 0, 1의 값을 표현할 수 있는 단일레벨 기억 셀인 경우 데이터 상태 간의 문턱 전압 간격이 넓기 때문에 산포가 허용될 수 있으나, 데이터 상태 간의 문턱 전압 간격이 좁은 경우 산포가 엄격하게 관리되어야 한다.
1만번의 기입/소거 사이클 후, 문턱 전압의 산포는 데이터 상태들 사이의 구분이 가능한 정도이다. 그러나, 150℃에서 24시간 베이크에 의해 기억 셀들의 문턱 전압이 쉬프트되며 산포가 증가하여 데이터 상태를 구별하는 것이 어렵다. 특히, 이 그래프는 01과 11 사이에서 문턱 전압이 중복되는 기억 셀들이 발견되어 셀 트랜지스터의 신뢰성이 낮아짐을 보여준다.
도 2는 베이크에 따른 문턱 전압의 쉬프트 및 산포의 증가를 설명하기 위한 밴드 다이어 그램이다.
도 2를 참조하면, 부유 게이트(FG) 또는 기판(SB)의 전자가 터널절연막(Tox)을 통하여 터널링되는 기입/소거 사이클을 반복함에 따라 터널절연막(Tox)에 결함 이 발생하고 이 결함에 전자가 트랩된다. 터널절연막(Tox)에 트랩되는 전자의 수는 기억 셀마다 일정하지 않지 않지만 기입 및 소거동작 이후 확인(verify)을 통해 문턱 전압 산포를 줄일 수 있다. 그러나, 정상 산포를 가지는 기얼 셀들을 베이크하면 터널절연막(Tox)에 트랩된 전자가 디트랩되어 기억 셀의 문턱전압이 쉬프트되고 산포가 증가하여 저장된 정보가 변경되는 셀들이 발견될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 터널절연막에 트랩된 전자가 디트랩됨으로 인해 발생하는 문턱전압의 쉬프트 및 산포의 증가를 최소화하기 위하여 터널절연막 내에 트랩된 전자를 제거할 수 있는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 기입/소거 사이클이 반복되는 동안 터널절연막에 축적되는 전자의 수를 줄일 수 있는 비휘발성 기억 장치의 동작 방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 터널절연막에 정공을 주입하여 재결합에 의해 트랩된 전자를 제거하는 방법을 제공한다.
비 휘발성 기억 장치는 반도체 기판에 형성되어 이들 사이에 채널 영역을 정의하는 소오스 영역 및 드레인 영역과, 상기 채널 영역 상에 적층된 터널절연막, 전하저장층 및 제어게이트 전극을 포함하는 기억 셀을 가진다. 본 발명은 상기 게이트 전극에 음의 전압을 인가하고, 상기 소오스 영역 및 상기 드레인 영역 중 적어도 하나에 양의 전압을 인가하여 상기 터널 절연막 내에 정공을 주입하는 단계를 포함한다. 상기 터널 절연막 내에 주입된 정공은 상기 터널 절연막 내에 트랩된 음 전하와 재결합하여 터널 절연막 내의 음전하를 제거한다.
본 발명에서 상기 정공은 터널 절연막 내에 주입되어 터널 절연막 내의 음전하를 제거하는 것으로 충분하다. 따라서, 상기 게이트 전극에 인가되는 음의 전압은 정공이 상기 터널 절연막을 통하여 터널링되는 전압보다 낮은 것이 바람직하다.
본 발명에 따른 비휘발성 기억 장치의 동작은 상기 전하저장층에 음 전하를 공급하는 기입 단계와, 상기 전하저장층에 저장된 음 전하를 제거하는 소거 단계를 포함한다. 그리고, 소거된 기억 셀들의 문턱 전압을 확인하여 제한값 이하의 문턱전압을 가지는 기억셀의 문턱 전압을 제한값 이상으로 높이는 초기화를 위한 예비 기입 단계를 더 포함한다. 상기 예비 기입 단계에서, 상기 전하저장층에 음 전하를 공급하여 과소거된 기억 셀을 초기화한다.
터널 절연막 내에 정공을 주입하여 터널절연막 내의 음전하를 제거하는 단계는 소거 단계와 예비 기입 단계 사이에 실시하는 방법, 예비 기입 단계 이후에 실시하는 방법, 기입 단계와 소거 단계 사이에 실시하는 방법 가운데 선택할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명에 기억 장치의 동작 방법을 설명하기 위한 도면으로서, 정공의 주입에 의해 터널 절연막 내에 트랩된 전자를 제거되는 과정을 설명하기 위한 도면이다.
도 3을 참조하면, 비휘발성 기억 장치는 반도체 기판(10)에 형성된 소오스 영역(12) 및 드레인 영역(14)을 포함한다. 상기 소오스 영역(12) 및 상기 드레인 영역(14) 사이에 채널 영역이 정의되고, 상기 채널 영역 상에 터널 절연막(16), 전하저장층(18), 블로킹 절연막(20) 및 제어 게이트 전극(22)이 적층된다. 상기 전하저장층(18)은 부유 게이트 또는 전하 트랩 절연층일 수 있고, 금속 또는 실리콘 나노 크리스탈이 내재된 절연층일 수도 있다. 또한, 상기 브로킹층은 실리콘산화막, 실리콘 질화막 또는 금속 산화막 등의 고유전막을 포함할 수 있다.
일반적으로 비휘발성 기억 장치의 기입 및 소거 동작은 FN 터널링 또는 핫 캐리어 주입의 방법을 사용한다. 이 과정에서 상기 터널 절연막(16)을 통하여 전하가 이동한다. 수차례의 기입/소거 싸이클이 진행되는 동안, 상기 터널 절연막(16)에 결함이 발생되며, 상기 터널 절연막(16)을 통과하여 상기 반도체 기판(10) 또는 상기 전하저장층(18)에 도달하지 못한 전자는 에너지 상태가 낮은 결함에 트랩되어 상기 터널 절연막(16)에 축적된다. 상기 터널 절연막(16)에 축적되는 전하의 양은 기입/소거 횟수, 물성 및 구조의 편차 등 여러가지 원인에 의해 셀 어레이에서 산포를 가진다. 상기 터널 절연막(16)에 축적된 전자는 데이터 유지 상태에서 외부 환경에 의해 방출되며, 방출된 전자들로 인해 좁은 폭으로 산포가 조절된 기억 셀의 문턱전압이 쉬프트되고 산포가 증가하여 데이터 상태가 변경된다.
본 발명은 데이터 유지 상태에서 문턱 전압의 쉬프트 및 산포의 증가를 억제하기 위한 방법으로 상기 터널 절연막(16)에 축적된 전자를 매 기입/소거 싸이클마다 또는 소정 횟수의 기입/소거 싸이클마다 제거하는 과정을 포함한다.
상기 터널 절연막(16)에 축적된 전자는 정공과 재결합하여 제거할 수 있다. 상기 소오스 영역(12) 및 상기 드레인 영역(14) 가운데 적어도 하나에 깊은 공핍층을 형성하고 밴드간 터널링에 의해 발생된 정공을 상기 터널 절연막(16) 내에 주입할 수 있다. 구체적으로, 상기 제어 게이트 전극(Vg)에 상기 터널 절연막(16)에 음의 전위가 유도될 수 있도록 충분한 음의 전압을 인가하여 반도체 기판(10) 표면에 정공을 축적하고, 상기 드레인 영역(14)에는 충분히 높은 양의 전압을 인가하여 깊은 공핍층에서 밴드간 터널링(BTBT; Band To Band Tunneling)을 유도한다.
도 4를 참조하면, 상기 터널 절연막(16)과 중첩된 부분의 드레인 영역(14)에 깊은 공핍층(deep depletion layer; 14d)이 형성되며, 깊은 공핍층에서 밴드 폭의 감소로 인해 밴드간 터널링이 유도된다. 밴드간 터널링에 의해 생성된 정공은 게이트 전압에 의해 상기 터널 절연막(16)으로 주입되거나, 측방향으로 확산되어 채널 영역에서 게이트 전압에 의해 상기 터널 절연막(16)으로 주입된다. 밴드간 터널링에 의해 생성된 정공은 음의 게이트 전압에 의해 에너지를 얻어 상기 터널 절연 막(16)으로 주입될 수 있는 높은 에너지의 핫 캐리어가 될 수 있다. 상기 터널 절연막(16)에 주입된 정공은 트랩된 전자와 재결합되어 상기 터널 절연막(16) 내의 전자를 제거한다. 본 발명에 따르면, 상기 터널 절연막(16)에 트랩되어 축적되는 전자의 수가 감소되어 열악한 외부환경이 반영된 고온의 베이크 공정 이후에 디트랩되는 전자의 수를 최소화할 수 있다.
밴드간 터널링에 의해 생성된 정공은 상기 드레인 영역(14)와 중첩된 터널 절연막 및 상기 드레인 영역(14) 부근의 채널 영역 상의 터널 절연막 내에 트랩된 전자를 제거한다. 비휘발성 기억 장치의 고집적화에 따라 나노 스케일로 채널 길이가 축소되면 모든 채널 영역 상부의 터널 절연막에서 전자를 제거할 수도 있다.
지금까지 상기 드레인 영역(14)에 양의 전압을 인가하는 것을 예시하였으나, 상기 소오스 영역(12)에도 상기 드레인 영역(14)과 함께 양의 전압을 인가하여 소오스 영역(12)에 인접한 터널 절연막 내에 트랩된 전자도 제거할 수 있다.
비휘발성 기억 장치의 동작은 기입 및 소거를 포함한다. 초기에 비휘발성 기억 장치는 초기 문턱 전압으로 조정되어 있으며, 기입 및 소거 동작에 의해 데이터가 기록된다. 비휘발성 기억 장치의 소거는 블록 단위 또는 섹터 단위로 이루어진다. 다수의 기억 셀이 동시에 소거되므로 소거된 기억 셀들의 문턱 전압은 확률분포를 나타낸다. 기억 셀이 소정의 문턱 전압 이하로 과소거된 상태에서 데이터가 왜곡될 수 있으며, 과소거된 기억 셀은 이후 기입되었을 때 문턱 전압의 산포를 증가시키는 원인이 될 수 있다. 따라서, 기억 셀들의 문턱 전압을 확인하여 과소거 상태인 기억 셀의 문턱 전압을 소정 값 이상으로 높여주는 예기 기입 단계가 필요 하다.
도 5 내지 도 7은 각각 비휘발성 기억 장치의 동작 과정에서 터널 절연막 내에 축적되는 전자의 수를 감소할 수 있는 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 본 발명의 제 1 실시예에서 터널 절연막 내에 축적되는 전자의 수를 감소하기 위하여 소거 동작 이후 예비 기입 단계 이전에 홀 주입을 실시한다. 비휘발성 기억 장치의 기입 동작(S1)과 소거 동작(S3) 사이에는 기입된 데이터가 유지되며 읽기 동작이 수행되는 유지 단계(S2)가 있다. 상기 유지 단계(S2)에서 전하저장층에 저장된 전자가 손실되는 수는 엄격하게 관리되고 있다. 상기 유지 단계(S2)에서, 기억 셀의 문턱 전압은 터널 절연막에 트랩된 전자의 전하량이 반영된 값이다. 터널 절연막에 트랩된 전자의 수는 기억 셀마다 차이가 있기 때문에 터널 절연막에 트랩된 전자가 제거되면 소정의 폭으로 제한되었던 문턱 전압의 산포가 증가한다. 본 발명은 이를 방지하기 위하여, 상기 유지 단계에서 최소한의 전자 터널절연막 내에 존재하도록 소거 동작(S3)과 예비 기입 동작(S5) 사이에 홀 주입(S4)을 실시한다. 앞서 설명한 바와 같이, 소오스 영역과 드레인 영역 가운데 적어도 하나의 정션 부근에서 밴드 간 터널링에 발생된 홀을 터널 절연막 내에 주입할 수 있다.
소거 동작(S3) 이후에 홀 주입(S4)을 실시함으로써, 홀 주입에 의한 문턱 전압의 변화가 반영되여 예비 기입 동작(S5) 이후 기억 셀들의 문턱 전압 산포가 소정 폭 이하로 관리될 수 있다.
도 6은 본 발명의 제 2 실시예에 따라 터널 절연막 내에 전자가 축적되는 것 을 최소화할 수 있는 방법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 상기 제 1 실시예와 마찬가지로 이 실시예에서도, 유지 단계에서 터널 절연막 내에 트랩된 전자의 수를 최소화하기 위한 방법으로 홀 주입을 실시한다. 이 실시예에서 홀 주입(S15)은 예비 기입(S14) 이후 다음 기입 동작(S11) 이전에 실시한다. 소거 동작(S13)과 예비 기입 동작(S14) 사이에 홀 주입을 실시하는 경우 예비 기입된 기억 셀들의 문턱 전압은 홀 주입에 의한 전자의 제거가 반영되는 이점이 있다. 이에 비해 예비 기입 동작(S14) 이후에 홀 주입(S15)을 실시하는 경우 홀 주입에 의해 예비 기입된 기억 셀의 문턱 전압이 변경될 수 있다. 하지만, 예비 기입 이후 확인 동작 이전에 홀을 주입하면 문턱 전압이 쉬프트된 것을 확인 할 수 있고, 예비 기입 펄스를 추가함으로써 문턱 전압의 산포를 줄일 수 있다.
도 7은 본 발명의 제 3 실시예에 따라 터널 절연막 내에 전자가 축적되는 것을 최소화할 수 있는 방법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 이 실시예에서 홀 주입은 기입 동작(S21) 이후에 실시한다. 기입 단계(S21) 이후에 홀 주입을 실시하면, 기입된 기억 셀의 문턱 전압이 쉬프트되는 단점이 있다. 일반적으로 비휘발성 기억 장치에서 데이터의 기입은 기입 동작과 확인 동작을 반복되어 기억 셀의 문턱 전압이 요구되는 수준에 맞춰진다. 따라서, 기입 동작(S21) 이후에 홀 주입(S22)에 의해 터널 절연막 내에 트랩된 전자를 제거하고, 확인 동작에서 문턱 전압을 확인하여 문턱 전압이 낮은 경우 기입 동작(S21), 홀 주입(S22) 및 확인 동작을 반복적으로 실시하여 기입 문턱 전압을 목표값에 맞출 수 있다.
본 발명에 따른 비휘발성 기억 장치의 동작은 단일 비트를 저장하는 기억 셀 뿐만 아니라, 기억 셀의 문턱 전압을 4개 이상의 구간으로 구분하여 2비트 이상 저장할 수 있는 멀티 비트 셀에도 적용할 수 있다. 또한, 본 발명은 여러가지 형태의 셀 어레이 구조를 가지는 비휘발성 기억 장치에도 적용될 수 있다.
도 8은 노어형 셀 어레이 구조를 가지는 비휘발성 기억 장치에서 터널 절연막에 트랩된 전자를 제거하는 과정을 설명하기 위한 도면이다.
도 8을 참조하면, 노어형 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 기억 셀과 기억 셀의 게이트 전극이 행 방향으로 연결된 워드라인(WL) 및 기억 셀의 드레인 영역들이 열 방향으로 연결된 비트라인(BL)을 포함한다. 각 기억 셀들의 소오스 영역은 공통 소오스 라인에 연결되어 일반적으로 접지 또는 플로팅된다.
노어형 기억 셀 어레이에서 정공 주입은, 드레인 영역의 깊은 공핍층에서 밴드간 터널링에 의해 생성된 정공이 터널 절연막에 주입되어 트랩된 전자를 제거하는 제 I 형과, 소오스 영역과 드레인 영역의 깊은 공핍층에서 생성된 정공이 주입되어 트랩된 전자를 제거하는 제 II 형을 예시할 수 있다.
도 8에 도시된 표에 나타난 것과 같이, 제 I 형의 전압 조건은 선택된 워드라인에 -10V, 선택된 비트라인에 4V, 소오스 영역과 기판에 각각 0V 이다. 이 때, 도 4에 도시된 것과 같이 드레인 영역의 깊은 공핍층에서 밴드간 터널링에 의해 정공이 생성되고, 정공은 터널 절연막에 인가되는 음 전위에 이끌려 터널 절연막에 주입되어 트랩된 전자를 제거한다. 셀 트랜지스터의 채널 길이가 충분이 짧은 경우 밴드간 터널링에 의해 생성된 정공은 채널 영역을 따라 측방향 확산되어 수직 전계에 의해 채널 영역 전역의 터널 절연막에서 트랩된 전자와 재결합될 수 있다.
제 II 형의 경우 소오스 영역과 드레인 영역 모두에서 정공이 생성되기 때문에, 채널 영역 전역에서 터널 절연막 내에 트랩된 전자와 재결합할 확률이 더욱 높다. 제 II 형의 전압 조건은 선택된 워드라인에 -10V, 선택된 비트라인 및 소오스 영역에 각각 4V, 기판에 0V 이다. 이 때, 드레인 영역과 소오스 영역의 깊은 공핍층에서 밴드간 터널링에 의해 정공이 생성되고, 정공은 터널 절연막에 인가되는 음 전위에 이끌려 터널 절연막에 주입되어 트랩된 전자를 제거한다.
도 9는 낸드형 셀 어레이 구조를 가지는 비휘발성 기억 장치에서 터널 절연막에 트랩된 전자를 제거하는 과정을 설명하기 위한 도면이다.
도 9를 참조하면, 낸드형 셀 어레이는 공통 소오스 라인(CSL)에 소오스 영역이 연결된 접지 선택 트랜지스터와 비트라인(BL)에 드레인 영역이 연결된 스트링 선택 트랜지스터를 포함한다. 상기 접지 선택 트랜지스터의 드레인 영역과 상기 스트링 선택 트랜지스터의 소오스 영역 사이에 복수개의 셀 트랜지스터들 배치되고, 상기 셀 트랜지스터들은 소오스 영역(S/D)과 드레인 영역(S/D)이 직렬 연결된다.
직렬로 연결된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터, 그리고 셀 트랜지스터들은 셀 스트링을 구성하고, 낸드형 셀 어레이는 복수개의 셀 스트링들로 구성된다. 상기 접지 선택 트랜지스터의 게이트 전극은 접지 선택 라인(GSL)에 연결되고, 상기 스트링 선택 트랜지스터의 게이트 전극은 스트링 선택 라인(SSL)에 연결되며, 셀 트랜지스터의 게이트 전극은 워드라인에 연결된다.
낸드형 셀 어레이에서도, 소오스 영역 및/또는 드레인 영역의 깊은 공핍층에서 밴드간 터널링에 의해 생성된 정공이 터널 절연막에 주입되어 트랩된 전자가 제거된다. 낸드형 셀 어레이 구조에서 선택된 기억 셀의 소오스 영역 또는 드레인 영역에 양의 전압을 인가하기 위하여 셀 스트링의 다른 기억 셀에는 양의 패스 전압이 인가되어야 한다. 따라서, 게이트 전극에 음의 전압을 인가하고 소오스 영역 또는 드레인 영역에 음의 전압을 인가하기 위하여 노어형 기억 셀과 다른 형태의 동작이 요구된다. 먼저 셀 스트링의 소오스 영역과 드레인 영역에 양의 전압을 인가하기 위하여 비트라인(BL)과 선택 라인(SSL)에 Vcc 전압을 인가하고, 워드라인에는 양의 패스 전압을 인가한다. 비트라인(BL)에 인가된 Vcc 전압이 스트링 선택 트랜지스터 및 셀 트랜지스터를 통해 전달되어, 셀 스트링의 소오스 영역과 드레인 영역을 소정의 양의 전압으로 부스팅된다. 공통 소오스 라인(CSL)과 접지 선택 라인(GSL)에도 Vcc전압을 인가되면 셀 스트링의 모든 소오스 영역 및 드레인 영역이 양의 전압으로 부스팅될 수 있다.
셀 트랜지스터의 채널 영역의 표면을 축퇴(accumulation) 상태로 변환하기 위하여 소오스 영역 및/또는 드레인 영역이 부스팅된 후 순간적으로 워드라인에 음의 전압을 인가한다. 이 기간동안 소오스 영역 및/또는 드레인 영역에서 생성된 정공이 터널 절연막으로 주입되어 트랩된 전자와 재결합에 의해 전자를 제거한다.
정공이 주입되는 동안 스트링 선택 트랜지스터 및 비트라인은 Vcc로 유지하거나, 접지 선택 트지스터 및 스트링 선택 트랜지스터의 게이트 전극에 0V를 인가 하여 채널을 차단을 차단하는 것도 고려될 수 있다. 정공의 주입 펄스(HHI)는 수 ㎲ 정도로 짧기 때문에, 이 기간동안 소오스 영역 및/또는 드레인 영역의 포텐셜이 서서히 낮아지더라도 정공이 주입되는데 충분하다.
도 10은 기억 셀들을 기입 후 150℃에서 12시간 동안 베이크하였을 때, 문턱 전압의 변화를 나타낸 그래프이다. 실험은 노어형 기억 셀을 사용하였고, 1만번 기입/소거 사이클에 기입 조건은 게이트 전압 7.8V, 비트라인 전압 4.0V, 핫캐리어 주입 시간 1㎲이고, 소거 조건은 18V, FN터널링 50㎳이다. 그래프에서 선 ⓐ는 트랩 전자를 제거하지 않은 기억 셀들의 결과이고, 선 ⓑ는 본 발명에 따라 트랩된 전자를 제거한 기억 셀들의 결과이다.
도 10을 참조하면, 종래의 동작 방법에 따른 기억 셀들은 베이크 과정에서 트랩 전자가 방출되어 문턱 전압의 변화가 크다. 이에 비해 본 발명에 따른 기억 셀들은 트랩된 전자의 수가 현저히 감소하여 베이크 과정에서 방출되는 전자의 수도 적다. 그래프에서 보여지는 바와 같이, 본 발명에 따를 경우 베이크 결과 문턱 전압의 변화가 종래에 비해 약 1V 정도 감소된 것을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 기입/소거 사이클이 진행되는 동안 터털 절연막에 축적되는 전자의 수가 현저히 감소되어 데이터의 변화가 적은 우수한 신뢰성을 가지는 비휘발성 기억 장치가 제공될 수 있다.
비휘발성 기억 장치의 신뢰성 확보를 위하여 기억 셀의 구조를 변경하는 데는 한계가 있으나, 본 발명은 비휘발성 기억 장치의 동작 방법을 변경하여 신뢰성 을 확보할 수 있기 때문에 비휘발성 기억 장치의 구조적 한계를 극복할 수 있다.
Claims (12)
- 반도체 기판에 형성되어 이들 사이에 채널 영역을 정의하는 소오스 영역 및 드레인 영역과, 상기 채널 영역 상에 적층된 터널절연막, 전하저장층 및 제어게이트 전극을 포함하는 기억 셀을 가지는 비휘발성 기억 장치의 동작 방법에 있어서,상기 게이트 전극에 음의 전압을 인가하고, 상기 소오스 영역 및 상기 드레인 영역 중 적어도 하나에 양의 전압을 인가하여 상기 터널 절연막 내에 정공을 주입하는 단계; 및상기 터널 절연막 내에 주입된 정공에 의해 상기 터널 절연막 내의 트랩된 음 전하를 제거하는 단계를 포함하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1에 있어서,상기 정공을 주입하는 단계에서,상기 게이트 전극에 인가하는 전압은 상기 터널 절연막을 통하여 정공이 터널링되는 전압보다 낮은 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 2에 있어서,상기 게이트 전극에 인가하는 전압은 상기 터널 절연막을 통하여 정공이 FN터널링되는 전압보다 낮은 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1에 있어서,상기 전하저장층에 음 전하를 공급하는 기입 단계;상기 전하저장층에 저장된 음 전하를 제거하는 소거 단계; 및상기 전하저장층에 음 전하를 공급하여 과소거된 기억 셀을 초기화하는 예비 기입 단계를 더 포함하되,상기 정공을 주입하는 단계는 상기 소거 단계와 상기 예비 기입 단계 사이에 실시하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1에 있어서,상기 전하저장층에 음 전하를 공급하는 기입 단계;상기 전하저장층에 저장된 음 전하를 제거하는 소거 단계; 및상기 전하저장층에 음 전하를 공급하여 과소거된 기억 셀을 초기화하는 예비 기입 단계를 더 포함하되,상기 정공을 주입하는 단계는 상기 예비 기입 단계 이후에 실시하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1에 있어서,상기 전하저장층에 음 전하를 공급하는 기입 단계;상기 전하저장층에 저장된 음 전하를 제거하는 소거 단계; 및상기 전하저장층에 음 전하를 공급하여 과소거된 기억 셀을 초기화하는 예비 기입 단계를 더 포함하되,상기 정공을 주입하는 단계는 상기 기입 단계와 상기 소거 단계 사이에 실시하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 6에 있어서,상기 기입 단계 직후에 기입 상태를 확인하는 확인 단계를 더 포함하되,상기 정공을 주입하는 단계는 상기 기입 단계와 상기 확인 단계 사이에 실시하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1 내지 청구항 7중 어느 하나의 항에 있어서,상기 비휘발성 기억 장치는 복수개의 기억 셀과, 상기 기억 셀의 게이트 전극에 연결된 워드라인, 상기 기억 셀의 드레인 영역에 연결된 비트라인, 그리고 상기 기억 셀들의 소오스 영역에 연결된 공통 소오스 라인들을 포함하는 노어형 셀 어레이 구조를 가지되,상기 정공을 주입하는 단계에서, 선택된 워드라인에 음의 전압을 인가하고, 선택된 비트라인에 양의 전압을 인가하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1 내지 청구항 7중 어느 하나의 항에 있어서,상기 비휘발성 기억 장치는 복수개의 기억 셀과, 상기 기억 셀의 게이트 전 극에 연결된 워드라인, 상기 기억 셀의 드레인 영역에 연결된 비트라인, 그리고 상기 기억 셀들의 소오스 영역에 연결된 공통 소오스 라인들을 포함하는 노어형 셀 어레이 구조를 가지되,상기 정공을 주입하는 단계에서, 선택된 워드라인에 음의 전압을 인가하고, 선택된 비트라인 및 선택된 공통 소오스 라인에 양의 전압을 인가하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1 내지 청구항 7중 어느 하나의 항에 있어서,상기 비휘발성 기억 장치는 공통 소오스 라인 및 비트라인과, 상기 공통 소오스 라인에 소오스 영역이 연결된 제 1 선택 트랜지스터와, 상기 비트라인에 드레인 영역이 연결된 제 2 선택 트랜지스터와, 상기 제 1 선택 트랜지스터의 드레인 영역 및 상기 제 2 선택 트랜지스터의 소오스 영역 사이에 소오스 영역 및 드레인 영역이 직렬로 연결된 복수개의 기억 셀과, 상기 기억 셀, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터의 게이트 전극에 각각 연결된 워드라인, 접지 선택 라인 및 스트링 선택 라인을 포함하는 낸드형 셀 어레이 구조를 가지되,상기 정공을 주입하는 단계는,상기 기억 셀들에 연결된 워드라인들에 양의 전압을 인가하고, 상기 스트링 선택 라인 및 상기 비트라인에 양의 전압을 인가하여 기억 셀들의 소오스 영역 및 드레인 영역을 양의 전압으로 부스팅하고, 상기 워드라인들에 인가되는 전압을 음의 전압으로 전환하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 10에 있어서,상기 워드라인에 인가되는 전압을 음의 전압으로 전환하고, 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터를 턴-오프시키는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 청구항 1 내지 청구항 7 중 어느 하나의 항에 있어서,상기 비휘발성 기억 장치는 기억 셀의 문턱 전압이 4이상의 구간으로 구분되고, 각 구간에 데이터 값이 부여된 멀티비트 기억 장치인 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
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