TWI397072B - 非揮發性記憶體之固有啟始電壓的測定方法 - Google Patents
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Description
本發明是有關於一種半導體記憶體元件之測定方法,且特別是有關於一種非揮發性記憶體之固有啟始電壓的測定方法。
典型的快閃記憶體係以摻雜的多晶矽製作浮置閘極與控制閘極。當記憶體進行程式化(Program)時,適當之程式化之電壓分別加到源極區、汲極區與控制閘極上,電子將由源極區經由通道流向汲極區。在此過程中,將有部分的電子會穿過多晶矽浮置閘極層下方的穿隧氧化層,進入並且會均勻分布於整個多晶矽浮置閘極層之中。此種電子穿越穿隧氧化層進入多晶矽浮置閘極層的現象,稱為穿隧效應(Tunneling Effect)。穿隧效應可以分成兩種情況,一種稱為通道熱電子注入(Channel Hot-Electron Injection),另一種稱為Fowler-Nordheim穿隧(F-N Tunneling)。通常快閃記憶體是以通道熱電子程式化,並且通過源極區旁邊或通道區域以Fowler-Nordheim穿隧抹除。
一般而言,在快閃記憶體製作完畢後,由於每一記憶胞可能會受到製程影響,而具有不均勻的啟始電壓,使得記憶體具有較大的啟始電壓分佈,而可能造成使用上的困難。因此在出貨之前,通常會利用紫外光充分照射快閃記憶體,使快閃記憶體的每個記憶胞處於低啟始電壓(Low∣Vt∣)狀態,而達到元件初始化之效果。其中記憶胞經紫外光充分照射後,所維持的啟始電壓即稱為固有啟始電壓(Native Threshold Voltage)。
然而,在目前提高記憶體元件集積度的趨勢下,記憶胞的尺寸也相對縮小,而且在記憶胞上通常覆蓋有高密度的金屬層。在使用紫外光照射記憶體時,紫外光受到金屬層遮擋,而不易照射至記憶胞,而無法使記憶體達到元件初始化的效果。而且,由於紫外光無法充分照射記憶胞,因此記憶胞無法處於固有啟始電壓狀態,也無法得知該記憶胞的固有啟始電壓。
本發明提供一種非揮發性記憶體之固有啟始電壓的測定方法,可以容易的測定出非揮發性記憶體之固有啟始電壓。
本發明提出一種非揮發性記憶體之固有啟始電壓的測定方法,包括下列步驟。首先,提供具有控制閘極、電荷儲存層、源極區與汲極區的記憶胞。然後,利用F-N穿隧效應對記憶胞進行程式化操作,以取得時間對啟始電壓的程式化曲線。在程式化操作中,於控制閘極施加第一電壓。接著,利用F-N穿隧效應對記憶胞進行抹除操作,以取得時間對啟始電壓的抹除曲線。在抹除操作中,於控制閘極施加第二電壓,其中第二電壓與第一電壓的絕對值相同,但是極性相反。之後,從程式化曲線與抹除曲線的交叉點求出記憶胞的固有啟始電壓。
在本發明之一實施例中,上述第一電壓為8伏特~20伏特之間。
在本發明之一實施例中,上述第二電壓為-8伏特~-20伏特之間。
在本發明之一實施例中,在上述程式化操作中,使源極區與汲極區接地或接0伏特電壓。
在本發明之一實施例中,在上述抹除操作中,使源極區與汲極區接地或接0伏特電壓。
在本發明之一實施例中,上述記憶胞為一快閃記憶胞。
基於上述,本發明之非揮發性記憶體之固有啟始電壓的測定方法,由於只需進行一次程式化操作與一次抹除操作,因此本發明之方法可以容易的測定出非揮發性記憶體之固有啟始電壓。而且,即使記憶胞上覆蓋有高密度的金屬層,也可以容易的測定出該記憶胞之固有啟始電壓。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A與圖1B為分別繪示非揮發性記憶體的程式化及抹除操作的示意圖。圖2A與圖2B為分別繪示非揮發性記憶體在程式化及抹除操作時的能帶示意圖。
請參照圖1A與圖1B所示,非揮發性記憶體例如是由基底100、穿隧介電層102、電荷儲存層104、閘間介電層106、控制閘極108、源極區110與汲極區112所構成。
穿隧介電層102、電荷儲存層104、閘間介電層106、控制閘極108例如是依序設置於基底100上。穿隧介電層102的材質例如是氧化矽。電荷儲存層104之材質包括可使電荷儲存於其中的材料,例如摻雜多晶矽等。閘間介電層106的材質例如是氧化矽或者氧化矽/氮化矽/氧化矽。源極區110與汲極區112例如是設置於閘極108兩側的基底100中。
請參照圖1A與圖2A,當程式化此記憶胞時,使控制閘極108與基底100之間具有8伏特至20伏特的電壓差,以引發F-N穿隧(Fowler-Nordheim tunneling)效應,使電子114由基底100進入電荷儲存層104中。舉例來說,於控制閘極108施加+VG之電壓(8伏特至20伏特),使基底100、源極區110與汲極區112接地或施加0伏特之電壓,以利用F-N穿隧效應程式化記憶胞。
請參照圖1B與圖2B,當抹除此記憶體時,使基底100與控制閘極108之間具有8伏特至20伏特的電壓差,以引發F-N穿隧效應,使電子114由電荷儲存層104排至基底100中。舉例來說,於控制閘極108施加-VG之電壓(-8伏特至-20伏特),使基底100、源極區110與汲極區112接地或施加0伏特之電壓,以利用F-N穿隧效應抹除記憶胞。
而且,如圖1A與圖1B所示,在程式化或抹除記憶胞時,源極區110與汲極區112是接地或施加0伏特。
圖3為繪示施加於閘極的電壓(0~±20伏特)對F-N穿隧電流之關係圖。實驗例1(符號◇)表示於閘極施加負電壓,使源極區與汲極區接地;實驗例2(符號□)表示於閘極施加正電壓,使源極區與汲極區接地;實驗例3(符號△)表示於閘極施加負電壓,使源極區與汲極區浮置;實驗例4(符號×)表示於閘極施加正電壓,使源極區與汲極區浮置。在圖3中,橫座標以施加電壓的絕對值表示,縱座標表示在閘介電層檢測到之F-N穿隧電流。
如圖3所示,實驗例1-3的曲線,當於閘極施加電壓(±8~±20伏特)時,隨著電壓的增加,F-N穿隧電流也會快速增大。當施加於閘極的電壓為±20伏特時,實驗例1-3的F-N穿隧電流可到達0.1~0.01安培的程度。但是,如實驗例4的曲線所示,雖然F-N穿隧電流隨著施加於閘極的電壓而增加,但是增加的幅度很小。當施加於閘極的電壓為20伏特的電壓時,實驗例4的F-N穿隧電流只到達1×10-9
~1×10-10
安培的程度,無法產生大的F-N穿隧電流。此結果表示,若源極區與汲極區浮置,當於閘極施加正電壓時,將無法引發較多的電子,產生大的F-N穿隧電流。因此,在本發明的非揮發性記憶體之固有啟始電壓的測定方法中,在程式化操作與抹除操作時,源極區與汲極區較佳是接地或施加0伏特。
圖4為繪示本發明之非揮發性記憶體之固有啟始電壓的測定方法之一實施例的之步驟流程圖。
請參照圖4,首先提供記憶胞(步驟200),此記憶胞例如具有圖1A及圖1B所示的結構,包括控制閘極、電荷儲存層、源極區與汲極區。記憶胞例如是快閃記憶胞。
然後,利用F-N穿隧效應對記憶胞進行程式化操作(步驟202),以取得時間對啟始電壓的程式化曲線。在此程式化操作中,如圖1A所示,於控制閘極施加電壓+VG,且基底100、源極區110與汲極區112接地或施加0伏特之電壓。
接著,利用F-N穿隧效應對記憶胞進行抹除操作(步驟204),以取得時間對啟始電壓的抹除曲線。在抹除操作中,如圖1B所示,於控制閘極施加電壓-VG,且基底100、源極區110與汲極區112接地或施加0伏特之電壓。亦即,在本發明的非揮發性記憶體之固有啟始電壓的測定方法中,在程式化操作時施加於控制閘極的電壓與在抹除操作時施加於控制閘極的電壓的絕對值必須相同,但是極性相反。
之後,從程式化曲線與抹除曲線的交叉點即求出記憶胞的固有啟始電壓(步驟204)。
接著根據實驗,以說明本發明之非揮發性記憶體之固有啟始電壓的測定方法是有用的。
圖5為繪示非揮發性記憶體在製造完成後經紫外光照射後,所測得的電流電壓曲線圖。如圖5所示,非揮發性記憶體在製造完成後,利用照射紫外光以進行初始化,所測得的固有啟始電壓約為2.5伏特。
圖6所繪示為在不同的操作偏壓下進行程式化操作或抹除操作時的時間與啟始電壓之關係圖。在下述說明中,進行程式化操作時,施加於控制閘極的電壓簡稱為程式化電壓;進行抹除操作時,施加於控制閘極的電壓簡稱為抹除電壓。在圖6中繪示了4個實驗例的結果。各實驗例的操作條件如下:實驗例1,程式化電壓為+18伏特,程式化曲線(符號●);抹除電壓為-18伏特,抹除曲線(符號□)。
實驗例2,程式化電壓為+17伏特,程式化曲線(符號△);抹除電壓為-17伏特,抹除曲線(符號×)。
實驗例3,程式化電壓為+16伏特,程式化曲線(符號▲);抹除電壓為-16伏特,抹除曲線(符號○)。
實驗例4,程式化電壓為+15伏特,程式化曲線(符號◇);抹除電壓為-15伏特,抹除曲線(符號■)。
如圖6所示,在實驗例1中,程式化曲線(符號●)與抹除曲線(符號□)的交叉點A所對應的啟始電壓值約為2.52伏特。實驗例2中,程式化曲線(符號△)與抹除曲線(符號×)的交叉點B所對應的啟始電壓值約為2.5伏特。實驗例3中,程式化曲線(符號▲)與抹除曲線(符號○)的交叉點C所對應的啟始電壓值約為2.49伏特。實驗例4中,程式化曲線(符號◇)與抹除曲線(符號■)的交叉點D所對應的啟始電壓值約為2.5伏特。
根據實驗例1至實驗例4的結果可知,程式化曲線與抹除曲線的交叉點A、D、C、D所對應的啟始電壓值(2.52伏特、2.5伏特、2.49伏特、2.5伏特)與記憶胞的固有啟始電壓值(2.5伏特)非常接近。由此可知利用本發明之方法,可以容易的測定出非揮發性記憶體之固有啟始電壓。
綜上所述,本發明之非揮發性記憶體之固有啟始電壓的測定方法,利用F-N穿隧效應進行一次程式化操作與一次抹除操作,然後利用程式化操作與抹除操作所得到的時間與啟始電壓之關係圖,從程式化曲線與抹除曲線的交叉點即可輕易的測得記憶體之固有啟始電壓,由於只需進行一次程式化操作與一次抹除操作,因此利用本發明之方法,可以容易的測定出非揮發性記憶體之固有啟始電壓。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100...基底
102...穿隧介電層
104...電荷儲存層
106...閘間介電層
108...控制閘極
110...源極區
112...汲極區
114...電子
200、202、204、206...步驟
A、B、C、D...交叉點
圖1A與圖1B為分別繪示非揮發性記憶體的程式化及抹除操作的示意圖。
圖2A與圖2B為分別繪示非揮發性記憶體在程式化及抹除操作時的能帶示意圖。
圖3為繪示施加於閘極的電壓對F-N穿隧電流之關係圖。
圖4為繪示本發明之非揮發性記憶體之固有啟始電壓的測定方法之一實施例的之步驟流程圖。
圖5為繪示非揮發性記憶體在製造完成後經紫外光照射後,所測得的電流電壓曲線圖。
圖6所繪示為在不同的操作偏壓下進行程式化操作或抹除操作時的時間與啟始電壓之關係圖。
200、202、204、206...步驟
Claims (6)
- 一種非揮發性記憶體之固有啟始電壓的測定方法,包括:提供一記憶胞,該記憶胞包括一控制閘極、一電荷儲存層、一源極區與一汲極區;利用F-N穿隧效應對該記憶胞進行一程式化操作,以取得時間對啟始電壓的一程式化曲線,在該程式化操作中,於該控制閘極施加一第一電壓;利用F-N穿隧效應對該記憶胞進行一抹除操作,以取得時間對啟始電壓的一抹除曲線,在該抹除操作中,於該控制閘極施加一第二電壓,其中該第二電壓與該第一電壓的絕對值相同,但是極性相反;以及從該程式化曲線與該抹除曲線的交叉點求出該記憶胞的固有啟始電壓。
- 如申請專利範圍第1項所述之非揮發性記憶體之固有啟始電壓的測定方法,其中該第一電壓為8伏特~20伏特之間。
- 如申請專利範圍第1項所述之非揮發性記憶體之固有啟始電壓的測定方法,其中該第二電壓為-8伏特~-20伏特之間。
- 如申請專利範圍第1項所述之非揮發性記憶體之固有啟始電壓的測定方法,其中在該程式化操作中,使該源極區與該汲極區接地或接0伏特電壓。
- 如申請專利範圍第1項所述之非揮發性記憶體之固 有啟始電壓的測定方法,其中在該抹除操作中,使該源極區與該汲極區接地或接0伏特電壓。
- 如申請專利範圍第1項所述之非揮發性記憶體之固有啟始電壓的測定方法,其中該記憶胞為一快閃記憶胞。
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111668190B (zh) * | 2019-03-07 | 2021-11-19 | 西安电子科技大学 | 基于化合物材料misfet器件的热电子效应表征方法 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212103B1 (en) * | 1999-07-28 | 2001-04-03 | Xilinx, Inc. | Method for operating flash memory |
TW527599B (en) * | 1999-10-28 | 2003-04-11 | Ememory Technology Inc | Parallel operation method for drain control of electrically programmable and erasable read-only memory |
US20040100826A1 (en) * | 2002-11-26 | 2004-05-27 | Cho Myoung-Kwan | Method for operating nor type flash memory device including sonos cells |
TWI220252B (en) * | 2003-08-06 | 2004-08-11 | Ememory Technology Inc | Method for programming, erasing and reading a flash memory cell |
US20040170063A1 (en) * | 2002-09-09 | 2004-09-02 | Wen-Jer Tsai | Erasing method for non-volatile memory |
US20060171209A1 (en) * | 2005-02-03 | 2006-08-03 | Seoul National University Industry Foundation | Charge trap memory cell with multi-doped layers, flash memory array using the memory cell and operating method of the same |
TWI265521B (en) * | 2004-04-26 | 2006-11-01 | Macronix Int Co Ltd | Operation scheme with charge balance for charge trapping non-volatile memory |
US20070195607A1 (en) * | 2006-02-21 | 2007-08-23 | Saifun Semiconductors Ltd. | Nrom non-volatile memory and mode of operation |
TWI286320B (en) * | 2003-05-16 | 2007-09-01 | Winbond Electronics Corp | The weak programming method of a non-volatile memory |
US20070230247A1 (en) * | 2006-03-31 | 2007-10-04 | Macronix International Co., Ltd. | Trapping storage flash memory cell structure with undoped source and drain regions |
US20070268749A1 (en) * | 2006-05-22 | 2007-11-22 | Dae-Mann Kim | Method for operating non-volatile memory device |
-
2009
- 2009-01-13 TW TW98101048A patent/TWI397072B/zh not_active IP Right Cessation
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212103B1 (en) * | 1999-07-28 | 2001-04-03 | Xilinx, Inc. | Method for operating flash memory |
TW527599B (en) * | 1999-10-28 | 2003-04-11 | Ememory Technology Inc | Parallel operation method for drain control of electrically programmable and erasable read-only memory |
US20040170063A1 (en) * | 2002-09-09 | 2004-09-02 | Wen-Jer Tsai | Erasing method for non-volatile memory |
US20040100826A1 (en) * | 2002-11-26 | 2004-05-27 | Cho Myoung-Kwan | Method for operating nor type flash memory device including sonos cells |
TWI286320B (en) * | 2003-05-16 | 2007-09-01 | Winbond Electronics Corp | The weak programming method of a non-volatile memory |
TWI220252B (en) * | 2003-08-06 | 2004-08-11 | Ememory Technology Inc | Method for programming, erasing and reading a flash memory cell |
TWI265521B (en) * | 2004-04-26 | 2006-11-01 | Macronix Int Co Ltd | Operation scheme with charge balance for charge trapping non-volatile memory |
US20060171209A1 (en) * | 2005-02-03 | 2006-08-03 | Seoul National University Industry Foundation | Charge trap memory cell with multi-doped layers, flash memory array using the memory cell and operating method of the same |
US20070195607A1 (en) * | 2006-02-21 | 2007-08-23 | Saifun Semiconductors Ltd. | Nrom non-volatile memory and mode of operation |
US20070230247A1 (en) * | 2006-03-31 | 2007-10-04 | Macronix International Co., Ltd. | Trapping storage flash memory cell structure with undoped source and drain regions |
US20070268749A1 (en) * | 2006-05-22 | 2007-11-22 | Dae-Mann Kim | Method for operating non-volatile memory device |
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TW201027535A (en) | 2010-07-16 |
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