JP2681277B2 - 浮動ゲートを用いるメモリセルの消去を自己制限する装置および方法 - Google Patents

浮動ゲートを用いるメモリセルの消去を自己制限する装置および方法

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JP2681277B2 JP9328188A JP9328188A JP2681277B2 JP 2681277 B2 JP2681277 B2 JP 2681277B2 JP 9328188 A JP9328188 A JP 9328188A JP 9328188 A JP9328188 A JP 9328188A JP 2681277 B2 JP2681277 B2 JP 2681277B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的にプログラム可能で、かつ電気的に消
去可能なメモリセルに関するものであり、更に詳しくい
えば浮動ゲートを用いるメモリセルの消去に関するもの
である。
〔従来の技術〕 金属−酸化物−半導体（MOS）技術を用いる電気的に
プログラム可能な読出し専用メモリ（EPROM）の製造は
従来技術において良く知られている。それらのEPROM
は、絶縁物により完全に囲まれているポリシリコン部材
から一般に形成される浮動ゲートを利用するメモリセル
を採用している。電子なだれ注入、チヤネル注入、フア
ウラー−ノルトハイム（Fowler−Nordheim）トンネリン
グ、チヤネルホツトエレクトロン注入等のような各種の
技術を用いて電荷が浮動ゲートへ転送される。浮動ゲー
トから電荷を除去するために、メモリに紫外線を照射す
ることを含めて、各種の現象が用いられている。電荷が
浮動ゲートに蓄積される時に浮動ゲートがプログラムさ
れる。浮動ゲートが放電されるとメモリセルはプログラ
ムされない状態にされる、または消去される。
EPROMを消去するために複雑で時間のかかる作業を必
要とするから、それらのEPROMは読出し専用メモリを必
要とする用途に主として用いられていた。プログラムさ
れているメモリセルに電気的に消去できる性能を持たせ
るために、電気的にプログラム可能で、電気的に消去可
能な読出し専用メモリが開発された。それらのEPROMは
電気的に変更可能な読出し専用メモリとも呼ばれてい
る。市販されているEEPROMは、電荷を浮動ゲートの間で
転送されるために薄い酸化物領域を一般に用いている。
典型的なメモリにおいては、２トランジスタセルが用い
られる。たとえば、米国特許第4,203,158号明細書にそ
のようなEEPROMセルの製造が開示されている。また、米
国特許第4,266,283号明細書には、Ｘ選択線とＹ選択線
が種々のEEPROMセルの選択と、プログラミングと、読出
しとを行うようにアレイにEEPROMを構成する技術が開示
されている。それらのEEPROMセルは、EPROMセルとは異
つて、それ自体で基板中の面積を小さくすることはな
い。
セルの密度を高くすることによりメモリアレイの寸法
を小さくするために各種の技術が実現されている。その
ような技術の１つが米国特許第4,432,075号明細書に開
示されている。更に、EEPROMを正しく動作させるために
必要な電流と電圧を供給するために単一の５ボルト電位
源を使用することが、最近のEEPROMの製造技術にとつて
は決定的である。前記米国特許第4,432,075号明細書に
は、各種のセルをプログラミングするために必要な付加
電流を供給するために、単一のホツトエレクトロン源を
いくつかのセルで共用することが開示されている。ま
た、プログラミングのために必要なより高い電位をチツ
プ上で発生させるために、単一の５ボルト外部電源を使
用することが知られている。
高密度、低電圧のEEPROMセルを提供する別の試みが、
1986年８月４日付で出願され、本願出願人へ譲渡された
米国特許出願第892,446号「低電圧EEPROMセル（Low Vol
tage EEPROM Cell）」に開示されている。その未決の米
国特許出願においては、浮動ゲートを充電するためにチ
ヤネル注入を使用し、浮動ゲートを放電させるためにト
ンネル効果を使用する１トランジスタEEPROMセルが開示
されている。単一の５ボルト電位源が用いられ、約11〜
15ボルトという一層高いプログラミング／消去電位がチ
ツプ上で発生される。しかし、１トランジスタ構造は浮
動ゲートのプログラミングおよび消去のために同じトラ
ンジスタと、トランジスタ素子を浮動ゲートから分離す
る同じ酸化物を用いる。１トランジスタ構造のために、
メモリセルの過消去状態が２トランジスタ構造における
よりもより起る。読出しモードにおいて１トランジスタ
EEPROMメモリセルがデプリーシヨントランジスタに似た
トランジスタになることを阻止するために過消去は避け
なければならない。読出しモードの間は、メモリセルが
アレイ構造である場合には、過消去されたメモリセルが
メモリアレイの全体の列をデイスエイブルする。過消去
の問題は典型的には２トランジスタセル構造、または、
1987年２月２日付で出願され、本願出願人へ譲渡された
未決の米国特許出願第009,998号明細書に開示されてい
る擬似１トランジスタEEPROM構造に係るものではない。
しかし、２トランジスタ構造ははるかに広いセル面積を
必要とするが、この米国特許出願第009,998号明細書に
開示されている擬似１トランジスタEEPROMはより多くの
処理工程を必要とする。
〔課題およびその解決のための手段〕
本発明は単一のEEPROMセルの過消去状態によつてアレ
イン全体がデイスエイブルされることはないような、単
一トランジスタ浮動ゲートセルの電気的な消去を自己制
限する技術を提供するものである。
本発明は、１トランジスタ浮動ゲートEEPROMセルの電
気的消去を自己制限する装置および方法を提供するもの
である。１つの面においては、ドレイン電圧がEEPROMセ
ルの制御ゲートへ帰還される。EEPROMセルのソースへ消
去電位が与えられると、トンネル効果により電子がソー
スへ放電されて、浮動ゲートを一層正にする。この正電
位の上昇がドレインにおいて反映される。その電圧は浮
動ゲート電圧より低いセルしきい値である。ドレインか
らゲートへの帰還のために制御ゲートを一層正となり、
同様に浮動ゲートを正に結合する。浮動ゲートの電位が
高くなるとトンネル酸化物またがる電位が低くなり、か
つトンネル酸化物内の電界が弱くなり、消去の終了が加
速されて過消去状態を阻止する。
別の面においては、制御ゲートが接地され、ドレイン
電位が消去電位の機能停止を制御する。消去動作が開始
された後は、ドレイン電位が所定の値になるまで電子が
浮動ゲートから放電される。ドレイン電位が所定の値に
達すると、信号が送られて消去電圧が与えられないよう
にする。
１つの回路構成においては、第１の面において帰還電
圧の利得を設定するために増幅器が用いられる。別の面
においては、ドレイン電位と予め設定可能な電圧基準を
比較するために比較器を用いて、ドレイン電位がその電
圧基準を超えた時に比較器の出力が状態を変えて消去電
圧の機能喪失を開始させるようにする。
〔実施例〕
以下、図面を参照して本発明を詳しく説明する。
この明細書においては１トランジスタ浮動ゲートEEPR
OMセルの電気的消去を自己制限する装置および方法につ
いて説明する。本発明を完全に理解できるようにするた
めに、以下の説明においては、特定の回路構成、部品等
のような特定の事項の詳細について述べてある。しか
し、そのような特定の詳細事項なしに本発明を実施でき
ることが当業者には明らかであろう。その他の場合に
は、本発明を不必要に詳しく説明して本発明をあいまい
しないようにするために、周知の処理は説明しなかつ
た。
まず、１トランジスタEEPROMセル10が示されている第
１図を参照する。EEPROMセル10の製造が、1986年８月４
日付で出願され、本願出願人へ譲渡された未決の米国特
許出願第892,446号明細書に記載されている。この１ト
ランジスタEEPROMセル10は基板11と、ドレイン12と、ソ
ース13と、ドレイン12とソース13を分離するチヤネル領
域14とで構成される。そのチヤネル領域14の上に酸化物
層15が形成される。この酸化物層15の上に浮動ゲート16
と制御ゲート17が形成される。浮動ゲート16は第１のポ
リシリコン層（poly 1）で構成される。制御ゲート17を
構成する第２のポリシリコン層（poly 2）がシリコン酸
化物（SiO2）層18により分離される。そのシリコン酸化
物層は２つのポリシリコン層16と17を分離する誘電体媒
体として機能する。前記未決の米国特許出願明細書に記
載されているように、チヤネル領域14から浮動ゲート16
へ電子を注入するために、EEPROMセル10はチヤネル注入
を用いる。１トランジスタEEPROMセル10は、電子をトン
ネル効果により薄いゲート誘電体層15を突き抜けさせる
ことにより浮動ゲート16を放電させてメモリセルを消去
するために前記フアウラー−ノルトハイム・トンネリン
グを利用する。前記未決の米国特許出願明細書に記載さ
れているように、浮動ゲート16からの電子が酸化物層15
をトンネル効果により突き抜けることができるように、
ソース13が浮動ゲート16の一部の下側の領域19にまで延
び、そこへ上記のように電子が抜けることにより消去動
作が行われる。
消去動作中は、EEPROMセル10のソース13へ高い電圧
（10ボルトまたは15ボルト）が加えられる。容量結合の
ために、浮動ゲート16とオーバラツプ領域19の間のゲー
トトンネル誘導体層15aを横切つて電位が発生される。
正常は消去動作中は、制御ゲート17は０ボルトで、ドレ
イン12は浮動している。ソース13には約12ボルトの電位
が加えられる。EEPROMセル10が消去されているから、電
子が浮動ゲート16から除去されてその浮動ゲート16の電
位は正の向きに上昇する。ドレイン12が開放状態にある
から、ドレイン12の電位も上昇し、最終的には浮動ゲー
ト16とドレイン12の間に電圧差が生じて、ドレイン12の
電位がMOSトランジスタのしきい値だけ浮動ゲート16の
電位より低くなる。
消去動作が続行されるにつれて、電子が浮動ゲート16
からトンネル効果によりオーバラツプ領域19へ突き抜け
ることを続け、その結果として浮動ゲートは正電位とな
る。消去の結果として過消去が起こると、浮動ゲートの
電位は、読み出し状態の時に選択されていないセルに電
流が流れるほど高くなる。選択されていないセルの典型
的は電圧は、制御ゲートでは０ボルト、ソースでは０ボ
ルト、ドレインでは約1.5ボルトである。一方、読出し
状態の間は、プログラムされていない（消去された）EE
PROMセルは、制御ゲート17へ典型的には５ボルトの電圧
が加えられてそのプログラムされていないEEPROMセルが
選択された時にのみ電流が流れるべきであるが、過消去
状態にあるEEPROMセル10は選択されない時（制御ゲート
電圧が０ボルト）にも電流を流すから、読出しが誤るこ
とになる。EEPROMセル10がメモリアレイの一部であれ
ば、EEPROMセル10はそれの対応するマトリツクス出力線
に誤つた読出しを行う。
この過消去の問題は、前記諸文献に記載されているよ
うに、２トランジスタ構成または擬似１トランジスタEE
PROM構成で解消できる。しかし、先に説明したように、
２トランジスタ構成ははるかに広いセル面積を必要と
し、擬似１トランジスタEEPROM構成はより多くの処理工
程を必要とする。
次に、消去を自己制限する技術の回路構成が示されて
いる第２図を参照する。第１図に示されているEEPROMセ
ル10と同じEEPROMセル20が基板21と、ドレイン22と、ソ
ース23と、浮動ゲート26と、制御ゲート27とを有する。
消去動作中は基板21は接地され、消去電位（VERASE）が
ソース23へ印加される。ドレイン22と制御ゲート27の端
子28の間に増幅器30が結合される。その増幅器０はドレ
イン22と制御ゲート27の間の帰還を基本的に行う。
この構成においては、制御ゲート27はもはや０ボルト
にセツトされず、帰還増幅器30を介してドレイン22へ接
続されるから、消去動作中はドレイン22の電位が制御ゲ
ート27へ帰還される。VERASEがソース23に印加されてい
るから、電子が浮動ゲート26からトンネル効果でソース
23つ突き抜ける。電子が浮動ゲート26から放電されるに
つれて、ドレイン電位がそれに比例して上昇する。しか
し、いまはドレインが制御ゲート27へ結合されているか
ら、ドレイン電位の上昇は端子28へも伝えられる。した
がつて、ドレイン電位が上昇するにつれて、端子28にお
ける電位もその上昇に従つて上昇する。制御ゲート27が
浮動ゲート26へ容量結合されているから、制御ゲート27
における電位は浮動ゲート26へ結合される。ドレイン電
位が正の向きに上昇するにつれて、端子28へ与えられる
帰還が浮動ゲート26における電位をそれに従つて上昇さ
せる。したがつて、一層多くの電子が浮動ゲート26から
放電されると、帰還電圧が上昇して一層正の電圧を制御
ゲート27へ供給して電圧VERASEを打消す。
前記フアウラー−ノルトハイムトンネリングの電流と
電圧の間には密接な関係があるから、浮動ゲート26へ帰
還により結合された正電圧のためにトンネル消去電流が
減少し、最終的にはトンネリング過程が停止することに
なる。増幅器30の利得を注意して調節することにより、
消去動作中にドレイン電位が上昇するにつれて正しい帰
還電圧が端子28へ印加される。制御ゲート27における正
電圧が浮動ゲート26を介して結合され、それにより浮動
ゲート26における正電位を上昇する。浮動ゲート26の電
圧が上昇するにつれて、トンネル過程が減少し、最終的
には、セルが過消去状態にされる前にトンネル過程は停
止させられる。増幅器30の利得を正しく調整することに
より、EEPROMセル20が過消去状態に入る前にトンネリン
グ動作を終らすことができる。消去しきい値に達する
と、電圧VERASEの印加を続けてもEEPROMセル20の消去に
何の影響も及ぼさない。増幅器30を使用することなしに
ドレイン20を端子28へ直結できるが、利得を予め設定で
きる増幅器を使用することにより帰還電圧を一層正確に
調節できる。バツフアと増幅器の組合わせも同様に機能
する。帰還量を調節できることにより浮動ゲートの最終
的な電位を制御することもできる。
次に、EEPROMセル40の別の帰還技術が示されている第
３図を参照する。そのEEPROMセル40は第１図に示されて
いるEEPROMセル10と同じものである。この技術において
は、制御ゲート42の端子が接地され、それにより制御ゲ
ート42にアース電位が印加される。基板44も接地され
る。消去電圧源48がソース45へ結合される。ドレイン46
が比較器47の１つの入力端子へ結合され、比較器47の別
の入力端子へ基準電圧VREFが印加される。比較器の出力
端子は消去電圧源48へ結合される。
この実施例においては、消去電圧VERASEが消去電圧源
48のターンオンによりソース45へ印加される。電子がト
ンネル効果により浮動ゲート43からソース45へ移動する
ことによりEEPROMセル40が消去動作を行うにつれて、ド
レイン電位はその消去に比例して上昇する。比較器47の
出力は、消去電圧源48が消去電圧VERASEをソース45へ印
加できるように制御信号を与えるように構成される。し
かし、消去動作中にドレイン電位が上昇するにつれて消
去電圧が基準電圧VREFを最終的に超えて比較器47の出力
の状態を変えさせ、消去電圧源48の動作を停止させる。
基準電圧VREFの値を予め設定することにより、ドレイン
46の電位が所定の点に達した時に比較器47が消去電圧源
48の動作を停止させるようにできる。したがつて、浮動
ゲート43が消去電圧源48を制御してその消去電圧源の動
作を停止させ、浮動ゲート43が電子の放電を停止してEE
PROMセル40が過消去状態にならないようにする。
次に、第３図に示されているソースへの帰還技術のよ
り詳しい回路構成が示されている第４図を参照する。こ
の図には、基板51と、ソース52と、ドレイン53と、浮動
ゲート54と、制御ゲート55とを有するEEPROMセル50が示
されている。このEEPROMセル50は第１図に示されている
EEPROMセル10と同じものであつて、第３図に示されてい
るEEPROMセルと同様にそれの制御ゲート55が接地され
る。EEPROMセル50のドレイン53は比較器56の正入力端子
とトランジスタ57の１つの端子へ結合される。トランジ
スタ57の別の端子は接地される。比較器56の負端子へ基
準電圧VREFが印加される。端子58がインバータ59を介し
てトランジスタ57のゲートへ結合される。その端子58
は、EEPROMセル50の消去動作を行わせる消去信号を制御
源（図示せず）から受ける。
端子58における消去信号の機能を打消す信号を与える
ために、比較器56の出力端子が線60へ結合される。セツ
ト信号をRSフリツプフロツプ対61へ与えるために、比較
器56の出力端子はそのRSフリツプフロツプ対へも結合さ
れる。RSフリツプフロツプ61へはリセツト信号も与えら
れる。RSフリツプフロツプ対61の出力端子がナンドゲー
ト62の１つの入力端子へ結合され、そのナンドゲートの
第２の入力端子は端子58へ結合される。ナンドゲート62
の出力端子はトランジスタ63のゲートへ直結されるとと
もに、インバータ65を介してトランジスタ64のゲートへ
結合される。トランジスタ64と67が非導通状態の時にト
ランジスタ63と66が一緒に導通状態になり、トランジス
タ63と66が非導通状態の時にトランジスタ64と67が一緒
に導通状態になるように、トランジスタ63のドレインは
トランジスタ66のゲートへ結合され、トランジスタ64の
ドレインはトランジスタ67のゲートへ結合される。トラ
ンジスタ66と67のドレインは消去電圧VERASE源とトラン
ジスタ68の１つの入力端子へ結合される。トランジスタ
63,66,67,68で構成されている回路69がソース52に消去
電圧VERASEを与えるために制御するために、トランジス
タ64のドレインがトランジスタ68のゲートへ結合され
る。
上昇している端子58における消去指令信号が、トラン
ジスタ67を非導通状態にし、ドレイン53を浮動状態にす
ることにより、消去サイクルを開始させる。この時点に
おいては、基準電位VREFはドレイン53の電位より高く比
較器56の出力を低くする。消去電圧を端子58へ印加する
前にリセツト信号がそのフリツプフロツプ61をリセツト
するために、RSフリツプフロツプ１の出力は高い。リセ
ツト信号は制御源（図示せず）から発生される。ナンド
ゲート62の出力は低く、インバータ65によりその出力は
反転されて高くなつてトランジスタ64と67を起動する。
そうするとトランジスタ68が導通状態にされる。トラン
ジスタ68はスイツチとして機能し、導通状態にされるソ
ース52に消去で圧VERASEが印加される。
EEPROMセル50が消去動作を続けると、浮動ゲート54の
電位が正へ向つて上昇しドレイン53のドレインノードを
EEPROMセルのサブしきい値導通充電の結果として、その
ノードの電位が上昇する。ドレイン53のドレインノード
電圧が基準電圧VREFを超えると、比較器56の出力が高く
なつてRSフリツプフロツプ61の出力を低レベルにセツト
し、その結果としてナンドゲート62の出力が高くなる。
トランジスタ63と66が導通状態にされたからトランジス
タ64と67が非導通状態にされる。トランジスタ68のゲー
ト電位が高いから、トランジスタ68は非導通状態にされ
てソース52から消去電圧VERASEを除去する。
この帰還技術を用いて、基準電圧VREFを調節すること
により、浮動ゲート54の電子放電レベルを希望の所定レ
ベルに調節できる。比較器56の出力が線60へ帰還されて
端子58における消去電圧を除去し、トランジスタ57を導
通状態にしてドレイン53にアース電位を印加する。
【図面の簡単な説明】
第１図は１トランジスタEEPROMセルの実施例の横断面
図、第２図は帰還信号を１トランジスタEEPROMセルのゲ
ートへ加えることにより電気的消去を自己制限する技術
を示す回路図、第３図は１トランジスタEEPROMセルのソ
ース領域に印加される消去電圧を制御するために帰還信
号を用いる別の技術を示す回路図、第４図は第３図に示
されているソースへの帰還技術を実現した回路構成を示
す回路図である。 10,20,40,50……EEPROMセル、11,21,44,51……基板、1
2,22,46,53……ドレイン、13,23,45,52……ソース、14
……チヤネル領域、15……酸化物層、16,26,54……浮動
ゲート、17,27,42,55……制御ゲート、30……増幅器、4
7,56……比較器、48……消去電圧源、59……インバー
タ、61……フリツプフロツプ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 サイモン・エム・タム アメリカ合衆国94403カリフオルニア 州・サン マテオ・ダーシイ アヴエニ ユウ・68 (56)参考文献 特開 昭54−69037（ＪＰ，Ａ) 特開 昭51−93638（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】チャネル領域によって分離された第１及び
    第２のドープされた領域と、前記チャネル領域と第１の
    ドープされた領域の一部との上に形成された制御ゲート
    と浮動ゲートとを有する電気的にプログラム及び消去可
    能な読み出し専用メモリ（EEPROM）の電気的消去を自己
    制限する装置において、 前記第１のドープされた領域に接続され、前記浮動ゲー
    トから第１のドープされた領域へ電子を放電するように
    消去電位をその第１のドープされた領域へ加える電圧供
    給手段と、 前記第２のドープされた領域に接続され、前記放電を制
    限するために帰還信号を与える帰還手段と、 を備え、前記浮動ゲートが電子を前記第１のドープされ
    た領域に放電し、前記第２のドープされた領域の電位が
    上昇し、前記帰還手段が、その電位を利用してEEPROMセ
    ルが過消去にならずに消去が終了するように帰還信号を
    与えることを特徴とする装置。
  2. 【請求項２】前記帰還手段は、第２のドープされた領域
    と制御電極との間に接続されて、その第２のドープされ
    た領域の電位に比例した電圧を帰還電圧として供給し、
    前記制御ゲートへ消去電位を打消す打消し電圧として与
    えられるその帰還電圧が浮動ゲートからの電子の放電に
    比例して、放電を禁止するまで増大することを特徴とす
    る請求項１に記載の装置。
  3. 【請求項３】前記帰還手段は予め調整された利得を有す
    る増幅器からなる請求項２記載の装置。
  4. 【請求項４】前記帰還手段と電圧供給手段とに接続さ
    れ、前記第２のドープされた領域の電位が所定の値に達
    した際に電圧供給手段を不活動状態とするスイッチ手段
    を更に有する請求項１記載の装置。
  5. 【請求項５】前記帰還手段は前記第２のドープされた領
    域の電位を監視し、その第２のドープされた領域の電位
    が浮動ゲートからの電子の放電に比例して上昇て、前記
    帰還信号が電圧供給手段をターンオフさせる請求項４記
    載の装置。
  6. 【請求項６】前記帰還手段は、さらに前記第２のドープ
    された領域電位と基準電位とを比較する比較器を備え、
    前記比較器が、前記第２のドープされた領域電位が基準
    電位を超えたときに前記電圧供給手段をターンオフする
    帰還信号を生成する請求項５記載の装置。
  7. 【請求項７】ソース、ドレイン、浮動ゲート、及び制御
    ゲートを有し、ソースとドレインとがチャネル領域で分
    離されており、かつ浮動ゲートと制御ゲートとがチャネ
    ル領域とソース領域の一部に重なっている電気的にプロ
    グラム及び消去可能な読み出し専用メモリ（EEPROM）の
    電気的消去を自己制限する方法において、 前記浮動ゲートから前記ソースへ電子がトンネル効果で
    抜けるように消去電位をソースに加える過程と、 前記ドレインの電位を帰還信号として前記制御ゲートへ
    加え、浮動ゲートが電子を放電し、前記ドレインの電位
    がその放電に比例して上昇し、消去電位を打ち消す電圧
    として制御ゲートに加えられる前記帰還信号の電位を比
    例して上昇させる過程と、 を有するEEPROMの電気的消去を自己制限する方法。
  8. 【請求項８】ソース、ドレイン、浮動ゲート、及び制御
    ゲートを有し、ソースとドレインとがチャネル領域で分
    離されており、かつ浮動ゲートと制御ゲートとがチャネ
    ル領域とソース領域の一部に重なっている電気的にプロ
    グラム及び消去可能な読み出し専用メモリ（EEPROM）の
    電気的消去を自己制限する方法において、 前記浮動ゲートから前記ソースへ電子がトンネル効果で
    抜けるように消去電位をソースに加える過程と、 電子が浮動ゲートから放電するのに比例して増加するド
    レインの電位を監視する過程と、 前記ドレインの電位を予め定められた基準電位と比較す
    る過程と、 前記ドレインの電位が予め定められた基準電位を超えた
    ときに消去電位を機能しなくさせる過程と、 を備え、EEPROMの過剰消去を防ぐために電子の放電を停
    止させるEEPROMの電気的消去を自己制限する方法。
  9. 【請求項９】前記消去電位を加える前には制御ゲートを
    接地する過程を更に有する請求項８記載の方法。
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