JPH02260298A - 不揮発性多値メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、フローティングゲート形Ｅ　Ｅ　））　ＲＯ
Ｍ（電気的再書込み可能なプログラマブルＲＯＭ＞メモ
リセルに対して２値（′罫°゛と“０″）以上の情報の
書込み、読出しが行える不揮発性多値メモリ装置に関す
るものである。

（従来の技術） 従来、このような分野の技術としては、■特開昭５５−
６７９９号公報、及び■特願昭６２−２１５４５２号明
細書に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は、前記文献■に記載された従来の３値の不揮発
性メモリ装置の要部回路図である。

この不揮発性メモリ装置は、マトリクス状に互いに直交
するアドレス線１，２及びセレクト線３を有し、そのア
ドレス線１とセレクト線３の間には、破壊されやすいダ
イオード４と、これに直列にｎ個の通常のダイオード５
−１〜５−ｎがダイオード４とは逆方向に接続されてい
る。また、アドレス線２とセレクト線３の間には、破壊
されやすいダイオード６と、これに直列にｍ（ＩＩの通
常のダイオード７−１〜７−ｍがダイオード６とは逆方
向に接続されている。

そして、書込みは、ダイオード４．６に高電圧を印加し
、それを破壊・導通させることにより実行される。読出
しは、アドレス線１と２を接続してダイオード５−１〜
５−ｎおよび７−１〜７−ｍを逆方向にバイアスし、ダ
イオード５−．１〜５−ｎと７−１〜７−ｍの順方向電
圧を多値情報（＝“１”、“　ｌＺ１ｍ２°°）として
読出す。

第３図は、本願出願人が先に出願した前記文献（≧）に
おける従来の２値の不揮発性メモリ装置の構成ブロック
図である。

この不揮発性メモリ装置は、低電力及び低電圧での書込
み、消去が可能な装置であり、クロックパルス発振回路
１０から出力された周波数５〜１０ＭＨｚ、波高値５Ｖ
のクロックパルスφが、昇圧回路１１で２０〜２５Ｖの
高電圧ＶＰＰに昇圧される。高電圧ＶＰＰは、レギュレ
ータ回路１２で一定の電圧に安定化され、整形回路１３
により、ＥＥＰＲＯＭのメモリセル１６に対するデータ
の書込みあるいは消去に必要な高電圧パルスに変換され
る。この高電圧パルスは、書込み信号Ｗと消去信号Ｅで
それぞれ活性化される高電圧スイッチ回路１４．１５に
より、書込み用高電圧パルスＷＲと消去用高電圧パルス
ＥＲとに切換えられ、その高電圧パルスＷＲ，ＥＲによ
りメモリセル１６に対する書込みあるいは消去が行われ
る。メモリセル１６の記憶データは、読出し信号ＲＤに
より活性化される読出し回路１７で読出され、読出しデ
ータＤｏｕｔの形て゛出力される。

（発明が解決しようとする課題） し力化ながら、上記構成の装置では、次のような課題が
あった。

（ｉ＞（ａ＞　　第２図のメモリ装置では、ダイオード
４，６を破壊・導通して書込みを行うなめ、書き直しが
できない。

（ｂ）　　多値にすればする程、ダイオード４．５−１
〜５−ｎ、’６．７−１〜７−ｍの数が増加して回路規
模が大きくなるなめ、高集積化に適さない。

（Ｃ）　　高電圧によりダイオード４．６を破壊・導通
して書込みを行うので、１ビツト当りに比較的大きな電
力（例えば、０．５〜ＩＷ程度）を必要とする。そのな
め、チップサイズを大形化することなく、低電力で、例
えば８〜１６ビツト程度の複数ビットの同時書込みや、
メモリ装置内での書込みが困難であった。

（ｉｉ）　　第３図のメモリ装置では、２値情報の記憶
のみで、３値以上の多値情報を扱うことができなかっな
。

本発明は前記従来技術が持っていた課題として、３値以
上の情報を１つの不揮発性メモリセルに記憶し、これを
書換え、または読出すことができない点について解決し
た不揮発性多値メモリ装置を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、フローティングゲ
ート形ＥＥＰＲＯＭメモリセルのスレッショルド電圧Ｖ
ｔが、フローティングゲートに注入される電荷量によっ
て制御されることに着目したものである。

即ち、第４図はＥＥＰＲＯＭメモリセルのスレッショル
ド電圧Ｖｔと書込み／′消去パルス電圧の関係を示す電
圧特性図である。例えば、メモリセルの初期スレッショ
ルド電圧Ｖｔは約２■である。

書込み特性Ａに示すように、書込みパルス電圧を１５Ｖ
から２＊Ｖ止で変化すると、それにほぼ反比例してメモ
リセルのスレッショルド電圧Ｖｔが２■から一４Ｖ程度
に変化する。また、消去特性Ｂに示すように、消去パル
ス電圧を１５Ｖがら２２ｖまで変化すると、それにほぼ
比例してスレッショルド電圧Ｖｔが２■から８Ｖ程廉に
変化する。

ここで、例えば書込みパルス電圧は、ＥＥＰＲＯＭメモ
リセル中のデータ記憶用の電界効果トランジスタ（以下
、ＦＥＴという）に対し、ゲートが０■、ドレインが高
電位となるように印加する。

消去パルス電圧は、ゲートが高電位、トレインがＯｖと
なるように印加する。そして、メモリセルのスレッショ
ルド電圧Ｖｔ値は、フローティングゲートに注入された
電荷量が０ならば初期状態の２■付近、書込みにより正
電荷が注入されると、そのＮ（即、書込みパルス電圧値
）に比例して２〜４Ｖ、消去により負電荷が注入される
と、その量（即ち、消去パルス電圧値）に比例して２〜
８Ｖとなり、注入する電荷の極性及び旦によって−４〜
−８Ｖ程度までほぼ直線的に制御される。

第５図はＥＥＰＲＯＭメモリセルのスレッショルド電圧
Ｖｔと書込み／消去パルス幅の関係を示す電圧特性図で
ある。この図から明らかなように、電圧１７Ｖで、書込
み／消去パルスの幅を１〜１００ｍ５ｅｃに変化したと
き、スレッショルド電圧Ｖｔは一３〜５Ｖ程度に変化す
る。従って、第４図と同様に、パルス幅によってもスレ
ッショルド電圧Ｖｔが糾問可能である。

ここで本発明は、前記メモリセルの特性に着目し、フロ
ーティングゲート型ＥＥＰＲＯＭをメモリセルとする不
揮発性多値メモリ装置において、前記メモリセルのフロ
ーティングゲートへの電荷を、多値情報入力に応じて制
御する制御手段と、前記メモリセルの出力電流の大きさ
に応じた多値情報を出力する読出し手段とを、設けたも
のである。

前記ＩＩＩ御手段は、例えば多値情報入力に応じた電圧
値、パルス幅またはパルス数の書込み、消去パルスを出
力する回路で構成される。

（作用） 本発明によれば、以上のように不揮発性多値メモリ装置
を構成したので、制御手段は、多値情報入力に対応した
電圧値、パルス幅あるいはパルス数の書込み、消去パル
スを出力し、フローティングゲートへの電荷注入量を制
御する。これにより、多値情報入力に応じた電荷量がメ
モリセルに蓄積されるので、それを読出し手段で読出す
ことにより、多値情報の読出しが行える。υＣつで、前
記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す不揮発性多値メモリ装
置の構成ブロック図である。

このメモリ装置は、発振停止入力用のストップ端子２０
ａを有し周波数が数ＭＨｚ、波高値が５■のクロックパ
ルスφを発生するクロックパルス発生回路２０を備え、
その出力１則には、クロックパルスφによって電源電圧
ＶＤＤ　（−５Ｖ）から約２２Ｖの高電圧ＶＰＰを発生
する昇圧回８３０が接続されている。昇圧回路３０の出
力側は、電圧制御回路４０を介してクロックパルス発生
回路２０のストップ端子２０ａにフィードバック接続さ
れると共に、レギュレータ回路５０に接続されている。

電圧制御回路４０は、クロックパルス発生回路２０の動
作を制御して多値情報入力（＝０〜５Ｖ）に応じた高電
圧■ＰＰ１（＝１５〜２０Ｖ）を昇圧回路３０から出力
させる制御手段としての機能を有している。この電圧制
御回路４０は、高電圧ＶＰＰＩが入力される例えば１５
Ｖのツェナーダイオード４１と、負荷抵抗４２と、コン
パレータ４３とを備え、そのコンパレータ４３の出力が
クロックパルス発振回路２０の入力端子２０ａに接続さ
れている。

昇圧回路３０に接続されたレギュレータ５０は、高電圧
ＶＰＰＩを一定の電圧に安定化するための回路であり、
その出力ＶＰＰ２（−２０■）が高電圧整形スイッチ回
路６０に接続されている。高電圧整形スイッチ回路６０
は、レギュレータ回路５０の出力ＶＰＰ２から、メモリ
セルフ０のデ゛−タの書込み、／′消去に必要な高電圧
パルスＷＲ，ＥＲを生成するための回路であり、Ｂ　Ｉ
Ｔ＋の書込み信号Ｗにより書込み用高電圧パルスＷＲを
出力する書込み側スイッチ回路６０Ａと、１１１１Ｉの
消去信号Ｅにより消去用高電圧パルスＥＲを出力する消
去側スイッチ回路６０Ｂとで、構成されている。

メモリセルフ０は、ソースＳ、トレインＤ、フローティ
ングゲ−１−Ｆ　Ｇ及びコンＩ〜ロールゲートＣＧによ
り構成された２層シリコンゲート横遣のエンハンスメン
ト形１？’ＥＴが配列されたものであり、その各ＦＥＴ
は例えば初期状態のスレッショルド電圧Ｖｔが２Ｖ程度
である。このメモリセルフ０の記憶データは、読出し信
号ＲＤにより活性化される読出し回路８０により、読出
しデータＤｏｕｔの形で読出される。

第６図は、第１図のクロ・ツクパルス発生回路２０の構
成例を示す回路図である。

このクロックパルス発生回路２０は、２人力のＮＡＮＤ
ゲート２１，２２、抵抗２３．２４、キャパシタ２５及
びインバータ２６で構成され、ストップ端子２０ａが“
１°“で発振し、“０°゛で停止する。

第７図は、第１図の昇圧回路３０の構成例を示す回路図
である。

この昇圧回路３０は、クロックパルスφがインバータ３
１−１．３１−２を介してフリップフロップ（以下、Ｆ
Ｆという）３２に入力され、そのＦＦ３２の出力がイン
バータ３１−３．３１−４で反転される。インバータ３
１−３の出力は、ＦＥＴ３４−１．３４−２及びキャパ
シタ３３からなるプルアップ手段に接続され、さらにそ
のインバータ３１−３．３１−４の出力が、キャパシタ
３５−１〜３５−ｎ及びＦＥＴ３６−１〜３６−ｎから
なる昇圧段に接続されている。この昇圧口１１４３０で
は、クロックパルスφにより、電源電圧ＶＤＤ　（＝５
ｙ＞が約２２Ｖにステップアップされた高電圧ＶＰＰＩ
が得られる。

第８図は、第１図のレギュレータ回路５０の構成例を示
す回路図である。

このレギュレータ回路５０は、ＦＥＴ５１からなるプル
ダウン手段と、ＦＥＴ５２〜５５からなるプルダウン制
御手段と、そのプルダウン制御手段により制御される出
力用ＦＥＴ５６とを備え、入力された高電圧ＶＰＰＩの
最大値を例えば２０Ｖに制限して安定した高電圧ＶＰＰ
２を出力する回路である。

第９図は、第１図の高電圧整形スイッチ回路６０の構成
例を示す回路図である。

この高電圧整形スイッチ回路６０のうち、書込み側スイ
ッチ回ｎ６０Ａは、“１°°の書込み信号Ｗによりオフ
状態となるエンハンスメント形ＦＥ］”６１−１と、ク
ロックパルスφを反転するインバータ６２と、“１゛°
の書込み信号Ｗによりゲートが開いて相補的なりロック
パルスφ、Ｔを入力する２人力のＮＡＮＤゲート６３−
１．６３−２と、そのＮＡＮＤゲート６３−１．６３−
２の出力により充放電するキャパシタ６４−１．６４−
２と、そのキャパシタ６４−１．６４−２の出力により
書込み用高電圧パルスＷＲを生成するＦＥＴ６１−２〜
６１−４とで、構成されている。消去側スイッチ回路６
０Ｂも書込み側スイッチ回路６０Ｂと同様に、“１′°
の消去信号Ｅによりオフ状態となるエンハンスメント形
ＦＥＴ６５−１と、クロックパルスφを反転するインバ
ータ６６と、′“１°°の消去パルスＥによりゲートが
開いて相補的なりロックパルスΦ、Ｔを入力する２人力
のＮＡＮＤゲート６７−１．６７−２と、そのＮＡＮＤ
ゲート６７−１．６７−２の出力により充放電するキャ
パシタ６８−１．６８−２と、そのキャパシタ６８−１
．６８−２の出力により消去用高電圧パルスＥＲを生成
するＦＥＴ６５−２〜６５−４とで、構成されている。

第１０図は、第１図のメモリセルフ０と読出し回路８０
の構成例を示す回路図である。

読出し回路８０は、メモリセルフ０に接続されなＦＥＴ
８１〜８５、電ａ　ミラＤ”１８８６、オヘアンプ８７
、及び抵抗８８．８９より構成されている。

以上のように構成される不揮発性多値メモリ装置の（Ｉ
）書込み／消去動作と（Ｉｆ）読出し動作について説明
する。

（Ｉ）書込み／消去動作 第１図のクロックパルス発生回路２０が数ＭＨｚのクロ
ックパルスφを出力すると、そのクロックパルスφによ
り、昇圧回路３０が電源電圧ＶＤＤ　（＝５Ｖ）から約
２２Ｖの高電圧ＶＰＰ１を発生し、それを電圧制御回路
４０及びレギュレータ５０に供給する。

電圧制御回路４０は、高電圧ＶＰＰｌが１５Ｖ以下では
ツェナーダイオード４１に電流が流れないため、コンパ
レータ４３のく−）入力が０■て゛ある。多値情報入力
Ｄｉｎの電圧がＤｉｎ＞φであれば、コンパレータ４３
の出力が“１パとなり、それがクロックパルス発生回路
２０のストップ端子２０ａに与えられるため、クロック
パルス発生回路２０は正常動作を行う。昇圧回路３０か
ら出力される高電圧ＶＰＰＩが１５Ｖ以上になると、ツ
ェナーダイオード４１に電流が流れ、負荷抵抗４２に生
じた電圧降下分がコンパレータ４３の（−）入力に印加
される。コンパレータ４３は、＜＋）入力側の多値情報
入力Ｄｉｎの電圧と（−）入力側の電圧とを比較し、（
−）入力〉（＋）入力のときには出力を“０′°とする
。すると、クロックパルス発生回路２０の動作が停止し
、昇圧回路３０も動作を停止するため、その出力高電圧
ＶＰＰＩが徐々に低下する。そして、この高電圧ＶＰＰ
Ｉが電圧制御回路４０にフィードバック（４１→４２→
４３）され、コンパレータ４３で比較されて多値情報入
力Ｄｉｎより低くなると、コンパレータ４３の出力がＩ
Ｉ　Ｉ　ＩＩとなり、再び゛クロックパルス発生回路２
０及び昇圧回路３０が動作を開始し２て出力高電圧ＶＰ
ＰＩを上昇させる。これにより、昇圧回路３０から出力
される高電圧ＶＰＰ１は、多値情報人力Ｄｉｎの電圧に
よって定まる一定値に制御されることになる。なお、負
荷抵抗４２の値は、多値情報入力Ｄｉｎの電圧０〜５Ｖ
に対し、昇圧回＃Ｊ３０の出力高電圧ＶＰＰ１が１５〜
２０Ｖ程度になるように決定される。

多値情報入力Ｄｉｎに応答した値をもつ高電圧Ｖｐｐ１
は、レギュレータ回路５０で安定化されて高電圧ＶＰＰ
２となり、それが高電圧整形スイッチ回路６０を介して
メモリセルフ０に印加される。この間、多少の電圧降下
があるなめ、その分を見込んで高電圧ＶＰＰ１の値が制
御される。

書込みの場合、書込み信号Ｗがパ１°′となるので、高
電圧整形スイッチ回路６０内の書込み側スイッチ回路６
０Ａが動作し、その書込み側スイッチ回路６０Ａから波
高値ＶＰＰ２の書込み用高圧パルスＷＲが出力されて、
第１０図のメモリセルフ０のドレインに供給される。こ
の時、第１０図のＦＥＴ８４は書込み信号Ｗ＝”１”に
よりオンしているので、メモリセルフ０のコントロール
ゲートＣＧが接地電位であり、書込み用高電圧パルスＷ
Ｒによってメモリセルフ０のフローティングゲートＦＧ
に正の電荷が注入される。従って、メモリセルフ０には
多値情報人力Ｄｉｎに応答した電荷量が注入され、記憶
される。

消去の場合、第１図の消去信号Ｅが“１′″となるので
、高電圧整形スイッチ回路６０内の消去側スイッチ回路
６０Ｂが動作し、そのスイッチ回路６０’Ｂから波高値
ＶＰＰ２の消去用高電圧パルスＥＲが出力されて、第１
０図のメモリセルフ０のコントロールゲートＣＧに供給
される。この時、メモリセルフ０のドレインはオン状！
序のＦ　Ｅ　Ｔ　Ｓ５を通して接地電位になっているた
め、メモリセルフ０のフローティングゲートＦＧに負の
電荷が注入され、記・１ヲ情報が消去される。

（ｆｆ＞読出し動作 第１０図の読出し信号ＲＤが“１′°になると、ＦＥＴ
”８１，８２．８３がオンし、メモリセルフ０のソース
がＦＥＴ８１を介して接地され、そのメモリセルフ０の
コントロールゲートＣＧにはＦＥＴ８Ｂを介して電源電
圧ＶＤＡ側から３．５Ｖ程度の読出し用電圧が与えられ
る。すると、メモリセルフ０のドレインＤ・ソースＳ間
には、注入されな電Ｒ量に対応するドレイン電流１ｄｓ
ｌが流れる。このトレイン電流Ｉｄｓｌは読出し回路８
０における電流ミラー回路８６で反転され、その反転電
流Ｉｄｓ２がオペアンプ８７の（−）入力に流れ込む。

オペアン７０８７は帰還用の抵抗８９により電流／電圧
変換器を構成しているので、抵抗８８を通して、流入し
た電流Ｉｄｓ２に比例した電圧の読出しデータＤｏｕｔ
が、そのオペアンプ８７から出力される。

本実施例では、次のような利点を有している。

（ａ）　　多値情報入力Ｄｉｎに応答した電圧を発生さ
せる電圧＄ＩＩ御回路４０と、メモリセルフ０の出力電
流の大きさに応答して多値情報を出力する読出し回路８
０とを設けたので、３値以−Ｆの多値情報を記憶できる
不揮発生多値メモリ装置を実現できる。この種のメモリ
装置は、アナグロ量を直接、記憶、再生（読出し）でき
るため、音声や各種アナグロデータのメモリ装置として
最適である。

（ｂ）　　何度でも書直しく書替え）が可能である。

多値になっても、メモリ素子は増加せず、つまり記憶面
積は変わらず、高集積化に適している。実込み、消去時
の電力はμＷのオーダで可能であり、低電力で並列同時
書込みや、読出しが行えるばかりか、チップ面積を増大
させることなく、容易にメモリ装置内での書替えができ
る。

（Ｃ）　　第１０図の読出し回＃１８０では、電流ミラ
ー回路８６を用いてドレイン電流Ｉｄｓの方向を反転し
ているので、出力段の回路構成が簡単になる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば、次のよう
なものがある。

（ｉ）　第１１図は、第１図の読出し回路８０の池の構
成例を示す要部回路図である。

複数のメモリセルフ０−１〜７０−３・・・・・・にそ
れぞれ電流ミラー回路８６−１〜８６−３・・・・・・
を接続し、その電流ミラー回路８６−１〜８６−３・・
・・・・の出力をワイヤードオア接続すれば、複数ビッ
トに記憶された多値情報をオペアンプ８７を介してシリ
アルに、簡単に読出すことができる。

（ｉｉ）　　第１図の読出し回路８０は、第１２図及び
第１３図等に示すように、種々の構成例が考えられる。

第１２図の読出し回路は、メモリセルフ０のソースＳ側
からＦＥＴ８１を介してデータを読出すようにしたもの
であり、このようにすれば、メモリセル出力電流の方向
を反転するための電流ミラー回路が不要となる。

第１３図の読出し回路では、メモリセルフ０のドレイン
Ｄに、ＦＥＴ８２を介してレベル検出回路９０を設け、
そのレベル検出回８９０により、３値の読出しを行うよ
うにしたものである。即ち、メモリセルフ０の出力電流
のレベルをＦＥ’Ｔ’８２を介して、デプレッション形
ＦＥＴ９１，９２、エンハンスメント形ＦＥＴ９３及び
抵抗９４からなる回路で検出し、その検出結果の論理を
ＡＮＤゲート９５．９６．９７でとり、Ｏ″、“１′。

′”２パの３値の読出しデータＤ　ｏ　ｕ　ｔを出力す
る。

（ｉｉｉ　）　　第１図では、電圧制御回路４０により
、電圧制御を行って多値情報の記憶、読出しを行う例を
示したが、電圧制御回路４０に代えて、パルス幅制御手
段またはパルス数制御手段を設けても、第１図とほぼ同
様の作用、効果が得られる。例えば、パルス幅制御手段
は、カウンタ回路を用いてその分周比を多値情報入力Ｄ
ｉｎに応じて変化させ、クロックパルスφのパルス幅を
制御する回路構成にしなり、あるいはマイクロコンピュ
ータのプログラム制御等によってクロックパルスφのパ
ルス幅を制御することにより、容易に現実できる。

同様に、パルス数制御手段も、カウンタ回路やプログラ
ム制御手段等を用い、多値情報入力Ｄｉｎに対応してク
ロックパルスφの数を制御することにより、容易に実現
できる。

また、電圧制御回路４０、パルス幅制御手段あるいはパ
ルス数制御手段を設ける場所は、昇圧回路３０の出力と
クロックパルス発生回路２０の間に限定されるものでは
ない。要は、多値情報に応答したパルス電圧、パルス幅
またはパルス数が得られればよいのであって、例えばレ
ギュレータ回路５０と高電圧整形スイッチ回路６０との
間に設ける等、任意の位置に設けることができる。

（ｉｖ）　　上記実施例では、メモリセルフ０として初
期状態のスレッショルド電圧Ｖｔが２Ｖ程度のエンハン
スメント形ＦＥＴのものについて説明したが、これをデ
プレッション形ＦＥＴに置き換えて、スレッショルド電
圧Ｖｔの初期値を−２〜−４■程度にすることもできる
。この場合、電荷注入の方向が負方向（消去の方向）の
みでスレッショルド電圧Ｖｔを制御できるため、周辺回
路の簡単化、即ち書込み回路が不要となる利点がある。

（発明の効果） 以上詳細に説明したように、本発明によれば、制御手段
により、多値情報入力に応じてメモリセルへの注入電荷
量を制御し、その注入電荷量を読出し手段で読出すよう
にしたので、３値以上の多値情報を記憶でき、何度でも
書替えが可能である。多値になってもメモリ素子は増加
せず、高集積化が図れる。さらに、書込み時の電力が小
さく、同時書込みや、メモリ装置内での書替えができる
。

【図面の簡単な説明】

第１図は本発明の実施例を示す不揮発生多値メモリ装置
の構成ブロック図、第２図は従来の不揮発生メモリ装置
の要部回路図、第３図は従来の不揮発生メモリ装置の構
成ブロック図、第４図及び第５図はＥＥＰＲＯＭメモリ
セルの電圧特性図、第６図は第１図のクロックパルス発
生回路の回路図、第７図は第１図の昇圧回路の回路図、
第８図は第１図のレギュレータ回路の回路図、第９図は
第１図の高電圧整形スイッチ回路の回路図、第１０図は
第１図のメモリセルと読出し回路の回路図、第１１図、
第１２図及び第１３図は第１図の読出し２回路の他の構
成例を示す回路図である。 ２０・・・・・・クロックパルス発生回路、３０・・・
・・・昇圧回路、４０・・・・・・電圧制御回路、６０
・・・・・・高電圧整形スイッチ回路、７０・・・・・
・メモリセル、８０・・・・・・ｊ売出し回路、φ・・
・・・・クロックパルス、Ｄｉｎ・・・・・多値情報入
力、Ｄｏｕｔ・・・・・・読出しデータ、Ｅ・・・・・
・消去信号、ＥＲ・・・・・・消去用高電圧パルス、Ｒ
Ｄ・・・・・・読出し信号、ｖｐｐ　１：　ＶＰＰ２−
−−−−−高電圧、Ｗ・・・・・・書込み信号、ＷＲ・
・・・・・書込み用高電圧パルス。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲート形ＥＥＰＲＯＭをメモリセル
   とする不揮発性多値メモリ装置において、前記メモリセ
   ルのフローティングゲートへの電荷を、多値情報入力に
   応じて制御する制御手段と、前記メモリセルの出力電流
   の大きさに応じた多値情報を出力する読出し手段とを、 設けたことを特徴とする不揮発性多値メモリ装置。 ２、請求項１記載の制御手段は、多値情報入力に応じた
   電圧値の書込み、消去パルスを出力する不揮発性多値メ
   モリ装置。 ３、請求項１記載の制御手段は、多値情報入力に応じた
   パルス幅またはパルス数の書込み、消去パルスを出力す
   る不揮発性多値メモリ装置。