JP2515703B2 - Ｅｅｐｒｏｍ装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、EEPROM（エレクトリカリ・イレーザブル
・プログラマブル・リード・オンリー・目）装置に関す
るもので、例えば、その周辺回路がCMOS（相補型MOS）
回路により構成されたものに利用して有効な技術に関す
るものである。

〔背景技術〕

MNOS（メタル・ナイトライド・オイサイド・セミコン
グタク）トランジスタは、比較的薄いシリコン酸化膜と
その上に形成され比較的厚いシリコン窒化膜（ナイトラ
イド）との２層構造のゲート絶縁膜を持つ絶縁ゲート電
界効果トランジスタ（以下、単にMNOSトランジスタとい
う）であり、記憶情報の書込みだけでなく消去も電気的
に行うことができる。

MNOSトランジスタは、例えばＰ型シリコン領域の表面
に互いに隔てられて形成されたＮ型ソース領域及びドレ
イン領域と、上記ソース，ドレイン領域の間のＰ型シリ
コン領域の表面に、例えば厚さ20Åのシリコン酸化膜と
厚さ500Åのシリコン窒化膜とからなるゲート絶縁膜を
介して形成されたＮ型多結晶シリコンからなるゲート電
極とを持つ。上記Ｐ型シリコン領域は、MNOSの基体ゲー
ト領域を構成する。

消去状態もしくは記憶情報が書込まれていない状態で
は、MNOSトランジスタは、そのしきい値電圧がの負の電
圧になっている。記憶情報の書込み又は消去のために、
ゲート絶縁膜には、トンネル現象によりキャリアの注入
が生じるような高電界が作用させられる。

書込み動作において、上記基体ゲートには、例えばほ
ゞ回路の接地電位の0Vが印加され、ゲートには、例えば
＋15Vの高電圧が印加される。ソース領域及びドレイン
領域には、書込むべき情報に応じてほゞ0Vの低電圧又は
＋12Vのような高電圧が印加される。

ソース領域及びドレイン領域との間のシリコン領域表
面には、上記ゲートの正の高電圧に応じてチャンネルが
誘導される。このチャンネルの電位はソース領域及びド
レイン領域の電位と等しくなる。ソース領域及びドレイ
ン領域に上記のように0Vの電圧が印加されるとゲート絶
縁膜には上記ゲートの高電圧に応じた高電界が作用す
る。その結果、ゲート絶縁膜にはトンネル現象によりチ
ャンネルからキャリアとしての電子が注入される。これ
によって、MNOSのしきい値値電圧は、例えば負の電圧か
ら正の電圧に変化される。

ソース領域及びドレイン領域に上記のように＋12Vが
印加された場合、ゲートとチャンネルとの間の電位差が
数Ｖに減少する。このような低電圧差では、トンネル現
象による電子の注入を起こさせるには不十分となる。そ
のため、MNOSのしきい値電圧は変化しない。

また、消去の場合には、ゲートに0Vを与えながら基体
ゲートに＋15Vのような高電圧を印加して、逆方向のト
ンネル現象を生じしめて、キャリアとしての電子を基体
ゲートに戻すことにより行われる。

従来のEEPROMにあっては、１回の書き込みサイクルに
おいて、同じメモリアレイ内に形成されたメモリセルの
うち、選択されたものに対してのみ書き込み動作を行う
ものである。したがって、多ビットの書き込み動作を行
う場合、それぞれのピットに対してそれぞれ書き込みが
行われることになるので、その書き込み時間が長くされ
るという問題がある。

なお、MNOS技術については、例えば特開昭55-156370
号公報参照。

〔発明の目的〕

この発明の１つの目的は、多ビット書き込みの高速化
を実現したEEPROM装置を提供することにある。

この発明の他の目的は、その書き込み動作の制御を容
易にしたEEPROM装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

複数のデーター線と複数のワード線との交点に設けら
れた電気的な書き込み及び消去が可能な半導体不揮発性
メモリ素子を含む複数からなるメモリセルを持つメモリ
アレイと、上記ワード線を選択する第１デコーダと、第
２デコーダと、共通データ線と上記複数のデータ線との
間に設けられ上記第２デコーダの出力によってスイッチ
動作させられるゲート回路とを備えてなるEEPROM装置
に、上記複数のデータ線のそれぞれに結合された複数の
ラッチ回路及びその保持情報に従った書き込み用電圧を
形成するレベル変換回路と、書き込み動作において、選
択ワード線に結合された複数のメモリセルの情報を読み
出させて対応する上記ラッチ回路に保持せしめる読み出
し動作と、上記共通データ線を介して供給される外部か
らの書き込み信号を上記ゲート回路を介して上記ラッチ
回路に供給保持せしめる書き換え動作と、上記選択ワー
ド線に結合された複数のメモリセルの保持情報を消去せ
しめる消去動作と、上記複数のラッチ回路の保持情報を
上記選択ワード線に結合されたメモリセルに書き込ませ
る書き込みモードを実行せしめる制御信号を形成する回
路を設ける。

〔実施例〕

第１図には、この発明の一実施例の要部回路図が示さ
れている。

この実施例のEEPROM装置は、図示しないアドレスバッ
ファやＸデコーダX-DCR及びＹデコーダY-DCRからなるア
ドレス選択回路と、これらのアドレス選択回路の出力信
号や制御信号に応答して書き込み／消去動作のための電
圧を形成する回路、及び上記制御信号を形成する制御回
路を含んでいる。同図には、メモリアレイM-ARYとその
選択回路が示されている。特に制限されないが、上記選
択回路を構成するＸアドレスデコーダX-DCR等は、CMOS
回路により構成される。CMOS回路は、＋5Vの低電源電圧
が供給されることによって、その動作を行う。したがっ
て、アドレスデコーダX-DCR及びY-DCRにより形成される
選択／非選択信号のレベルは、ほゞ＋5Vとされ、ロウレ
ベルは、ほゞ回路の接地電位の0Vにされる。

上記MNOSトランジスタに対する書き込み／消去動作の
ために、負の高電圧−Vppが用いられる。この電圧−Vpp
は、約−12Vとされ、半導体集積回路の外部端子から供
給されても良いし、また半導体集積回路としての図示の
回路とともに１つの半導体基板上に形成さた上記＋5Vで
動作する発振回路で形成されたパルス信号を整流して、
負の電圧を形成するレベル変換回路により形成されても
よい。

第１図において、メモリアレイM-ARYは、マトリック
ス配置されたメモリセルを含んでいる。メモリセルは、
例示的に示されているように、MNOSトランジスタQ2と、
そのドレインとデータ線（ビット線又はディジット線）
D1との間に設けられたアドレス選択用MOSFETQ1と、特に
制限されないが、上記MNOSトランジスタQ2のソースと共
通ソース線との間に設けられた分離用MOSFETQ3とから構
成される。

同一の行に配置されたメモリセルのそれぞれのアドレ
ス選択用MOSFETQ1等のゲートは、第１ワード線W11に共
通接続され、それに対応されたMNOSトランジスタQ2等の
ゲートは、第２ワード線W12に共通接続されている。同
様に他の同一の行に配置されたメモリセルアドレス選択
用MOSFET及びMNOSトランジスタのゲートは、それぞれ第
１ワード線W21,W22に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用MO
SFETQ1等のドレインは、データ線線D1に共通接続されて
いる。同様に他の同一の列に配置されたメモリセルのア
ドレス選択用MOSFETのドレインは、それぞれデータ線D2
に共通接続されている。

この実施例に従うと、MNOSトランジスタの基体ゲート
に電源電圧Vcc印加することによってMNOSの記憶情報を
消去する構成がとられる。これに応じて、上記基体ゲー
ト、すなわち、メモリアレイM-ARYが形成された半導体
領域WELLは、Ｘデコータ,Yデコーダ等の周辺回路を構成
するＮチャンネルMOSFETが形成される半導体領域（ウェ
ル領域）と電気的に分断される。上記メモリアレイM-AR
Yが形成されるウェル領域WELLは後述するように、例え
ばＮ型半導体基板表面に形成されたＰ型ウェル領域から
構成される。上記Ｎ型半導体基板には、定常的に＋5Vの
ような電源電圧Vccが供給される。

上記の消去のために、個々のメモリセルをそれぞれ独
立のウェル領域に形成したり、同じ行もしくは列に配置
されるメモリセルを共通のウェル領域に形成したりする
ことができるが、この実施例では、メモリセルの全体す
なわちメモリアレイM-ARYは１つの共通なウェル領域WEL
Lに形成される。

上記第１のワード線W11,W21は、それぞれＸデコーダ
を構成するノア（NOR）ゲート回路NOR1,NOR2の出力信号
を選択的に伝える後述するようなゲート回路Ｇの出力端
子に結合される。第２のワード線W12,W22は、それぞれ
上記ノアゲート回路NOR1,NOR2の出力信号に従って、選
択的に約−12Vのような負の高電圧を出力するレベル変
換回路LVCの出力端子に結合される。また、分離用MOSFE
TQ3等のゲートは共通化され、制御電圧発生回路Vig-Gに
より形成された制御電圧Vigが供給される。これら分離
用MOSFETQ3等のソースは、それぞれ共通化されて共通ソ
ース線CSを構成し、並列形態のＰチャンネルMOSFETQ7,Q
8と、ＰチャンネルMOSFETQ6を通して選択的に回路の接
地電位又は電源電圧Vccが供給される。この実施例に従
うと、データ線は、書き込み及び消去動作の時に負の高
電位にされる。MOSFETQ6ないしQ8は、このような負電位
に実質的に影響されることなく通常のレベルの信号（0
V,5V）によってオン／オフ動作を行うようにＰチャンネ
ル型にされる。上記MOSFETQ7,Q8のゲートには、制御信
号erが供給され、MOSFETQ6のゲートには、上記制御信号
erがインバータ回路IVによって反転されて供給される。
これにより、上記MOSFETQ7,Q8とQ6は、上記制御信号er
のレベルに応じて相補的にオン／オフ状態にされる。ま
た、上記第２のワード線W12,W22等と共通化されたソー
ス線との間には、制御信号er/weを受けるＮチャンネル
型のスイッチMOSFETQ4,Q5等が設けられる。

上記のようにMNOSトランジスタQ2等のソースを分離用
MOSFETQ3等を介して共通化する場合、MNOSトランジスタ
とアドレス選択用MOSFETとからなるメモリセルを用いた
場合に必要とされるようなデータ線と並行に走るソース
線（基準電位線）は不用になる。

上記分離用MOSFETQ3等は、MNOSトランジスタへの後述
するような書き込み動作において、選択されたメモリセ
ルの第１及び第２のワード線W11,12等がハイレベル（5
V）とされ、基体ゲートとしてのウェル領域WELLが約−1
2Vとされるとともに、データ線D1が約−10Vにされたと
き、上記制御電圧Vigが約−10Vのような低い電位にされ
るとこによりオフ状態にされる。これにより、実質的な
書き込み動作を行わない非選択とされたデータ線D2のハ
イレベル（約5V）から上記書き込みを行うべきメモリセ
ル側に電流が流れ込むのを防止する。

また、スイッチMOSFETQ4,Q5等は、読み出し動作のと
きにオン状態にされ、MNOSトランジスタQ2等のゲートと
共通ソース線CSを短絡して両者を同電位にする。これに
より、読み出し動作の時にオン状態にされるＰチャンネ
ルMOSFETQ7,Q8のソース電位が回路の接地電位より高く
されることによって、共通ソース線CSの浮き上がりが生
じる。このような電位の上昇は、MNOSトランジスタの基
板効果による実効的なしきい値電圧の上昇をもたらし、
MNOSトランジスタが低いしきい値電圧を持つとき、その
メモリ電流が流れなくなる。このため、上記短絡MOSFET
Q4,Q5等が設けられ、MNOSトランジスタのゲートには、
上記浮き上がり分を補償した電圧が与えられる。

上記メモリアレイM-ARYが形成されるウェル領域WELL
には、制御電圧発生回路Vw-Gにより形成された制御電圧
Vw-Gが供給される。この電圧Vwは、書き込み動作のとき
に約−12Vのような負の高電圧にされ、消去動作のとき
に約＋5Vの電位にされる。

メモリアレイM-ARYの各データ線D1,D2と共通データ線
CDとの間にＹゲート回路としてのスイッチMOSFETQ9,Q10
等が設けられる。これらのMOSFETQ9,Q10のゲートには、
図示しないＹデコーダY-DCRの出力信号が供給される。
上記共通データ線CDは、入出力回路IOBを構成するデー
タ入力回路の出力端子とデータ出力回路の入力端子に結
合される。この入力出力回路IOBを構成するデータ入力
回路の入力端子とデータ出力回路の出力端子は、外部端
子I/Oに結合される。

この実施例では、１ワード線分のメモリセルの同時書
き込みを行うようにするため、各データ線D1,D2には、
消去／書き込みに先立って前の記憶情報と、書き替え情
報を保持するためのラッチ回路FFが設けられる。また、
各データ線D1,D2等には、書き込み動作のために、上記
記憶情報に従ってそのデータ線のレベルを選択的に負の
高電圧−Vppにさせるレベル変換回路LVCが設けられる。

第２図には、ＸデコーダX-DCRの単位回路を構成する
ゲート回路Ｇ及びレベル変換回路LVCの一実施例の回路
図が示されている。

ゲート回路Ｇは、上記ノアゲート回路NOR1の出力信号
を制御信号▲▼′に従って第１ワード線W11に伝え
るＮチャンネルMOSFETQ11と、上記制御信号▲▼′
と逆相の制御信号we′を受けて、第１のワード線W11に
回路の接地電位を与えるＮチャンネルMOSFETQ12により
構成される。すなわち、書き込み動作のとき上記制御信
号▲▼′のロウレベルによって伝送ゲートMOSFETQ1
1はオフ状態にされ、制御信号we′のハイレベルによっ
てMOSFETQ12はオン状態にされるから、第１のワード線W
11等は全て回路の接地電位にされる。消去もしくは読み
出し動作のとき、第１のワード線W11は、上記制御信号
▲▼′のハイレベル、we′のロウレベルによって伝
送ゲートMOSFETQ11等がオン状態にされ、ノアゲート回
路NOR1の出力信号に従ったハイレベルとロウレベルにさ
れる。すなわち、上記ワード線W11は、それが選択状態
ならハイレベル（5V）とされ、非選択状態ならロウレベ
ル（0V）とされる。

上記ノアゲート回路NOR1の出力端子は、制御信号▲
▼を受けるＰチャンネル型伝送ゲートMOSFETQ13
を通して第２のワード線W12に結合される。また、上記
ノアーゲート回路NOR1の出力信号を受けるインバータ回
路IV1の出力端子は、制御信号▲▼を受けるＰチ
ャンネル型伝送ゲートMOSFETQ14を介して上記第２のワ
ード線W12に結合される。上記第２のワード線W12は、そ
のレベルに従って次のレベル変換回路により選択的に負
の高電圧−Vppにされる。上記ワード線W12を選択的に負
の高電圧−Vppにさせる回路は、次の各回路素子により
構成される。特に制限されないが、上記第２のワード線
W12と負の電圧端子−Vppの間には、負電圧−Vppからワ
ード線W12に向かって電流を流すようにされたダイオー
ド形態のＰチャンネルMOSFETQ15が設けられる。上記負
電圧端子−VppとキャパシタＣの一方の電極との間に
は、上記第２のワード線W12側にゲートが結合されたＰ
チャンネルMOSFETQ16が設けられる。上記キャパシタＣ
の一方の電極と上記第２のワード線W12との間には、ワ
ード線側から電流を流すようにされたダイオード形態の
ＰチャンネルMOSFETQ17が設けられる。上記キャパシタ
Ｃの他方の電極には、上記第２のワード線W12側にその
ゲートが結合されたＰチャンネルMOSFETQ18を通して図
示しない発振回路OSCで形成された発振パルスが供給さ
れる。また、上記ワード線W12には、制御信号▲▼
を受けるＰチャンネルMOSFETQ19によって、上記レベル
変換回路がレベル変換動作を開始する前に回路の接地電
位が与えられる。

この実施例のレベル変換動作は、次の通りである。例
えば、消去動作のとき、最初に上記制御信号▲▼が
一時的にロウレベルにされ、第２ワード線W12を回路の
接地電位にリセットさせる。この後、制御信号▲
▼がロウレベルにされる。これによってMOSFETQ14がオ
ン状態にされる。例えば、ノアゲート回路NOR1からハイ
レベルの選択信号が送出されたなら、インバータ回路IV
1を介してロウレベルの信号が上記MOSFETQ14に伝えられ
るから、上記MOSFETQ14のゲートとソースが同電位にさ
れる結果、上記MOSFETQ14はオフ状態にされる。これに
よって第２ワード線W12はフローティング状態で上記ロ
ウレベルを維持する。上記第２ワードW12がフローティ
ング状態でロウレベルにされると、発振パルスがハイレ
ベルにされたとき、MOSFETQ18がオン状態されて、キャ
パシタＣにプリチャージを行う。次に、上記発振パルス
が回路の接地電位にされると、キャパシタＣは、ブート
ストラップ作用によって負電位を形成する。この負電位
によってMOSFETQ17とQ16がオン状態にされ、第２ワード
線の電位を負電圧−Vppにより上記ブートストラップ作
用による負電圧分だけ低下させる。次に発振パルスがハ
イレベルにされると、キャパシタＣには上記負電圧だけ
大きなレベルにプリチャージされるから、同様な動作の
繰り返しによって、上記負電圧−Vppが約12Vのような負
の高電圧なら、第２ワード線W12の電位を約−10Vのよう
な低い電位まで低下させる。なお、ダイオード形態のMO
SFETQ17,Q16のしきい値電圧が存在するから、上述のよ
うに負電圧Vppが−12Vでもワード線W12の電位は−10Vの
ような電位にしか低下しない。一方、ノアゲート回路NO
R1からロウレベルの非選択信号が送出されたなら、イン
バータ回路IV1を介してハイレベルの信号が上記MOSFETQ
14に伝えられるから、第２ワード線W12の電位は、約5V
のようなハイレベルにされる。

また、書き込み動作においては、制御信号▲▼が
一時的にロウレベルにされ、第２ワード線W12を回路の
接地電位にリセットされた後、制御信号▲▼ロ
ウレベルにされる。これによってMOSFETQ13がオン状態
にされる。例えば、ノアゲート回路NOR1からハイレベル
の選択信号が送出されたなら、上記消去動作とは逆に、
第２ワード線12の電位は約5Vのようなハイレベルに、ロ
ウレベルの非選択信号が送出されたなら、第２ワード線
W12の電位は上記レベル変換回路LVCが動作して−10Vに
される。

第３図には、上記各データ線に設けられるラッチ回路
FFの一実施例の回路図が示されている。

データ線D1は、制御信号LDを受けるＰチャンネルMOSF
ETQ26を介してフリップフロップ回路の入力端子に結合
される。フリップフロップ回路は、ＰチャンネルMOSFET
Q20,Q22とＮチャンネルMOSFETQ21,Q23からなる２つのCM
OSインバータ回路の入力と出力とが交差接続されること
によって構成される。上記フリップフロップ回路は、上
記MOSFETQ20,Q21からなるCMOSインバータ回路の出力イ
ンピーダンスが比較的大きくされることによって、上記
MOSFETQ26を通した信号に従った情報保持動作を行う。

上記フリップフロップ回路の出力信号は、書き込み用
のＰチャンネルMOSFETQ25のゲートに伝えられる。このM
OSFETQ25のドレインは、上記データ線D1に結合される。
また、上記MOSFETQ25のソースと電源電圧Vccとの間に
は、書き込み動作を指示する内部信号▲▼′によっ
てスイッチ制御されるＰチャンネルMOSFETQ24が設けら
れる。

上記データ線D1には、上記フリップフロップ回路の保
持情報に従ったデータ線D1のレベルに応じて選択的に負
の高電圧にさせるレベル変換回路LVCが設けられる。こ
のレベル変換回路LVCは、上記負の高電圧−Vppと、図示
しない書き込み動作を指示する内部信号を受けて上記レ
ベル変換動作を行う。

次に、第４図に示したタイミング図に従って、この実
施例回路の動作の一例を説明する。

この実施例では、特に制限されないが、以下の制御信
号は、図示しない発振回路又は外部端子から供給される
周期的なパルス信号を受けるカウンタ回路とその出力信
号を受けるデコード回路により形成される。また、特に
制限されないが、その動作モード信号は、チップ選択信
号と、書き込み／読み出し制御信号からなり、その動作
モードに従って一連の時系列的な内部制御信号が形成さ
れる。書き込み動作においては、それに先立ってアドレ
ス指示されてワード線に結合された全てのメモリセルの
記憶情報が一旦読み出されて第１図に示した各ラッチ回
路FFに保持される。すなわち、メモリアレイM-ARYは、
読み出し動作モードにされ、各データ線には選択された
ワード線に結合されたメモリセルの記憶情報に従ったレ
ベルにされる。この各データ線の信号は、上記内部信号
LDのロウレベルによりオン状態にされるMOSFETQ26を通
してフリップフロップ回路に取り込まれる。そして、外
部端子から供給された書き込み信号は、ＹデコーダY-DC
Rにより選択されたスイッチMOSFETQ9等を介して１本の
データ線D1等に伝えられる。これにより、この選択され
たデータ線D1等に結合されたフリップフロップ回路に
は、上記外部端子から供給された書き込み信号に置き換
えられる。複数ビットの書き替えを行う場合、上記Ｙア
ドレスの切り換えと、それに対応した書き込み信号を供
給することにより、それに対応したフリップフロップ回
路の保持情報が外部端子から供給された書き込み信号に
置き換えられる。

この後、以下の動作説明から明らかなように、上記ワ
ード線に結合されたMNOSトランジスタの消去動作が実施
され、その後に上記ラッチ回路FFの情報に従って１ワー
ド線分のメモリセルに対して一斉に書き込み動作が実施
される。以上の動作により、外部からはスタティック型
RAMと同様な書き込み動作を行うことができる。

書き込み動作モードにおいては、上記ラッチ回路FFへ
の読み出し動作の取り込みと、書き替え動作が終了する
と、制御信号EWがロウレベルからハイレベルにされる。
所定の時間差をもって各内部信号▲▼、▲
▼、▲▼がそれぞれハイレベルからロウレベル
に変化される。

上記内部信号▲▼のロウレベル（erのハイレベ
ル）によって、MOSFETQ6がオン状態にされるので、メモ
リアレイM-ARYの共通ソース線CSは＋5Vのようなハイレ
ベルにされる。上記内部信号▲▼と▲▼の時
間差によってリセット信号▲▼が一時的に＋5Vから
−4Vのようなロウレベルにされる。これによって、前記
レベル変換回路LVCの入力端子（ワード線W12等）が接地
電位にリセットされた後、フローティング状態でロウレ
ベル（0V）にされる。また、上記内信号▲▼と▲
▼の時間差によってリセット信号▲▼が一時
的に＋5Vから−4Vのよなロウレベルにされる。これによ
り、ウェルWELLや分離用MOSFET等比較的大きな寄生容量
を持つ負荷に対する上記同様なリセット動作が実施され
る。

上記内部信号▲▼のロウレベルによって、Ｘデ
コーダX-DCRがそのレベル変化動作を開始する。例え
ば、選択された第２ワード線、言い換えるならば消去を
実施すべきMNOSトランジスタのゲート電位は前記説明し
たように約−10Vのような負の高電圧に低下される。な
お、非選択状態のワード線、言い換えれば消去動作が禁
止ささるMNOSトランジスタのゲート電圧は、図示しない
が前記動作説明から明らかなように＋5Vのようなハイレ
ベルにされる。

この後、内部信号▲▼のロウレベルによって
メモリアレイM-ARYの基体ゲート、言い換えるなば、ウ
ェル領域WELLの駆動電圧を形成する制御電圧発生回路Vw
-Gは、その電圧Vwを＋5Vのようなハイレベルにする。

これにより、選択されたワード線に結合されるMNOSト
ランジスタのゲートと基体ゲート間には負の高電圧が供
給される結果、そのフローティグゲートに取り込まれた
情報電荷は、上記高電界によるトンネル効果によって基
体ゲートに戻される。なお、非選択のワード線に結合さ
れたMNOSトランジスタのゲートと基体ゲートとは同電位
にされるから、その消去は行われない。

また、その消去終了においては各内部信号▲
▼、▲▼及び▲▼のように上記消去開始とは
逆の順序でそれぞれが時間差をもってロウレベルからハ
イレベルにされる。これに応じて、ウェル領域WELL、第
２ワード線及びデータ線の順序でもとの状態に復旧す
る。また、上記内部信号により各リセット信号▲
▼、▲▼及び▲▼が形成される。以上の動作タ
イミングにおいては、消去開始においてはＰ型のウェル
領域WELLを最後に電源電圧Vccのようなハイレベルに持
ち上げるものであり、その終了にあたっては最初に低下
させるものであるので、ウェル領域WELL内に形成された
アドレス選択用MOSFETや分離用MOSFETのＮ型のドレイ
ン、ソースとウェル領域WELLのPN接合を逆バイアス状態
に維持させることができる。

上記消去動作の後に引き続いて書き込み動作が行われ
る。

内部信号▲▼′、▲▼が順に時間差をも
ってハイレベルからロウレベルにされる。

上記内部信号▲▼′のロウレベルにより、制御電
圧発生回路Vw-Gは、その電圧Vwを−12Vのような負の高
電圧−Vppにさせる。これによって、まずメモリアレイM
-ARYが形成されるウェル領域WELLが負の高電圧−Vppに
低下される。これと同期して、制御電圧発生回路Vig-G
も、その電圧Vigを約−10Vのような負の高電圧にさせ
る。これによって、メモリセルの各分離用MOSFETがオフ
状態にされる。また、上記内部信号▲▼′のロウレ
ベルによって、ＸデコーダX-DCRのゲート回路Ｇが開い
て、選択されたメモリセルの第１ワード線はハイレベル
（＋5V）にされ、非選択のワード線は回路の接地電位
（0V）にされる（図示せず）。

次に、内部信号▲▼のロウレベルに同期し
て、ＸデコーダX-DCRは、選択された第２ワード線をハ
イレベル（＋5V）に、非選択のものをロウレベルにす
る。このハイレベルとロウレベルを受けて、レベル変換
回路LVCは、上記ハイレベルの選択信号ならその第２ワ
ード線を＋5Vのようなハイレベルに、ロウレベルの非選
択信号なら、図示しないがその第２ワード線を−10Vの
ような負の高電圧にする。また、各データ線に対応され
たフリップフロップ回路に論理“1"（ハイレベル）が保
持されているなら、第３図に示したMOSFETQ25がオフ状
態にされるので、そのデータ線がフローティング状態に
される。上記フリップフロップ回路に論理“0"が保持さ
れたいるなら、MOSFETQ25がオン状態にされるので、そ
のデータ線の電位はMOSFETQ24及びQ25を通して電源電圧
Vccが供給される。したがって、レベル変化回路LVCが動
作状態にされると、論理“1"に対応されたデータ線の電
位は約−10Vのような負の高電圧にされ、論理“0"を書
き込むもの（書き込み禁止）のものは約＋5Vのようなハ
イレベルにされる。これにより、論理“1"が書き込まれ
るMNOSトランジスタのゲート電圧が約＋5V、その基体ゲ
ート（ウェリ領域WELL）の電圧が約−12V、及びドレイ
ン（データ線）電圧が約−10Vとなるから、その基体ゲ
ートにおけるチャンネルとゲート電極間に約15Vのよう
な高電界が作用して、トンネル効果による電子の注入が
行われる。これに対して、論理“0"が書き込まれるMNOS
トランジスタは、そのドレイン電圧が約＋5Vにされるた
め、ゲートとチャンネル間に高電圧が印加されないため
上記電子の注入が行われなく、消去状態を維持する。

書き込み動作の終了においては、各内部信号▲
▼′、▲▼′のように上記開始時とは逆の順序で
それぞれが時間差をもってロウレベルからハイレベルに
される。これに応じて、データ線及び第２ワード線、ウ
ェル領域の順序でもとの状態に復旧する。また、上記内
部信号により各リセット信号▲▼、▲▼及び▲
▼が形成される。以上の動作タイミングにおいて
は、その開始においてはＰ型のウェル領域WELLを最初に
負の高電圧に低下させるものであり、その終了にあたっ
ては最後に復旧させるものであるので、ウェル領域WELL
内に形成されたアドレス選択用MOSFETや分離用MOSFETの
Ｎ型のドレイン、ソースとウェル領域WELLとのPN接合を
逆バイアス状態に維持させることができる。

〔効果〕

（１）メモリアレイの各データ線にラッチ回路と、書き
込み／消去動作に必要とされる電圧を形成するレベル変
換回路を設けることにより、書き込み動作モードの時
に、その読み出しを行って書き込み前の記憶情報を上記
ラッチ回路に保持させて、１ワード線分のMNOSトランジ
スタの消去を行うとともに、その前もしくは後にＹアド
レス選択回路を介してラッチ回路の保持情報の書き替え
をおこない、その保持情報に従って１ワード線分のMNOS
トランジスタの書き込みを同時に行うことによって、多
ビットの書き込みを高速に行うことができるという効果
が得られる。すなわち、ラッチ回路に対する保持情報の
書き替えはMNOSトランジスタへのトンネル効果を利用し
た書き込み時間に比べて極めて短くできるものである。

（２）上記（１）により、ラッチ回路への読み出し／ラ
ッチ回路の保持情報の書き替え、消去動作及び書き替え
動作とい一連の動作を連続して行うことにより、外部か
らはRAMと同様な制御によりその書き込み動作を実施す
ることができるという効果が得られる。

（３）負の高電圧を用いることによって、半導体基板の
電位を正の電源電圧等の所定の電圧に固定した状態で、
MNOSトランジスタの書き込み、消去を実施することがで
きる。したがって、上記電源電圧と回路の接地電位のよ
うな信号レベルにより動作されるＰチャンネルMOSFETを
半導体基板上に形成きるから、アドレスデコーダやアド
レスバッファ等の周辺回路をCMOS回路により構成でき
る。これにより、CMOS回路化による低消費電力と高速動
作化を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。消去動作と書き込み
動作は、外部端子から供給される制御信号に従って、独
立した動作モードによりそれぞれ行うようにするもので
あってもよい。また、メモリセルの分離用MOSFETを省略
して、MNOSトランジスタのソースを基準電位線に接続さ
せるものであってもよい。この場合、基準電位線は、書
き込み動作の時にフローティング状態にされ、読み出し
及び消去動作の時に回路の接地電位が与えられる。

また、Ｘデコーダやラッチ回路及び制御信号により選
択的に負の高電圧を発生させるレベル変換回路の具体的
回路構成は、何であってもよい。

さらに、周辺回路は、CMOS回路の他、ＮチャンネルMO
SFETのみにより構成するものであってもよい。この場合
には、正の高電圧を用いて、その書き込み／消去動作を
行うことができる。

〔利用分野〕

この発明は、EEPORM装置として広く利用できるもので
ある。

【図面の簡単な説明】

第１図は、この発明に係るEEPROM装置の要部一実施例の
回路図、 第２図は、そのＸデコーダ及びレベル変換回路の一実施
例を示す回路図、 第３図は、データ線に設けられるラッチ回路の一実施例
を示す回路図、 第４図は、EEPROM装置の動作の一例を示すタイミング図
である。 M-ARY……メモリアレイ、X-DCR……Ｘデコーダ、LVC…
…レベル変換回路、FF……ラッチ回路、Vig-G,Vw-G……
制御電圧、発生回路、IOB……入出力回路、WELL……ウ
ェル領域

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータ線と、複数のワード線と、上
   記複数のワード線と複数のデータ線との交点に設けら
   れ、ワード線単位での一括した電気的な書き込み及び消
   去が行われる半導体不揮発性メモリ素子を含む複数から
   なるメモリセルとを持つメモリアレイと、 上記ワード線を選択する第１デコーダと、 第２デコーダと、 共通データ線と上記複数のデータ線との間に設けられ上
   記第２デコーダの出力によってスイッチ動作させられる
   ゲート回路と、 を備えてなるEEPROM装置であって、 上記複数のデータ線のそれぞれに結合された複数のラッ
   チ回路と、 このラッチ回路の保持情報に従った書き込み用電圧を形
   成するレベル変換回路と、 書き込み動作において、選択ワード線に結合された複数
   のメモリセルの情報を一括して読み出させて対応する上
   記ラッチ回路にそれぞれ保持せしめる読み出し動作と、
   上記共通データ線を介して供給される外部からの書き込
   み信号を上記ゲート回路を介してデータの書き換えが必
   要とされるメモリセルに対応した上記ラッチ回路に供給
   保持せしめる書き換え動作と、上記選択ワード線に結合
   された複数のメモリセルの保持情報を一括して消去せし
   める消去動作と、上記複数のラッチ回路の保持情報を上
   記選択ワード線に結合されたメモリセルに一括して書き
   込ませる書き込みモードを実行せしめる制御信号を形成
   する回路とを設けてなることを特徴とするEEPROM装置。