JPH0799633B2 - Ｅｅｐｒｏｍ装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、EEPROM（エレクトリカリ・イレーザブル・
プログラマブル・リード・オンリー・目）装置に関する
もので、例えば、その周辺回路がCMOS（相補型MOS）回
路により構成されたものに利用して有効な技術に関する
ものである。

〔背景技術〕 MNOS（メタル・ナイトライド・オキサイド・セミコンダ
クタ）は、比較的薄いシリコン酸化膜（オキサイド）と
その上に形成され比較的厚いシリコン窒化膜（ナイトラ
イド）との２層構造のゲート絶縁膜を持つ絶縁ゲート電
界効果トランジスタ（以下、単にMNOSトランジスタ又は
単にMNOSという）であり、記憶情報の書込みだけでなく
消去も電気的に行うことができる。

例えば、Ｐ型シリコン領域の表面に互いに隔てられてＮ
型ソース領域及びドレイン領域が形成され、上記ソー
ス，ドレイン領域の間のＰ型シリコン領域の表面に、例
えば厚さ20Åのシリコン酸化膜と厚さ500Åのシリコン
窒化膜とからなるゲート絶縁膜を介してＮ型多結晶シリ
コンからなるゲート電極が形成される。上記Ｐ型シリコ
ン領域は、MNOSの基板ゲート領域を構成する。

消去状態もしくは記憶情報が書込まれていない状態で
は、MNOSのゲート電圧対ドレイン電流特性は、しきい値
電圧が負の電圧になっている。

記憶情報の書込み又は消去のために、ゲート絶縁膜に
は、トンネル現象によりキャリアの注入又は放出が生じ
るような高電界が作用させられる。

書込み動作において、上記基板ゲートには、例えばほゞ
回路の接地電位の0Vが印加され、ゲートには、例えば＋
15Vの高電圧が印加される。ソース領域及びドレイン領
域には、書込むべき情報に応じてほゞ0Vの低電圧又は＋
12Vのような高電圧が印加される。

ソース領域及びドレイン領域との間のシリコン領域表面
には、上記ゲートの正の高電圧に応じてチャンネルが誘
導される。このチャンネルの電位はソース領域及びドレ
イン領域の電位と等しくなる。ソース領域及びドレイン
領域に上記のように0Vの電圧が印加されるとゲート絶縁
膜には上記ゲートの高電圧に応じた高電界が作用する。
その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネルからキャリアとしての電子が注入される。これによ
って、MNOSのしきい値値電圧は、例えば負の電圧から正
の電圧に変化する。

ソース領域及びドレイン領域に上記のように＋12Vが印
加された場合、ゲートとチャンネルとの間の電位差が数
Ｖに減少する。このような低電圧差では、トンネル現象
による電子の注入を起こさせるには不十分となる。その
ため、MNOSのしきい値電圧は変化しない。

また、消去の場合には、ゲートに0Vを与えながら基板ゲ
ートに＋15Vのような高電圧を印加して、逆方向のトン
ネル現象を生じしめて、キャリアとしての電子を基板ゲ
ートに戻すことにより行われる。

上記基板ゲートは、例えばＮ型半導体基板上に形成され
たＰ型ウェル領域とされる。このため、Ｎ型半導体基板
は、上記ウェル領域との逆バイアス状態を維持させるた
めに、その電位変化に応じて変化させられる。したがっ
て、このような書き込み／消去動作を行うEEPROMは、そ
の周辺回路が必然的に書き込み時にも高電圧が印加され
ない他のＰ型ウェル領域内に形成されたＮチャンネルMO
SFETのみにより構成される。なぜなら、CMOS回路とする
ためには、上記Ｎ型半導体基板上にＰチャンネルMOSFET
を形成する必要がある。この場合、上記のようにウェル
電位の変化に従って基板が例えば＋15Vのような高い電
位にされると、そこに形成されているＰチャンネルMOSF
ETは、上記高電圧により生じる基板効果により、その実
効的なしきい値電圧が増大して通常の信号レベル（例え
ば０〜＋5V）では動作不能になってしまうからである。

そこで、本願発明者は、例えば＋5Vのような比較的低い
電源電圧と、負の高電圧を用いることによって、MNOSの
ゲートと基板ゲートの電圧差を相対的に変化させて、そ
の書き込み及び消去を行うことを考えた。これによっ
て、半導体基板の電位を約＋5Vのような比較的低い電位
に固定できるので、半導体基板上に形成されたＰチャン
ネルMOSFETは通常の信号レベルにより動作する。これに
よって、その周辺回路をCMOS回路で構成することができ
るから、低消費電力化と高速動作化を図ることができ
る。

また、本願発明者は、MNOSのソースに分離用MOSFETを設
けて、共通ソース線に接続させることにより、MNOSのソ
ースが結合され、データ線と並行に走る基準電位線を省
略することを検討した。この場合、上記通常の信号レベ
ルにより共通ソース線の電位を制御する（共通ソース線
を基準電位に接続する）ためのスイッチには、共通ソー
ス線における負電位によりオン状態にされてしまうＮチ
ャンネルMOSFETを用いことができず、必然的にＰチャン
ネルMOSFETを用いることになる。しかし、Ｐチャンネル
MOSFETを用いと、そのしきい値電圧によって共通ソース
線の電位が回路の接地電位より高いレベルに浮き上がっ
てしまうため、読み出し動作の時にMNOSのソース電位の
浮き上がりに伴い、その実効的なしきい値電圧が高くさ
れ、負のしきい値電圧を持つようにされたMNOSトランジ
スタが動作不能に陥る虞れが生じてしまう。なお、MNOS
技術については、例えば特開昭55−156370号公報参照。

〔発明の目的〕

この発明の目的は、周辺回路のCMOS回路化とメモリアレ
イの高集積化を実現したEEPROM装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、周
辺回路をCMOS回路により構成するとともに、分離用MOSF
ETを介して共通ソース線に接続されるMNOSトランジスタ
を含むメモリセルがマトリックス配置されたメモリアレ
イにおける共通ソース線に、分離用MOSFETと反対導電型
のMOSFETを介して回路の接地電位／電源電圧を供給する
とともに、読み出し動作の時に、上記MNOSトランジスタ
のゲートが結合されたワード線と共通ソース線とを短絡
するものである。

〔実施例〕

第１図には、この発明の一実施例の要部回路図が示され
ている。

この実施例のEEPROM装置は、アドレスバッファやＸデコ
ーダ及びＹデコーダからなるアドレス選択回路と、これ
らのアドレス選択回路の出力信号や制御信号に応答して
書き込み／消去動作のための電圧を形成する回路、及び
上記制御信号を形成する制御回路を含んでいる。同図に
は、メモリアレイＭ−ARYとその選択回路が示されてい
る。上記選択回路を構成するＸアドレスデコーダＸ−DC
R等は、CMOS回路により構成される。CMOS回路は、＋5V
の低電源電圧が供給されることによって、その動作を行
う。したがって、アドレスデコーダＸ−DCR及びＹ−DCR
により形成される選択／非選択信号のレベルは、ほゞ＋
5Vとされ、ロウレベルは、ほゞ回路の接地電位の0Vにさ
れる。

MNOSトランジスタに対する書き込み／消去動作のため
に、負の高電圧−Vppが用いられる。この電圧−Vppは、
約−12Vとされ、外部端子から供給するものの他、上記
＋5Vで動作する発振回路で形成されたパルス信号を整流
して、負の電圧を形成するレベル変換回路により形成す
るものであってもよい。

第１図において、メモリアレイＭ−ARYは、マトリック
ス配置されたメモリセルを含んでいる。メモリセルは、
例示的に示されているように、MNOSトランジスタQ2のド
レインとデータ線（ビット線又はディジット線）D1との
間に設けられたアドレス選択用MOSFETQ1と、上記MNOSト
ランジスタQ2のソースと共通ソース線CSとの間に設けら
れた分離用MOSFETQ3とから構成される。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用MOSFETQ1等のゲートは、第１ワード線W11に共通
接続され、Q1に対応されたMNOSトランジスタQ2等のゲー
トは、第２ワード線W12に共通接続されている。同様に
他の同一の行に配置されたメモリセルアドレス選択用MO
SFET及びMNOSトランジスタのゲートは、それぞれ第１ワ
ード線W21,W22に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用MOSF
ETQ1等のドレインは、データ線線D1に共通接続されてい
る。同様に他の同一の列に配置されたメモリセルのアド
レス選択用MOSFETのドレインは、それぞれデータ線D2に
共通接続されている。

この実施例に従うと、MNOSトランジスタの基体（基板）
ゲートに電源電圧Vcc印加することによってMNOSの記憶
情報を消去する構成をとるので、上記基体ゲート、すな
わち、メモリアレイＭ−ARYが形成された半導体領域WEL
Lは、Ｘデコーダ,Yデコーダ等の周辺回路を構成するＮ
チャンネルMOSFETが形成される半導体領域（ウェル領
域）と電気的に分断される。上記メモリアレイＭ−ARY
が形成されるウェル領域WELLは後述するように、例えば
Ｎ型半導体基板表面に形成されたＰ型ウェル領域から構
成される。上記Ｎ型半導体基板には、定常的に＋5Vのよ
うな電源電圧Vccが供給される。

上記の消去のために、個々のメモリセルをそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭ−ARYは１つの共通なウェル領域WEL
Lに形成される。

上記第１のワード線W11,W21は、それぞれＸデコーダを
構成するノア（NOR）ゲート回路NOR1,NOR2の出力信号を
選択的に伝える後述するようなゲート回路Ｇの出力端子
に結合される。第２のワード線W12,W22は、それぞれ上
記ノアゲート回路NOR1,NOR2の出力信号に従って、選択
的に約−12Vのような負の高電圧を出力するレベル変換
回路LVCの出力端子に結合される。また、分離用MOSFETQ
3等のゲートは共通化され、制御電圧発生回路Vig−Ｇに
より形成された制御電圧Vigが供給される。これら分離
用MOSFETQ3等のソースは、それぞれ共通化されて共通ソ
ース線CSを構成し、並列形態のＰチャンネルMOSFETQ7,Q
8と、ＰチャンネルMOSFETQ6を通して選択的に回路の接
地電位又は電源電圧Vccが供給される。この実施例に従
うと、その書き込み／消去動作の時にデータ線が負の高
電位にされる。したがって、そのソース電位が負電位に
され、このような負電位に無関係に通常のレベルの信号
（0V,5V）によってオン／オフ動作を行うスイッチMOSFE
Tとしては必然的にＰチャンネルMOSFETが用いられる。
上記MOSFETQ7,Q8のゲートには、制御信号erが供給さ
れ、MOSFETQ6のゲートには、上記制御信号erがインバー
タ回路IVによって反転されて供給される。これにより、
上記MOSFETQ7,Q8とQ6は、上記制御信号erのレベルに応
じて相補的にオン／オフ状態にされる。また、上記MNOS
トランジスタのゲートが結合される第２のワード線W12,
W22等と共通化されたソース線との間には、制御信号er/
weを受けるＰチャンネル型のスイッチMOSFETQ4,Q5等が
設けられる。これらのスイッチMOSFETQ4,Q5は、上記制
御信号er/weが消去及び書き込み動作の時には、そのハ
イレベルにされることよりオフ状態にされ、読み出し動
作のときにロウレベルにされることによりオン状態にさ
れる。これによって、読み出し動作のときには、第２ワ
ード線、言い換えるならば、MNOSトランジスタのゲート
電圧は、そのソース電圧と等しくされる。これによっ
て、読み出し動作においてＰチャンネルMOSFETQ7,Q8を
介し共通ソース線CSに回路の接地電位が与えられると
き、共通ソース線CSの電位がQ7,Q8のしき値電圧によっ
て浮き上がっても、それに応じて第２ワード線の電位を
等しくできる。したがって、例えば−0.5Vのような負の
しきい値電圧を持つMNOSトランジスタをオン状態に維持
させることができる。すなわち、共通ソース線CSの浮き
上がりは、MNOSトランジスタの基板効果による実効的な
しきい値電圧の上昇をもたらす。この結果、上記のよう
にそのしきい値電圧が−0.5Vのように小さいと、その選
択的に流れるべきメモリ電流が流れなくなってしまうか
らである。

上記のようにMNOSトランジスタQ2等のソースを分離用MO
SFETQ3等を介して共通化する。これにより、MNOSトラン
ジスタとアドレス選択用MOSFETとからなるメモリセルを
用いた場合のように、データ線と並行に走るソース線
（基準電位線）が不用になるため、メモリアレイの高集
積化を図ることができる。

上記分離用MOSFETQ3等は、MNOSトランジスタへの後述す
るような書き込み動作において、選択されたメモリセル
の第１及び第２のワード線W11,12等がハイレベル（5V）
とされ、基体ゲートとしてのウェル領域WELLが約−12V
とされるとともに、データ線D1が約−10Vにされたと
き、上記制御電圧Vigが約−10Vのような低い電位にされ
ることによりオフ状態にされる。これにより、非選択
（書き込み阻止）とされたデータ線D2のハイレベル（約
5V）から上記書き込みを行うべきメモリセル側に電流が
流れ込むのを防止する。

上記メモリアレイＭ−ARYが形成されるウェル領域WELL
には、制御電圧発生回路Vw−Ｇにより形成された制御電
圧Vwが供給される。この電圧Vwは、書き込み動作のきに
約−12Vのような負の高電圧にされ、消去動作のときに
約＋5Vの電位にされる。

メモリアレイＭ−ARYの各データ線D1,D2と共通データ線
CDとの間にＹゲート回路としてのスイッチMOSFETQ9,Q10
等が設けられる。これらのMOSFETQ9,Q10のゲートには、
図示しないＹデコーダＹ−DCRの出力信号が供給され
る。上記共通データ線CDは、入出力回路IOBを構成する
データ入力回路の出力端子とデータ出力回路の入力端子
に結合される。この入力出力回路IOBを構成するデータ
入力回路の入力端子とデータ出力回路の出力端子は、外
部端子I/Oに結合される。

特に制限されないが、各データ線D1,D2等には、書き込
み動作のために、選択されたデータ線のレベルに応じ
て、その電圧を負の高電圧−Vppにさせるレベル変換回
路LVCが設けられる。

第２図には、ＸデコーダＸ−DCRの単位回路を構成する
ゲート回路Ｇ及びレベル変換回路LVCの一実施例の回路
図が示されている。

ゲート回路Ｇは、上記ノアゲート回路NOR1の出力信号を
制御信号▲▼′に従って第１ワード線W11に伝える
ＮチャンネルMOSFETQ11と、上記制御信号▲▼′と
逆相の制御信号we′を受けて、第１のワード線W11に回
路の接地電位を与えるＮチャンネルMOSFETQ12により構
成される。すなわち、書き込み動作のとき上記制御信号
▲▼′のロウレベルによって伝送ゲートMOSFETQ11
はオフ状態にされ、制御信号we′のハイレベルによって
MOSFETQ12はオン状態にされるから、第１のワード線W11
等は全て回路の接地電位にされる。消去もしくは読み出
し動作のとき、第１のワード線W11は、上記制御信号▲
▼′のハイレベル、we′のロウレベルによって伝送
ゲートMOSFETQ11等がオン状態にされ、ノアゲート回路N
OR1の出力信号に従ったハイレベルとロウレベルにされ
る。すなわち、上記ワード線W11は、それが選択状態な
らハイレベル（5V）とされ、非選択状態ならロウレベル
（0V）とされる。

レベル変換回路LVCはMOSFETQ13〜Q19及びインバータ回
路IV1より構成される。上記ノアゲート回路NOR1の出力
端子は、制御信号▲▼を受けるＰチャンネル型
伝送ゲートMOSFETQ13を通して第２のワード線W12に結合
される。また、上記ノアゲート回路NOR1の出力信号を受
けるインバータ回路IV1の出力端子は、制御信号▲
▼を受けるＰチャンネル型伝送ゲートMOSFETQ14を介
して上記第２のワード線W12に結合される。上記第２の
ワード線W12は、そのレベルに従って次のレベル変換回
路により選択的に負の高電圧−Vppにされる。上記ワー
ド線W12を選択的に負の高電圧−Vppにさせる回路は、次
の各回路素子により構成される。特に制限されないが、
上記第２のワード線W12と負の電圧端子−Vppの間には、
負電圧−Vppからワード線W12に向かって電流を流すよう
にされたダイオード形態のＰチャンネルMOSFETQ15が設
けられる。上記負電圧端子−VppとキャパシタＣの一方
の電極との間には、上記第２のワード線W12側にゲート
が結合されたＰチャンネルMOSFETQ16が設けられる。上
記キャパシタＣの一方の電極と上記第２のワード線W12
との間には、ワード線側から電流を流すようにされたダ
イオード形態のＰチャンネルMOSFETQ17が設けられる。
上記キャパシタＣの他方の電極には、上記第２のワード
線W12側にそのゲートが結合されたＰチャンネルMOSFETQ
18を通して図示しない発振回路OSCで形成された発振パ
ルスが供給される。また、上記ワード線W12には、制御
信号▲▼を受けるＰチャンネルMOSFETQ19によっ
て、上記レベル変換回路がレベル変換動作を開始する前
に回路の接地電位が与えられる。

この実施例のレベル変換動作は、次の通りである。

例えば、消去動作のとき、最初に上記制御信号▲▼
が一時的にロウレベルにされ、第２ワード線W12を回路
の接地電位にリセットさせる。この後、制御信号▲
▼がロウレベルにされる。これによってMOSFETQ14が
オン状態にされる。例えば、ノアゲート回路NOR1からハ
イレベルの選択信号が送出されたなら、インバータ回路
IV1を介してロウレベルの信号が上記MOSFETQ14に伝えら
れるから、上記MOSFET14のゲートとソースが同電位にさ
れる結果、上記MOSFETQ14はオフ状態にされる。これに
よって第２ワード線W12はフローティング状態で上記ロ
ウレベルを維持する。上記第２ワード線W12がフローテ
ィング状態でロウレベルにされると、発振パルスがハイ
レベルにされたとき、MOSFETQ18がオン状態にされて、
キャパシタＣにプリチャージを行う。次に、上記発振パ
ルスが回路の接地電位にされると、キャパシタＣは、ブ
ートストラップ作用によって負電位を形成する。この負
電位によってMOSFETQ17とQ16がオン状態にされ、第２ワ
ード線の電位を負電圧−Vppにより上記ブートストラッ
プ作用による負電圧分だけ低下させる。次に、発振パル
スがハイレベルにされると、キャパシタＣには上記負電
圧だけ大きなレベルにプリチャージされるから、同様な
動作の繰り返しによって、上記負電圧−Vppが約12Vのよ
うな負の高電圧なら、第２ワード線W12の電位を約−10V
のような低い電位まで低下させる。なお、ダイオード形
態のMOSFETQ17,Q16のしきい値電圧が存在するから、上
述のように負電圧Vppが−12Vでもワード線W12の電位は
−10Vのような電位にした低下しない。一方、ノアゲー
ト回路NOR1からロウレベルの非選択信号が送出されたな
ら、インバータ回路IV1を介してハイレベルの信号が上
記MOSFETQ14に伝えられるから、第２ワード線W12の電位
は、約5Vのようなハイレベルにされる。

また、書き込み動作においては、制御信号▲▼が一
時的にロウレベルにされ、第２ワード線W12を回路の接
地電位にリセットされた後、制御信号▲▼ロウ
レベルにされる。これによってMOSFETQ13がオン状態に
される。例えば、ノアゲート回路NOR1からハイレベルの
選択信号が送出されたなら、上記消去動作とは逆に、第
２ワード線12の電位は約5Vのようなハイレベルに、ロウ
レベルの非選択信号が送出されたなら、第２ワード線W1
2の電位の電位は上記レベル変換回路LVCが動作して−10
Vにされる。

第３図には、メモリアレイＭ−ARYが形成されるウェルW
ELLの制御電圧発生回路Vw−Ｇの一実施例の回路図が示
されている。

この回路は、制御信号▲▼を受けて消去動作の
時の＋5Vを出力させるＰチャンネルMOSFETQ20と、書き
込み動作の時に、制御信号▲▼を受けて一時的にオ
ン状態になり、ウェルを回路の接地電位に一旦リセット
させるＰチャンネルMOSFETQ21と、フローティング状態
でのロウレベル（接地電位）を受けて、それを−12Vの
ような負電圧−Vppに低下させる前記類似のレベル変換
回路LVCとにより構成される。なお、そのレベル変換動
作のために必要とされる発振パルスOSCは、書き込み制
御信号▲▼′を受けるＰチャンネル型の伝送ゲート
MOSFETQ22を介して供給される。

なお、分離用MOSFETQ3等のゲートに供給される制御電圧
Vigを形成する制御電圧発生回路Vig−Ｇも、その制御信
号が異なることを除いて上記第３図に示した回路と類似
の回路により構成される。また、データ線に設けられた
レベル変換回路LVCは、上記第２図と類似の回路により
構成される。ただし、そのレベル変換動作は、アドレス
デコーダの出力信号ではなく選択されたデータ線の書き
込み信号レベルに従って行うものであることは言うまで
もないであろう。

消去動作におては、ウェル領域WELLが＋5Vに、第２ワー
ド線が−10Vにされることによって、フローティングゲ
ートの電子が基体ゲート側に戻される。また、書き込み
動作においては、書き込みが行われるMNOSトランジスタ
のゲートが結合される第２ワード線は＋5Vに、ウェル領
域WELLは−12Vに、論理“1"に対応されたそのデータ線
は−10Vのようにされ、論理“0"（書き込み阻止）に対
応されたデータ線は＋5Vにされる。

なお、読み出し動作においては、Ｙゲートにより選択さ
たデータ線がデータ出力回路に含まれるセンスアンプの
入力端子に結合される。センスアンプは、選択されたデ
ータ線とワード線に結合されたメモリセルを通して流れ
る電流をセンスすることよって、その記憶情報の読み出
しを行うものである。

〔効果〕

（１）MNOSトランジスタのソースと共通のソース線との
間に分離用MOSFETを設けたメモリセルにおいて、そのゲ
ートと上記分離用MOSFETを介してき共通化されたソース
線との間に、読み出し動作の時にオン状態にされる短絡
MOSFETを設けることによって、MNOSトランジスタのゲー
トとソースを等しくできる。これによって、共通ソース
線の浮き上がりに無関係にMNOSトランジスタをそのしき
い値電圧に従った電流を流すようにすることができると
いう効果が得られる。

（２）MNOSトランジスタのソースを分離用MOSFETを介し
て共通化することによって、メモリアレイのデータ線と
並行に走る基準電位線を省略できるから、メモリアレイ
の高集積化を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。データ線にラッチ回路
を設けておいて、書き込み動作に先立って選択されたワ
ード線の全メモリセルの記憶情報を転送するとともに、
書き込むべきメモリセルに対応されたラッチ回路の書き
替えを行うとともに、そのワード線に関する全消去及び
上記ラッチ回路の保持情報に従った書き込み動作を連続
して行うようにするものであってもよい。また、Ｘデコ
ーダやラッチ回路及び制御信号により選択的に負の高電
圧を発生させるレベル変換回路の具体的回路構成は、何
であってもよい。

〔利用分野〕

この発明は、EEPROM装置として広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明に係るEEPROM装置の要部一実施例の
回路図、 第２図は、そのＸデコーダ及びレベル変換回路の一実施
例を示す回路図、 第３図は、ウェル領域に供給される制御電圧発生回路の
一実施例を示す回路図である。 Ｍ−ARY……メモリアレイ、Ｘ−DCR……Ｘデコーダ、LV
C……レベル変換回路、FF……ラッチ回路、Vig−G,Vw−
Ｇ……制御電圧発生回路、10B……入出力回路、WELL…
…ウェル領域

フロントページの続き (72)発明者 寺沢 正明 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内

Claims (3)

【特許請求の範囲】
1. 【請求項１】MNOSトランジスタのドレイン側に設けられ
   たアドレス選択用MOSFET及びそのソース側に設けられた
   分離用MOSFETとからなるメモリセルが形成されたウェル
   領域と、CMOS回路を構成する第１導電型のMOSFETが形成
   されるウェル領域と、上記ウェル領域及びCMOS回路を構
   成する第２導電型のMOSFETが形成され、定常的に所定の
   電圧が供給される半導体基板と、上記分離用MOSFETによ
   り共通化される共通ソース線に制御信号に従って所定の
   電圧を供給する第２導電型のMOSFETと、読み出し動作の
   ときに上記共通ソース線とMNOSトランジスタのゲートが
   結合されるワード線とを短絡させる第２導電型のMOSFET
   を含むことを特徴とするEEPROM装置。
2. 【請求項２】上記MNOSトランジスタへの書き込み／消去
   は、負の高電圧と正の比較的低い電源電圧との電圧差を
   用いて行われるものであることを特徴とする特許請求の
   範囲第１項記載のEEPROM装置。
3. 【請求項３】上記書き込み／消去動作を実行するメモリ
   セルの各電位の変化は、一定の周期的なパルス信号に基
   づいて形成されたタイミング信号により制御されるもの
   であることを特徴とする特許請求の範囲第１又は第２項
   記載のEEPROM装置。