JPH0754632B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0754632B2 JPH0754632B2 JP23741685A JP23741685A JPH0754632B2 JP H0754632 B2 JPH0754632 B2 JP H0754632B2 JP 23741685 A JP23741685 A JP 23741685A JP 23741685 A JP23741685 A JP 23741685A JP H0754632 B2 JPH0754632 B2 JP H0754632B2
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
電気的に書き込み及び消去がなされる不揮発性記憶素子
を用いたEEPROM（エレクトリカリ・イレーザブル・プロ
グラマブル・リード・オンリー・メモリ）装置に利用し
て有効な技術に関するものである。
電気的に書き込み及び消去がなされる不揮発性記憶素子
を用いたEEPROM（エレクトリカリ・イレーザブル・プロ
グラマブル・リード・オンリー・メモリ）装置に利用し
て有効な技術に関するものである。
半導体不揮発性メモリ、例えば比較的薄いシリコン酸化
膜とその上に形成され比較的厚いシリコン窒化膜（ナイ
トライド）との２層構造のゲート絶縁膜を持つ絶縁ゲー
ト電界効果トランジスタ（以下、単にMNOSという）は、
その駆動電源が遮断されても記憶内容を保持する。この
MNOSは、記憶情報の書込み及び消去を電気的に行うこと
ができる。
膜とその上に形成され比較的厚いシリコン窒化膜（ナイ
トライド）との２層構造のゲート絶縁膜を持つ絶縁ゲー
ト電界効果トランジスタ（以下、単にMNOSという）は、
その駆動電源が遮断されても記憶内容を保持する。この
MNOSは、記憶情報の書込み及び消去を電気的に行うこと
ができる。
MNOSにおいて、消去状態もしくは記憶情報が書込まれて
いない状態では、そのしきい値電圧は例えば−４ボルト
のような負電圧になる。MNOSのゲート絶縁膜には、記憶
情報の書込み又は消去のために、トンネル現象によりキ
ャリアの注入が生じるような高電界が作用させられる。
いない状態では、そのしきい値電圧は例えば−４ボルト
のような負電圧になる。MNOSのゲート絶縁膜には、記憶
情報の書込み又は消去のために、トンネル現象によりキ
ャリアの注入が生じるような高電界が作用させられる。
書込み動作において、基体ゲートには、例えばほゞ回路
の接地電位のような0Vが印加され、ゲートには、例えば
＋25Vのような高電圧が印加される。ソース領域及びド
レイン領域には、書込むべき情報に応じたレベルの電
圧、例えばほゞ0Vの低電圧又は＋20Vのような高電圧が
印加される。ソース領域及びドレイン領域との間のシリ
コン領域表面には、上記のようなゲートに正の高電圧が
加えられることに応じてチャンネルが誘導される。この
ときのチャンネルの電位はソース領域及びドレイン領域
の電位と等しい。そこで、ソース領域及びドレイン領域
に上記のように0Vの電圧が印加されるとゲート絶縁膜に
は上記ゲートの高電圧に応じた高電界が作用するように
なる。その結果、ゲート絶縁膜にはトンネル現象により
チャンネルからキャリアとしての電子が注入される。こ
れによって、MNOSのしきい値電圧は、上記−4Vから例え
ば＋4Vのような正の値に変化する。一方、ソース領域及
びドレイン領域に上記のように＋20Vが印加されている
場合、ゲートとチャンネルとの間の電位差は数Ｖにしか
ならない。すなわち、トンネル現象による電子の注入が
起こるには不十分な電圧がゲート絶縁膜に加わる。その
ため、MNOSのしきい値電圧は変化しない。
の接地電位のような0Vが印加され、ゲートには、例えば
＋25Vのような高電圧が印加される。ソース領域及びド
レイン領域には、書込むべき情報に応じたレベルの電
圧、例えばほゞ0Vの低電圧又は＋20Vのような高電圧が
印加される。ソース領域及びドレイン領域との間のシリ
コン領域表面には、上記のようなゲートに正の高電圧が
加えられることに応じてチャンネルが誘導される。この
ときのチャンネルの電位はソース領域及びドレイン領域
の電位と等しい。そこで、ソース領域及びドレイン領域
に上記のように0Vの電圧が印加されるとゲート絶縁膜に
は上記ゲートの高電圧に応じた高電界が作用するように
なる。その結果、ゲート絶縁膜にはトンネル現象により
チャンネルからキャリアとしての電子が注入される。こ
れによって、MNOSのしきい値電圧は、上記−4Vから例え
ば＋4Vのような正の値に変化する。一方、ソース領域及
びドレイン領域に上記のように＋20Vが印加されている
場合、ゲートとチャンネルとの間の電位差は数Ｖにしか
ならない。すなわち、トンネル現象による電子の注入が
起こるには不十分な電圧がゲート絶縁膜に加わる。その
ため、MNOSのしきい値電圧は変化しない。
消去の場合には、ゲートに0Vを与えながら基体ゲートに
＋25Vのような高電圧を印加して、逆方向のトンネル現
象を生じしめて、キャリアとしての電子の基体ゲートに
戻すものである。
＋25Vのような高電圧を印加して、逆方向のトンネル現
象を生じしめて、キャリアとしての電子の基体ゲートに
戻すものである。
しかしながら、低消費電力化等のためにアドレス選択回
路等の周辺回路をＮチャンネルMOSFETとＰチャンネルMO
SFETとの組み合わせから成るCMOS回路により構成した場
合、例えばＮ型基板上に形成された基体ゲート（Ｐ型ウ
ェル）に上記のような高電圧＋25Vを供給すると、基板
とウェル間が順バイアスされてしまう。
路等の周辺回路をＮチャンネルMOSFETとＰチャンネルMO
SFETとの組み合わせから成るCMOS回路により構成した場
合、例えばＮ型基板上に形成された基体ゲート（Ｐ型ウ
ェル）に上記のような高電圧＋25Vを供給すると、基板
とウェル間が順バイアスされてしまう。
そこで、本願発明者等は負の高電圧を形成して、消去動
作のときにMNOSのゲートに上記負電圧を供給することに
よって、その消去動作を行うことを考えた。この場合、
第１のワード線のレベルに応じて第２のワード線を選択
的に負の高電圧にするレベル変換回路を用いることによ
って、２つのワード線に対してアドレスデコーダ回路を
供用でき、その簡素化が図られることを見い出した（MN
OSについては、例えば特開昭55−156370号公報、雑誌
『日経エレクトロニクス』1981年７月６日付、第193頁
〜第206頁等を参照）。
作のときにMNOSのゲートに上記負電圧を供給することに
よって、その消去動作を行うことを考えた。この場合、
第１のワード線のレベルに応じて第２のワード線を選択
的に負の高電圧にするレベル変換回路を用いることによ
って、２つのワード線に対してアドレスデコーダ回路を
供用でき、その簡素化が図られることを見い出した（MN
OSについては、例えば特開昭55−156370号公報、雑誌
『日経エレクトロニクス』1981年７月６日付、第193頁
〜第206頁等を参照）。
この発明の目的は、低消費電力化と回路の簡素化を実現
した半導体記憶装置を提供することにある。
した半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかなになるで
あろう。
この明細書の記述および添付図面から明らかなになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、ア
ドレス選択用MOSFETのゲートが結合された第１のワード
線の選択信号を受けて、このワード線の選択／非選択レ
ベルに従って、不揮発性記憶素子のゲートが結合された
第２のワード線に書き込み／消去動作に応じた正の電源
電圧又は負の高電圧を供給するレベル変換回路を設ける
ことによって、その書き込み／消去動作を行うようにす
るものである。
を簡単に説明すれば、下記の通りである。すなわち、ア
ドレス選択用MOSFETのゲートが結合された第１のワード
線の選択信号を受けて、このワード線の選択／非選択レ
ベルに従って、不揮発性記憶素子のゲートが結合された
第２のワード線に書き込み／消去動作に応じた正の電源
電圧又は負の高電圧を供給するレベル変換回路を設ける
ことによって、その書き込み／消去動作を行うようにす
るものである。
第１図には、この発明をMNOSを記憶素子とするEEPROMM
装置に適用した場合の一実施例の回路図が示されてい
る。同図において、ＰチャンネルMOSFETは、そのチャン
ネル部分に直線が付加されることによって、Ｎチャンネ
ルMOSFETと区別して表されている。
装置に適用した場合の一実施例の回路図が示されてい
る。同図において、ＰチャンネルMOSFETは、そのチャン
ネル部分に直線が付加されることによって、Ｎチャンネ
ルMOSFETと区別して表されている。
この実施例の回路は、後で詳細に説明するようなメモリ
アレイＭ−ARYとともにアドレスデコーダ，これらのア
ドレスデコーダの出力信号を受けて負の比較的高電圧の
信号を形成するレベル変換回路とを含んでいる。
アレイＭ−ARYとともにアドレスデコーダ，これらのア
ドレスデコーダの出力信号を受けて負の比較的高電圧の
信号を形成するレベル変換回路とを含んでいる。
上記書込み動作、消去動作等のために用いられる負の高
電圧−Vppは、図示しないが発振回路とブートストラッ
プを利用した一種の昇圧回路より形成される。この高電
圧−Vppは、電源端子Vccから供給された低電源電圧に基
づいて、回路装置に書込み動作をさせるとき及び消去動
作をさせるときに必要な、ほゞ十数Ｖのような負の高電
圧とされる。また、読み出し動作においては、上記発振
回路及び昇圧回路は非動作状態にされ、上記高電圧−Vp
pが供給される電源端子は回路の接地電位にされる。
電圧−Vppは、図示しないが発振回路とブートストラッ
プを利用した一種の昇圧回路より形成される。この高電
圧−Vppは、電源端子Vccから供給された低電源電圧に基
づいて、回路装置に書込み動作をさせるとき及び消去動
作をさせるときに必要な、ほゞ十数Ｖのような負の高電
圧とされる。また、読み出し動作においては、上記発振
回路及び昇圧回路は非動作状態にされ、上記高電圧−Vp
pが供給される電源端子は回路の接地電位にされる。
同図において、Ｍ−ARYはメモリアレイあり、マトリッ
クス配置されたメモリセルMS11ないしMS22を含んでい
る。メモシセルのそれぞれは、MS11を代表として第１図
に具体的に示したように、アドレス選択用MOSFETQ2と、
MOSFETQ1とから構成されている。
クス配置されたメモリセルMS11ないしMS22を含んでい
る。メモシセルのそれぞれは、MS11を代表として第１図
に具体的に示したように、アドレス選択用MOSFETQ2と、
MOSFETQ1とから構成されている。
同一の行に配置されたメモリセルMS11,MS12のそれぞれ
のアドレス選択用MOSFETQ2のゲートは、第１ワード線W1
1に共通接続され、それぞれのMNOSQ1のゲートは、第２
ワード線W12に共通接続されている。同様に他の同一の
行に配置されたメモリセルMS21,MS22のアドレス選択用M
OSFET及びMNOSのゲートは、それぞれ第１ワード線W21、
W22に共通接続されている。
のアドレス選択用MOSFETQ2のゲートは、第１ワード線W1
1に共通接続され、それぞれのMNOSQ1のゲートは、第２
ワード線W12に共通接続されている。同様に他の同一の
行に配置されたメモリセルMS21,MS22のアドレス選択用M
OSFET及びMNOSのゲートは、それぞれ第１ワード線W21、
W22に共通接続されている。
同一の列に配置されたメモリセルMS11,MS21のアドレス
選択用MOSFETQ2のドレインは、ディジット（データ）線
D1に共通接続され、MNOSのソースは基準電位線ED1に共
通接続されている。同様に他の同一の列に配置されたメ
モリセルMS12,MS22のアドレス選択用MOSFETのドレイン
及びMNOSのソースは、それぞれディデット線D2,基準電
位線ED2に共通接続されている。
選択用MOSFETQ2のドレインは、ディジット（データ）線
D1に共通接続され、MNOSのソースは基準電位線ED1に共
通接続されている。同様に他の同一の列に配置されたメ
モリセルMS12,MS22のアドレス選択用MOSFETのドレイン
及びMNOSのソースは、それぞれディデット線D2,基準電
位線ED2に共通接続されている。
Ｘアドレスデコーダを形成する単位のアドレスデコーダ
回路UXDCは、次の各回路素子により構成される。ノアゲ
ート回路G1は、図示しないアドレスバッファから供給さ
れたアドレス信号を受けて、これを解読してワード線選
択信号を形成する。この実施例では、書き込み動作の時
に、後述するレベル変換回路LVCにより形成された出力
レベルを選択的に逆転させるため、上記ノアゲート回路
G1の出力信号を選択的に逆転させる次のレベル反転回路
が設けられる。レベル反転回路は、上記ノアゲート路G1
の出力信号をそのまま伝えるＮチャンネル型の伝送ゲー
トMOSFETQ6と、上記ノアゲート回路G1の出力信号を受け
るＰチャンネルMOSFETQ3とＮチャンネルMOSFETQ4からな
るCMOSインバータ回路によって反転された信号を伝える
Ｐチャンネル型の伝送ゲートMOSFETQ5と、上記両伝送ゲ
ートMOSFETQ5,Q6を通して選択的に供給された信号を受
けるＰチャンネルMOSFETQ7とＮチャンネルMOSFETQ8から
なるCMOSインバータ回路とにより構成される。上記伝送
ゲートMOSFETQ5,Q6のゲートには、共通に書き込み動作
と消去動作とを区別する制御信号Ｗが共通に供給される
ことによって相補的に動作させられる。
回路UXDCは、次の各回路素子により構成される。ノアゲ
ート回路G1は、図示しないアドレスバッファから供給さ
れたアドレス信号を受けて、これを解読してワード線選
択信号を形成する。この実施例では、書き込み動作の時
に、後述するレベル変換回路LVCにより形成された出力
レベルを選択的に逆転させるため、上記ノアゲート回路
G1の出力信号を選択的に逆転させる次のレベル反転回路
が設けられる。レベル反転回路は、上記ノアゲート路G1
の出力信号をそのまま伝えるＮチャンネル型の伝送ゲー
トMOSFETQ6と、上記ノアゲート回路G1の出力信号を受け
るＰチャンネルMOSFETQ3とＮチャンネルMOSFETQ4からな
るCMOSインバータ回路によって反転された信号を伝える
Ｐチャンネル型の伝送ゲートMOSFETQ5と、上記両伝送ゲ
ートMOSFETQ5,Q6を通して選択的に供給された信号を受
けるＰチャンネルMOSFETQ7とＮチャンネルMOSFETQ8から
なるCMOSインバータ回路とにより構成される。上記伝送
ゲートMOSFETQ5,Q6のゲートには、共通に書き込み動作
と消去動作とを区別する制御信号Ｗが共通に供給される
ことによって相補的に動作させられる。
上記CMOSインバータ回路（Q7,Q8）の出力端子は、第１
のワード線W11に結合される。この第１のワード線W11に
は、そのレベルに応じて第２のワード線W12の電位を決
定する次のレベル変換回路LVCが設けられる。上記第１
のワード線W11の電位は、第２のワード線W12にそのゲー
トが結合されたＰチャンネル型の伝送ゲートMOSFETQ9を
通してCMOSインバータ構成のＮチャンネルMOSFETQ11と
ＰチャンネルMOSFETQ12のゲートに伝えられる。上記MOS
FETQ11とQ12のゲートと、負の高電圧端子−Vppとの間に
は、上記第２のワード線にそのゲートが結合されたＮチ
ャンネルMOSFETQ11が設けられる。また、上記MOSFETQ11
とQ12のゲートと電源電圧Vccとの間には、制御信号Ｃが
ゲートに供給されたＰチャンネルMOSFETQ13が設けられ
る。なお、上記CMOSインバータ構成のＮチャンネルMOSF
ETQ11のソースには負の高電圧−Vppが供給され、上記Ｐ
チャンネルMOSFETQ12のソースには、電源電圧Vccが供給
される。
のワード線W11に結合される。この第１のワード線W11に
は、そのレベルに応じて第２のワード線W12の電位を決
定する次のレベル変換回路LVCが設けられる。上記第１
のワード線W11の電位は、第２のワード線W12にそのゲー
トが結合されたＰチャンネル型の伝送ゲートMOSFETQ9を
通してCMOSインバータ構成のＮチャンネルMOSFETQ11と
ＰチャンネルMOSFETQ12のゲートに伝えられる。上記MOS
FETQ11とQ12のゲートと、負の高電圧端子−Vppとの間に
は、上記第２のワード線にそのゲートが結合されたＮチ
ャンネルMOSFETQ11が設けられる。また、上記MOSFETQ11
とQ12のゲートと電源電圧Vccとの間には、制御信号Ｃが
ゲートに供給されたＰチャンネルMOSFETQ13が設けられ
る。なお、上記CMOSインバータ構成のＮチャンネルMOSF
ETQ11のソースには負の高電圧−Vppが供給され、上記Ｐ
チャンネルMOSFETQ12のソースには、電源電圧Vccが供給
される。
他のワード線W21等に対しても上記類似の単位のアドレ
スデコーダUDEC及びレベル変換回路LVCが設けられる。
スデコーダUDEC及びレベル変換回路LVCが設けられる。
なお、図示しない制御回路は、外部端子▲▼、▲
▼、▲▼を介して供給されるチップ選択信号、
プログラム信号、出力エネイブル信号（以下チップ選択
信号▲▼、プログラム信号▲▼のように記
す）を受け、各種内部制御信号を形成する。
▼、▲▼を介して供給されるチップ選択信号、
プログラム信号、出力エネイブル信号（以下チップ選択
信号▲▼、プログラム信号▲▼のように記
す）を受け、各種内部制御信号を形成する。
特に制限されないが、チップ選択信号▲▼がハイレ
ベルであり、プログラム信号▲▼がロウレベルで
あるなら、それらの信号の組み合わせはチップ非選択モ
ードを意味する。
ベルであり、プログラム信号▲▼がロウレベルで
あるなら、それらの信号の組み合わせはチップ非選択モ
ードを意味する。
チップ選択信号▲▼及び出力エネイブル信号▲
▼がロウレベルであり、プログラム信号▲▼がロ
ウレベルであるなら、その組み合わせは読み出し動作モ
ードを意味する。
▼がロウレベルであり、プログラム信号▲▼がロ
ウレベルであるなら、その組み合わせは読み出し動作モ
ードを意味する。
チップ選択信号▲▼がハイレベルで、プログラム信
号▲▼がハイレベルなら、その組み合わせは書き
込み動作モードを意味する。
号▲▼がハイレベルなら、その組み合わせは書き
込み動作モードを意味する。
チップ選択信号▲▼がロウレベルでプログラム信号
▲▼がハイレベルなら、その組み合わせは消去動
作モードを意味する。
▲▼がハイレベルなら、その組み合わせは消去動
作モードを意味する。
上記制御信号Ｗは、上記制御回路により上記書き込み動
作モードのときにハイレベルにされ、消去動作モードと
読み出し動作モードのときにロウレベルにされる。ま
た、制御信号Ｃはメモリセルのアドレッシングに先立っ
て瞬時の間だけロウレベルにされる。
作モードのときにハイレベルにされ、消去動作モードと
読み出し動作モードのときにロウレベルにされる。ま
た、制御信号Ｃはメモリセルのアドレッシングに先立っ
て瞬時の間だけロウレベルにされる。
この実施例の回路を構成するＮチャンネルMOSFET及びMN
OSは、Ｎ型単結晶シリコンからなる半導体基板上に形成
されたＰ型ウェル領域上に形成される。また、Ｐチャン
ネルMOSFETは上記Ｎ型基板上に形成される。上記基板に
は、電源電圧Vccが定常的に供給される。この実施例に
従うと、MNOSの記憶情報を消去する場合、メモリセルを
構成するMNOS及びアドレス選択用MOSFETの基体ゲートと
してのウェル領域には、上記電源電圧Vccが供給され
る。これに対して書き込みを行う場合、負の高電圧−Vp
pが印加される。また、読み出し動作のときには、上記
ウェル領域には回路の接地電位が与えられる。上記メモ
リアレイが構成されＰ型ウェル領域WELLは、Ｘデコー
ダ,Yデコーダ等の周辺回路が構成されるＰ型ウェル領域
と電気的に分離される。すなわち、メモリアレイが形成
されるＰ型ウェル領域と周辺回路が構成されるＰ型ウェ
ル領域は互いに独立にされかつ離された状態をもって形
成される。
OSは、Ｎ型単結晶シリコンからなる半導体基板上に形成
されたＰ型ウェル領域上に形成される。また、Ｐチャン
ネルMOSFETは上記Ｎ型基板上に形成される。上記基板に
は、電源電圧Vccが定常的に供給される。この実施例に
従うと、MNOSの記憶情報を消去する場合、メモリセルを
構成するMNOS及びアドレス選択用MOSFETの基体ゲートと
してのウェル領域には、上記電源電圧Vccが供給され
る。これに対して書き込みを行う場合、負の高電圧−Vp
pが印加される。また、読み出し動作のときには、上記
ウェル領域には回路の接地電位が与えられる。上記メモ
リアレイが構成されＰ型ウェル領域WELLは、Ｘデコー
ダ,Yデコーダ等の周辺回路が構成されるＰ型ウェル領域
と電気的に分離される。すなわち、メモリアレイが形成
されるＰ型ウェル領域と周辺回路が構成されるＰ型ウェ
ル領域は互いに独立にされかつ離された状態をもって形
成される。
なお上記の消去動作のために、個々のメモリセルをそれ
ぞれ独立のウェル領域に形成したり、同じ行もしくは列
に配置されるメモリセルを共通のウェル領域に形成した
りすることもできる。
ぞれ独立のウェル領域に形成したり、同じ行もしくは列
に配置されるメモリセルを共通のウェル領域に形成した
りすることもできる。
上記実施例回路の書き込み動作を説明する。書き込み動
作において、メモリセルが形成されたウェルWELLには、
制御電圧発生回路Vw−Ｇから発生される負の高電圧−Vp
pが供給される。また、上記制御信号Ｗはハイレベルに
され、メモリアレイＭ−ARYの基準電位線ED1,ED2等は基
準電位線駆動回路DRVによってフローティング状態にさ
れる。
作において、メモリセルが形成されたウェルWELLには、
制御電圧発生回路Vw−Ｇから発生される負の高電圧−Vp
pが供給される。また、上記制御信号Ｗはハイレベルに
され、メモリアレイＭ−ARYの基準電位線ED1,ED2等は基
準電位線駆動回路DRVによってフローティング状態にさ
れる。
上記制御信号Ｗのハイレベルによってレベル反転回路の
ＮチャンネルMOSFETQ6がオン状態にされる。それ故、ノ
アゲート回路G1の出力から得られたハイレベル（Vcc）
の選択信号は、CMOSインバータ回路（Q7,Q8）によって
反転される。すなわち、書き込み動作においては、第１
のワード線W11等の選択レベルはロウレベルに、非選択
レベルはハイレベルとされる。
ＮチャンネルMOSFETQ6がオン状態にされる。それ故、ノ
アゲート回路G1の出力から得られたハイレベル（Vcc）
の選択信号は、CMOSインバータ回路（Q7,Q8）によって
反転される。すなわち、書き込み動作においては、第１
のワード線W11等の選択レベルはロウレベルに、非選択
レベルはハイレベルとされる。
上記アドレスデコーダの動作に先立って、制御信号Ｃが
瞬時の間ロウレベルにされる。これによって、レベル変
換回路LVCのＰチャンネルMOSFETQ13が瞬時の間オン状態
にされ、MOSFETQ11とQ12のゲートに電源電圧Vcc（ハイ
レベル）を与える。このハイレベルの信号によって、Ｎ
チャンネルMOSFETQ11がオン状態にされ、ＰチャンネルM
OSFETQ12がオフ状態にされるので、第２のワード線W12
の電位を負の高電位−Vppにする。
瞬時の間ロウレベルにされる。これによって、レベル変
換回路LVCのＰチャンネルMOSFETQ13が瞬時の間オン状態
にされ、MOSFETQ11とQ12のゲートに電源電圧Vcc（ハイ
レベル）を与える。このハイレベルの信号によって、Ｎ
チャンネルMOSFETQ11がオン状態にされ、ＰチャンネルM
OSFETQ12がオフ状態にされるので、第２のワード線W12
の電位を負の高電位−Vppにする。
このように第２のワード線W12の電位が低くされている
ので、ＰチャンネルMOSFETQ9はオン状態にされる。した
がって、上記第１のワード線W11のロウレベルの選択信
号は、伝送ゲートMOSFETQ9を通してMOSFETQ11,Q12のゲ
ートに伝えられる。これにより、ＰチャンネルMOSFETQ1
2がオン状態にされて第２のワード線W12の電位を−Vpp
から電源電圧Vccに変化させる。これにより、Ｎチャン
ネルMOSFETQ10がオン状態にされ、MOSFETQ11及びQ12の
ゲート電位を−Vppに低くさせるので、ＮチャンネルMOS
FETQ11は完全にオフ状態にされる。上記MOSFETQ10は、
正帰還回路を構成するので、上記ワード線W11のロウレ
ベルによって、ワード線W12の電位は高速に電源電圧Vcc
のようなハイレベルに立ち上げられる。これによって、
ＮチャンネルMOSFETQ11は極く短い期間しかオン状態を
維持しないから、その貫通電流も極く短い期間しか流れ
ない。
ので、ＰチャンネルMOSFETQ9はオン状態にされる。した
がって、上記第１のワード線W11のロウレベルの選択信
号は、伝送ゲートMOSFETQ9を通してMOSFETQ11,Q12のゲ
ートに伝えられる。これにより、ＰチャンネルMOSFETQ1
2がオン状態にされて第２のワード線W12の電位を−Vpp
から電源電圧Vccに変化させる。これにより、Ｎチャン
ネルMOSFETQ10がオン状態にされ、MOSFETQ11及びQ12の
ゲート電位を−Vppに低くさせるので、ＮチャンネルMOS
FETQ11は完全にオフ状態にされる。上記MOSFETQ10は、
正帰還回路を構成するので、上記ワード線W11のロウレ
ベルによって、ワード線W12の電位は高速に電源電圧Vcc
のようなハイレベルに立ち上げられる。これによって、
ＮチャンネルMOSFETQ11は極く短い期間しかオン状態を
維持しないから、その貫通電流も極く短い期間しか流れ
ない。
なお、ウェルWELLには上述のように負の高電圧が供給さ
れるので、メモリセルのアドレス選択用MOSFETQ2等は、
そのゲートに回路の接地電位のようなロウレベルが供給
されるにもかかわらずにオン状態にされる。したがっ
て、書き込みを行う場合、選択されたディジット線D1に
上記類似のレベル変換回路FFにより負の高電位−Vppを
供給することによって、MNOSのゲートとチャンネル間に
上記電圧Vcc＋Vppの高電圧が供給され、トンネル現象に
よるキャリアの注入がなられる。一方、上記選択された
ワード線W12にそのゲートが結合され、非選択のディジ
ット線D2等にそのドレインが結合された非選択のMNOSに
は、ディジット線D2に電源電圧Vccのように非選択レベ
ルが供給される。上記アドレス選択用のMOSFETのゲート
には、回路の接地電位のようなロウレベルが供給されて
いるので、非選択のディジット線D2等のレベルは、ほゞ
回路の接地電位のようなレベルにされる。したがって、
MNOSのゲートとチャンネル間には電源電圧Vccのような
比較的低い電圧が供給される結果、書き込みが行われな
い。
れるので、メモリセルのアドレス選択用MOSFETQ2等は、
そのゲートに回路の接地電位のようなロウレベルが供給
されるにもかかわらずにオン状態にされる。したがっ
て、書き込みを行う場合、選択されたディジット線D1に
上記類似のレベル変換回路FFにより負の高電位−Vppを
供給することによって、MNOSのゲートとチャンネル間に
上記電圧Vcc＋Vppの高電圧が供給され、トンネル現象に
よるキャリアの注入がなられる。一方、上記選択された
ワード線W12にそのゲートが結合され、非選択のディジ
ット線D2等にそのドレインが結合された非選択のMNOSに
は、ディジット線D2に電源電圧Vccのように非選択レベ
ルが供給される。上記アドレス選択用のMOSFETのゲート
には、回路の接地電位のようなロウレベルが供給されて
いるので、非選択のディジット線D2等のレベルは、ほゞ
回路の接地電位のようなレベルにされる。したがって、
MNOSのゲートとチャンネル間には電源電圧Vccのような
比較的低い電圧が供給される結果、書き込みが行われな
い。
一方、上記第１のワード線W11がハイレベルの非選択レ
ベルなら、伝送ゲートMOSFETQ9を通してMOSFETQ11,Q12
のゲートは、ハイレベルのままとされる。これにより、
ＰチャンネルMOSFETQ12はオフ状態に、ＮチャンネルMOS
FETQ11はオン状態のままにされ、第２のワード線W12の
電位を−Vppに維持させる。この場合には、MOSFETQ10は
オフ状態のままにされる。これによって、非選択のワー
ド線W12等に結合されたMNOSのゲートとウェルとが同電
位であるので、書き込みが行われない。
ベルなら、伝送ゲートMOSFETQ9を通してMOSFETQ11,Q12
のゲートは、ハイレベルのままとされる。これにより、
ＰチャンネルMOSFETQ12はオフ状態に、ＮチャンネルMOS
FETQ11はオン状態のままにされ、第２のワード線W12の
電位を−Vppに維持させる。この場合には、MOSFETQ10は
オフ状態のままにされる。これによって、非選択のワー
ド線W12等に結合されたMNOSのゲートとウェルとが同電
位であるので、書き込みが行われない。
次に、消去動作において、メモリセルが形成されたウェ
ルWELLには、電源電圧Vccが供給される。また、上記制
御信号Ｗはロウレベルにされ、メモリアレルＭ−ARYの
基準電位線ED1,ED2等はフローティング状態にされる。
ルWELLには、電源電圧Vccが供給される。また、上記制
御信号Ｗはロウレベルにされ、メモリアレルＭ−ARYの
基準電位線ED1,ED2等はフローティング状態にされる。
上記制御信号Ｗのロウレベルによってレベル反転回路の
ＰチャンネルMOSFETQ5がオン状態にされる。それ故、ノ
アゲート回路G1の出力から得られたハイレベル（Vcc）
の選択信号は、CMOSインバータ回路（Q3,Q4）とCMOSイ
ンバータ回路（Q7,Q8）を通して第１のワード線に伝え
られる。これにより、前記書き込み動作とは逆に、第１
のワード線W11等の選択レベルはハイレベルに、非選択
レベルはロウレベルとされる。これにより、レベル変換
回路LVCは、書き込み動作の場合と逆に、第１のワード
線W11がハイレベルの選択状態なら、第２のワード線W12
を負の高電圧−Vppにし、上記第１のワード線W11がロウ
レベルの非選択状態なら、第２のワード線W12を電源電
圧Vccにする。そして、上記のようにウェルWELLの電位
が書き込み動作の場合と逆にされる。これにより、MNOS
のゲートとチャンネル間には逆方向に高電圧Vcc＋Vppが
選択的に供給されるため、逆方向のトンネル現象によっ
てゲート絶縁膜のキャリアが基体ゲートに戻されるか
ら、これによりその消去動作が行われる。
ＰチャンネルMOSFETQ5がオン状態にされる。それ故、ノ
アゲート回路G1の出力から得られたハイレベル（Vcc）
の選択信号は、CMOSインバータ回路（Q3,Q4）とCMOSイ
ンバータ回路（Q7,Q8）を通して第１のワード線に伝え
られる。これにより、前記書き込み動作とは逆に、第１
のワード線W11等の選択レベルはハイレベルに、非選択
レベルはロウレベルとされる。これにより、レベル変換
回路LVCは、書き込み動作の場合と逆に、第１のワード
線W11がハイレベルの選択状態なら、第２のワード線W12
を負の高電圧−Vppにし、上記第１のワード線W11がロウ
レベルの非選択状態なら、第２のワード線W12を電源電
圧Vccにする。そして、上記のようにウェルWELLの電位
が書き込み動作の場合と逆にされる。これにより、MNOS
のゲートとチャンネル間には逆方向に高電圧Vcc＋Vppが
選択的に供給されるため、逆方向のトンネル現象によっ
てゲート絶縁膜のキャリアが基体ゲートに戻されるか
ら、これによりその消去動作が行われる。
読み出し動作においては、上記高電圧−Vppが供給され
る電源端子には回路の接地電位が与えられ、ウェルWELL
には回路の接地電位が与えられる。また、上記制御信号
Ｗは消去動作と同様にロウレベルにされ、制御信号Ｃは
定常的にロウレベルに固定される。また、基準電位線ED
1等には回路の接地電位が与えられる。これによって、
第１のワード線W11等は、選択状態ならハイレベルに、
非選択状態ならロウレベルにされる。これに対して、第
２のワード線W12等は、上記制御信号Ｃの定常的なロウ
レベルによりMOSFETQ13がオン状態に、MOSFETQ11をオン
状態にされるため、回路の接地電位のようなロウレベル
に維持される。したがって、書き込みが行われることに
よって正のしきい値電圧を持つようにされたMNOSはオフ
状態に、書き込みが行われないことによって負のしいき
値電圧を持つMNOSはオン状態にされる。このように記憶
情報に従ってオン／オフ状態にされたMNOSは、第１のワ
ード線に結合されたアドレス選択用のMOSFETを介して選
択されたもののみがディジット線に接続される。図示し
ないカラムスイッチ回路は、１つのディジット線を共通
デイジット線に結合させる。この共通ディジット線は、
センスアンプの入力端子に結合され、このセンスアンプ
によって、上記MNOSのオン／オフ状態に従った読み出し
信号が判定増幅され、出力回路を介して外部端子へ送出
される。
る電源端子には回路の接地電位が与えられ、ウェルWELL
には回路の接地電位が与えられる。また、上記制御信号
Ｗは消去動作と同様にロウレベルにされ、制御信号Ｃは
定常的にロウレベルに固定される。また、基準電位線ED
1等には回路の接地電位が与えられる。これによって、
第１のワード線W11等は、選択状態ならハイレベルに、
非選択状態ならロウレベルにされる。これに対して、第
２のワード線W12等は、上記制御信号Ｃの定常的なロウ
レベルによりMOSFETQ13がオン状態に、MOSFETQ11をオン
状態にされるため、回路の接地電位のようなロウレベル
に維持される。したがって、書き込みが行われることに
よって正のしきい値電圧を持つようにされたMNOSはオフ
状態に、書き込みが行われないことによって負のしいき
値電圧を持つMNOSはオン状態にされる。このように記憶
情報に従ってオン／オフ状態にされたMNOSは、第１のワ
ード線に結合されたアドレス選択用のMOSFETを介して選
択されたもののみがディジット線に接続される。図示し
ないカラムスイッチ回路は、１つのディジット線を共通
デイジット線に結合させる。この共通ディジット線は、
センスアンプの入力端子に結合され、このセンスアンプ
によって、上記MNOSのオン／オフ状態に従った読み出し
信号が判定増幅され、出力回路を介して外部端子へ送出
される。
（１）メモリセルを構成するアドレス選択用MOSFETのゲ
ートが結合された第１のワード線の選択レベルを受けて
電気的に書き込み及び消去がなされる不揮発性記憶素子
のゲートが結合された第２のワード線の電位を比較的低
い正の電源電圧と負の高電圧とにレベル変換させるレベ
ル変換回路を設けるとともに、上記第１のワード線の選
択レベルの書き込みと消去動作とで反転させることによ
り、上記第１のワード線の選択動作を行う１つのアドレ
スデコーダの出力によって上記不揮発性記憶素子のゲー
ト電圧を書き込み動作の時と読み出し動作の時とで逆転
させ、これに応じて不揮発性記憶素子が形成された基体
ゲートの電位も上記書き込みと証拠動作とで逆転させる
ことにより、その書き込みと消去を行うことができる。
これにより、アドレスデコーダ回路の簡素化が図られる
という効果が得られる。
ートが結合された第１のワード線の選択レベルを受けて
電気的に書き込み及び消去がなされる不揮発性記憶素子
のゲートが結合された第２のワード線の電位を比較的低
い正の電源電圧と負の高電圧とにレベル変換させるレベ
ル変換回路を設けるとともに、上記第１のワード線の選
択レベルの書き込みと消去動作とで反転させることによ
り、上記第１のワード線の選択動作を行う１つのアドレ
スデコーダの出力によって上記不揮発性記憶素子のゲー
ト電圧を書き込み動作の時と読み出し動作の時とで逆転
させ、これに応じて不揮発性記憶素子が形成された基体
ゲートの電位も上記書き込みと証拠動作とで逆転させる
ことにより、その書き込みと消去を行うことができる。
これにより、アドレスデコーダ回路の簡素化が図られる
という効果が得られる。
（２）上記（１）により、不揮発性記憶素子が形成され
た基体ゲートは、それが形成された半導体基板の電位よ
り高くされることがないから、アドレスデコーダ回路等
の周辺回路のCMOS回路化が可能となり、低消費電力化が
図られるという効果が得られる。
た基体ゲートは、それが形成された半導体基板の電位よ
り高くされることがないから、アドレスデコーダ回路等
の周辺回路のCMOS回路化が可能となり、低消費電力化が
図られるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。アドレス選択用のMOSF
ETのゲートが結合された第１のワード線のレベルを受け
て、正の電源電圧と負の高電圧を形成するレベル変換回
路は、種々の実施形態を採るとこができるものである。
また、上記負の高電圧は外部端子から供給するものとし
てもよい。更に、上記不揮発性記憶素子は、上記MNOS、
MOSOS（３層のゲート絶縁膜：比較的薄い酸化膜、比較
的厚いシリコン窒化膜、比較的厚い酸化膜からなる）,F
LOTOX（フローティングゲートトンネルオキサイド）等
の電気的に書き換え消去可能な記憶素子であればよい。
また、これらの不揮発性記憶素子とスタティック型メモ
リセルとを組み合わせて、電源遮断前に、スタティック
型メモリセルの記憶情報を上記記憶素子に書込むものと
して、再び電源を投入した時に、上記記憶素子の記憶情
報をスタティック型メモリセルに書込ませるような機能
を持った記憶装置（NVSRAM）を構成するものであっても
よい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。アドレス選択用のMOSF
ETのゲートが結合された第１のワード線のレベルを受け
て、正の電源電圧と負の高電圧を形成するレベル変換回
路は、種々の実施形態を採るとこができるものである。
また、上記負の高電圧は外部端子から供給するものとし
てもよい。更に、上記不揮発性記憶素子は、上記MNOS、
MOSOS（３層のゲート絶縁膜：比較的薄い酸化膜、比較
的厚いシリコン窒化膜、比較的厚い酸化膜からなる）,F
LOTOX（フローティングゲートトンネルオキサイド）等
の電気的に書き換え消去可能な記憶素子であればよい。
また、これらの不揮発性記憶素子とスタティック型メモ
リセルとを組み合わせて、電源遮断前に、スタティック
型メモリセルの記憶情報を上記記憶素子に書込むものと
して、再び電源を投入した時に、上記記憶素子の記憶情
報をスタティック型メモリセルに書込ませるような機能
を持った記憶装置（NVSRAM）を構成するものであっても
よい。
この発明は、電気的に書込み及び消去が行われる不揮発
性記憶素子を用いた半導体記憶装置に広く利用でき、前
記実施例のような記憶装置の他、１チップのマイクロコ
ンピュータ等の半導体集積回路装置に内蔵されるもので
あってもよい。
性記憶素子を用いた半導体記憶装置に広く利用でき、前
記実施例のような記憶装置の他、１チップのマイクロコ
ンピュータ等の半導体集積回路装置に内蔵されるもので
あってもよい。
第１図は、この発明をMNOSを記憶素子とする記憶装置に
利用した場合の一実施例を示す要部回路図である。 Ｍ−ARY……メモリアレイ、MS11〜MS22……メモリセ
ル、UXDC……単位アドレスデコーダ回路、LVC……レベ
ル変換回路、
利用した場合の一実施例を示す要部回路図である。 Ｍ−ARY……メモリアレイ、MS11〜MS22……メモリセ
ル、UXDC……単位アドレスデコーダ回路、LVC……レベ
ル変換回路、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 信之 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 鍋谷 慎二 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭60−200574（ＪＰ，Ａ)
Claims (1)
- 【請求項１】電気的に書き込み及び消去がなされる不揮
発性記憶素子とアドレス選択用MOSFETとからなる複数の
メモリセルと、上記アドレス選択用MOSFETのゲートが結
合された第１のワード線と、上記不揮発性記憶素子のゲ
ートが結合された第２のワード線とを備えたメモリアレ
イと、第１電源端子に供給される正の電源電圧によって
動作され上記第１のワード線に選択信号を供給するCMOS
回路構成のアドレスデコーダと、上記第１のワード線の
選択信号を受け該第１のワード線の選択／非選択レベル
に従って上記第２のワード線に書き込み／消去動作に応
じた正の電源電圧又は負の高電圧を供給するレベル変換
回路と、を含む半導体記憶装置であつて、 上記レベル変換回路は、ドレイン・ソースが上記第１ワ
ード線と第１接続点との間に接続されてそのゲートが上
記第２のワード線に結合されてなる第1PチャンネルMOSF
ET（Q9）と、ドレイン・ソースが上記第２ワード線と書
き込み動作及び消去動作のときに負の高電圧が与えられ
かつ読み出し動作のときに回路の接地電位が与えられる
電圧端子（−Vpp）との間に接続されゲートが上記第１
接続点に接続された第1NチャンネルMOSFET（Q11）と、
ドレイン・ソースが上記第２ワード線と上記電源端子と
の間に接続されゲートが上記第１接続点に接続された第
2PチャンネルMOSFET（Q12）と、ドレイン・ソースが上
記第１接続点と上記電圧端子（−Vpp）との間に接続さ
れゲートが上記第２ワード線に接続された第2Nチャンネ
ルMOSFET（Q10）と、ドレイン・ソースが上記電源端子
と上記第１接続点との間に接続されゲートがメモリセル
の選択開始時に一時的にロウレベルにされる制御線
（Ｃ）に接続されてなる第3PチャンネルMOSFET（Q13）
とから構成されてなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23741685A JPH0754632B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23741685A JPH0754632B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299997A JPS6299997A (ja) | 1987-05-09 |
| JPH0754632B2 true JPH0754632B2 (ja) | 1995-06-07 |
Family
ID=17015037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23741685A Expired - Fee Related JPH0754632B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754632B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04123471A (ja) | 1990-09-14 | 1992-04-23 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書込みおよび消去方法 |
| JP3378879B2 (ja) | 1997-12-10 | 2003-02-17 | 松下電器産業株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| JP5169773B2 (ja) * | 2008-11-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリの動作方法およびシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200574A (ja) * | 1984-03-26 | 1985-10-11 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体記憶装置 |
-
1985
- 1985-10-25 JP JP23741685A patent/JPH0754632B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299997A (ja) | 1987-05-09 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
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| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
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