JP2644270B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2644270B2 JP2644270B2 JP10208088A JP10208088A JP2644270B2 JP 2644270 B2 JP2644270 B2 JP 2644270B2 JP 10208088 A JP10208088 A JP 10208088A JP 10208088 A JP10208088 A JP 10208088A JP 2644270 B2 JP2644270 B2 JP 2644270B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的に書き込み消去可能な不揮発性半導
体記憶装置に関し、例えばメモリセルがフローティング
ゲート電極とコントロールゲート電極を有するMOSFETに
よって構成される１素子１メモリセル型のEEPROM（エレ
クトリカリ・イレーザブル・アンド・プログラマブル・
リード・オンリ・メモリ）に適用して有効な技術に関す
る。
体記憶装置に関し、例えばメモリセルがフローティング
ゲート電極とコントロールゲート電極を有するMOSFETに
よって構成される１素子１メモリセル型のEEPROM（エレ
クトリカリ・イレーザブル・アンド・プログラマブル・
リード・オンリ・メモリ）に適用して有効な技術に関す
る。
フローティングゲート電極とコントロールゲート電極
を有するMOSFETで構成されたEEPROMのメモリセルである
FLOTOX（フローティング・ゲート・トンネル・オキサイ
ド）構造のメモリセルは、フローティングゲート電極の
下の部分的に薄い酸化膜を通してフローティングゲート
電極に基板から電子をトンネル注入し、あるいはフロー
ティングゲート電極から基板に電子をトンネル放出する
ため、薄い酸化膜には比較的大きな電界を形成してやる
必要がある。また、そのメモリセルにはメモリトランジ
スタの外に選択トランジスタも必要とされ、１つのメモ
リセルは少なくとも２素子で構成される。
を有するMOSFETで構成されたEEPROMのメモリセルである
FLOTOX（フローティング・ゲート・トンネル・オキサイ
ド）構造のメモリセルは、フローティングゲート電極の
下の部分的に薄い酸化膜を通してフローティングゲート
電極に基板から電子をトンネル注入し、あるいはフロー
ティングゲート電極から基板に電子をトンネル放出する
ため、薄い酸化膜には比較的大きな電界を形成してやる
必要がある。また、そのメモリセルにはメモリトランジ
スタの外に選択トランジスタも必要とされ、１つのメモ
リセルは少なくとも２素子で構成される。
このようなメモリセル構造は、EPROMのFAMOS（フロー
ティング・ゲート・アバランシェ・インジェクション・
MOS）に比べて大きくなり、高集積大容量化の要請を満
足することができない。
ティング・ゲート・アバランシェ・インジェクション・
MOS）に比べて大きくなり、高集積大容量化の要請を満
足することができない。
そこで、メモリセルサイズを小さくするため、フロー
ティングゲート電極とコントロールゲート電極を有し、
フローティングゲート電極への電子の注入（書き込み）
を、ドレイン領域の端部で発生するホットエレクトロン
で行い、フローティングゲート電極からの電子の放出
（消去）をソース領域のトンネルで行うようにした、１
素子型のメモリセル構造が提案されている。尚、このよ
うな１素子型メモリセルを含むEEPROMについて記載され
た文献の例としては特願昭61−117231号がある。
ティングゲート電極とコントロールゲート電極を有し、
フローティングゲート電極への電子の注入（書き込み）
を、ドレイン領域の端部で発生するホットエレクトロン
で行い、フローティングゲート電極からの電子の放出
（消去）をソース領域のトンネルで行うようにした、１
素子型のメモリセル構造が提案されている。尚、このよ
うな１素子型メモリセルを含むEEPROMについて記載され
た文献の例としては特願昭61−117231号がある。
ところで、上記した１素子型メモリセルに対する消去
動作はトンネル現象を利用しているため消去電流が極め
て小さく、これによって、電気的に全ビットもしくはブ
ロック単位で一括消去可能なフラッシュ型EEPROMが実現
可能とされる。
動作はトンネル現象を利用しているため消去電流が極め
て小さく、これによって、電気的に全ビットもしくはブ
ロック単位で一括消去可能なフラッシュ型EEPROMが実現
可能とされる。
本発明者らは斯るフラッシュ型EEPROMの一括消去につ
いて検討したところ、一括消去されるメモリセルの中に
は書き込みされているメモリセルとそうでないメモリセ
ルとが混在し、これらが一括消去されると、書き込みさ
れていないメモリセルは相対的に過消去となり、消去後
における個々のメモリセルの特性、特にそのしきい値電
圧が不揃いになり、その後の書き込み不良などを生じ
て、選択トランジスタを持たない１素子型メモリセルを
実質的に実現することができない事態を引き起こすこと
が明らかにされた。そのため、消去前に予め対象メモリ
セルに軽く書き込みを施すというプレライトの必要性を
見出した。
いて検討したところ、一括消去されるメモリセルの中に
は書き込みされているメモリセルとそうでないメモリセ
ルとが混在し、これらが一括消去されると、書き込みさ
れていないメモリセルは相対的に過消去となり、消去後
における個々のメモリセルの特性、特にそのしきい値電
圧が不揃いになり、その後の書き込み不良などを生じ
て、選択トランジスタを持たない１素子型メモリセルを
実質的に実現することができない事態を引き起こすこと
が明らかにされた。そのため、消去前に予め対象メモリ
セルに軽く書き込みを施すというプレライトの必要性を
見出した。
しかしながら、上述のメモリセル構造において書き込
みを行うには、ドレイン電流を流しながらそのドレイン
領域端部でホットエレクトロンを発生させなければなら
ないため、比較的大きな電流を必要とし、これによっ
て、書き込み動作はEEPROM自体の電流容量などとの関係
でバイト単位又はワード単位でしか行うことができない
ようにされている。このため、トンネル現象を利用して
一括消去可能であっても、それ以前に消去特性を揃える
ために必要なプレライトを一括して行うことができない
ため、消去効率が著しく低下し、さらには電力消費量も
増大するという問題点が明らかにされた。
みを行うには、ドレイン電流を流しながらそのドレイン
領域端部でホットエレクトロンを発生させなければなら
ないため、比較的大きな電流を必要とし、これによっ
て、書き込み動作はEEPROM自体の電流容量などとの関係
でバイト単位又はワード単位でしか行うことができない
ようにされている。このため、トンネル現象を利用して
一括消去可能であっても、それ以前に消去特性を揃える
ために必要なプレライトを一括して行うことができない
ため、消去効率が著しく低下し、さらには電力消費量も
増大するという問題点が明らかにされた。
本発明の目的は、フローティングゲート電極とコント
ロールゲート電極を有する不揮発性メモリセルの一括消
去前に消去特性を揃えるために行う書き込み動作時間の
短縮と低消費電力化とを達成することができる半導体記
憶装置を提供することにある。また、本発明の別の目的
は、そのようなメモリセルに対する一括書き込みを可能
とする半導体記憶装置を提供することにある。
ロールゲート電極を有する不揮発性メモリセルの一括消
去前に消去特性を揃えるために行う書き込み動作時間の
短縮と低消費電力化とを達成することができる半導体記
憶装置を提供することにある。また、本発明の別の目的
は、そのようなメモリセルに対する一括書き込みを可能
とする半導体記憶装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、フローティングゲート電極への電子の注入
をドレイン領域端部で発生するホットエレクトロンで行
うと共に、フローティングゲート電極からの電子の放出
をソース領域のトンネルで行うメモリセルに対し、それ
らメモリセルのコントロールゲート電極を高電圧にする
と共に、それらのソース、ドレイン領域を回路の接地電
位に制御するような電圧条件を与えてチャネル領域から
電子をフローティングゲート電極にトンネルさせて書き
込みを行う動作モードを備えるようにするものである。
をドレイン領域端部で発生するホットエレクトロンで行
うと共に、フローティングゲート電極からの電子の放出
をソース領域のトンネルで行うメモリセルに対し、それ
らメモリセルのコントロールゲート電極を高電圧にする
と共に、それらのソース、ドレイン領域を回路の接地電
位に制御するような電圧条件を与えてチャネル領域から
電子をフローティングゲート電極にトンネルさせて書き
込みを行う動作モードを備えるようにするものである。
上記した手段によれば、メモリセルのコントロールゲ
ート電極を高電圧にすると共に、それらのソース、ドレ
イン領域を回路の接地電位に制御すると、容量結合によ
りフローティングゲート電極とチャネル領域との間に電
位差を生じ、これによって形成される電界がゲート絶縁
膜とフローティングゲート電極との電位障壁を超えるこ
とにより、ゲート絶縁膜をはさんでチャネル領域からフ
ローティングゲート電極に電子が注入される。このよう
な書き込み動作で消費されるトンネル電流はホットエレ
クトロンを発生させて行う書き込み電流に比べて桁違い
に小さいため、一括消去と同様一括で実行可能とされ
る。これにより、消去特性を揃えるために一括消去前に
行うような書き込み動作時間の短縮と低消費電力化とを
達成するものである。
ート電極を高電圧にすると共に、それらのソース、ドレ
イン領域を回路の接地電位に制御すると、容量結合によ
りフローティングゲート電極とチャネル領域との間に電
位差を生じ、これによって形成される電界がゲート絶縁
膜とフローティングゲート電極との電位障壁を超えるこ
とにより、ゲート絶縁膜をはさんでチャネル領域からフ
ローティングゲート電極に電子が注入される。このよう
な書き込み動作で消費されるトンネル電流はホットエレ
クトロンを発生させて行う書き込み電流に比べて桁違い
に小さいため、一括消去と同様一括で実行可能とされ
る。これにより、消去特性を揃えるために一括消去前に
行うような書き込み動作時間の短縮と低消費電力化とを
達成するものである。
第１図には本発明の一実施例であるEEPROMの全体的回
路ブロックが示される。同図に示されるEEPROMは、特に
制限されないが、公知のMOS集積回路製造技術によって
１個のシリコン基板のような半導体基板に形成される。
路ブロックが示される。同図に示されるEEPROMは、特に
制限されないが、公知のMOS集積回路製造技術によって
１個のシリコン基板のような半導体基板に形成される。
本実施例のEEPROMのメモリセル１は、トンネルさせ得
る膜厚を有するゲート絶縁膜の上にフローティングゲー
ト電極とコントロールゲート電極を備えたMOSFET（もし
くはMISFET）によって構成される。
る膜厚を有するゲート絶縁膜の上にフローティングゲー
ト電極とコントロールゲート電極を備えたMOSFET（もし
くはMISFET）によって構成される。
先ず、上記メモリセル１の構造の一例を第２図に基づ
いて説明する。
いて説明する。
１つのトランジスタによって１個のメモリセル１を構
成するMOSFETは、特に制限されないが、p-型半導体基板
２の上に、第１ゲート絶縁膜３、フローティングゲート
電極４、第２ゲート絶縁膜５、及びコントロールゲート
電極６を積層し、更に、n+型半導体領域７とn-型半導体
領域８とによってソース領域を構成すると共に、n+型半
導体領域７とｐ型半導体領域９とによってドレイン領域
を構成して成る。
成するMOSFETは、特に制限されないが、p-型半導体基板
２の上に、第１ゲート絶縁膜３、フローティングゲート
電極４、第２ゲート絶縁膜５、及びコントロールゲート
電極６を積層し、更に、n+型半導体領域７とn-型半導体
領域８とによってソース領域を構成すると共に、n+型半
導体領域７とｐ型半導体領域９とによってドレイン領域
を構成して成る。
上記第１ゲート絶縁膜３は酸化シリコン膜から成り、
100Å程度のトンネルし得る膜厚を有する。フローティ
ングゲート電極４は多結晶シリコン膜から成り、第２ゲ
ート絶縁膜５は250〜350Å程度の膜厚を有する酸化シリ
コン膜から成る。上記コントロールゲート電極６は第２
層目の多結晶シリコン膜から成る。ソース、ドレイン領
域のチャネル領域側の端部を構成するn+型半導体領域７
は例えば0.1μｍ程度の浅い接合を有する。n-型半導体
領域８は比較的深い接合を有し、チャネル領域における
半導体基板２の表面にまで達することにより、ソース領
域の一部を成すn+型半導体領域７と半導体基板２との接
合耐圧を高める。ｐ型半導体領域９は比較的深い接合を
有し、チャネル領域における半導体基板２とドレイン領
域の一部を成すn+型半導体領域７との間に介在して、ド
レイン領域と半導体基板２の間に生ずる電界を強化して
ホットキャリアの発生効率を高める。
100Å程度のトンネルし得る膜厚を有する。フローティ
ングゲート電極４は多結晶シリコン膜から成り、第２ゲ
ート絶縁膜５は250〜350Å程度の膜厚を有する酸化シリ
コン膜から成る。上記コントロールゲート電極６は第２
層目の多結晶シリコン膜から成る。ソース、ドレイン領
域のチャネル領域側の端部を構成するn+型半導体領域７
は例えば0.1μｍ程度の浅い接合を有する。n-型半導体
領域８は比較的深い接合を有し、チャネル領域における
半導体基板２の表面にまで達することにより、ソース領
域の一部を成すn+型半導体領域７と半導体基板２との接
合耐圧を高める。ｐ型半導体領域９は比較的深い接合を
有し、チャネル領域における半導体基板２とドレイン領
域の一部を成すn+型半導体領域７との間に介在して、ド
レイン領域と半導体基板２の間に生ずる電界を強化して
ホットキャリアの発生効率を高める。
斯る構造のメモリセル１に対する書き込みは、特に制
限されないが、ソース領域に回路の接地電位Vssを、ド
レイン領域に回路の電源電圧Vccを、そしてコントロー
ルゲート電極６に高電圧Vppを印加することにより、ド
レイン領域の一部であるn+型半導体領域７の端部でホッ
トエレクトロンを発生させて、その電子をフローティン
グゲート電極４に注入することによって行われる。書き
込みされたメモリセルのしきい値電圧は比較的高くさ
れ、例えば消去状態のしきい値電圧に対して2V以上高め
られる。特に本実施例のメモリセル構造においては、比
較的深い接合を有するｐ型半導体領域９がチャネル領域
における半導体基板２とドレイン領域の一部を成すn+型
半導体領域７との間に介在することにより、ドレイン領
域と半導体基板２の間に生ずる電界を強化してホットキ
ャリアの発生効率を高めることができる構造になってい
るから、ドレイン電圧を比較的低くしてドレイン電流を
抑えながら書き込みを行うことが可能になる。
限されないが、ソース領域に回路の接地電位Vssを、ド
レイン領域に回路の電源電圧Vccを、そしてコントロー
ルゲート電極６に高電圧Vppを印加することにより、ド
レイン領域の一部であるn+型半導体領域７の端部でホッ
トエレクトロンを発生させて、その電子をフローティン
グゲート電極４に注入することによって行われる。書き
込みされたメモリセルのしきい値電圧は比較的高くさ
れ、例えば消去状態のしきい値電圧に対して2V以上高め
られる。特に本実施例のメモリセル構造においては、比
較的深い接合を有するｐ型半導体領域９がチャネル領域
における半導体基板２とドレイン領域の一部を成すn+型
半導体領域７との間に介在することにより、ドレイン領
域と半導体基板２の間に生ずる電界を強化してホットキ
ャリアの発生効率を高めることができる構造になってい
るから、ドレイン電圧を比較的低くしてドレイン電流を
抑えながら書き込みを行うことが可能になる。
消去は、特に制限されないが、ソース領域に高電圧Vp
pを、ドレイン領域及びコントロールゲート電極６に回
路の接地電位Vssを印加することにより、フローティン
グゲート電極４に保持されている電子を第１ゲート絶縁
膜３を通してソース領域にトンネルさせてn+型半導体領
域７に放出することによって行われる。このようにして
消去されたメモリセルのしきい値電圧は比較的低くされ
る。特に本実施例のメモリセル構造においては、比較的
深い接合を有するn-型半導体領域８がチャネル領域にお
ける半導体基板２の表面にまで達することにより、ソー
ス領域の一部を成すn+型半導体領域７と半導体基板２と
の接合耐圧即ちアバランシェブレークダウン電圧を高め
る構造になっている。これにより、ソース領域に印加す
る消去電圧を高めて消去時間を短縮することができる。
pを、ドレイン領域及びコントロールゲート電極６に回
路の接地電位Vssを印加することにより、フローティン
グゲート電極４に保持されている電子を第１ゲート絶縁
膜３を通してソース領域にトンネルさせてn+型半導体領
域７に放出することによって行われる。このようにして
消去されたメモリセルのしきい値電圧は比較的低くされ
る。特に本実施例のメモリセル構造においては、比較的
深い接合を有するn-型半導体領域８がチャネル領域にお
ける半導体基板２の表面にまで達することにより、ソー
ス領域の一部を成すn+型半導体領域７と半導体基板２と
の接合耐圧即ちアバランシェブレークダウン電圧を高め
る構造になっている。これにより、ソース領域に印加す
る消去電圧を高めて消去時間を短縮することができる。
本実施例においては、一括消去に先立ってその消去特
性を各メモリセル間で揃えるための軽い書き込み即ちプ
レライトが行われる。このプレライトは、特に制限され
ないが、ソース領域及びドレイン領域に回路の接地電位
Vssを、そしてコントロールゲート電極６に高電圧Vppを
印加すると、容量結合によりフローティングゲート電極
４とチャネル領域との間に電位差を生じ、これによって
形成される電界が第１ゲート絶縁膜３とフローティング
ゲート電極４との電位障壁を超えることにより、第１ゲ
ート絶縁膜３をはさんでチャネル領域からフローティン
グゲート電極４に電子がトンネル注入されることによっ
て行われる。このプレライトによって消費されるトンネ
ル電流はホットエレクトロンを発生させて行う書き込み
電流に比べて桁違いに小さいため、トンネルを利用する
消去動作と同様全ビットもしくはブロック単位で一括プ
レライトが可能になり、これによって、消去特性を揃え
るために一括消去前に行うプレライトの動作時間短縮と
低消費電力とを達成する。
性を各メモリセル間で揃えるための軽い書き込み即ちプ
レライトが行われる。このプレライトは、特に制限され
ないが、ソース領域及びドレイン領域に回路の接地電位
Vssを、そしてコントロールゲート電極６に高電圧Vppを
印加すると、容量結合によりフローティングゲート電極
４とチャネル領域との間に電位差を生じ、これによって
形成される電界が第１ゲート絶縁膜３とフローティング
ゲート電極４との電位障壁を超えることにより、第１ゲ
ート絶縁膜３をはさんでチャネル領域からフローティン
グゲート電極４に電子がトンネル注入されることによっ
て行われる。このプレライトによって消費されるトンネ
ル電流はホットエレクトロンを発生させて行う書き込み
電流に比べて桁違いに小さいため、トンネルを利用する
消去動作と同様全ビットもしくはブロック単位で一括プ
レライトが可能になり、これによって、消去特性を揃え
るために一括消去前に行うプレライトの動作時間短縮と
低消費電力とを達成する。
メモリセル１に対するデータの読み出しは、特に制限
されないが、ドレイン領域に回路の電源電圧Vccを、ソ
ース領域に回路の接地電位Vssを、そして選択されるべ
きメモリセルのコントロールゲート電極６に電源電圧Vc
c、非選択とされるべきメモリセルのコントロールゲー
ト電極６に回路の接地電位Vssを印加することによって
行われる。これにより、書き込み状態の選択メモリセル
が導通に制御され、それ以外のメモリセルは非導通に制
御される。
されないが、ドレイン領域に回路の電源電圧Vccを、ソ
ース領域に回路の接地電位Vssを、そして選択されるべ
きメモリセルのコントロールゲート電極６に電源電圧Vc
c、非選択とされるべきメモリセルのコントロールゲー
ト電極６に回路の接地電位Vssを印加することによって
行われる。これにより、書き込み状態の選択メモリセル
が導通に制御され、それ以外のメモリセルは非導通に制
御される。
尚、上記書き込み、消去、プレライト、及び読み出し
の各動作において、基板２は回路の接地電位Vssにバイ
アスされている。
の各動作において、基板２は回路の接地電位Vssにバイ
アスされている。
以下電子のトンネル注入による一括プレライトモード
を備えたEEPROMの全体を第１図に基づいて説明する。
を備えたEEPROMの全体を第１図に基づいて説明する。
第１図において10は上記メモリセル１を複数個マトリ
クス配置して成るメモリセルアレイである。このメモリ
セルアレイ10において、同一行に配置されたメモリセル
１の選択端子即ちコントロールゲート電極６は行毎にワ
ード線WL1〜WLiに結合され、同一列に配置されたメモリ
セル１のドレイン領域は列毎にビット線BL1〜BLjに結合
される。また、各メモリセル１のソース領域は、特に制
限されないが、ソース線SLに共通接続される。上記ビッ
ト線BL1〜BLjは、夫々カラム選択スイッチQcs1〜Qcsjを
介して共通データ線CDに共通接続される。
クス配置して成るメモリセルアレイである。このメモリ
セルアレイ10において、同一行に配置されたメモリセル
１の選択端子即ちコントロールゲート電極６は行毎にワ
ード線WL1〜WLiに結合され、同一列に配置されたメモリ
セル１のドレイン領域は列毎にビット線BL1〜BLjに結合
される。また、各メモリセル１のソース領域は、特に制
限されないが、ソース線SLに共通接続される。上記ビッ
ト線BL1〜BLjは、夫々カラム選択スイッチQcs1〜Qcsjを
介して共通データ線CDに共通接続される。
上記ワード線WL1〜WLiは、ローアドレス信号RADRSの
デコード結果などに基づいてワード線駆動信号を形成す
るローアドレスデコーダ及びワードドライバ11の出力端
子に１対１対応で結合される。
デコード結果などに基づいてワード線駆動信号を形成す
るローアドレスデコーダ及びワードドライバ11の出力端
子に１対１対応で結合される。
上記ローアドレスデコーダ及びワードドライバ11に含
まれるワードドライバは、例えばワード線WL1に対応す
る１ビット分の構成が代表的に示される第３図のよう
に、ｐチャネル型負荷MOSFETQ1とｎチャネル型駆動MOSF
ETQ2がコンプリメンタリプッシュプル形態に設けられ、
その結合ノードがワード線WL1の駆動端子とされる。こ
の駆動端子はｐチャネル型MOSFETQ3のゲート電極に帰還
接続され、このMOSFETQ3のドレイン電極が上記負荷MOSF
ET1のゲート電極に結合される。負荷MOSFETQ1のゲート
電極にはワード線WL1に対応するローアドレスデコーダ
の出力選択信号がｎチャネル型トランスファMOSFETQ4を
介して供給され、また、上記駆動MOSFETQ2のゲート電極
にはその選択信号が直接供給されるようになっている。
まれるワードドライバは、例えばワード線WL1に対応す
る１ビット分の構成が代表的に示される第３図のよう
に、ｐチャネル型負荷MOSFETQ1とｎチャネル型駆動MOSF
ETQ2がコンプリメンタリプッシュプル形態に設けられ、
その結合ノードがワード線WL1の駆動端子とされる。こ
の駆動端子はｐチャネル型MOSFETQ3のゲート電極に帰還
接続され、このMOSFETQ3のドレイン電極が上記負荷MOSF
ET1のゲート電極に結合される。負荷MOSFETQ1のゲート
電極にはワード線WL1に対応するローアドレスデコーダ
の出力選択信号がｎチャネル型トランスファMOSFETQ4を
介して供給され、また、上記駆動MOSFETQ2のゲート電極
にはその選択信号が直接供給されるようになっている。
上記MOSFETQ1及びQ3のソース電極には、EEPROMの動作
モードに従って電源切り換え回路12から電源電圧Vcc又
は高電圧Vppが供給される。
モードに従って電源切り換え回路12から電源電圧Vcc又
は高電圧Vppが供給される。
ここで、電源電圧Vccは、特に制限されないが、5V程
度の電圧とされ、高電圧Vppは、特に制限されないが、1
2〜15V程度の電圧とされる。この高電圧Vppは、特に制
限されないが、電源電圧Vccを外部から受けてこれを内
部昇圧形成する昇圧回路17から供給される。
度の電圧とされ、高電圧Vppは、特に制限されないが、1
2〜15V程度の電圧とされる。この高電圧Vppは、特に制
限されないが、電源電圧Vccを外部から受けてこれを内
部昇圧形成する昇圧回路17から供給される。
上記ソース線SLにはEEPROMの動作モードに従って電源
切り換え回路13から接地電位Vss又は高電圧Vppが供給さ
れる。
切り換え回路13から接地電位Vss又は高電圧Vppが供給さ
れる。
上記カラム選択スイッチのQcs1〜Qcsjは、カラムアド
レス信号CADRSをデコードしたりするカラムアドレスデ
コーダ14の出力選択信号に基づいて所定のものがオン状
態に制御される。
レス信号CADRSをデコードしたりするカラムアドレスデ
コーダ14の出力選択信号に基づいて所定のものがオン状
態に制御される。
上記共通データ線CDは、動作切り換えスイッチSWrを
介してセンスアンプ及びバイアス回路15に結合される。
このセンスアンプ及びバイアス回路15は、データの読み
出し動作において、メモリセルのドレイン領域に電源電
圧Vccに呼応するバイアス電圧を与えると共に、選択さ
れるべきメモリセルの導通又は非導通状態に応じて決定
される共通データ線CDの電位を増幅して出力する。
介してセンスアンプ及びバイアス回路15に結合される。
このセンスアンプ及びバイアス回路15は、データの読み
出し動作において、メモリセルのドレイン領域に電源電
圧Vccに呼応するバイアス電圧を与えると共に、選択さ
れるべきメモリセルの導通又は非導通状態に応じて決定
される共通データ線CDの電位を増幅して出力する。
また、上記共通データ線CDには、動作切り換えスイッ
チSWwを介して書き込み回路16が結合される。この書き
込み回路16は、特に制限されないが、外部から供給され
るデータレベルに従って共通データ線CDを電源電圧Vcc
レベルに駆動する。
チSWwを介して書き込み回路16が結合される。この書き
込み回路16は、特に制限されないが、外部から供給され
るデータレベルに従って共通データ線CDを電源電圧Vcc
レベルに駆動する。
さらに、上記共通データ線には、消去動作及びプレラ
イト動作時に、動作切り換えスイッチSWeを介して接地
電位Vssが与えられるようになっている。
イト動作時に、動作切り換えスイッチSWeを介して接地
電位Vssが与えられるようになっている。
EEPROMの内部制御はコントローラ18が行う。このコン
トローラ18は、特に制限されないが、外部制御信号とし
てチップ選択状態を指示するためのチップイネーブル信
号CE、読み出し動作を指示するためのアウトプットイネ
ーブル信号OE、書き込み動作を指示するためのプログラ
ム信号PGM、及び一括プレライトと共に一括消去動作を
指示するためのイレーズイネーブル信号EEが供給され、
これら外部制御信号の指示に従って内部動作モードを決
定する。
トローラ18は、特に制限されないが、外部制御信号とし
てチップ選択状態を指示するためのチップイネーブル信
号CE、読み出し動作を指示するためのアウトプットイネ
ーブル信号OE、書き込み動作を指示するためのプログラ
ム信号PGM、及び一括プレライトと共に一括消去動作を
指示するためのイレーズイネーブル信号EEが供給され、
これら外部制御信号の指示に従って内部動作モードを決
定する。
即ち、読み出し動作が指示されると、電源切り換え回
路12は切り換え制御信号φ１によってローアドレスデコ
ーダ及びワードドライバ11に電源電圧Vccを供給する状
態に制御されると共に、他方の電源切り換え回路13は切
り換え制御信号φ２によってソース線SLに回路の接地電
位Vssを供給する状態に制御され、更に、選択制御信号
φ３によって動作切り換えスイッチSWrがオン状態に制
御される。これによって、メモリセル１には上記した読
み出し動作のための電圧条件が与えられ、ローアドレス
信号RADRS及びカラムアドレス信号CADRSによって選択さ
れるメモリセル１の導通又は非導通状態に応じたデータ
がセンスアンプ及びバイアス回路15から外部に読み出さ
れる。
路12は切り換え制御信号φ１によってローアドレスデコ
ーダ及びワードドライバ11に電源電圧Vccを供給する状
態に制御されると共に、他方の電源切り換え回路13は切
り換え制御信号φ２によってソース線SLに回路の接地電
位Vssを供給する状態に制御され、更に、選択制御信号
φ３によって動作切り換えスイッチSWrがオン状態に制
御される。これによって、メモリセル１には上記した読
み出し動作のための電圧条件が与えられ、ローアドレス
信号RADRS及びカラムアドレス信号CADRSによって選択さ
れるメモリセル１の導通又は非導通状態に応じたデータ
がセンスアンプ及びバイアス回路15から外部に読み出さ
れる。
書き込み動作が指示されると、電源切り換え回路12は
切り換え制御信号φ１によってローアドレスデコーダ及
びワードドライバ11に高電圧Vppを供給する状態に制御
されると共に、他方の電源切り換え回路13は切り換え制
御信号φ２によってソース線SLに回路の接地電位Vssを
供給する状態に制御され、更に、選択制御信号φ４によ
って動作切り換えスイッチSWwがオン状態に制御され
る。これによって、メモリセル１には上記した書き込み
動作のための電圧条件が与えられ、ローアドレス信号RA
DRS及びカラムアドレス信号CADRSによって選択されるメ
モリセル１のドレイン領域に書き込み回路16から電源電
圧Vccが与えられることによって、当該メモリセルに書
き込みが行われる。
切り換え制御信号φ１によってローアドレスデコーダ及
びワードドライバ11に高電圧Vppを供給する状態に制御
されると共に、他方の電源切り換え回路13は切り換え制
御信号φ２によってソース線SLに回路の接地電位Vssを
供給する状態に制御され、更に、選択制御信号φ４によ
って動作切り換えスイッチSWwがオン状態に制御され
る。これによって、メモリセル１には上記した書き込み
動作のための電圧条件が与えられ、ローアドレス信号RA
DRS及びカラムアドレス信号CADRSによって選択されるメ
モリセル１のドレイン領域に書き込み回路16から電源電
圧Vccが与えられることによって、当該メモリセルに書
き込みが行われる。
一括プレライトと共に一括消去動作が指示されると、
先ず一括プレライトのために、電源切り換え回路12は、
切り換え制御信号φ１によってローアドレスデコーダ及
びワードドライバ11に高電圧Vppを供給する状態に制御
されると共に、他方の電源切り換え回路13は切り換え制
御信号φ２によってソース線SLに回路の接地電位Vssを
供給する状態に制御され、更に、選択制御信号φ５によ
って動作切り換えスイッチSWeがオン状態に制御され
る。このとき、ローアドレスデコーダ及びワードドライ
バ11はローアドレス信号RADRSとは無関係に切り換え制
御信号φ６によって全てのワード線WL1〜WLiを一括して
選択し得る状態即ち全てを高電圧Vppに駆動し得る状態
に制御される。さらに、カラムアドレスデコーダ14はカ
ラムアドレス信号CADRSとは無関係に切り換え制御信号
φ７によって全てのカラム選択スイッチQcs1〜Qcsjを一
括してオン状態にし得る状態に制御される。これによっ
て、メモリセルアレイ10に含まれる全てのメモリセル１
には上記したプレライトのための電圧条件が与えられて
一括でプレライトされる。
先ず一括プレライトのために、電源切り換え回路12は、
切り換え制御信号φ１によってローアドレスデコーダ及
びワードドライバ11に高電圧Vppを供給する状態に制御
されると共に、他方の電源切り換え回路13は切り換え制
御信号φ２によってソース線SLに回路の接地電位Vssを
供給する状態に制御され、更に、選択制御信号φ５によ
って動作切り換えスイッチSWeがオン状態に制御され
る。このとき、ローアドレスデコーダ及びワードドライ
バ11はローアドレス信号RADRSとは無関係に切り換え制
御信号φ６によって全てのワード線WL1〜WLiを一括して
選択し得る状態即ち全てを高電圧Vppに駆動し得る状態
に制御される。さらに、カラムアドレスデコーダ14はカ
ラムアドレス信号CADRSとは無関係に切り換え制御信号
φ７によって全てのカラム選択スイッチQcs1〜Qcsjを一
括してオン状態にし得る状態に制御される。これによっ
て、メモリセルアレイ10に含まれる全てのメモリセル１
には上記したプレライトのための電圧条件が与えられて
一括でプレライトされる。
一括プレライトが終了されるタイミングの後には、引
き続いて一括消去動作のために、カラムアドレスデコー
ダ14による全てのカラム選択スイッチQcs1〜Qcsjの一括
オン状態と、切り換えスイッチSWeのオン状態とが維持
される。そして、電源切り換え回路13は切り換え制御信
号φ２によってソース線SLに高電圧Vppを供給する状態
に制御される。さらに、ローアドレスデコーダ及びワー
ドドライバ11はローアドレス信号RADRSとは無関係に切
り換え制御信号φ８によって全てのワード線WL1〜WLiを
一括して非選択とし得る状態即ち全てを回路の接地電位
Vssに強制し得る状態に制御される。これにより、メモ
リセルアレイ10に含まれる全てのメモリセル１には上記
した消去動作のための電圧条件が与えられて、一括消去
される。
き続いて一括消去動作のために、カラムアドレスデコー
ダ14による全てのカラム選択スイッチQcs1〜Qcsjの一括
オン状態と、切り換えスイッチSWeのオン状態とが維持
される。そして、電源切り換え回路13は切り換え制御信
号φ２によってソース線SLに高電圧Vppを供給する状態
に制御される。さらに、ローアドレスデコーダ及びワー
ドドライバ11はローアドレス信号RADRSとは無関係に切
り換え制御信号φ８によって全てのワード線WL1〜WLiを
一括して非選択とし得る状態即ち全てを回路の接地電位
Vssに強制し得る状態に制御される。これにより、メモ
リセルアレイ10に含まれる全てのメモリセル１には上記
した消去動作のための電圧条件が与えられて、一括消去
される。
上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１）一括消去に先立ってその消去特性を揃えるための
軽い書き込み即ちプレライトは、第１ゲート絶縁膜３を
はさんでチャネル領域からフローティングゲート電極４
に電子がトンネル注入されることによって行われる。こ
のプレライトによって消費されるトンネル電流はホット
エレクトロンを発生させて行う書き込み電流に比べて桁
違いに小さいため、トンネルを利用する消去動作と同様
に全ビットもしくはブロック単位で一括プレライトが可
能にされる。これによって、一括消去前に消去特性を揃
えるために行うプレライトの動作時間短縮と低消費電力
とを達成することができる。
軽い書き込み即ちプレライトは、第１ゲート絶縁膜３を
はさんでチャネル領域からフローティングゲート電極４
に電子がトンネル注入されることによって行われる。こ
のプレライトによって消費されるトンネル電流はホット
エレクトロンを発生させて行う書き込み電流に比べて桁
違いに小さいため、トンネルを利用する消去動作と同様
に全ビットもしくはブロック単位で一括プレライトが可
能にされる。これによって、一括消去前に消去特性を揃
えるために行うプレライトの動作時間短縮と低消費電力
とを達成することができる。
（２）しかも、本実施例のように、ソース領域に含まれ
る比較的深い接合を有するn-型半導体領域８がチャネル
領域における半導体基板２の表面にまで達するようなメ
モリセル構造を持つ場合、言い換えるなら、ソース領域
がドレイン領域よりも相対的に低濃度となる不純物層に
よって形成される場合には、ソース領域の一部を成すn+
型半導体領域７と半導体基板２との接合耐圧即ちアバラ
ンシェブレークダウン電圧が高められ、ソース領域に印
加する消去電圧を高めて消去時間を短縮することができ
るようになるから、一括プレライトと共に行われる全体
的な消去動作の時間を一層短縮することができる。
る比較的深い接合を有するn-型半導体領域８がチャネル
領域における半導体基板２の表面にまで達するようなメ
モリセル構造を持つ場合、言い換えるなら、ソース領域
がドレイン領域よりも相対的に低濃度となる不純物層に
よって形成される場合には、ソース領域の一部を成すn+
型半導体領域７と半導体基板２との接合耐圧即ちアバラ
ンシェブレークダウン電圧が高められ、ソース領域に印
加する消去電圧を高めて消去時間を短縮することができ
るようになるから、一括プレライトと共に行われる全体
的な消去動作の時間を一層短縮することができる。
（３）上記作用効果より、昇圧回路17により電源電圧Vc
cを内部昇圧して高電圧Vppを発生させる形式のEEPROMの
ようにその高電圧Vppの電流容量が比較的小さくても、
一括プレライトと共に行われる全体的な一括消去動作に
要する電力消費量を比較的小さく抑えることができるか
ら、一括プレライト並びに一括消去の信頼性を良好に保
つことができる。
cを内部昇圧して高電圧Vppを発生させる形式のEEPROMの
ようにその高電圧Vppの電流容量が比較的小さくても、
一括プレライトと共に行われる全体的な一括消去動作に
要する電力消費量を比較的小さく抑えることができるか
ら、一括プレライト並びに一括消去の信頼性を良好に保
つことができる。
（４）メモリセルを選択することなく全てのメモリセル
を書き込み状態にしてデバイステストを行うような場合
に、電子のトンネル注入によるプレライトモードを単独
に利用して一括書き込みを行うことにより、当該テスト
時間を大幅に短縮することができる。
を書き込み状態にしてデバイステストを行うような場合
に、電子のトンネル注入によるプレライトモードを単独
に利用して一括書き込みを行うことにより、当該テスト
時間を大幅に短縮することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例限定され
ず、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
て具体的に説明したが、本発明は上記実施例限定され
ず、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
例えばEEPROMを構成するメモリ素子において、そのソ
ース領域と半導体基板の接合耐圧を高めたり、さらには
ドレイン領域端部の電界を強化するための構造は上記実
施例の構造に限定されずその他種々の手段を講ずること
ができ、さらにはそのような特別な構造を持たないメモ
リ素子に対しても本発明は適用可能である。また、上記
実施例ではｎチャネル型のメモリ素子を一例として説明
したが、ｐチャネル型によっても構成可能である。
ース領域と半導体基板の接合耐圧を高めたり、さらには
ドレイン領域端部の電界を強化するための構造は上記実
施例の構造に限定されずその他種々の手段を講ずること
ができ、さらにはそのような特別な構造を持たないメモ
リ素子に対しても本発明は適用可能である。また、上記
実施例ではｎチャネル型のメモリ素子を一例として説明
したが、ｐチャネル型によっても構成可能である。
プレライトや一括消去は全ビット一括で行う場合に限
定されず、その記憶容量などとの関係でブロック単位で
行うこともできる。また、上記実施例ではプレライトに
引き続いて自動的に一括消去動作が行われる場合につい
て説明したが、プレライトと一括消去を外部から個別的
にモード設定するようにしてもよい。
定されず、その記憶容量などとの関係でブロック単位で
行うこともできる。また、上記実施例ではプレライトに
引き続いて自動的に一括消去動作が行われる場合につい
て説明したが、プレライトと一括消去を外部から個別的
にモード設定するようにしてもよい。
以上の説明では主として本発明者によってなされた発
明のその背景となった利用分野である１素子１メモリセ
ル型のEEPROMに適用した場合について説明したが、本発
明はその他種々の電気的に書き換え可能な半導体記憶装
置に広く適用することができる。
明のその背景となった利用分野である１素子１メモリセ
ル型のEEPROMに適用した場合について説明したが、本発
明はその他種々の電気的に書き換え可能な半導体記憶装
置に広く適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、フローティングゲート電極へ電子を注入す
る第１書き込み動作をドレイン領域端部で発生するホッ
トエレクトロンで行うと共に、フローティングゲート電
極から電子を放出する消去動作をソース領域のトンネル
で行うメモリセルに対し、これら全てのメモリセル又は
所定一群のメモリセルのチャネル領域から電子をフロー
ティングゲート電極にトンネルさせる第２書き込み動作
モードを備えることにより、斯る第２書き込み動作で消
費されるトンネル電流はホットエレクトロンを発生させ
て行う書き込み電流に比べて桁違いに小さくされるた
め、一括消去と同様に一括書き込みが可能になり、さら
には、消去特性を揃えるために一括消去前に行うような
書き込み動作の時間短縮と低消費電力化を達成すること
ができるという効果がある。
る第１書き込み動作をドレイン領域端部で発生するホッ
トエレクトロンで行うと共に、フローティングゲート電
極から電子を放出する消去動作をソース領域のトンネル
で行うメモリセルに対し、これら全てのメモリセル又は
所定一群のメモリセルのチャネル領域から電子をフロー
ティングゲート電極にトンネルさせる第２書き込み動作
モードを備えることにより、斯る第２書き込み動作で消
費されるトンネル電流はホットエレクトロンを発生させ
て行う書き込み電流に比べて桁違いに小さくされるた
め、一括消去と同様に一括書き込みが可能になり、さら
には、消去特性を揃えるために一括消去前に行うような
書き込み動作の時間短縮と低消費電力化を達成すること
ができるという効果がある。
第１図は本発明の一実施例であるEEPROMの全体を示す回
路ブロック図、 第２図はメモリセル構造の一例を示す断面図、 第３図はワードドライバの一例を示す回路図である。 １……メモリセル、２……p-型半導体基板、３……第１
ゲート絶縁膜、４……フローティングゲート電極、５…
…第２ゲート絶縁膜、６……コントロールゲート電極、
７……n+型半導体領域、８……n-型半導体領域、９……
ｐ型半導体領域、10……メモリセルアレイ、WL1〜WKi…
…ワード線、BL1〜BLj……ビット線、SL……ソース線、
17……昇圧回路、18……コントローラ、CE……チップイ
ネーブル信号、OE……アウトプットイネーブル信号、PG
M……プログラム信号、EE……イレーズイネーブル信
号、φ1,φ２……切り換え制御信号、φ3,φ4,φ５……
選択制御信号、φ6,φ7,φ８……切り換え制御信号、Vd
d……電源電圧、Vss……接地電位、Vpp……高電圧。
路ブロック図、 第２図はメモリセル構造の一例を示す断面図、 第３図はワードドライバの一例を示す回路図である。 １……メモリセル、２……p-型半導体基板、３……第１
ゲート絶縁膜、４……フローティングゲート電極、５…
…第２ゲート絶縁膜、６……コントロールゲート電極、
７……n+型半導体領域、８……n-型半導体領域、９……
ｐ型半導体領域、10……メモリセルアレイ、WL1〜WKi…
…ワード線、BL1〜BLj……ビット線、SL……ソース線、
17……昇圧回路、18……コントローラ、CE……チップイ
ネーブル信号、OE……アウトプットイネーブル信号、PG
M……プログラム信号、EE……イレーズイネーブル信
号、φ1,φ２……切り換え制御信号、φ3,φ4,φ５……
選択制御信号、φ6,φ7,φ８……切り換え制御信号、Vd
d……電源電圧、Vss……接地電位、Vpp……高電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 窪田 康郎 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 田辺 成利 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 井口 真理子 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 鍋谷 慎二 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 萩原 隆旦 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 和田 武史 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 武藤 匡志 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 小森 和広 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 平１−113997（ＪＰ，Ａ) 特開 平１−173398（ＪＰ，Ａ)
Claims (6)
- 【請求項１】フローティングゲート電極と、コントロー
ルゲート電極とを備えるメモリセルを複数有する半導体
記憶装置において、 選択されたメモリセル又は所定一群のメモリセルのドレ
イン領域端部で発生するホットエレクトロンによって、
上記メモリセル又は上記所定一群のメモリセルのフロー
ティングゲート電極へ電子の注入を行う第１動作モード
と、 上記フローティングゲート電極から電子を放出する消去
動作に先立って、上記メモリセル又は上記所定一群のメ
モリセルのチャネル領域から電子を上記フローティング
ゲート電極にトンネルさせることによって、上記メモリ
セル又は上記所定一群のメモリセルにおける上記フロー
ティングゲート電極への電子注入を行う第２動作モード
と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】上記メモリセルは、１素子から成ることを
特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項３】上記第２動作モードは、上記メモリセル又
は上記所定一群のメモリセルのフローティングゲート電
極に電子を注入するのに十分な電圧をコントロールゲー
ト電極に与えるとともに、それらのソース、ドレイン領
域に対して固定電位を与えることを特徴とする特許請求
の範囲第１項又は第２項に記載の半導体記憶装置。 - 【請求項４】上記メモリセル又は上記所定一群のメモリ
セル中の各メモリセルは、少なくともチャネル領域の端
部において、ソース領域がドレイン領域よりも相対的に
低濃度となる不純物層によって形成されて成るものであ
ることを特徴とする特許請求の範囲第３項記載の半導体
記憶装置。 - 【請求項５】半導体基板がP-型とされるとき、上記ソー
ス領域がn+型半導体領域とn-型半導体領域とで構成さ
れ、上記ドレイン領域がn+型半導体領域とｐ型半導体領
域とで構成されることを特徴とする特許請求の範囲第４
項記載の半導体記憶装置。 - 【請求項６】電源電圧を内部昇圧する回路を備えて成る
ものであることを特徴とする特許請求の範囲第１項乃至
第５項のいずれか１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208088A JP2644270B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208088A JP2644270B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273296A JPH01273296A (ja) | 1989-11-01 |
| JP2644270B2 true JP2644270B2 (ja) | 1997-08-25 |
Family
ID=14317798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10208088A Expired - Fee Related JP2644270B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644270B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
| JPH0426995A (ja) * | 1990-05-18 | 1992-01-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH04123471A (ja) | 1990-09-14 | 1992-04-23 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書込みおよび消去方法 |
| JPH04159696A (ja) * | 1990-10-22 | 1992-06-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| EP0961290B1 (en) * | 1991-12-09 | 2001-11-14 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| TW231343B (ja) | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| JP2541087B2 (ja) * | 1992-10-30 | 1996-10-09 | 日本電気株式会社 | 不揮発性半導体記憶装置のデ―タ消去方法 |
| JP2725564B2 (ja) * | 1993-09-27 | 1998-03-11 | 日本電気株式会社 | 半導体記憶装置及びそのデータ書込み方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624716B2 (ja) * | 1987-10-28 | 1997-06-25 | 株式会社日立製作所 | 不揮発性半導体メモリ装置のしきい電圧設定方法 |
-
1988
- 1988-04-25 JP JP10208088A patent/JP2644270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01273296A (ja) | 1989-11-01 |
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