JPH08279566A - 並列型不揮発性半導体記憶装置及び同装置の使用方法 - Google Patents
並列型不揮発性半導体記憶装置及び同装置の使用方法Info
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- JPH08279566A JPH08279566A JP7081003A JP8100395A JPH08279566A JP H08279566 A JPH08279566 A JP H08279566A JP 7081003 A JP7081003 A JP 7081003A JP 8100395 A JP8100395 A JP 8100395A JP H08279566 A JPH08279566 A JP H08279566A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【目的】極めて高密度の電気的書換可能な不揮発性記憶
装置を容易に実現することができる新規な構成の半導体
集積回路及びその使用方法を提案すること。 【構成】一導電型の半導体基板上に同基板と電気的に分
離して同一導電型のウェル層を形成し、当該ウェル層内
にドレイン領域及びソース領域をそれぞれ形成したＭＯ
Ｓトランジスタをメモリセルとして使用する。ウェル層
は、半導体基板とは異なる動作電圧を付加するため、そ
の相互間をウェル配線によって共通に接続する。制御ゲ
ート、ドレイン領域及びソース領域は、従来と同様、行
又は列ごとに個別のワード線、データ線又はソース線に
よって接続する。データ消去時は、所定の正電圧をウェ
ル配線に付加し、当該電圧よりも低い所定の電圧（例え
ば負電圧）を選択ワード線に付加する。データ書込時
は、所定の負電圧をウェル配線に付加し、当該電圧より
も高い所定の電圧（例えば正電圧）を選択ワード線に付
加する。
装置を容易に実現することができる新規な構成の半導体
集積回路及びその使用方法を提案すること。 【構成】一導電型の半導体基板上に同基板と電気的に分
離して同一導電型のウェル層を形成し、当該ウェル層内
にドレイン領域及びソース領域をそれぞれ形成したＭＯ
Ｓトランジスタをメモリセルとして使用する。ウェル層
は、半導体基板とは異なる動作電圧を付加するため、そ
の相互間をウェル配線によって共通に接続する。制御ゲ
ート、ドレイン領域及びソース領域は、従来と同様、行
又は列ごとに個別のワード線、データ線又はソース線に
よって接続する。データ消去時は、所定の正電圧をウェ
ル配線に付加し、当該電圧よりも低い所定の電圧（例え
ば負電圧）を選択ワード線に付加する。データ書込時
は、所定の負電圧をウェル配線に付加し、当該電圧より
も高い所定の電圧（例えば正電圧）を選択ワード線に付
加する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書換可能な並列
型不揮発性半導体記憶装置及び当該装置の使用方法、特
に大規模集積回路をもって構成する場合に適用して好適
な並列型不揮発性半導体記憶装置及び当該装置の使用方
法に関するものである。
型不揮発性半導体記憶装置及び当該装置の使用方法、特
に大規模集積回路をもって構成する場合に適用して好適
な並列型不揮発性半導体記憶装置及び当該装置の使用方
法に関するものである。
【０００２】
【従来技術】一般に、電気的書換可能な並列型不揮発性
半導体記憶装置は、例えばｐ型シリコン基板の表面領域
内に形成されたｎ型ドレイン領域及びｎ型ソース領域
と、これらの領域を含む基板表面に形成されたゲート絶
縁膜と、当該絶縁膜上に形成された浮遊ゲートと、層間
絶縁膜を介して前記浮遊ゲート上に形成された制御ゲー
トをそれぞれ備えた複数のＭＯＳ型電界効果トランジス
タ（以下「ＭＯＳトランジスタ」という）からなるメモ
リセルをマトリックス状に配列することによって構成す
る。メモリアレイを構成する複数のメモリセルは、制御
ゲートの相互間を行ごとに個別のワード線によって接続
し、ドレイン領域の相互間を列ごとに個別のデータ線に
よって接続し、ソース領域の相互間を列ごとに個別のソ
ース線によって接続して使用する（例えば特開平６−７
７４３７号公報参照）。
半導体記憶装置は、例えばｐ型シリコン基板の表面領域
内に形成されたｎ型ドレイン領域及びｎ型ソース領域
と、これらの領域を含む基板表面に形成されたゲート絶
縁膜と、当該絶縁膜上に形成された浮遊ゲートと、層間
絶縁膜を介して前記浮遊ゲート上に形成された制御ゲー
トをそれぞれ備えた複数のＭＯＳ型電界効果トランジス
タ（以下「ＭＯＳトランジスタ」という）からなるメモ
リセルをマトリックス状に配列することによって構成す
る。メモリアレイを構成する複数のメモリセルは、制御
ゲートの相互間を行ごとに個別のワード線によって接続
し、ドレイン領域の相互間を列ごとに個別のデータ線に
よって接続し、ソース領域の相互間を列ごとに個別のソ
ース線によって接続して使用する（例えば特開平６−７
７４３７号公報参照）。
【０００３】データの書込及び消去は、ゲート絶縁膜に
おける電子のトンネル現象（Fowler-Nordheim 現象：以
下「Ｆ−Ｎ現象」と表記する）を利用することによって
行なう。即ち、制御ゲートに負電圧を付加し、ドレイン
領域に正電圧を付加し、ソース領域を基板電圧（零電
圧）に保持した場合は、ドレイン領域と浮遊ゲートのオ
ーバーラップ部分におけるゲート絶縁膜にＦ−Ｎ現象が
発生し、浮遊ゲートからドレイン領域に対して電子が放
出されてデータの書込が行なわれ、一方、制御ゲートに
正電圧を付加し、ドレイン領域及びソース領域を基板電
圧に保持した場合は、ゲート絶縁膜の全面においてＦ−
Ｎ現象が発生し、チャネル領域の全体から浮遊ゲートに
対して電子が注入されてデータの消去が行なわれる。
おける電子のトンネル現象（Fowler-Nordheim 現象：以
下「Ｆ−Ｎ現象」と表記する）を利用することによって
行なう。即ち、制御ゲートに負電圧を付加し、ドレイン
領域に正電圧を付加し、ソース領域を基板電圧（零電
圧）に保持した場合は、ドレイン領域と浮遊ゲートのオ
ーバーラップ部分におけるゲート絶縁膜にＦ−Ｎ現象が
発生し、浮遊ゲートからドレイン領域に対して電子が放
出されてデータの書込が行なわれ、一方、制御ゲートに
正電圧を付加し、ドレイン領域及びソース領域を基板電
圧に保持した場合は、ゲート絶縁膜の全面においてＦ−
Ｎ現象が発生し、チャネル領域の全体から浮遊ゲートに
対して電子が注入されてデータの消去が行なわれる。
【０００４】前記従来技術の場合、効率的なデータ書込
を行なうには、少なくとも６Ｖ以上の耐圧をドレイン領
域に持たせることが望ましく、そのためには、浮遊ゲー
トとドレイン領域の間に少なくとも０．１５μｍ程度の
長さのオーバーラップ部分を形成することが必要であ
る。従来の加工技術によって形成することができる浮遊
ゲートの実効長は、最小の場合で０．４μｍ程度である
から、当該オーバーラップ部分の長さを０．１５μｍ程
度とした場合は、浮遊ゲートとソース領域のオーバーラ
ップ部分の長さを０．１μｍ程度に抑えることにより、
０．２５μｍ程度のチャネル長さを確保することが可能
である。このため、従来は、ドレイン領域をソース領域
よりも大きく非対称に形成することによってドレイン領
域の耐圧を確保する方法が採られていた。
を行なうには、少なくとも６Ｖ以上の耐圧をドレイン領
域に持たせることが望ましく、そのためには、浮遊ゲー
トとドレイン領域の間に少なくとも０．１５μｍ程度の
長さのオーバーラップ部分を形成することが必要であ
る。従来の加工技術によって形成することができる浮遊
ゲートの実効長は、最小の場合で０．４μｍ程度である
から、当該オーバーラップ部分の長さを０．１５μｍ程
度とした場合は、浮遊ゲートとソース領域のオーバーラ
ップ部分の長さを０．１μｍ程度に抑えることにより、
０．２５μｍ程度のチャネル長さを確保することが可能
である。このため、従来は、ドレイン領域をソース領域
よりも大きく非対称に形成することによってドレイン領
域の耐圧を確保する方法が採られていた。
【０００５】しかし、加工技術が格段に進歩し、実効長
が０．２５μｍ程度の浮遊ゲートの微細加工が可能とな
った現在では、浮遊ゲートとソース領域のオーバーラッ
プ部分の長さを０．０５μｍ程度、チャネル長を０．１
μｍ程度に抑えることができたとしても、浮遊ゲートと
ドレイン領域のオーバーラップ部分の長さを０．１５μ
ｍ以上とすることが不可能であるから、従来のような非
対称構造を採用した場合は、２５６メガビット以上の高
集積記憶装置を実現することが困難である。
が０．２５μｍ程度の浮遊ゲートの微細加工が可能とな
った現在では、浮遊ゲートとソース領域のオーバーラッ
プ部分の長さを０．０５μｍ程度、チャネル長を０．１
μｍ程度に抑えることができたとしても、浮遊ゲートと
ドレイン領域のオーバーラップ部分の長さを０．１５μ
ｍ以上とすることが不可能であるから、従来のような非
対称構造を採用した場合は、２５６メガビット以上の高
集積記憶装置を実現することが困難である。
【０００６】このほか、前記従来技術は、データを書き
込む場合に、ドレイン領域（データ線）に正電圧を付加
し、制御ゲート（ワード線）に負電圧を付加するもので
あるから、空乏層を介して流れるリーク電流（band-to-
bandトンネリング電流）がドレイン領域のゲート絶縁膜
直下に発生することを防止できない。このリーク電流の
もととなる正孔は、その一部がゲート絶縁膜中に捕獲さ
れて同絶縁膜の劣化を加速し、書換可能回数を著しく減
少させる原因となる。
込む場合に、ドレイン領域（データ線）に正電圧を付加
し、制御ゲート（ワード線）に負電圧を付加するもので
あるから、空乏層を介して流れるリーク電流（band-to-
bandトンネリング電流）がドレイン領域のゲート絶縁膜
直下に発生することを防止できない。このリーク電流の
もととなる正孔は、その一部がゲート絶縁膜中に捕獲さ
れて同絶縁膜の劣化を加速し、書換可能回数を著しく減
少させる原因となる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、前記
した従来技術の問題点を解決し、極めて高密度の電気的
書換可能な不揮発性記憶装置を容易に実現することがで
きる新規な構成の半導体集積回路及びその使用方法を提
案することにある。
した従来技術の問題点を解決し、極めて高密度の電気的
書換可能な不揮発性記憶装置を容易に実現することがで
きる新規な構成の半導体集積回路及びその使用方法を提
案することにある。
【０００８】
【課題を解決するための手段】本発明の前記課題は、一
導電型の半導体基板上に同基板と電気的に分離して同一
導電型のウェル層を形成し、当該ウェル層内にドレイン
領域及びソース領域をそれぞれ形成したＭＯＳトランジ
スタをメモリセルとして使用することによって解決する
ことが可能である。メモリアレイを構成する複数のメモ
リセルのウェル層は、半導体基板とは異なる動作電圧を
付加するため、その相互間をウェル配線によって共通に
接続する。制御ゲートの相互間、ドレイン領域の相互間
及びソース領域の相互間は、前記した従来技術の場合と
同様、行又は列ごとに個別のワード線、データ線又はソ
ース線によって接続する。
導電型の半導体基板上に同基板と電気的に分離して同一
導電型のウェル層を形成し、当該ウェル層内にドレイン
領域及びソース領域をそれぞれ形成したＭＯＳトランジ
スタをメモリセルとして使用することによって解決する
ことが可能である。メモリアレイを構成する複数のメモ
リセルのウェル層は、半導体基板とは異なる動作電圧を
付加するため、その相互間をウェル配線によって共通に
接続する。制御ゲートの相互間、ドレイン領域の相互間
及びソース領域の相互間は、前記した従来技術の場合と
同様、行又は列ごとに個別のワード線、データ線又はソ
ース線によって接続する。
【０００９】
【作用】本発明に係る記憶装置は、その構造上、前記従
来技術の場合と異なり、浮遊ゲートに対する電子の注入
をデータ書込と定義して使用し、浮遊ゲートからの電子
の放出をデータ消去と定義して使用する。データの消去
は、所定の正電圧をウェル配線に付加し、当該電圧より
も低い所定の電圧（例えば負電圧）を選択ワード線（消
去を希望するメモリセルの制御ゲートに至るワード線）
に付加することによって行なう。この場合は、選択され
たメモリセルの浮遊ゲートに加わる電圧Ｖf が式(１)に
よって定まる値となり、式(２)に示す高い電界がゲート
絶縁膜の全面に加わる結果、同絶縁膜の全体にＦ−Ｎ現
象が発生して浮遊ゲートから電子が放出され、メモリセ
ルの閾値電圧を０．５Ｖ〜１．５Ｖの低い範囲に設定す
ることが可能となる。なお、式(１)及び式(２)におい
て、Ｖp は、ウェル層に付加された電圧（添字のｐはプ
ラス値であることを意味する）、Ｖn は、制御ゲートの
電圧（添字のｎはマイナス値であることを意味する）、
Ｃr は、カップリング比（浮遊ゲートから見た全容量に
対する当該ゲートの容量比)、Ｔox は、ゲート絶縁膜の
厚さをそれぞれ示す。
来技術の場合と異なり、浮遊ゲートに対する電子の注入
をデータ書込と定義して使用し、浮遊ゲートからの電子
の放出をデータ消去と定義して使用する。データの消去
は、所定の正電圧をウェル配線に付加し、当該電圧より
も低い所定の電圧（例えば負電圧）を選択ワード線（消
去を希望するメモリセルの制御ゲートに至るワード線）
に付加することによって行なう。この場合は、選択され
たメモリセルの浮遊ゲートに加わる電圧Ｖf が式(１)に
よって定まる値となり、式(２)に示す高い電界がゲート
絶縁膜の全面に加わる結果、同絶縁膜の全体にＦ−Ｎ現
象が発生して浮遊ゲートから電子が放出され、メモリセ
ルの閾値電圧を０．５Ｖ〜１．５Ｖの低い範囲に設定す
ることが可能となる。なお、式(１)及び式(２)におい
て、Ｖp は、ウェル層に付加された電圧（添字のｐはプ
ラス値であることを意味する）、Ｖn は、制御ゲートの
電圧（添字のｎはマイナス値であることを意味する）、
Ｃr は、カップリング比（浮遊ゲートから見た全容量に
対する当該ゲートの容量比)、Ｔox は、ゲート絶縁膜の
厚さをそれぞれ示す。
【００１０】
【数１】 Ｖf ＝ Ｃr（Ｖn−Ｖp）＋Ｖp ・・・・(１)
【００１１】
【数２】 −(Ｖf−Ｖp)／Ｔox ・・・・(２) データ消去は、選択ワード線に接続された全メモリセル
について一括かつ同時に実行することができる。このた
め、１本のワード線を例えば５１２バイトのセクタと定
義することにより、５１２バイト単位での効率的なデー
タ消去が可能となる。但し、ウェル配線を介して全メモ
リセルの制御ゲートに正電圧が付加されるため、非選択
ワード線を開放状態のままに放置しておくと、当該ワー
ド線に接続されたメモリセルでは、浮遊ゲートからウェ
ル層に向かう弱い電界がゲート絶縁膜に加わる結果、電
子が浮遊ゲートから徐々に抜けるという消去ディスター
ブ現象が発生する。この現象は、選択ワード線の電圧と
ウェル配線の電圧との中間電圧を非選択ワード線に付加
し、ゲート絶縁膜に加わる電界強度を緩和することによ
って防止することが可能である。
について一括かつ同時に実行することができる。このた
め、１本のワード線を例えば５１２バイトのセクタと定
義することにより、５１２バイト単位での効率的なデー
タ消去が可能となる。但し、ウェル配線を介して全メモ
リセルの制御ゲートに正電圧が付加されるため、非選択
ワード線を開放状態のままに放置しておくと、当該ワー
ド線に接続されたメモリセルでは、浮遊ゲートからウェ
ル層に向かう弱い電界がゲート絶縁膜に加わる結果、電
子が浮遊ゲートから徐々に抜けるという消去ディスター
ブ現象が発生する。この現象は、選択ワード線の電圧と
ウェル配線の電圧との中間電圧を非選択ワード線に付加
し、ゲート絶縁膜に加わる電界強度を緩和することによ
って防止することが可能である。
【００１２】一方、データの書込は、所定の負電圧をウ
ェル配線に付加し、当該電圧よりも高い所定の電圧（例
えば正電圧）を選択ワード線（書込を希望するメモリセ
ルの制御ゲートに至るワード線）に付加することによっ
て実行する。この場合は、選択されたメモリセルの浮遊
ゲートに加わる電圧Ｖf が式(３)によって定まる値とな
り、式(４)に示す逆方向の高い電界がゲート絶縁膜の全
面に加わる結果、ゲート絶縁膜の全体にＦ−Ｎ現象が発
生して浮遊ゲートに電子が注入され、メモリセルの閾値
電圧を３．０Ｖ〜４．０Ｖの高い範囲に設定することが
可能となる。但し、式(３)及び式(４)におけるＶn 及び
Ｖp は、式(１)及び式(３)の場合と異なり、前者がウェ
ル配線に付加する負電圧、後者が選択ワード線に付加す
る正電圧をそれぞれ示す。
ェル配線に付加し、当該電圧よりも高い所定の電圧（例
えば正電圧）を選択ワード線（書込を希望するメモリセ
ルの制御ゲートに至るワード線）に付加することによっ
て実行する。この場合は、選択されたメモリセルの浮遊
ゲートに加わる電圧Ｖf が式(３)によって定まる値とな
り、式(４)に示す逆方向の高い電界がゲート絶縁膜の全
面に加わる結果、ゲート絶縁膜の全体にＦ−Ｎ現象が発
生して浮遊ゲートに電子が注入され、メモリセルの閾値
電圧を３．０Ｖ〜４．０Ｖの高い範囲に設定することが
可能となる。但し、式(３)及び式(４)におけるＶn 及び
Ｖp は、式(１)及び式(３)の場合と異なり、前者がウェ
ル配線に付加する負電圧、後者が選択ワード線に付加す
る正電圧をそれぞれ示す。
【００１３】
【数３】 Ｖf ＝ Ｃr（Ｖp−Ｖn）＋Ｖn ・・・・(３)
【００１４】
【数４】 −(Ｖf−Ｖn)／Ｔox ・・・・(４) データ消去の場合と同様、データ書込も、選択ワード線
に接続された複数個のメモリセルの全部について一括か
つ同時に行なうことができる。但し、各メモリセルに対
する“１”の書込（書込選択）及び“０”の書込（書込
非選択）は、各データ線に付加する電圧の値に依存す
る。即ち、書込を希望するメモリセルに至るデータ線に
ウェル配線の電圧と同程度の負電圧を付加するか、当該
データ線を開放状態にすると、ドレイン領域電圧がウェ
ル層電圧と同程度となる結果、ゲート絶縁膜に加わる電
界が強まってＦ−Ｎ現象の発生が促進され、浮遊ゲート
に電子が注入されて“１”が書き込まれる。一方、書込
を希望しないメモリセルに至るデータ線に所定の正電圧
（例えばウェル配線に付加した負電圧と同じ絶対値の正
電圧）を付加すると、ドレイン領域が正電圧に保持され
る結果、ゲート絶縁膜に加わる電界が緩和してＦ−Ｎ現
象の発生が抑制され、浮遊ゲートに対する電子の注入が
止まって“０”が書き込まれる。以上の動作により、選
択ワード線上の複数個のメモリセルに対するデータ書込
が可能になる。従って、１本のワード線を例えば５１２
バイトのセクタと定義することにより、５１２バイト単
位での書込が可能となる。
に接続された複数個のメモリセルの全部について一括か
つ同時に行なうことができる。但し、各メモリセルに対
する“１”の書込（書込選択）及び“０”の書込（書込
非選択）は、各データ線に付加する電圧の値に依存す
る。即ち、書込を希望するメモリセルに至るデータ線に
ウェル配線の電圧と同程度の負電圧を付加するか、当該
データ線を開放状態にすると、ドレイン領域電圧がウェ
ル層電圧と同程度となる結果、ゲート絶縁膜に加わる電
界が強まってＦ−Ｎ現象の発生が促進され、浮遊ゲート
に電子が注入されて“１”が書き込まれる。一方、書込
を希望しないメモリセルに至るデータ線に所定の正電圧
（例えばウェル配線に付加した負電圧と同じ絶対値の正
電圧）を付加すると、ドレイン領域が正電圧に保持され
る結果、ゲート絶縁膜に加わる電界が緩和してＦ−Ｎ現
象の発生が抑制され、浮遊ゲートに対する電子の注入が
止まって“０”が書き込まれる。以上の動作により、選
択ワード線上の複数個のメモリセルに対するデータ書込
が可能になる。従って、１本のワード線を例えば５１２
バイトのセクタと定義することにより、５１２バイト単
位での書込が可能となる。
【００１５】もっとも、データ書込の場合は、個々のデ
ータ線に選択的に負電圧又は正電圧を付加するため、一
のデータ線に接続された複数のメモリセルと当該データ
線と隣接する他のデータ線に接続されたメモリセルとの
間に存在する寄生ＭＯＳトランジスタがオン状態になっ
て不測の誤動作を起こす可能性がある。この種の障害
は、ウェル層を貫通するセル分離領域を隣接するメモリ
セルの相互間に形成するか、ＳＯＩ技術を用いて隣接す
るメモリセルの相互間を電気的に分離することによって
容易に防止することができる。
ータ線に選択的に負電圧又は正電圧を付加するため、一
のデータ線に接続された複数のメモリセルと当該データ
線と隣接する他のデータ線に接続されたメモリセルとの
間に存在する寄生ＭＯＳトランジスタがオン状態になっ
て不測の誤動作を起こす可能性がある。この種の障害
は、ウェル層を貫通するセル分離領域を隣接するメモリ
セルの相互間に形成するか、ＳＯＩ技術を用いて隣接す
るメモリセルの相互間を電気的に分離することによって
容易に防止することができる。
【００１６】また、データ書込期間中は、全メモリセル
のウェル層に負電圧が付加されるため、非選択ワード線
を開放状態のままに放置しておくと、当該ワード線に接
続されたメモリセルでは、ウェル層から浮遊ゲートに向
かう弱い電界がゲート絶縁膜全面に加わる結果、電子が
浮遊ゲートに徐々に注入されるという書込ディスターブ
現象が発生する。この現象は、ウェル配線の電圧と選択
ワード線の電圧の中間電圧を非選択ワード線に付加し、
ゲート絶縁膜に加わる電界強度を緩和することによって
防止することが可能である。
のウェル層に負電圧が付加されるため、非選択ワード線
を開放状態のままに放置しておくと、当該ワード線に接
続されたメモリセルでは、ウェル層から浮遊ゲートに向
かう弱い電界がゲート絶縁膜全面に加わる結果、電子が
浮遊ゲートに徐々に注入されるという書込ディスターブ
現象が発生する。この現象は、ウェル配線の電圧と選択
ワード線の電圧の中間電圧を非選択ワード線に付加し、
ゲート絶縁膜に加わる電界強度を緩和することによって
防止することが可能である。
【００１７】なお、個々のデータ線は、メモリセルの誤
動作を防止するため、データ消去の期間中、ウェル配線
に付加した電圧と同程度の正電圧に保持するか開放状態
に保持することが望ましい。また、個々のソース線は、
オン状態にあるメモリセルのウェル層電圧が選択ワード
線上の他のメモリセルに不所望に短絡することのないよ
う、データ消去又はデータ書込の期間中、互いに分離し
て開放状態に保持することが望ましい。
動作を防止するため、データ消去の期間中、ウェル配線
に付加した電圧と同程度の正電圧に保持するか開放状態
に保持することが望ましい。また、個々のソース線は、
オン状態にあるメモリセルのウェル層電圧が選択ワード
線上の他のメモリセルに不所望に短絡することのないよ
う、データ消去又はデータ書込の期間中、互いに分離し
て開放状態に保持することが望ましい。
【００１８】このように、データ消去及びデータ書込の
いずれの場合も、ゲート絶縁膜の全体にＦ−Ｎ現象を発
生させ、チャネル領域の全体を利用することが可能にな
るので、ドレイン領域及びソース領域を相互に対称な構
造にすることができる。
いずれの場合も、ゲート絶縁膜の全体にＦ−Ｎ現象を発
生させ、チャネル領域の全体を利用することが可能にな
るので、ドレイン領域及びソース領域を相互に対称な構
造にすることができる。
【００１９】
＜実施例１＞本発明の第１の実施例を図１〜図４及び図
６〜図９を参照して説明する。本実施例は、４個のメモ
リセルをそれぞれ２本のワード線及びデータ線を用いて
アレイ構成としたものであるが、メモリセルの個数又は
ワード線及びデータ線の本数は、本実施例に限定される
ものではない。なお、図１は、いずれか１本の選択ワー
ド線上にあるメモリセルのデータを消去する場合の電圧
条件を示した図、図２は、いずれか１本の選択ワード線
上にあるメモリセルにデータを書き込む場合の電圧条件
を示した図、図３は、いずれか１本の選択ワード線上に
あるメモリセルのデータを読み出す場合の電圧条件を示
した図である。
６〜図９を参照して説明する。本実施例は、４個のメモ
リセルをそれぞれ２本のワード線及びデータ線を用いて
アレイ構成としたものであるが、メモリセルの個数又は
ワード線及びデータ線の本数は、本実施例に限定される
ものではない。なお、図１は、いずれか１本の選択ワー
ド線上にあるメモリセルのデータを消去する場合の電圧
条件を示した図、図２は、いずれか１本の選択ワード線
上にあるメモリセルにデータを書き込む場合の電圧条件
を示した図、図３は、いずれか１本の選択ワード線上に
あるメモリセルのデータを読み出す場合の電圧条件を示
した図である。
【００２０】本実施例では、図１〜図３に示したよう
に、メモリセルＭ１−１及びＭ１−２の制御ゲートの相
互間がワード線Ｗ１によって接続され、メモリセルＭ１
−１及びＭ２−１のドレイン領域の相互間がデータ線Ｄ
１によって接続され、メモリセルＭ１−２及びＭ２−２
のドレイン領域の相互間がデータ線Ｄ２によって接続さ
れ、メモリセルＭ１−１及びＭ２−１のソース領域の相
互間がソース線Ｓ１によって接続され、メモリセルＭ１
−２及びＭ２−２のソース領域の相互間がソース線Ｓ２
によって接続され、かつ、ソース線Ｓ１，Ｓ２がＭＯＳ
トランジスタをもって構成したスイッチ素子ＳＷ１，Ｓ
Ｗ２を介して共通ソース線ＣＳに接続されている。スイ
ッチ素子ＳＷ１及びＳＷ２は、そのゲート相互間が配線
ＳＴに共通接続され、両者同時に開閉するものである。
なお、本実施例の場合は、すべてのメモリセルのウェル
層がウェル配線ＷＥＬによって共通接続されているが、
アレイ構成の規模が大きい場合は、多数のメモリセルを
例えば１メガビットや４メガビットの単位で複数の群に
分離し、各群ごとに個別のウェル配線によって共通接続
することも可能である。
に、メモリセルＭ１−１及びＭ１−２の制御ゲートの相
互間がワード線Ｗ１によって接続され、メモリセルＭ１
−１及びＭ２−１のドレイン領域の相互間がデータ線Ｄ
１によって接続され、メモリセルＭ１−２及びＭ２−２
のドレイン領域の相互間がデータ線Ｄ２によって接続さ
れ、メモリセルＭ１−１及びＭ２−１のソース領域の相
互間がソース線Ｓ１によって接続され、メモリセルＭ１
−２及びＭ２−２のソース領域の相互間がソース線Ｓ２
によって接続され、かつ、ソース線Ｓ１，Ｓ２がＭＯＳ
トランジスタをもって構成したスイッチ素子ＳＷ１，Ｓ
Ｗ２を介して共通ソース線ＣＳに接続されている。スイ
ッチ素子ＳＷ１及びＳＷ２は、そのゲート相互間が配線
ＳＴに共通接続され、両者同時に開閉するものである。
なお、本実施例の場合は、すべてのメモリセルのウェル
層がウェル配線ＷＥＬによって共通接続されているが、
アレイ構成の規模が大きい場合は、多数のメモリセルを
例えば１メガビットや４メガビットの単位で複数の群に
分離し、各群ごとに個別のウェル配線によって共通接続
することも可能である。
【００２１】データ消去の場合における電圧条件を図１
に示す。個々の電圧は、メモリセルが有する書込・消去
の閾値電圧、ゲート絶縁膜の厚さ及び消去時間の諸条件
を満たすように設定されている。図６は、ゲート絶縁膜
の厚さが８．０ｎｍの場合における動作電圧（選択ワー
ド線電圧Ｖn とウェル配線電圧Ｖp の差電圧）と消去時
間との関係を示しており、同図の各曲線は、メモリセル
の加工バラツキを考慮したときの標準のメモリセルの特
性と最速及び最遅のメモリセルの特性である。最遅のメ
モリセルに対して、最大の消去時間１０ｍｓを満足する
ためには、標準の動作電圧（Ｖn−Ｖp）を−１５Ｖとし
なければならない。また、１本のデータ線に接続された
メモリセルの個数を例えば８１９２個（従ってワード線
の本数も８１９２本）とし、ワード線ごとに最大の消去
時間１０ｍｓで１００万回の消去及び書込を可能とする
ためには、１本のワード線は、約８，０００万秒（８Ｅ
７ｓ）の消去ディスターブ時間に耐えることが要求され
る。図７に示す１００万回の書換後における消去ディス
ターブ特性から、この条件を満足するためには、非選択
ワード線の電圧Ｖuwp とウェル配線の正電圧Ｖp の差が
−３Ｖ以上であることが必要である。
に示す。個々の電圧は、メモリセルが有する書込・消去
の閾値電圧、ゲート絶縁膜の厚さ及び消去時間の諸条件
を満たすように設定されている。図６は、ゲート絶縁膜
の厚さが８．０ｎｍの場合における動作電圧（選択ワー
ド線電圧Ｖn とウェル配線電圧Ｖp の差電圧）と消去時
間との関係を示しており、同図の各曲線は、メモリセル
の加工バラツキを考慮したときの標準のメモリセルの特
性と最速及び最遅のメモリセルの特性である。最遅のメ
モリセルに対して、最大の消去時間１０ｍｓを満足する
ためには、標準の動作電圧（Ｖn−Ｖp）を−１５Ｖとし
なければならない。また、１本のデータ線に接続された
メモリセルの個数を例えば８１９２個（従ってワード線
の本数も８１９２本）とし、ワード線ごとに最大の消去
時間１０ｍｓで１００万回の消去及び書込を可能とする
ためには、１本のワード線は、約８，０００万秒（８Ｅ
７ｓ）の消去ディスターブ時間に耐えることが要求され
る。図７に示す１００万回の書換後における消去ディス
ターブ特性から、この条件を満足するためには、非選択
ワード線の電圧Ｖuwp とウェル配線の正電圧Ｖp の差が
−３Ｖ以上であることが必要である。
【００２２】図８は、選択ワード線の負電圧Ｖn に対す
るウェル配線電圧Ｖp と非選択ワード線電圧Ｖuwp を示
している。但し、ウェル配線電圧Ｖp 及び非選択ワード
線電圧Ｖuwp の少なくとも一方は、半導体チップ用の電
源（ここではＶcc＝３Ｖ）を用いることが望ましく、ケ
ース１とケース２の二つが考えられる。
るウェル配線電圧Ｖp と非選択ワード線電圧Ｖuwp を示
している。但し、ウェル配線電圧Ｖp 及び非選択ワード
線電圧Ｖuwp の少なくとも一方は、半導体チップ用の電
源（ここではＶcc＝３Ｖ）を用いることが望ましく、ケ
ース１とケース２の二つが考えられる。
【００２３】図１はケース１の場合を示す。この場合
は、ワード線Ｗ１が選択され、メモリセルＭ１−１及び
Ｍ１−２が同時に消去される。選択ワード線Ｗ１には−
９Ｖが付加され、非選択ワード線Ｗ２には３Ｖ、ウェル
配線ＷＥＬには６Ｖがそれぞれ付加されている。スイッ
チ素子ＳＷ１及びＳＷ２は、共通配線ＳＴによって駆動
され、データ消去の期間中、オフ状態に保持される。デ
ータ線Ｄ１及びＤ２は６Ｖに設定されている。このよう
な電圧条件を設定すると、メモリセルＭ１−１及びＭ１
−２では、ゲート絶縁膜の全面に強い電界が加わり、電
子が浮遊ゲートからチャネル領域に放出され、メモリセ
ルの閾値電圧を０．５Ｖ〜１．５Ｖの範囲に設定するこ
とができる。この正の小さな閾値状態をデータ消去状態
として定義する。
は、ワード線Ｗ１が選択され、メモリセルＭ１−１及び
Ｍ１−２が同時に消去される。選択ワード線Ｗ１には−
９Ｖが付加され、非選択ワード線Ｗ２には３Ｖ、ウェル
配線ＷＥＬには６Ｖがそれぞれ付加されている。スイッ
チ素子ＳＷ１及びＳＷ２は、共通配線ＳＴによって駆動
され、データ消去の期間中、オフ状態に保持される。デ
ータ線Ｄ１及びＤ２は６Ｖに設定されている。このよう
な電圧条件を設定すると、メモリセルＭ１−１及びＭ１
−２では、ゲート絶縁膜の全面に強い電界が加わり、電
子が浮遊ゲートからチャネル領域に放出され、メモリセ
ルの閾値電圧を０．５Ｖ〜１．５Ｖの範囲に設定するこ
とができる。この正の小さな閾値状態をデータ消去状態
として定義する。
【００２４】図２は、データ消去の場合と同様の電圧設
定手法によって求めたデータ書込時の電圧条件を示して
いる。データ書込もワード線単位で行なわれ、選択ワー
ド線Ｗ１に１２Ｖが付加され、非選択ワード線Ｗ２には
０Ｖ、ウェル配線ＷＥＬには−３Ｖが付加されている。
スイッチ素子ＳＷ１及びＳＷ２は、消去期間中、オフ状
態に保持され、ソース線は開放状態となっている。デー
タ“１”の書込を行なうメモリセルＭ１−１に対するデ
ータ線Ｄ１には−３Ｖが、データ“０”の書込を行うメ
モリセルＭ１−２に対するデータ線Ｄ２には３Ｖが付加
されている。このような電圧条件を設定すると、メモリ
セルＭ１−１では、チャネル領域の電圧が約−３Ｖとな
るため、浮遊ゲートの電圧がワード線１２Ｖとチャネル
領域の−３Ｖにより容量分割された電圧（例えば６Ｖ）
となる。一方、メモリセルＭ１−２では、チャネル領域
が約３Ｖとなるため、浮遊ゲートの電圧が約２．４Ｖと
なる。この結果、メモリセルＭ１−１では、メモリセル
Ｍ１−２に比べてゲート絶縁膜に加わる電界が強くな
り、ゲート絶縁膜の全面を介して電子がチャネル領域か
ら浮遊ゲートに注入され、メモリ閾値電圧を３．０Ｖ〜
４．０Ｖに設定することができる。この大きな正の閾値
状態をデータ書込状態として定義する。
定手法によって求めたデータ書込時の電圧条件を示して
いる。データ書込もワード線単位で行なわれ、選択ワー
ド線Ｗ１に１２Ｖが付加され、非選択ワード線Ｗ２には
０Ｖ、ウェル配線ＷＥＬには−３Ｖが付加されている。
スイッチ素子ＳＷ１及びＳＷ２は、消去期間中、オフ状
態に保持され、ソース線は開放状態となっている。デー
タ“１”の書込を行なうメモリセルＭ１−１に対するデ
ータ線Ｄ１には−３Ｖが、データ“０”の書込を行うメ
モリセルＭ１−２に対するデータ線Ｄ２には３Ｖが付加
されている。このような電圧条件を設定すると、メモリ
セルＭ１−１では、チャネル領域の電圧が約−３Ｖとな
るため、浮遊ゲートの電圧がワード線１２Ｖとチャネル
領域の−３Ｖにより容量分割された電圧（例えば６Ｖ）
となる。一方、メモリセルＭ１−２では、チャネル領域
が約３Ｖとなるため、浮遊ゲートの電圧が約２．４Ｖと
なる。この結果、メモリセルＭ１−１では、メモリセル
Ｍ１−２に比べてゲート絶縁膜に加わる電界が強くな
り、ゲート絶縁膜の全面を介して電子がチャネル領域か
ら浮遊ゲートに注入され、メモリ閾値電圧を３．０Ｖ〜
４．０Ｖに設定することができる。この大きな正の閾値
状態をデータ書込状態として定義する。
【００２５】なお、本実施例では、非選択ワード線Ｗ２
に０Ｖを付加し、非選択ワード線上のメモリセルのゲー
ト絶縁膜に高電界が加わって電子がリークすることを防
止している。非選択ワード線Ｗ２に与える電圧は、０Ｖ
に限られるものではなく、負電圧を加えることによって
電界強度を更に低減してもよい。
に０Ｖを付加し、非選択ワード線上のメモリセルのゲー
ト絶縁膜に高電界が加わって電子がリークすることを防
止している。非選択ワード線Ｗ２に与える電圧は、０Ｖ
に限られるものではなく、負電圧を加えることによって
電界強度を更に低減してもよい。
【００２６】書込動作においては、選択データ線Ｄ１に
負電圧（−３Ｖ）を付加する必要がある。データ線Ｄ１
に負電圧を出力するためのメモリアレイのブロック構成
例を図４に示す。この例では、書込時のデータ蓄積やデ
ータ読出のためのラッチ回路５５（差動対）がデータ線
ごとに設けられたセンス回路領域５４がメモリアレイ５
２，５３に対応して形成されており、メモリアレイ５
２，５３及びセンス回路領域５４にウェル層電圧を供給
するためのウェル電圧制御回路５１が接続されている。
即ち、ウェル電圧制御回路５１とメモリアレイ５２との
間にウェル配線ＷＥＬ１、メモリアレイ５３との間にウ
ェル配線ＷＥＬ２、センス回路領域５４との間にウェル
配線ＷＥＬs 及び正電圧電源の配線Ｖpsa がそれぞれ接
続されている。書込時においては、ウェル配線ＷＥＬ
１，ＷＥＬ２，ＷＥＬs の各電圧を同一の−３Ｖとして
いる。電源配線Ｖpsa の電圧は３Ｖである。このような
電圧条件を設定することによって、ラッチ回路５５は、
−３Ｖ又は３Ｖを選択して記憶することができる。デー
タが端子Ｉ／Ｏから送られ、ラッチ回路５５の記憶状態
が設定される。このようにして、データ線の電圧を−３
Ｖ又は３Ｖとすることができる。なお、後述の読出し動
作では、センス回路領域５４のウェル電圧を０Ｖに切り
換え、従来の読出動作を可能としている。
負電圧（−３Ｖ）を付加する必要がある。データ線Ｄ１
に負電圧を出力するためのメモリアレイのブロック構成
例を図４に示す。この例では、書込時のデータ蓄積やデ
ータ読出のためのラッチ回路５５（差動対）がデータ線
ごとに設けられたセンス回路領域５４がメモリアレイ５
２，５３に対応して形成されており、メモリアレイ５
２，５３及びセンス回路領域５４にウェル層電圧を供給
するためのウェル電圧制御回路５１が接続されている。
即ち、ウェル電圧制御回路５１とメモリアレイ５２との
間にウェル配線ＷＥＬ１、メモリアレイ５３との間にウ
ェル配線ＷＥＬ２、センス回路領域５４との間にウェル
配線ＷＥＬs 及び正電圧電源の配線Ｖpsa がそれぞれ接
続されている。書込時においては、ウェル配線ＷＥＬ
１，ＷＥＬ２，ＷＥＬs の各電圧を同一の−３Ｖとして
いる。電源配線Ｖpsa の電圧は３Ｖである。このような
電圧条件を設定することによって、ラッチ回路５５は、
−３Ｖ又は３Ｖを選択して記憶することができる。デー
タが端子Ｉ／Ｏから送られ、ラッチ回路５５の記憶状態
が設定される。このようにして、データ線の電圧を−３
Ｖ又は３Ｖとすることができる。なお、後述の読出し動
作では、センス回路領域５４のウェル電圧を０Ｖに切り
換え、従来の読出動作を可能としている。
【００２７】データ読出時の電圧条件を図３に示す。読
出もワード線単位で行い、選択ワード線Ｗ１には３Ｖを
付加する。非選択ワード線Ｗ２には０Ｖ、ウェル配線Ｗ
ＥＬには０Ｖを付加する。スイッチ素子ＳＷ１とＳＷ２
はオン状態に保持し、データ線Ｄ１、Ｄ２には１．５Ｖ
を付加する。メモリセルの閾値電圧が低い状態の場合
は、データ線電圧が低下し、メモリセルの閾値電圧が高
い場合は、データ線電圧が１．５Ｖに保たれるため、デ
ータ線電圧をデータ線ごとに検出することによってメモ
リセルの情報を読み出すことができる。
出もワード線単位で行い、選択ワード線Ｗ１には３Ｖを
付加する。非選択ワード線Ｗ２には０Ｖ、ウェル配線Ｗ
ＥＬには０Ｖを付加する。スイッチ素子ＳＷ１とＳＷ２
はオン状態に保持し、データ線Ｄ１、Ｄ２には１．５Ｖ
を付加する。メモリセルの閾値電圧が低い状態の場合
は、データ線電圧が低下し、メモリセルの閾値電圧が高
い場合は、データ線電圧が１．５Ｖに保たれるため、デ
ータ線電圧をデータ線ごとに検出することによってメモ
リセルの情報を読み出すことができる。
【００２８】図９は、本実施例において使用する半導体
記憶装置を例えば３ビット分のメモリセル断面構造とし
て示すものである。本例の場合は、ｐ型シリコンからな
る半導体基板１０を使用し、その上層部にｎ型ウェル層
１１及びｐ型ウェル層１２を順次形成し、ｐ型ウェル層
１２の内部にドレイン領域７及びソース領域８を形成し
た。そして、ウェル層１２の表面にトンネル領域となる
ゲート絶縁膜１を形成し、その上に、高濃度の不純物を
含む多結晶シリコン又はタングステン等の金属からなる
浮遊ゲート２を形成した。浮遊ゲート２の表面は、ＣＶ
Ｄ法により形成されたシリコン酸化膜からなる層間絶縁
膜３をもって覆い、その上に高濃度不純物を含む多結晶
シリコン又はタングステン等の金属からなるワード線４
を形成した。このワード線は、制御ゲートとしても兼用
するものである。各メモリセルの相互間は、セル分離領
域５によって電気的に絶縁した。セル分離領域５は、例
えば異方性エッチングによってシリコン基板１０に形成
した溝内にシリコン酸化膜を埋め込むことによって構成
することができる。ドレイン領域７及びソース領域８
は、浮遊ゲート２に対して対称に形成した。これによ
り、浮遊ゲートの実効長を０．２５〜０．２μｍとする
ことができた。この実効長により２５６メガビット以上
の高集積記憶装置を実現することができる。
記憶装置を例えば３ビット分のメモリセル断面構造とし
て示すものである。本例の場合は、ｐ型シリコンからな
る半導体基板１０を使用し、その上層部にｎ型ウェル層
１１及びｐ型ウェル層１２を順次形成し、ｐ型ウェル層
１２の内部にドレイン領域７及びソース領域８を形成し
た。そして、ウェル層１２の表面にトンネル領域となる
ゲート絶縁膜１を形成し、その上に、高濃度の不純物を
含む多結晶シリコン又はタングステン等の金属からなる
浮遊ゲート２を形成した。浮遊ゲート２の表面は、ＣＶ
Ｄ法により形成されたシリコン酸化膜からなる層間絶縁
膜３をもって覆い、その上に高濃度不純物を含む多結晶
シリコン又はタングステン等の金属からなるワード線４
を形成した。このワード線は、制御ゲートとしても兼用
するものである。各メモリセルの相互間は、セル分離領
域５によって電気的に絶縁した。セル分離領域５は、例
えば異方性エッチングによってシリコン基板１０に形成
した溝内にシリコン酸化膜を埋め込むことによって構成
することができる。ドレイン領域７及びソース領域８
は、浮遊ゲート２に対して対称に形成した。これによ
り、浮遊ゲートの実効長を０．２５〜０．２μｍとする
ことができた。この実効長により２５６メガビット以上
の高集積記憶装置を実現することができる。
【００２９】本実施例では、ｐ型ウェル領域１２の電圧
は、図１〜図３に示したウェル配線ＷＥＬに付加される
電圧であるから、データ消去時において６Ｖ、データ書
込時において−３Ｖ、データ読出時において０Ｖであ
る。一方、半導体基板１０は、常時接地されていて電圧
は０Ｖである。そこで、ｎ型ウェル領域１１に対して、
データ消去時に６Ｖ、データ書込時に３Ｖ又は０Ｖ、デ
ータ読出時に３Ｖ又は０Ｖをそれぞれ付加し、ｎ型ウェ
ル領域１１とｐ型ウェル領域１２との間で逆バイアス若
しくは０バイアスが掛かるようにして、ｐ型ウェル領域
１２が半導体基板１０に対して常に電気的に絶縁される
ようにした。
は、図１〜図３に示したウェル配線ＷＥＬに付加される
電圧であるから、データ消去時において６Ｖ、データ書
込時において−３Ｖ、データ読出時において０Ｖであ
る。一方、半導体基板１０は、常時接地されていて電圧
は０Ｖである。そこで、ｎ型ウェル領域１１に対して、
データ消去時に６Ｖ、データ書込時に３Ｖ又は０Ｖ、デ
ータ読出時に３Ｖ又は０Ｖをそれぞれ付加し、ｎ型ウェ
ル領域１１とｐ型ウェル領域１２との間で逆バイアス若
しくは０バイアスが掛かるようにして、ｐ型ウェル領域
１２が半導体基板１０に対して常に電気的に絶縁される
ようにした。
【００３０】以上に説明した本実施例は、メモリセルが
並列に接続されているため、データ読出を高速に行うこ
とができる。また、メモリセルのチャネル全面を用いた
Ｆ−Ｎトンネル現象による電子の注入、放出によりデー
タ書込及びデータ消去が行われているため、トンネル電
流以外の過剰な電流成分の必要がなく、トンネル電流は
微弱であるので低消費電力化が図れる。更に単一電源に
よるメモリチップの動作が可能となる。この場合、メモ
リチップ内部において、高い正電圧（１２Ｖ）を発生さ
せる昇圧回路と負電圧（−９Ｖ）を発生させる降圧回路
が必要なことは言うまでもない。ここで、データ消去及
びデータ書込のいずれの場合も、選択及び非選択ワード
線の電圧差が１２Ｖ以下であり、内部電源の電圧変動を
考慮しても１５Ｖのドレイン耐圧を備えたＭＯＳトラン
ジスタを用いることにより、ワード線に選択して電圧を
付加するデコーダ回路を設計することができる。さら
に、ウェル層に付加される電圧の絶対値が３Ｖ程度であ
り、７ｎｍ以上のゲート絶縁膜の厚さに対して、データ
読出、データ消去及びデータ書込の場合のディスターブ
耐性を十分に確保することができる。また、ドレイン領
域及びソース領域を非対称に形成する必要がなく、メモ
リセルの微細化が図れるとともに、工程の簡略化が可能
となる。なお、本実施例ではワード線単位でのデータ書
込及びデータ消去を実現する方法について示したが、ワ
ード線を数本まとめてブロック化し、この単位で消去を
行うことも可能である。このブロック消去方法は、図
７，８に示す条件が緩やかになる方向であり、特に支障
を来たすものではない。
並列に接続されているため、データ読出を高速に行うこ
とができる。また、メモリセルのチャネル全面を用いた
Ｆ−Ｎトンネル現象による電子の注入、放出によりデー
タ書込及びデータ消去が行われているため、トンネル電
流以外の過剰な電流成分の必要がなく、トンネル電流は
微弱であるので低消費電力化が図れる。更に単一電源に
よるメモリチップの動作が可能となる。この場合、メモ
リチップ内部において、高い正電圧（１２Ｖ）を発生さ
せる昇圧回路と負電圧（−９Ｖ）を発生させる降圧回路
が必要なことは言うまでもない。ここで、データ消去及
びデータ書込のいずれの場合も、選択及び非選択ワード
線の電圧差が１２Ｖ以下であり、内部電源の電圧変動を
考慮しても１５Ｖのドレイン耐圧を備えたＭＯＳトラン
ジスタを用いることにより、ワード線に選択して電圧を
付加するデコーダ回路を設計することができる。さら
に、ウェル層に付加される電圧の絶対値が３Ｖ程度であ
り、７ｎｍ以上のゲート絶縁膜の厚さに対して、データ
読出、データ消去及びデータ書込の場合のディスターブ
耐性を十分に確保することができる。また、ドレイン領
域及びソース領域を非対称に形成する必要がなく、メモ
リセルの微細化が図れるとともに、工程の簡略化が可能
となる。なお、本実施例ではワード線単位でのデータ書
込及びデータ消去を実現する方法について示したが、ワ
ード線を数本まとめてブロック化し、この単位で消去を
行うことも可能である。このブロック消去方法は、図
７，８に示す条件が緩やかになる方向であり、特に支障
を来たすものではない。
【００３１】＜実施例２＞本発明の第２の実施例を図５
を用いて説明する。本実施例は、図８に示したデータ消
去条件のうちのケース２を採用したもので、データ消去
の電圧条件を図５に示した条件としたものである。図５
において、選択ワード線をＷ１とし、メモリセルＭ１−
１とＭ１−２が同時に消去される。選択ワード線Ｗ１に
−１２Ｖが付加され、非選択ワード線Ｗ２には０Ｖが、
ウェルＷＥＬには３Ｖが付加されている。ＭＯＳトラン
ジスタにより構成されたスイッチ素子ＳＷ１とＳＷ２
は、共通配線ＳＴにより駆動され、ＳＷ１及びＳＷ２は
オン状態に設定され、各メモリセルのドレイン及びソー
スは３Ｖに設定されている。このような電圧条件を設定
すると、Ｍ１−１及びＭ１−２では、浮遊ゲートとチャ
ネル領域間のゲート絶縁膜全面に強電界が加わり、電子
が浮遊ゲートからチャネル領域に放出され、メモリセル
の閾値電圧を０．５Ｖ〜１．５Ｖの範囲に設定すること
ができる。図２と同様に、この正の小さな閾値状態をデ
ータ消去状態として定義する。
を用いて説明する。本実施例は、図８に示したデータ消
去条件のうちのケース２を採用したもので、データ消去
の電圧条件を図５に示した条件としたものである。図５
において、選択ワード線をＷ１とし、メモリセルＭ１−
１とＭ１−２が同時に消去される。選択ワード線Ｗ１に
−１２Ｖが付加され、非選択ワード線Ｗ２には０Ｖが、
ウェルＷＥＬには３Ｖが付加されている。ＭＯＳトラン
ジスタにより構成されたスイッチ素子ＳＷ１とＳＷ２
は、共通配線ＳＴにより駆動され、ＳＷ１及びＳＷ２は
オン状態に設定され、各メモリセルのドレイン及びソー
スは３Ｖに設定されている。このような電圧条件を設定
すると、Ｍ１−１及びＭ１−２では、浮遊ゲートとチャ
ネル領域間のゲート絶縁膜全面に強電界が加わり、電子
が浮遊ゲートからチャネル領域に放出され、メモリセル
の閾値電圧を０．５Ｖ〜１．５Ｖの範囲に設定すること
ができる。図２と同様に、この正の小さな閾値状態をデ
ータ消去状態として定義する。
【００３２】本実施例では、データ消去時の電圧として
−１２Ｖと３Ｖを用いており、３Ｖは電源電圧であるの
で、チップ内部において発生すればよい電圧が−１２Ｖ
のみでよいことがわかる。本実施例も、Ｆ−Ｎトンネル
現象を用いたデータ書込およびデータ消去であるので、
半導体チップの外部電源の単一化が可能であり、ワード
線単位でのデータ書込及びデータ消去が可能であること
は言うまでもない。また、チャネル領域全面を用いたデ
ータ書込及びデータ消去であるため、ドレイン領域及び
ソース領域を相互に対称構造で形成することができ、メ
モリセルの微細化が可能になる。
−１２Ｖと３Ｖを用いており、３Ｖは電源電圧であるの
で、チップ内部において発生すればよい電圧が−１２Ｖ
のみでよいことがわかる。本実施例も、Ｆ−Ｎトンネル
現象を用いたデータ書込およびデータ消去であるので、
半導体チップの外部電源の単一化が可能であり、ワード
線単位でのデータ書込及びデータ消去が可能であること
は言うまでもない。また、チャネル領域全面を用いたデ
ータ書込及びデータ消去であるため、ドレイン領域及び
ソース領域を相互に対称構造で形成することができ、メ
モリセルの微細化が可能になる。
【００３３】＜実施例３＞本発明の第３の実施例を図１
０及び表１を用いて説明する。本実施例は、図１に示し
た第１の実施例に対して、各々のデータ線にソース線と
同様にＭＯＳトランジスタによるスイッチを加えたもの
である。即ち、図１０に示すように、各々のローカルデ
ータ線Ｄ１’，Ｄ２’が、ＭＯＳトランジスタにより構
成されるスイッチ素子ＳＷ１’，ＳＷ２’を介して各々
のメインデータ線Ｄ１，Ｄ２に接続されている。表１に
各信号線の電圧条件を示す。
０及び表１を用いて説明する。本実施例は、図１に示し
た第１の実施例に対して、各々のデータ線にソース線と
同様にＭＯＳトランジスタによるスイッチを加えたもの
である。即ち、図１０に示すように、各々のローカルデ
ータ線Ｄ１’，Ｄ２’が、ＭＯＳトランジスタにより構
成されるスイッチ素子ＳＷ１’，ＳＷ２’を介して各々
のメインデータ線Ｄ１，Ｄ２に接続されている。表１に
各信号線の電圧条件を示す。
【００３４】
【表１】
【００３５】動作は、本発明の第１の実施例と同様であ
り、特に、データ線側のスイッチを制御する信号線電圧
が、共通配線ＳＴ’に新たに付加されている。データ線
側のスイッチ素子ＳＷ１’，ＳＷ２’は、メモリセルと
同一のウェル層の内部に形成されるので、データ書込時
において、３Ｖのメインデータ線電圧をローカルデータ
線に伝達するために、共通配線ＳＴ’に６Ｖを加えてい
る。この電圧は、スイッチ素子ＳＷ１’，ＳＷ２’を構
成するＭＯＳトランジスタの基板バイアス効果を考慮し
たものである。
り、特に、データ線側のスイッチを制御する信号線電圧
が、共通配線ＳＴ’に新たに付加されている。データ線
側のスイッチ素子ＳＷ１’，ＳＷ２’は、メモリセルと
同一のウェル層の内部に形成されるので、データ書込時
において、３Ｖのメインデータ線電圧をローカルデータ
線に伝達するために、共通配線ＳＴ’に６Ｖを加えてい
る。この電圧は、スイッチ素子ＳＷ１’，ＳＷ２’を構
成するＭＯＳトランジスタの基板バイアス効果を考慮し
たものである。
【００３６】ソース線側のスイッチ素子（ＳＷ１，ＳＷ
２）とデータ線側のスイッチ素子（ＳＷ１’，ＳＷ
２’）により区切られた領域をブロックと呼ぶこととす
る。図１０では、ブロック内には、ワード線がＷ１とＷ
２の２本しか便宜上存在していないが、実際には１６
本、３２本、６４本のような２のｎ乗本のワード線を１
つのブロックとして扱うことが、ワード線側のデコーダ
回路を設計する上で望ましい。
２）とデータ線側のスイッチ素子（ＳＷ１’，ＳＷ
２’）により区切られた領域をブロックと呼ぶこととす
る。図１０では、ブロック内には、ワード線がＷ１とＷ
２の２本しか便宜上存在していないが、実際には１６
本、３２本、６４本のような２のｎ乗本のワード線を１
つのブロックとして扱うことが、ワード線側のデコーダ
回路を設計する上で望ましい。
【００３７】本実施例では、データ線に接続されたメモ
リセルの個数がブロックにより分割されているため、デ
ータ線容量が低減され、内部電源を用いたデータ線の充
放電電流が低減される。
リセルの個数がブロックにより分割されているため、デ
ータ線容量が低減され、内部電源を用いたデータ線の充
放電電流が低減される。
【００３８】＜実施例４＞本発明の第４の実施例を図１
１〜図１３及び表２を用いて説明する。本実施例は、例
えば張り合わせ法により形成されたＳＯＩ基板上に半導
体記憶装置を形成し、本発明の動作を行わせた例を示し
ている。図１１に示すように、ＳＯＩ基板即ちシリコン
からなる半導体基板１０の上にシリコン酸化膜領域２１
とシリコン層２２を形成し、シリコン層２２をウェル層
（ｐ型拡散層領域）としている。そして、ウェル層の内
部にメモリセルの活性領域を形成している。酸化工程に
より形成されたセル分離領域５は、領域２１に到達する
ように形成され、各メモリセルの活性領域が電気的に分
離されている。なお、図１１は、後述する図１３のレイ
アウト図のＡ−Ａ’断面構造を示したものである。
１〜図１３及び表２を用いて説明する。本実施例は、例
えば張り合わせ法により形成されたＳＯＩ基板上に半導
体記憶装置を形成し、本発明の動作を行わせた例を示し
ている。図１１に示すように、ＳＯＩ基板即ちシリコン
からなる半導体基板１０の上にシリコン酸化膜領域２１
とシリコン層２２を形成し、シリコン層２２をウェル層
（ｐ型拡散層領域）としている。そして、ウェル層の内
部にメモリセルの活性領域を形成している。酸化工程に
より形成されたセル分離領域５は、領域２１に到達する
ように形成され、各メモリセルの活性領域が電気的に分
離されている。なお、図１１は、後述する図１３のレイ
アウト図のＡ−Ａ’断面構造を示したものである。
【００３９】図１２は、図１１の構造のメモリセルを採
用した回路の構成例を示している。本回路構成は第３の
実施例を基としているが、第１の実施例を適用し、デー
タ線側のＭＯＳトランジスタを省略することができる。
本発明では、ウェル層に与えられた電圧と浮遊ゲートの
電圧差によりゲート絶縁膜にトンネル現象が生じるほど
の強電界を発生させることが必要になるため、ウェル層
にデータ消去及びデータ書込のための電圧をそれぞれ付
加しなければならない。本実施例では、データ線毎に分
離されたウェル層を共通ソース線ＣＳに接続し、共通ソ
ース線ＣＳからウェル層に電圧を供給している。表２に
動作の電圧条件を示す。
用した回路の構成例を示している。本回路構成は第３の
実施例を基としているが、第１の実施例を適用し、デー
タ線側のＭＯＳトランジスタを省略することができる。
本発明では、ウェル層に与えられた電圧と浮遊ゲートの
電圧差によりゲート絶縁膜にトンネル現象が生じるほど
の強電界を発生させることが必要になるため、ウェル層
にデータ消去及びデータ書込のための電圧をそれぞれ付
加しなければならない。本実施例では、データ線毎に分
離されたウェル層を共通ソース線ＣＳに接続し、共通ソ
ース線ＣＳからウェル層に電圧を供給している。表２に
動作の電圧条件を示す。
【００４０】
【表２】
【００４１】特に、データ書込時において、共通ソース
線ＣＳの電圧を−３Ｖとし、従ってウェル層の電圧を−
３Ｖとしている。データ線毎に形成されたソース線は開
放状態にする必要があるため、共通配線ＳＴに−３Ｖを
付加して、ソース側のＭＯＳトランジスタをオフ状態と
している。
線ＣＳの電圧を−３Ｖとし、従ってウェル層の電圧を−
３Ｖとしている。データ線毎に形成されたソース線は開
放状態にする必要があるため、共通配線ＳＴに−３Ｖを
付加して、ソース側のＭＯＳトランジスタをオフ状態と
している。
【００４２】図１３に、図１２に示した回路のレイアウ
トの例を示す。ブロック３７の中にドレイン側のＭＯＳ
トランジスタのゲート配線３３（共通配線）、ソース側
のＭＯＳトランジスタのゲート配線３２（共通配線）、
ワード線３４が形成されている。本実施例では、２本の
ワード線の例を示すがこれに限られるものではない。メ
モリセル領域は、セル分離領域３１により電気的に分離
され、浮遊ゲート３５がワード線３４直下の活性領域中
に形成されている。ローカルデータ線に並列接続される
メモリセルは、ｐ型拡散層領域３６(ウェル層)ごとに形
成されている。セル分離領域３１、ｐ型拡散層領域３６
及びメモリセルとＭＯＳトランジスタのチャネル領域を
除いて、半導体基板表面がｎ型拡散層で覆われている。
データ線は、第２層配線４１から、スルーホール３９、
第１層配線４２、コンタクト３８を介してシリコン基板
を覆ったｎ型拡散層に接続され、ＭＯＳトランジスタ
（ゲート配線３３直下）を介してドレイン側ｎ型拡散層
（ローカルデータ線及びドレイン）に接続されている。
共通ソース線は、第１層配線４４からコンタクト４５を
介して半導体基板表面を覆ったｎ型拡散層に接続され、
ＭＯＳトランジスタ（ゲート配線３２直下）を介してソ
ース側ｎ型拡散層（ソース線及びソース）に接続されて
いる。さらに、共通ソース線は、第１層配線４４からコ
ンタクト４３を介してｐ型拡散層４０が形成された領域
に電気的に接続される。このようにして、各列毎に、ウ
ェル層に電圧を供給するためのコンタクト領域が設けら
れ、メモリセルの消去を容易にしている。
トの例を示す。ブロック３７の中にドレイン側のＭＯＳ
トランジスタのゲート配線３３（共通配線）、ソース側
のＭＯＳトランジスタのゲート配線３２（共通配線）、
ワード線３４が形成されている。本実施例では、２本の
ワード線の例を示すがこれに限られるものではない。メ
モリセル領域は、セル分離領域３１により電気的に分離
され、浮遊ゲート３５がワード線３４直下の活性領域中
に形成されている。ローカルデータ線に並列接続される
メモリセルは、ｐ型拡散層領域３６(ウェル層)ごとに形
成されている。セル分離領域３１、ｐ型拡散層領域３６
及びメモリセルとＭＯＳトランジスタのチャネル領域を
除いて、半導体基板表面がｎ型拡散層で覆われている。
データ線は、第２層配線４１から、スルーホール３９、
第１層配線４２、コンタクト３８を介してシリコン基板
を覆ったｎ型拡散層に接続され、ＭＯＳトランジスタ
（ゲート配線３３直下）を介してドレイン側ｎ型拡散層
（ローカルデータ線及びドレイン）に接続されている。
共通ソース線は、第１層配線４４からコンタクト４５を
介して半導体基板表面を覆ったｎ型拡散層に接続され、
ＭＯＳトランジスタ（ゲート配線３２直下）を介してソ
ース側ｎ型拡散層（ソース線及びソース）に接続されて
いる。さらに、共通ソース線は、第１層配線４４からコ
ンタクト４３を介してｐ型拡散層４０が形成された領域
に電気的に接続される。このようにして、各列毎に、ウ
ェル層に電圧を供給するためのコンタクト領域が設けら
れ、メモリセルの消去を容易にしている。
【００４３】本実施例では、ＳＯＩ基板の特徴を生か
し、ローカルデータ線に並列接続のメモリセル毎に活性
領域を電気的に分離し、不揮発性半導体記憶装置におい
て必要とされる高閾値電圧や高耐圧というセル分離領域
に対する要求を満足することができる。
し、ローカルデータ線に並列接続のメモリセル毎に活性
領域を電気的に分離し、不揮発性半導体記憶装置におい
て必要とされる高閾値電圧や高耐圧というセル分離領域
に対する要求を満足することができる。
【００４４】
【発明の効果】本発明によれば、１本のワード線に接続
された複数個のメモリセルに対してデータの書込及び消
去がそれぞれ同時に行なえる。即ち、データ書込の単位
とデータ消去の単位が等しいことから、データの書換え
を行うときに、当該ワード線に対してのみデータ消去を
行なえばよく、従来のブロック消去に見られるように他
のワード線上のメモリセルデータに対してデータ消去を
行なう必要がない。
された複数個のメモリセルに対してデータの書込及び消
去がそれぞれ同時に行なえる。即ち、データ書込の単位
とデータ消去の単位が等しいことから、データの書換え
を行うときに、当該ワード線に対してのみデータ消去を
行なえばよく、従来のブロック消去に見られるように他
のワード線上のメモリセルデータに対してデータ消去を
行なう必要がない。
【００４５】また、データ書込及びデータ消去にチャネ
ル領域全面のＦ−Ｎ現象による電子の注入及び放出を利
用しているため、ドレイン領域及びソース領域に対して
相互に非対称な構造を用いる必要がない。従って、例え
ば０．２５μｍないしはそれ以下の加工技術用いると
き、ドレイン領域及びソース領域の伸びをそれぞれ０．
０５μｍ程度と対称にすることができ、チャネルの長さ
を０．１μｍ程度確保することができる。その結果、
０．２μｍのゲート長を備えたメモリセルを製作するこ
とが可能となる。
ル領域全面のＦ−Ｎ現象による電子の注入及び放出を利
用しているため、ドレイン領域及びソース領域に対して
相互に非対称な構造を用いる必要がない。従って、例え
ば０．２５μｍないしはそれ以下の加工技術用いると
き、ドレイン領域及びソース領域の伸びをそれぞれ０．
０５μｍ程度と対称にすることができ、チャネルの長さ
を０．１μｍ程度確保することができる。その結果、
０．２μｍのゲート長を備えたメモリセルを製作するこ
とが可能となる。
【００４６】更に、データ書込及びデータ消去のいずれ
の場合も、チャネルの電圧が均一となるため、ドレイン
領域におけるリーク電流（Band-to-bandトンネリング電
流）の発生が防止され、リーク電流に伴った絶縁膜の劣
化を回避することができる。
の場合も、チャネルの電圧が均一となるため、ドレイン
領域におけるリーク電流（Band-to-bandトンネリング電
流）の発生が防止され、リーク電流に伴った絶縁膜の劣
化を回避することができる。
【００４７】このように従来の半導体記憶装置における
問題点が解消され、２５６メガビット以上の高集積半導
体記憶装置が実現可能になる。
問題点が解消され、２５６メガビット以上の高集積半導
体記憶装置が実現可能になる。
【図１】本発明に係る並列型不揮発性半導体記憶装置の
第１の実施例を説明するためのデータ消去時の電圧条件
を示した回路図。
第１の実施例を説明するためのデータ消去時の電圧条件
を示した回路図。
【図２】図１の回路のデータ書込時の電圧条件を示した
回路図。
回路図。
【図３】図１の回路のデータ読出時の電圧条件を示した
回路図。
回路図。
【図４】第１の実施例のブロック構成を示す回路構成
図。
図。
【図５】データ消去時の電圧と消去時間の関係を示す曲
線図。
線図。
【図６】データ消去時の非選択ワード線におけるディス
ターブ時間と非選択ワード線の電圧の関係を示す曲線
図。
ターブ時間と非選択ワード線の電圧の関係を示す曲線
図。
【図７】データ消去時の選択ワード線の負電圧に対する
ウェル層の電圧と非選択ワード線の電圧の関係を示す直
線図。
ウェル層の電圧と非選択ワード線の電圧の関係を示す直
線図。
【図８】第１の実施例の構造を説明するための断面図。
【図９】本発明の第２の実施例で採用した回路とデータ
消去時の電圧条件を説明するための図。
消去時の電圧条件を説明するための図。
【図１０】本発明の第３の実施例で採用した回路を説明
するための図。
するための図。
【図１１】本発明の第４の実施例を説明するための断面
構造図。
構造図。
【図１２】本発明の第４の実施例で採用した回路を説明
するための図。
するための図。
【図１３】本発明の第４の実施例で採用したレイアウト
の例を説明するための平面図。
の例を説明するための平面図。
１…ゲート絶縁膜 ２…浮遊ゲート ３…層間絶縁膜 ４…ワード線 ５…セル分離領域 ７…ドレイン領域 ８…ソース領域 １０…半導体基板 １１…ｎ型ウェル層 １２…ｐ型ウェル層 ２１…シリコン酸化膜 ２２…シリコン層 ＣＳ…共通ソース線 Ｄ…データ線 Ｍ…メモリセル Ｓ…ソース線 ＳＴ…共通配線 ＳＷ…スイッチ素子 Ｗ…ワード線 ＷＥＬ…ウェル配線
【手続補正書】
【提出日】平成８年５月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】前記従来技術の場合、効率的なデータ書込
を行なうには、少なくとも６Ｖ以上の耐圧をドレイン領
域に持たせることが望ましく、そのためには、浮遊ゲー
トとドレイン領域の間に少なくとも０．１５μｍ程度の
長さのオーバーラップ部分を形成することが必要であ
る。従来の加工技術によって形成することができる浮遊
ゲートの実効長は、最小の場合で０．４μｍ程度である
から、当該オーバーラップ部分の長さを０．１５μｍ程
度とした場合は、浮遊ゲートとソース領域のオーバーラ
ップ部分の長さを０．１μｍ程度に抑えることにより、
０．１５μｍ程度のチャネル長さを確保することが可能
である。このため、従来は、ドレイン領域をソース領域
よりも大きく非対称に形成することによってドレイン領
域の耐圧を確保する方法が採られていた。
を行なうには、少なくとも６Ｖ以上の耐圧をドレイン領
域に持たせることが望ましく、そのためには、浮遊ゲー
トとドレイン領域の間に少なくとも０．１５μｍ程度の
長さのオーバーラップ部分を形成することが必要であ
る。従来の加工技術によって形成することができる浮遊
ゲートの実効長は、最小の場合で０．４μｍ程度である
から、当該オーバーラップ部分の長さを０．１５μｍ程
度とした場合は、浮遊ゲートとソース領域のオーバーラ
ップ部分の長さを０．１μｍ程度に抑えることにより、
０．１５μｍ程度のチャネル長さを確保することが可能
である。このため、従来は、ドレイン領域をソース領域
よりも大きく非対称に形成することによってドレイン領
域の耐圧を確保する方法が採られていた。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【数２】 −(Ｖf−Ｖp)／Ｔox ・・・・(２) データ消去は、選択ワード線に接続された全メモリセル
について一括かつ同時に実行することができる。このた
め、１本のワード線を例えば５１２バイトのセクタと定
義することにより、５１２バイト単位での効率的なデー
タ消去が可能となる。但し、ウェル配線を介して全メモ
リセルのウェル層に正電圧が付加されるため、非選択ワ
ード線を開放状態のままに放置しておくと、当該ワード
線に接続されたメモリセルでは、浮遊ゲートからウェル
層に向かう弱い電界がゲート絶縁膜に加わる結果、電子
が浮遊ゲートから徐々に抜けるという消去ディスターブ
現象が発生する。この現象は、選択ワード線の電圧とウ
ェル配線の電圧との中間電圧を非選択ワード線に付加
し、ゲート絶縁膜に加わる電界強度を緩和することによ
って防止することが可能である。
について一括かつ同時に実行することができる。このた
め、１本のワード線を例えば５１２バイトのセクタと定
義することにより、５１２バイト単位での効率的なデー
タ消去が可能となる。但し、ウェル配線を介して全メモ
リセルのウェル層に正電圧が付加されるため、非選択ワ
ード線を開放状態のままに放置しておくと、当該ワード
線に接続されたメモリセルでは、浮遊ゲートからウェル
層に向かう弱い電界がゲート絶縁膜に加わる結果、電子
が浮遊ゲートから徐々に抜けるという消去ディスターブ
現象が発生する。この現象は、選択ワード線の電圧とウ
ェル配線の電圧との中間電圧を非選択ワード線に付加
し、ゲート絶縁膜に加わる電界強度を緩和することによ
って防止することが可能である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】一方、データの書込は、所定の負電圧をウ
ェル配線に付加し、当該電圧よりも高い所定の電圧（例
えば正電圧）を選択ワード線（書込を希望するメモリセ
ルの制御ゲートに至るワード線）に付加することによっ
て実行する。この場合は、選択されたメモリセルの浮遊
ゲートに加わる電圧Ｖf が式(３)によって定まる値とな
り、式(４)に示す逆方向の高い電界がゲート絶縁膜の全
面に加わる結果、ゲート絶縁膜の全体にＦ−Ｎ現象が発
生して浮遊ゲートに電子が注入され、メモリセルの閾値
電圧を３．０Ｖ〜４．０Ｖの高い範囲に設定することが
可能となる。但し、式(３)及び式(４)におけるＶn 及び
Ｖp は、式(１)及び式（２）の場合と異なり、前者がウ
ェル配線に付加する負電圧、後者が選択ワード線に付加
する正電圧をそれぞれ示す。
ェル配線に付加し、当該電圧よりも高い所定の電圧（例
えば正電圧）を選択ワード線（書込を希望するメモリセ
ルの制御ゲートに至るワード線）に付加することによっ
て実行する。この場合は、選択されたメモリセルの浮遊
ゲートに加わる電圧Ｖf が式(３)によって定まる値とな
り、式(４)に示す逆方向の高い電界がゲート絶縁膜の全
面に加わる結果、ゲート絶縁膜の全体にＦ−Ｎ現象が発
生して浮遊ゲートに電子が注入され、メモリセルの閾値
電圧を３．０Ｖ〜４．０Ｖの高い範囲に設定することが
可能となる。但し、式(３)及び式(４)におけるＶn 及び
Ｖp は、式(１)及び式（２）の場合と異なり、前者がウ
ェル配線に付加する負電圧、後者が選択ワード線に付加
する正電圧をそれぞれ示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】図２は、データ消去の場合と同様の電圧設
定手法によって求めたデータ書込時の電圧条件を示して
いる。データ書込もワード線単位で行なわれ、選択ワー
ド線Ｗ１に１２Ｖが付加され、非選択ワード線Ｗ２には
０Ｖ、ウェル配線ＷＥＬには−３Ｖが付加されている。
スイッチ素子ＳＷ１及びＳＷ２は、書込期間中、オフ状
態に保持され、ソース線は開放状態となっている。デー
タ“１”の書込を行なうメモリセルＭ１−１に対するデ
ータ線Ｄ１には−３Ｖが、データ“０”の書込を行うメ
モリセルＭ１−２に対するデータ線Ｄ２には３Ｖが付加
されている。このような電圧条件を設定すると、メモリ
セルＭ１−１では、チャネル領域の電圧が約−３Ｖとな
るため、浮遊ゲートの電圧がワード線１２Ｖとチャネル
領域の−３Ｖにより容量分割された電圧（例えば６Ｖ）
となる。一方、メモリセルＭ１−２では、チャネル領域
が約３Ｖとなるため、浮遊ゲートの電圧が約２．４Ｖと
なる。この結果、メモリセルＭ１−１では、メモリセル
Ｍ１−２に比べてゲート絶縁膜に加わる電界が強くな
り、ゲート絶縁膜の全面を介して電子がチャネル領域か
ら浮遊ゲートに注入され、メモリ閾値電圧を３．０Ｖ〜
４．０Ｖに設定することができる。この大きな正の閾値
状態をデータ書込状態として定義する。
定手法によって求めたデータ書込時の電圧条件を示して
いる。データ書込もワード線単位で行なわれ、選択ワー
ド線Ｗ１に１２Ｖが付加され、非選択ワード線Ｗ２には
０Ｖ、ウェル配線ＷＥＬには−３Ｖが付加されている。
スイッチ素子ＳＷ１及びＳＷ２は、書込期間中、オフ状
態に保持され、ソース線は開放状態となっている。デー
タ“１”の書込を行なうメモリセルＭ１−１に対するデ
ータ線Ｄ１には−３Ｖが、データ“０”の書込を行うメ
モリセルＭ１−２に対するデータ線Ｄ２には３Ｖが付加
されている。このような電圧条件を設定すると、メモリ
セルＭ１−１では、チャネル領域の電圧が約−３Ｖとな
るため、浮遊ゲートの電圧がワード線１２Ｖとチャネル
領域の−３Ｖにより容量分割された電圧（例えば６Ｖ）
となる。一方、メモリセルＭ１−２では、チャネル領域
が約３Ｖとなるため、浮遊ゲートの電圧が約２．４Ｖと
なる。この結果、メモリセルＭ１−１では、メモリセル
Ｍ１−２に比べてゲート絶縁膜に加わる電界が強くな
り、ゲート絶縁膜の全面を介して電子がチャネル領域か
ら浮遊ゲートに注入され、メモリ閾値電圧を３．０Ｖ〜
４．０Ｖに設定することができる。この大きな正の閾値
状態をデータ書込状態として定義する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】本実施例では、ｐ型ウェル層１２の電圧
は、図１〜図３に示したウェル配線ＷＥＬに付加される
電圧であるから、データ消去時において６Ｖ、データ書
込時において−３Ｖ、データ読出時において０Ｖであ
る。一方、半導体基板１０は、常時接地されていて電圧
は０Ｖである。そこで、ｎ型ウェル層１１に対して、デ
ータ消去時に６Ｖ、データ書込時に３Ｖ又は０Ｖ、デー
タ読出時に３Ｖ又は０Ｖをそれぞれ付加し、ｎ型ウェル
層１１とｐ型ウェル層１２との間で逆バイアス若しくは
０バイアスが掛かるようにして、ｐ型ウェル層１２が半
導体基板１０に対して常に電気的に絶縁されるようにし
た。
は、図１〜図３に示したウェル配線ＷＥＬに付加される
電圧であるから、データ消去時において６Ｖ、データ書
込時において−３Ｖ、データ読出時において０Ｖであ
る。一方、半導体基板１０は、常時接地されていて電圧
は０Ｖである。そこで、ｎ型ウェル層１１に対して、デ
ータ消去時に６Ｖ、データ書込時に３Ｖ又は０Ｖ、デー
タ読出時に３Ｖ又は０Ｖをそれぞれ付加し、ｎ型ウェル
層１１とｐ型ウェル層１２との間で逆バイアス若しくは
０バイアスが掛かるようにして、ｐ型ウェル層１２が半
導体基板１０に対して常に電気的に絶縁されるようにし
た。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】＜実施例２＞本発明の第２の実施例を図５
を用いて説明する。本実施例は、図８に示したデータ消
去条件のうちのケース２を採用したもので、データ消去
の電圧条件を図５に示した条件としたものである。図５
において、選択ワード線をＷ１とし、メモリセルＭ１−
１とＭ１−２が同時に消去される。選択ワード線Ｗ１に
−１２Ｖが付加され、非選択ワード線Ｗ２には０Ｖが、
ウェルＷＥＬには３Ｖが付加されている。ＭＯＳトラン
ジスタにより構成されたスイッチ素子ＳＷ１とＳＷ２
は、オフ状態に設定され、各メモリセルのドレインは３
Ｖに設定されている。このような電圧条件を設定する
と、Ｍ１−１及びＭ１−２では、浮遊ゲートとチャネル
領域間のゲート絶縁膜全面に強電界が加わり、電子が浮
遊ゲートからチャネル領域に放出され、メモリセルの閾
値電圧を０．５Ｖ〜１．５Ｖの範囲に設定することがで
きる。図１と同様に、この正の小さな閾値状態をデータ
消去状態として定義する。
を用いて説明する。本実施例は、図８に示したデータ消
去条件のうちのケース２を採用したもので、データ消去
の電圧条件を図５に示した条件としたものである。図５
において、選択ワード線をＷ１とし、メモリセルＭ１−
１とＭ１−２が同時に消去される。選択ワード線Ｗ１に
−１２Ｖが付加され、非選択ワード線Ｗ２には０Ｖが、
ウェルＷＥＬには３Ｖが付加されている。ＭＯＳトラン
ジスタにより構成されたスイッチ素子ＳＷ１とＳＷ２
は、オフ状態に設定され、各メモリセルのドレインは３
Ｖに設定されている。このような電圧条件を設定する
と、Ｍ１−１及びＭ１−２では、浮遊ゲートとチャネル
領域間のゲート絶縁膜全面に強電界が加わり、電子が浮
遊ゲートからチャネル領域に放出され、メモリセルの閾
値電圧を０．５Ｖ〜１．５Ｖの範囲に設定することがで
きる。図１と同様に、この正の小さな閾値状態をデータ
消去状態として定義する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係る並列型不揮発性半導体記憶装置の
第１の実施例を説明するためのデータ消去時の電圧条件
を示した回路図。
第１の実施例を説明するためのデータ消去時の電圧条件
を示した回路図。
【図２】図１の回路のデータ書込時の電圧条件を示した
回路図。
回路図。
【図３】図１の回路のデータ読出時の電圧条件を示した
回路図。
回路図。
【図４】第１の実施例のブロック構成を示す回路構成
図。
図。
【図５】本発明の第２の実施例で採用した回路とデータ
消去時の電圧条件を説明するための図。
消去時の電圧条件を説明するための図。
【図６】データ消去時の電圧と消去時間の関係を示す曲
線図。
線図。
【図７】データ消去時の非選択ワード線におけるディス
ターブ時間と非選択ワード線の電圧の関係を示す曲線
図。
ターブ時間と非選択ワード線の電圧の関係を示す曲線
図。
【図８】データ消去時の選択ワード線の負電圧に対する
ウェル層の電圧と非選択ワード線の電圧の関係を示す直
線図。
ウェル層の電圧と非選択ワード線の電圧の関係を示す直
線図。
【図９】第１の実施例の構造を説明するための断面図。
【図１０】本発明の第３の実施例で採用した回路を説明
するための図。
するための図。
【図１１】本発明の第４の実施例を説明するための断面
構造図。
構造図。
【図１２】本発明の第４の実施例で採用した回路を説明
するための図。
するための図。
【図１３】本発明の第４の実施例で採用したレイアウト
の例を説明するための平面図。
の例を説明するための平面図。
【符号の説明】 １…ゲート絶縁膜 ２…浮遊ゲート ３…層間絶縁膜 ４…ワード線 ５…セル分離領域 ７…ドレイン領域 ８…ソース領域 １０…半導体基板 １１…ｎ型ウェル層 １２…ｐ型ウェル層 ２１…シリコン酸化膜 ２２…シリコン層 ＣＳ…共通ソース線 Ｄ…データ線 Ｍ…メモリセル Ｓ…ソース線 ＳＴ…共通配線 ＳＷ…スイッチ素子 Ｗ…ワード線 ＷＥＬ…ウェル配線
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 小林 孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (12)
- 【請求項１】半導体基板上に形成された制御ゲート、浮
遊ゲート、ゲート絶縁膜、ドレイン領域及びソース領域
を備えたＭＯＳ型電界効果トランジスタ（以下「ＭＯＳ
トランジスタ」という）からなる複数個のメモリセルを
マトリックス状に配置し、制御ゲートの相互間を行ごと
に個別のワード線によって接続し、ドレイン領域の相互
間を列ごとに個別のデータ線によって接続し、かつ、ソ
ース領域の相互間を列ごとに個別のソース線によって接
続することによって構成した並列接続のメモリアレイか
らなる半導体記憶装置において、メモリセルを構成する
個々のＭＯＳトランジスタは、一導電型の半導体基板上
に同基板と電気的に分離して形成された同一導電型のウ
ェル層内にドレイン領域及びソース領域をそれぞれ形成
してなるものであり、かつ、各メモリセルのウェル層の
相互間は、ウェル配線によって共通に接続されているこ
とを特徴とする並列型不揮発性半導体記憶装置。 - 【請求項２】ウェル層内に形成されたドレイン領域及び
ソース領域は、相互に対称な構造を有するものであるこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】一のデータ線に接続された複数個のメモリ
セルと当該データ線に隣接する他のデータ線に接続され
た複数個のメモリセルの相互間は、電気的に絶縁されて
いることを特徴とする請求項１又は請求項２に記載の半
導体記憶装置。 - 【請求項４】個々のソース線は、ＭＯＳトランジスタか
らなるスイッチ素子を介して共通ソース線に接続されて
いること特徴とする請求項１〜請求項３のいずれか一に
記載の半導体記憶装置。 - 【請求項５】メモリセルに書込むべき情報を予め記憶す
るラッチ回路がデータ線ごとに設けられていること特徴
とする請求項１〜請求項４のいずれか一に記載の半導体
記憶装置。 - 【請求項６】データ消去の場合は、所定の正電圧をウェ
ル配線に付加し、当該電圧よりも低い所定の電圧を選択
ワード線に付加するとともに、データ書込の場合は、所
定の負電圧をウェル配線に付加し、当該電圧よりも高い
所定の電圧を選択ワード線に付加し、かつ、ウェル配線
に付加した電圧と同程度の電圧を選択データ線に付加す
るか同線を開放状態とすることを特徴とする請求項１〜
請求項５のいずれか一に記載の半導体記憶装置の使用方
法。 - 【請求項７】データ消去の期間中は、選択ワード線に付
加した電圧とウェル配線に付加した電圧の中間電圧を非
選択ワード線に付加し、データ書込の期間中は、ウェル
配線に付加した電圧と選択ワード線に付加した電圧の中
間電圧を非選択ワード線に付加し、所定の正電圧を非選
択データ線に付加することを特徴とする請求項６に記載
の半導体記憶装置の使用方法。 - 【請求項８】データ書込の期間中において非選択ワード
線に付加する前記中間電圧は、基板電圧（零電圧）を越
えない電圧であることを特徴とする請求項７に記載の半
導体記憶装置の使用方法。 - 【請求項９】個々のデータ線は、データ消去の期間中、
ウェル配線に付加した電圧と同程度の正電圧に保持する
か開放状態に保持することを特徴とする請求項５〜請求
項８のいずれか一に記載の半導体記憶装置の使用方法。 - 【請求項１０】個々のソース線は、データ消去又はデー
タ書込の期間中、互いに分離して開放状態に保持するこ
とを特徴とする請求項５〜請求項９のいずれか一に記載
の半導体記憶装置の使用方法。 - 【請求項１１】データ消去、データ書込、データ読出の
いずれの場合も、ウェル配線に付加した電圧と共通ソー
ス線に付加した電圧を等しくすることを特徴とする請求
項５〜請求項１０のいずれか一に記載の半導体記憶装置
の使用方法。 - 【請求項１２】データ書込の期間中、ラッチ回路を含む
ウェル層に付加した電圧と書込動作が行なわれるメモリ
セルのウェル層に付加した電圧を等しくすることを特徴
とする請求項５〜請求項１１のいずれか一に記載の半導
体記憶装置の使用方法。
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