CN114171091B - 组对结构非易失性存储阵列的数据读取方法 - Google Patents

组对结构非易失性存储阵列的数据读取方法 Download PDF

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Abstract

本发明的组对结构非易失性存储阵列的数据读取方法中，在第一数据读取周期，选中存储单元的第一存储管的字线施加零伏电压而第二存储管的字线施加开启电压，与选中存储单元不同行的非选中存储单元的第一存储管的字线施加补偿正电压而第二存储管的字线施加关断负电压；在第二数据读取周期，选中存储单元的第二存储管的字线施加零伏电压而第一存储管的字线施加开启电压，非选中存储单元的第二存储管的字线施加补偿正电压而第一存储管的字线施加关断负电压。通过两个数据读取周期的配合，关断负电压产生的软擦除作用可以通过补偿正电压产生的软编程作用来补偿，从而在不增加额外电路和读周期时间的情况下，降低读取干扰发生的概率。

Description

组对结构非易失性存储阵列的数据读取方法
技术领域
本发明涉及存储技术领域，特别涉及一种组对结构非易失性存储阵列的数据读取方法。
背景技术
对非易失性（或非挥发性，Nonvolatile）的半导体存储芯片来说，其在数据写入后，即使处在断电情况下仍能保持所存储的数据信息。一般而言，非易失性存储器（即非易失性存储阵列）具有行列排布的多个存储管。在实际非易失性存储器数据读取的过程中，为了识别选中存储管中所存储的数据，通常会在选中存储管的位线或同时在位线和字线上施加相应大小的电压，同时会在未选中存储管上施加另一字线电压，选中字线和非选中字线上所施加的电压均会对存储管所存储的数据有些许干扰。虽然字线单次施加的电压对存储管内所存储的数据的影响度较小，但在实际应用过程中，一般会对同一存储阵列所储存的数据进行多次读取，例如十万至百万次的数据读取次数，每次读取产生的细小干扰会随着读取次数的增加而逐次累积，最终有可能会引起存储阵列所存储的数据发生变化或异常，导致所读取的数据与存储的数据不一致，发生信息读取错误，此类现象在非易失性存储器领域通常被称为“读取干扰”（Read Disturb）。也因有着这样的现象存在，无不驱使着各路非易失性存储器开发者研发出防止或改善读取干扰的技术，借以来有效地降低读取干扰发生的机率。
发明内容
本发明提供一种组对结构非易失性存储阵列的数据读取方法，可以减小数据读取操作对存储阵列所存储的数据的影响，以有效地降低读取干扰发生的机率，提高数据读取的准确度，且有助于提高存储阵列数据的可读取次数和数据存储的时间。
为了实现上述目的，本发明提供一种组对结构非易失性存储阵列的数据读取方法。所述组对结构非易失性存储阵列包括行列排布的多个组对存储单元，同一列的所述组对存储单元对应相同的两条位线；每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，所述第一存储管的漏极连接对应的所述两条位线中的一条，所述第二存储管的漏极连接对应的所述两条位线中的另一条；同一行的所述组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；所述数据读取方法包括：
将需要读取的组对存储单元作为选中存储单元，与所述选中存储单元不同行的组对存储单元作为非选中存储单元；
在第一数据读取周期，所述选中存储单元的第一存储管作为选中存储管；对于所述选中存储单元，第一存储管连接的字线施加零伏电压，第二存储管连接的字线施加开启电压；对于所述非选中存储单元，第一存储管连接的字线施加补偿正电压，第二存储管连接的字线施加关断负电压；
在第二数据读取周期，所述选中存储单元的第二存储管作为选中存储管；对于所述选中存储单元，第二存储管连接的字线施加零伏电压，第一存储管连接的字线施加开启电压；对于所述非选中存储单元，第二存储管连接的字线施加补偿正电压，第一存储管连接的字线施加关断负电压。
可选的，所述补偿正电压大于存储管编程后的阈值电压且小于存储管进行数据写入时对应的字线上施加的正电压。
可选的，所述补偿正电压与所述关断负电压大小相等且极性相反。
可选的，所述关断负电压大于存储管进行擦除时对应字线施加的负电压且小于存储管擦除后的阈值电压。
可选的，所述开启电压大于存储管写入后的阈值电压且小于存储管写入时对应的字线上施加的正电压。
可选的，所述第一数据读取周期和所述第二数据读取周期连续进行。
可选的，在所述第一数据读取周期，所述选中存储单元的第一存储管漏极连接的位线施加零伏电压，所述选中存储单元的第二存储管漏极连接的位线施加读取电压，其它位线均施加零伏电压；在所述第二数据读取周期，所述选中存储单元的第二存储管漏端连接的位线施加零伏电压，所述选中存储单元的第一存储管漏端连接的位线施加读取电压，其它位线均施加零伏电压。
可选的，所述读取电压大于零且小于电源电压。
可选的，在所述第一数据读取周期，同一组对存储单元的第二存储管作为第一存储管的选择管；在所述第二数据读取周期，同一组对存储单元的第一存储管作为第二存储管的选择管。
可选的，所述多个组对存储单元设置于衬底的同一注入阱上，在所述第一数据读取周期和所述第二数据读取周期中，所述注入阱均施加零伏电压。
本发明的组对结构非易失性存储阵列的数据读取方法中，将需要读取的组对存储单元作为选中存储单元，与所述选中存储单元不同行的组对存储单元作为非选中存储单元；在第一数据读取周期，所述选中存储单元的第一存储管作为选中存储管，对所述选中存储单元的第一存储管连接的字线施加零伏电压，对所述选中存储单元的第二存储管连接的字线施加开启电压，对所述非选中存储单元的第一存储管连接的字线施加补偿正电压，对所述非选中存储单元的第二存储管连接的字线施加关断负电压；在第二数据读取周期，所述选中存储单元的第二存储管作为选中存储管，对所述选中存储单元的第二存储管连接的字线施加零伏电压，对所述选中存储单元的第一存储管连接的字线施加开启电压，对所述非选中存储单元的第二存储管连接的字线施加补偿正电压，对所述非选中存储单元的第一存储管连接的字线施加关断负电压。如此对于非选中存储单元来说，第一数据读取周期中关断负电压对第二存储管产生的软擦除作用可以通过第二数据读取周期中补偿正电压对其产生的软编程作用来补偿，第二数据读取周期中关断负电压对第一存储管产生的软擦除作用可以通过第一数据读取周期中补偿正电压对其产生的软编程作用来补偿，从而在读取选中存储单元所存储的数据的同时，可以减小甚至消除数据读取操作对非选中存储单元所存储的数据的影响，在不增加额外电路的情况下，可以节省对存储阵列所存储的数据进行补偿的时间，以及可以有效地降低读取干扰发生的机率，提高数据读取的准确度，且有助于提高存储阵列数据的可读取次数和数据存储的时间。
附图说明
图1为一种组对结构非易失性存储阵列的架构图。
图2为一种组对结构非易失性存储阵列在第一数据读取周期中的电压施加示意图。
图3为一种组对结构非易失性存储阵列在第二数据读取周期中的电压施加示意图。
图4为本发明一实施例的组对结构非易失性存储阵列的数据读取方法的流程图。
图5为本发明一实施例的组对结构非易失性存储阵列的数据读取方法中第一数据读取周期的电压施加示意图。
图6为本发明一实施例的组对结构非易失性存储阵列的数据读取方法中第二数据读取周期的电压施加示意图。
具体实施方式
在对本发明的组对结构非易失性存储阵列的数据读取方法进行介绍之前。首先对组对结构非易失性存储阵列进行介绍。
图1为一种组对结构非易失性存储阵列的架构图。如图1所示，非易失性存储阵列包括行列排布的多个组对存储单元10，同一列的所述组对存储单元10对应相同的两条位线（Bit Line，BL）；每个所述组对存储单元10包括沿列方向排布的组对的第一存储管11和第二存储管12，所述第一存储管11和所述第二存储管12的源极相连接，所述第一存储管11的漏极连接对应的所述两条位线中的一条，所述第二存储管12的漏极连接对应的所述两条位线中的另一条；同一行的所述组对存储单元10中，所有的第一存储管11位于同一行且栅极均连接同一条字线（Word Line，WL），所有的第二存储管12位于同一行且栅极均连接同一条字线。多个组对存储单元均设置于衬底的同一注入阱上，每个存储管（第一存储管11和第二存储管12的统称）的衬底端均连接阱区连接线VPwell。
目前，在组对结构非易失性存储阵列的数据读取过程中，需要读取的组对存储单元作为选中存储单元，为了有效识别选中存储单元的一个存储管（作为选中存储管）中所存储的数据，通常会在另一个存储管（作为选择管）连接的字线上施加开启电压，该开启电压的极性与存储管数据写入（Program）时对应字线施加的电压极性一致，但开启电压的幅度比存储管数据写入时对应字线施加的电压的幅度小。
对与选中存储单元不同行的非选中存储单元来说，非选中存储单元的一个存储管作为选中存储管的对位存储管，另一个存储管作为对位存储管的选择管。为了减小非选中存储单元漏电流对选中位线电流的影响，通常会在对位存储管的选择管连接的字线上施加一关断负电压，以使对位存储管的选择管关断。该关断负电压与存储管数据擦除（Erase）时对应字线施加的电压极性一致，该关断负电压会对选择管产生软擦除（Soft-erase）作用。
表一
Figure 347714DEST_PATH_IMAGE002
表一为组对结构非易失性存储阵列在一数据读取过程中的电压偏压表。图2为一种组对结构非易失性存储阵列在第一数据读取周期中的电压施加示意图。作为示例，如表一和图2所示，在第一数据读取周期，以图2左上角的组对存储单元10作为选中存储单元，选中存储单元的第一存储管11作为选中存储管。对于选中存储单元，第一存储管11连接的字线Wln-1施加零伏电压（即Vmg_sel等于0V），第二存储管12连接的字线Wln施加开启电压（Vpass_sel）；对于与选中存储单元不同行的非选中存储单元（即第二行的组对存储单元10），第一存储管11连接的字线Wln+2施加第一电压（Vmg_unsel_a），第二存储管12连接的字线施加关断负电压（Vpass_unsel），使得该第二存储管12关断，其中，第一电压为零伏电压或等于关断负电压。此外，位线Blm施加零伏电压，位线Blm+1施加读取电压（Vread_bl），其它位线均施加零伏电压，所有的阱区连接线VPwell均施加零伏电压。
图3为一种组对结构非易失性存储阵列在第二数据读取周期中的电压施加示意图。如表一和图3所示，在第二数据读取周期，以图3左上角的组对存储单元10作为选中存储单元，选中存储单元的第二存储管12作为选中存储管。对于选中存储单元，第二存储管12连接的字线Wln施加零伏电压（即Vmg_sel等于0V），第一存储管11连接的字线Wln-1施加开启电压（Vpass_sel）；对于与选中存储单元不同行的非选中存储单元（即第二行的组对存储单元10），第二存储管12连接的字线Wln+1施加第一电压（Vmg_unsel_a），第一存储管11连接的字线Wln+2施加关断负电压（Vpass_unsel）。此外，位线Blm+1施加零伏电压，位线Blm施加读取电压（Vread_bl），其它位线均施加零伏电压，所有的阱区连接线VPwell均施加零伏电压。
如表一、图2和图3所示，在第一数据读取周期，同一组对存储单元10的第二存储管12作为第一存储管的11的选择管；在第二数据读取周期，同一组对存储单元10的第一存储管11作为第二存储管12的选择管。在这两个数据读取周期中，虽然对于选中存储单元，选中存储管从第一存储管11变为第二存储管12，但是对于未选中存储单元，由于关断负电压的施加，字线WLn+1和WLn+2上的所有存储管所存储的数据在每个数据读取周期都会处在单向的软擦除（soft-erase）的干扰之中，即关断负电压会对字线WLn+1和WLn+2上的存储管产生软擦除作用，而且随着数据读取次数的增加，软擦除作用也会累加，最终会导致存储管数据读取的窗口变小，容易产生读取干扰，导致读取错误。
为了减小数据读取操作对存储阵列所存储的数据的影响，以有效地降低读取干扰发生的机率，提高数据读取的准确度，且提高存储阵列数据的可读取次数和数据存储的时间，本实施例提供一种组对结构非易失性存储阵列的数据读取方法。
以下结合附图和具体实施例对本发明提出的组对结构非易失性存储阵列的数据读取方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
所述组对结构非易失性存储阵列的数据读取方法主要应用于组对结构非易失性存储阵列。如图1所示，所述组对结构非易失性存储阵列包括行列排布的多个组对存储单元10，同一列的所述组对存储单元10对应相同的两条位线（Bit Line，BL）；每个所述组对存储单元10包括沿列方向排布的组对的第一存储管11和第二存储管12，所述第一存储管11和所述第二存储管12的源极相连接，所述第一存储管11的漏极连接对应的所述两条位线中的一条，所述第二存储管12的漏极连接对应的所述两条位线中的另一条；同一行的所述组对存储单元10中，所有的第一存储管11位于同一行且栅极连接同一条字线（Word Line，WL），所有的第二存储管12位于同一行且栅极连接同一条字线。多个组对存储单元均设置于衬底的同一注入阱上，每个存储管（第一存储管11和第二存储管12的统称）的衬底端均连接阱区连接线VPwell。
图4为本发明一实施例的组对结构非易失性存储阵列的数据读取方法的流程图。如图4所示，所述数据读取方法包括：
S1，将需要读取的组对存储单元作为选中存储单元，与所述选中存储单元不同行的组对存储单元作为非选中存储单元；
S2，在第一数据读取周期，所述选中存储单元的第一存储管作为选中存储管；对于所述选中存储单元，第一存储管连接的字线施加零伏电压，第二存储管连接的字线施加开启电压；对于所述非选中存储单元，第一存储管连接的字线施加补偿正电压，第二存储管连接的字线施加关断负电压；
S3，在第二数据读取周期，所述选中存储单元的第二存储管作为选中存储管；对于所述选中存储单元，第二存储管连接的字线施加零伏电压，第一存储管连接的字线施加开启电压；对于所述非选中存储单元，第二存储管连接的字线施加补偿正电压，第一存储管连接的字线施加关断负电压。
表二
Figure 468116DEST_PATH_IMAGE004
表二为利用本发明的组对结构非易失性存储阵列的数据读取方法进行数据读取时的电压偏压表。图5为本发明一实施例的组对结构非易失性存储阵列的数据读取方法中第一数据读取周期的电压施加示意图。作为示例，如表二和图5所示，在第一数据读取周期，以图5左上角的组对存储单元10作为选中存储单元，选中存储单元的第一存储管11作为选中存储管；以第二行的组对存储单元10作为非选中存储单元。其中，在第一数据读取周期，对于同一组对存储单元10，第一存储管11作为存储管，第二存储管12作为第一存储管11的选择管。
如表二和图5所示，在第一数据读取周期，对于所述选中存储单元，第一存储管11连接的字线Wln-1施加零伏电压（即Vmg_sel等于0V），此时字线Wln-1为选中字线，第二存储管12连接的字线Wln施加开启电压（Vpass_sel）；对于所述非选中存储单元，第一存储管11连接的字线Wln+2施加补偿正电压（Vmg_unsel_b），第二存储管12连接的字线Wln+1施加关断负电压（Vpass_unsel）。此外，所述选中存储单元的第一存储管11漏极连接的位线Blm施加零伏电压，所述选中存储单元的第二存储管12漏极连接的位线Blm+1施加读取电压（Vread_bl），所述读取电压可以大于零且小于电源电压，此时位线Blm+1为选中位线，其它位线Blm+2、Blm+3等均施加零伏电压，所有的阱区连接线VPwell均施加零伏电压，即对组对结构非易失性存储阵列所在的注入阱施加零伏电压。
其中，所述开启电压（Vpass_sel）可以大于存储管写入后的阈值电压且小于存储管写入时对应的字线上施加的正电压，“存储管”为第一存储管和/或第二存储管的统称。在第一数据读取周期中，在选中存储单元的第二存储管12连接的字线Wln施加开启电压，可以使得字线Wln上的所有存储管均处于开启（“ON”）状态，以便读取选中存储单元的第一存储管11所存储的数据。为了不对选中存储管的读取数据产生干扰，选中存储管连接的字线Wln-1施加零伏电压。需要说明的是，在数据读取过程中，通过检测（sense）选中位线（在第一数据读取周期时为位线Blm+1）上的电流大小，即可判断选中存储管所存储的数据是“0”或是“1”，从而实现对选中存储管的数据读取。
为了保持所述非选中存储单元的第二存储管12均处于关断（“Off”）状态，所述关断负电压（Vpass_unsel）可以大于存储管进行擦除时对应字线施加的负电压且小于存储管擦除后的阈值电压。
图6为本发明一实施例的组对结构非易失性存储阵列的数据读取方法中第二数据读取周期的电压施加示意图。作为示例，如表二和图6所示，在第二数据读取周期，以图6左上角的组对存储单元10作为选中存储单元，选中存储单元的第二存储管12作为选中存储管；以第二行的组对存储单元10作为非选中存储单元。其中，在第二数据读取周期，对于同一组对存储单元10，第二存储管12作为存储管，第一存储管11作为第二存储管12的选择管。
如表二和图6所示，在第二数据读取周期，对于所述选中存储单元，第二存储管12连接的字线Wln施加零伏电压（即Vmg_sel等于0V），字线Wln为选中字线，第一存储管11连接的字线Wln-1施加开启电压（Vpass_sel）；对于所述非选中存储单元，第二存储管11连接的字线Wln+1施加补偿正电压（Vmg_unsel_b），第一存储管11连接的字线Wln+2施加关断负电压（Vpass_unsel）。此外，所述选中存储单元的第二存储管12漏极连接的位线Blm+1施加零伏电压，所述选中存储单元的第一存储管11漏极连接的位线Blm施加读取电压（Vread_bl），此时位线Blm为线中位线，其它位线Blm+2、Blm+3等均施加零伏电压，所有的阱区连接线VPwell均施加零伏电压。
需要说明的是，在第一数据读取周期，关断负电压会对非选中存储单元的第二存储管12产生软擦除作用，而在第二数据读取周期，关断负电压会对非选中存储单元的第一存储管11产生软擦除作用。虽然数据读取过程中，关断负电压会对非选中存储单元所存储的数据产生软擦除作用，但是第二数据读取周期中补偿正电压可以对非选中存储单元的第二存储管12产生软编程作用，第一数据读取周期中补偿正电压可以对非选中存储单元中的第一存储管11产生软编程作用，从而补偿正电压对非选中存储单元产生的软编程作用可以补偿关断负电压对非选中存储单元产生软擦除作用，进而可以减小数据读取操作对非选中存储单元所存储的数据的影响，且减小或消除软擦除作用在非选中存储单元的累积，有效地降低了读取干扰发生的机率，提高数据读取的准确度，改善了组对结构非易失性存储阵列的数据读取窗口，且有助于提高存储阵列数据的可读取次数和数据存储的时间。而且，补偿正电压产生的软编程作用对关断负电压产生软擦除作用的补偿可以在两个数据读取周期中完成，从而在读取选中存储单元所储存的数据读取的同时，完成了对非选中存储单元的软擦除的补偿，有助于节省对存储阵列所存储的数据进行补偿的时间。
本实施例中，所述第一数据读取周期和所述第二数据读取周期可以连续进行，以便及时的补偿数据读取操作对非选中存储单元产生的软擦除作用。
本实施例中，所述补偿正电压可以大于存储管编程后的阈值电压且小于存储管进行数据写入时对应的字线上施加的正电压。为了使得补偿正电压产生的软编程作用可以精确的补偿关断负电压产生软擦除作用，所述补偿正电压与所述关断负电压可以大小相等且极性相反。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种组对结构非易失性存储阵列的数据读取方法，其特征在于，所述组对结构非易失性存储阵列包括行列排布的多个组对存储单元，同一列的所述组对存储单元对应相同的两条位线；每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，所述第一存储管的漏极连接对应的所述两条位线中的一条，所述第二存储管的漏极连接对应的所述两条位线中的另一条；同一行的所述组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；所述数据读取方法包括：
将需要读取的组对存储单元作为选中存储单元，与所述选中存储单元不同行的组对存储单元作为非选中存储单元；
在第一数据读取周期，所述选中存储单元的第一存储管作为选中存储管；对于所述选中存储单元，第一存储管连接的字线施加零伏电压，第二存储管连接的字线施加开启电压；对于所述非选中存储单元，第一存储管连接的字线施加补偿正电压，第二存储管连接的字线施加关断负电压；
在第二数据读取周期，所述选中存储单元的第二存储管作为选中存储管；对于所述选中存储单元，第二存储管连接的字线施加零伏电压，第一存储管连接的字线施加开启电压；对于所述非选中存储单元，第二存储管连接的字线施加补偿正电压，第一存储管连接的字线施加关断负电压；
其中，在所述第一数据读取周期和所述第二数据读取周期中，所述补偿正电压对所述非选中存储单元产生的软编程作用能够补偿所述关断负电压对所述非选中存储单元产生的软擦除作用。
2.如权利要求1所述的数据读取方法，其特征在于，所述补偿正电压大于存储管编程后的阈值电压且小于存储管进行数据写入时对应的字线上施加的正电压。
3.如权利要求1所述的数据读取方法，其特征在于，所述补偿正电压与所述关断负电压大小相等且极性相反。
4.如权利要求1所述的数据读取方法，其特征在于，所述关断负电压大于存储管进行擦除时对应字线施加的负电压且小于存储管擦除后的阈值电压。
5.如权利要求1所述的数据读取方法，其特征在于，所述开启电压大于存储管写入后的阈值电压且小于存储管写入时对应的字线上施加的正电压。
6.如权利要求1所述的数据读取方法，其特征在于，所述第一数据读取周期和所述第二数据读取周期连续进行。
7.如权利要求1所述的数据读取方法，其特征在于，在所述第一数据读取周期，所述选中存储单元的第一存储管漏极连接的位线施加零伏电压，所述选中存储单元的第二存储管漏极连接的位线施加读取电压，其它位线均施加零伏电压；在所述第二数据读取周期，所述选中存储单元的第二存储管漏端连接的位线施加零伏电压，所述选中存储单元的第一存储管漏端连接的位线施加读取电压，其它位线均施加零伏电压。
8.如权利要求7所述的数据读取方法，其特征在于，所述读取电压大于零且小于电源电压。
9.如权利要求1所述的数据读取方法，其特征在于，在所述第一数据读取周期，同一组对存储单元的第二存储管作为第一存储管的选择管；在所述第二数据读取周期，同一组对存储单元的第一存储管作为第二存储管的选择管。
10.如权利要求1所述的数据读取方法，其特征在于，所述多个组对存储单元设置于衬底的同一注入阱上，在所述第一数据读取周期和所述第二数据读取周期中，所述注入阱均施加零伏电压。
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