JPH0887878A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0887878A JPH0887878A JP24460994A JP24460994A JPH0887878A JP H0887878 A JPH0887878 A JP H0887878A JP 24460994 A JP24460994 A JP 24460994A JP 24460994 A JP24460994 A JP 24460994A JP H0887878 A JPH0887878 A JP H0887878A
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Abstract
(57)【要約】 （修正有）
【目的】 強誘電体のゲート酸化膜を有するＦＥＴから
成るメモリセルを備える不揮発性半導体記憶装置のセル
構成を簡素化し、情報の読出し及び書込み又は消去の信
頼性を向上させる。 【構成】 情報の読出し時には、選択された第１のワー
ドラインＷＬ1-2とビットラインＢＬ2との間に所定のパ
ルス幅の読出し電圧を印加し、選択された第２のワード
ラインＷＬ2-2、非選択の第１のワードライン及び非選
択のビットラインＢＬをフローティングさせ、非選択の
第２のワードラインをグラウンドする。情報の書込み又
は消去時には、選択された第２のワードラインＷＬ2-2
とビットラインＢＬ-2との間に所定のパルス幅の書込み
電圧を印加し、選択された第１のワードラインＷＬ1-2
をグラウンドし、その他のラインはフローティングさせ
る。
成るメモリセルを備える不揮発性半導体記憶装置のセル
構成を簡素化し、情報の読出し及び書込み又は消去の信
頼性を向上させる。 【構成】 情報の読出し時には、選択された第１のワー
ドラインＷＬ1-2とビットラインＢＬ2との間に所定のパ
ルス幅の読出し電圧を印加し、選択された第２のワード
ラインＷＬ2-2、非選択の第１のワードライン及び非選
択のビットラインＢＬをフローティングさせ、非選択の
第２のワードラインをグラウンドする。情報の書込み又
は消去時には、選択された第２のワードラインＷＬ2-2
とビットラインＢＬ-2との間に所定のパルス幅の書込み
電圧を印加し、選択された第１のワードラインＷＬ1-2
をグラウンドし、その他のラインはフローティングさせ
る。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、強誘電体のゲート絶縁膜を有する電界効
果トランジスタをメモリセルとした不揮発性半導体記憶
装置に関する。
に関し、特に、強誘電体のゲート絶縁膜を有する電界効
果トランジスタをメモリセルとした不揮発性半導体記憶
装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、機械的可動部がな
く、動作速度、信頼性、小型及び薄型化等の点で従来の
記録媒体より優れ、移動性通信端末などの記憶装置とし
て有望視されている。このため、フラッシュメモリやＥ
ＥＰＲＯＭ等の不揮発性半導体記憶装置の開発が盛んで
ある（例えば、電子技術１１月号２３−４９、１９９２
年、日経エレクトロニクス１９９４年４月１１日号７６
−９１）。これらの不揮発性半導体記憶装置では、充分
な書換え回数が得られないこと、使用電圧が高いこと、
１チップ当たり２５６メガビット以上の集積が原理的に
困難であること等の問題がある。
く、動作速度、信頼性、小型及び薄型化等の点で従来の
記録媒体より優れ、移動性通信端末などの記憶装置とし
て有望視されている。このため、フラッシュメモリやＥ
ＥＰＲＯＭ等の不揮発性半導体記憶装置の開発が盛んで
ある（例えば、電子技術１１月号２３−４９、１９９２
年、日経エレクトロニクス１９９４年４月１１日号７６
−９１）。これらの不揮発性半導体記憶装置では、充分
な書換え回数が得られないこと、使用電圧が高いこと、
１チップ当たり２５６メガビット以上の集積が原理的に
困難であること等の問題がある。
【０００３】一方、古くから、強誘電体を用いた不揮発
性半導体記憶装置の研究もなされており、ダイナミック
・ランダム・アクセスメモリ（ＤＲＡＭ）のキャパシタ
ー部に強誘電体を用いたメモリ素子（ＦＲＡＭ、例え
ば、日経エレクトロニクス１９９３年５月２４日号８８
−９３）、ゲート絶縁膜を強誘電体薄膜とした電界効果
トランジスタを用いたメモリ素子（以下ＭＦＳ−ＦＥＴ
と略記する。例えば、応用物理 ４４（７）、１１４−
１１７、１９７５年）等が知られている。これらのメモ
リは、高速性、繰り返し性、使用電圧において、先に示
したフラッシュメモリ等より優れている。特に、ＭＦＳ
−ＦＥＴは、現在のところ、記憶素子そのものが十分に
完成されてはいないが、従来の不揮発性半導体記憶装置
以上の高集積化の可能性があること、及び、非破壊読出
しが可能であることが特徴である。
性半導体記憶装置の研究もなされており、ダイナミック
・ランダム・アクセスメモリ（ＤＲＡＭ）のキャパシタ
ー部に強誘電体を用いたメモリ素子（ＦＲＡＭ、例え
ば、日経エレクトロニクス１９９３年５月２４日号８８
−９３）、ゲート絶縁膜を強誘電体薄膜とした電界効果
トランジスタを用いたメモリ素子（以下ＭＦＳ−ＦＥＴ
と略記する。例えば、応用物理 ４４（７）、１１４−
１１７、１９７５年）等が知られている。これらのメモ
リは、高速性、繰り返し性、使用電圧において、先に示
したフラッシュメモリ等より優れている。特に、ＭＦＳ
−ＦＥＴは、現在のところ、記憶素子そのものが十分に
完成されてはいないが、従来の不揮発性半導体記憶装置
以上の高集積化の可能性があること、及び、非破壊読出
しが可能であることが特徴である。
【０００４】ＭＦＳ−ＦＥＴの動作は以下のようであ
る。ゲート電極とソース・ドレイン領域又は基板領域と
の間に正逆の所定電圧を印加することにより、ゲート絶
縁膜を構成する強誘電体に電気分極を発生させ、情報
「１」の書込み又は情報「０」の書込み（以下、書込み
又は消去と呼ぶ）を行なう。ゲート絶縁膜は、この書込
み又は消去の後にゲート電圧をゼロにしても、書込み又
は消去の際の電圧極性に対応した分極方向を保持する。
この分極方向に対応して、ソース・ドレイン間の電気抵
抗が夫々高抵抗状態又は低抵抗状態に保持される。従っ
て、書込み又は消去の後にソース・ドレイン間に読出し
電圧を印加し、その電圧降下または電流値を検出すれ
ば、書込み又は消去の記憶情報の読出しが可能である。
る。ゲート電極とソース・ドレイン領域又は基板領域と
の間に正逆の所定電圧を印加することにより、ゲート絶
縁膜を構成する強誘電体に電気分極を発生させ、情報
「１」の書込み又は情報「０」の書込み（以下、書込み
又は消去と呼ぶ）を行なう。ゲート絶縁膜は、この書込
み又は消去の後にゲート電圧をゼロにしても、書込み又
は消去の際の電圧極性に対応した分極方向を保持する。
この分極方向に対応して、ソース・ドレイン間の電気抵
抗が夫々高抵抗状態又は低抵抗状態に保持される。従っ
て、書込み又は消去の後にソース・ドレイン間に読出し
電圧を印加し、その電圧降下または電流値を検出すれ
ば、書込み又は消去の記憶情報の読出しが可能である。
【０００５】
【発明が解決しようとする課題】ＭＦＳ−ＦＥＴをメモ
リセルに用いる不揮発性半導体記憶装置では、特開平２
−６４９９３号公報に記載のメモリセル（第１の従来
例、図３）や、特開平５−１２０８６６号公報に記載の
回路（第２の従来例、図４）が知られている。これらの
例では、ソースラインＳＬとビットラインＢＬとの間に
ＭＦＳ−ＦＥＴ（ＦＴ）及びスイッチングトランジスタ
（ＳＴ）を含む複数の電界効果トランジスタ（ＦＥＴ）
を配置し、これら各ＦＥＴのソース・ドレイン路を連結
している。このように、従来の不揮発性半導体記憶装置
では、複数のＦＥＴから成るメモリセルを採用するた
め、メモリセルの面積が大きくなり、高集積化が困難と
いう問題点があった。
リセルに用いる不揮発性半導体記憶装置では、特開平２
−６４９９３号公報に記載のメモリセル（第１の従来
例、図３）や、特開平５−１２０８６６号公報に記載の
回路（第２の従来例、図４）が知られている。これらの
例では、ソースラインＳＬとビットラインＢＬとの間に
ＭＦＳ−ＦＥＴ（ＦＴ）及びスイッチングトランジスタ
（ＳＴ）を含む複数の電界効果トランジスタ（ＦＥＴ）
を配置し、これら各ＦＥＴのソース・ドレイン路を連結
している。このように、従来の不揮発性半導体記憶装置
では、複数のＦＥＴから成るメモリセルを採用するた
め、メモリセルの面積が大きくなり、高集積化が困難と
いう問題点があった。
【０００６】高集積化が可能な例として、メモリセルを
１つのＭＦＳ−ＦＥＴのみで構成する不揮発性半導体記
憶装置が特開平４−１９２１７３号公報に示されている
（第３の従来例、図５）。この半導体記憶装置では、各
行のトランジスタ１１のゲート電極１２を共通接続する
ワードライン群ＷＬと、各行のトランジスタ１１のソー
ス・ドレイン１３、１４の一方１４を共通接続するビッ
トライン群ＢＬと、各列のトランジスタ１１のソース・
ドレイン１３、１４の他方１３を共通接続すると共に各
トランジスタ１１のウエル電位を供給するプレートライ
ン群ＰＬとを有している。
１つのＭＦＳ−ＦＥＴのみで構成する不揮発性半導体記
憶装置が特開平４−１９２１７３号公報に示されている
（第３の従来例、図５）。この半導体記憶装置では、各
行のトランジスタ１１のゲート電極１２を共通接続する
ワードライン群ＷＬと、各行のトランジスタ１１のソー
ス・ドレイン１３、１４の一方１４を共通接続するビッ
トライン群ＢＬと、各列のトランジスタ１１のソース・
ドレイン１３、１４の他方１３を共通接続すると共に各
トランジスタ１１のウエル電位を供給するプレートライ
ン群ＰＬとを有している。
【０００７】ところが、図５に示した不揮発性半導体記
憶装置のＭＦＳ−ＦＥＴでは、通常のＦＥＴと異なり高
抵抗状態と低抵抗状態の差を十分に大きくすることが困
難で、情報の読出しに際して信頼性に欠けるおそれがあ
る。また、高抵抗状態と低抵抗状態の差が十分大きくな
いことに起因して、アドレスが選択されたＭＦＳ−ＦＥ
Ｔに対して所望の書込み又は消去ができないか、或い
は、他のＭＦＳ−ＦＥＴにも同時に書込み又は消去を行
なうおそれがある。
憶装置のＭＦＳ−ＦＥＴでは、通常のＦＥＴと異なり高
抵抗状態と低抵抗状態の差を十分に大きくすることが困
難で、情報の読出しに際して信頼性に欠けるおそれがあ
る。また、高抵抗状態と低抵抗状態の差が十分大きくな
いことに起因して、アドレスが選択されたＭＦＳ−ＦＥ
Ｔに対して所望の書込み又は消去ができないか、或い
は、他のＭＦＳ−ＦＥＴにも同時に書込み又は消去を行
なうおそれがある。
【０００８】本発明は、上記に鑑み、高集積化が可能で
あり、かつ、記憶情報の書込み又は消去及びその読出し
が正確に行なわれる不揮発性半導体記憶装置を提供する
ことを目的とする。
あり、かつ、記憶情報の書込み又は消去及びその読出し
が正確に行なわれる不揮発性半導体記憶装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段及びその作用】本発明者
は、前記課題を解決すべく、メモリセル内を１個のＭＦ
Ｓ−ＦＥＴのみで構成し、ワードライン及びビットライ
ンの指定により、データを読み出すべきＭＦＳ−ＦＥＴ
を選択する回路構成を採用する。即ち、メモリセルを構
成するＭＦＳ−ＦＥＴのソース・ドレイン路がワードラ
イン及びビットライン間に挿入される回路構成としてい
る。本発明者は、特開平４−１９２１７３号公報におけ
る構成とは異なり、ＦＥＴの動的特性に注目し、選択さ
れたＭＦＳ−ＦＥＴの動作電流を検出する。これは、例
えば、選択されたＭＦＳ−ＦＥＴに接続されたラインの
スイッチングを、配線の電圧伝播速度に従って制御する
ことで可能となる。
は、前記課題を解決すべく、メモリセル内を１個のＭＦ
Ｓ−ＦＥＴのみで構成し、ワードライン及びビットライ
ンの指定により、データを読み出すべきＭＦＳ−ＦＥＴ
を選択する回路構成を採用する。即ち、メモリセルを構
成するＭＦＳ−ＦＥＴのソース・ドレイン路がワードラ
イン及びビットライン間に挿入される回路構成としてい
る。本発明者は、特開平４−１９２１７３号公報におけ
る構成とは異なり、ＦＥＴの動的特性に注目し、選択さ
れたＭＦＳ−ＦＥＴの動作電流を検出する。これは、例
えば、選択されたＭＦＳ−ＦＥＴに接続されたラインの
スイッチングを、配線の電圧伝播速度に従って制御する
ことで可能となる。
【００１０】ここで、本発明の不揮発性半導体記憶装置
は、強誘電体からなるゲート絶縁膜を有する電界効果ト
ランジスタがマトリックス状に配列されたメモリセルア
レイを備える不揮発性半導体記憶装置において、各行に
配列された電界効果トランジスタのソース及びドレイン
電極の一方を共通接続する第１のワードライン群、各行
に配列された電界効果トランジスタのゲート電極を共通
接続する第２のワードライン群、及び、各列に配列され
た電界効果トランジスタのソース及びドレイン電極の他
方を連結するビットライン群から成る配線群と、前記第
１のワードライン群、第２のワードライン群及びビット
ライン群の夫々から、アドレス信号に指定された行及び
列に対応する各１本の配線を選択する配線選択手段と、
前記配線選択手段による選択に応答して、前記配線群の
各配線を所定期間フローティングさせ又は所定の電源に
接続する電圧印加手段とを備えることを特徴とする。
は、強誘電体からなるゲート絶縁膜を有する電界効果ト
ランジスタがマトリックス状に配列されたメモリセルア
レイを備える不揮発性半導体記憶装置において、各行に
配列された電界効果トランジスタのソース及びドレイン
電極の一方を共通接続する第１のワードライン群、各行
に配列された電界効果トランジスタのゲート電極を共通
接続する第２のワードライン群、及び、各列に配列され
た電界効果トランジスタのソース及びドレイン電極の他
方を連結するビットライン群から成る配線群と、前記第
１のワードライン群、第２のワードライン群及びビット
ライン群の夫々から、アドレス信号に指定された行及び
列に対応する各１本の配線を選択する配線選択手段と、
前記配線選択手段による選択に応答して、前記配線群の
各配線を所定期間フローティングさせ又は所定の電源に
接続する電圧印加手段とを備えることを特徴とする。
【００１１】本発明で採用する材料としての強誘電体に
は特に限定はなく、従来から用いられているいかなる強
誘電体を採用することも出来る。例えば、ＰbＴiを主体
とするペロブスカイト酸化物、及び、この一部をＺr、
Ｌaで置換したペロブスカイト酸化物、例えば、ＰbＴi
Ｏ3、Ｐb1-XＬaxＴiＯ3（ｘ＝０〜０．２）、Ｐb1-XＬa
xＴi1-yＺryＯ3（ｘ＝０〜０．２、ｙ＝０〜０．４）、
ＢaＴiＯ3、Ｂi3Ｔi4Ｏ12等がある。また、ＬiＮbＯ3、
ＬiＴaＯ3、ＫＮＯ3から成る薄膜も採用できる。
は特に限定はなく、従来から用いられているいかなる強
誘電体を採用することも出来る。例えば、ＰbＴiを主体
とするペロブスカイト酸化物、及び、この一部をＺr、
Ｌaで置換したペロブスカイト酸化物、例えば、ＰbＴi
Ｏ3、Ｐb1-XＬaxＴiＯ3（ｘ＝０〜０．２）、Ｐb1-XＬa
xＴi1-yＺryＯ3（ｘ＝０〜０．２、ｙ＝０〜０．４）、
ＢaＴiＯ3、Ｂi3Ｔi4Ｏ12等がある。また、ＬiＮbＯ3、
ＬiＴaＯ3、ＫＮＯ3から成る薄膜も採用できる。
【００１２】本発明における電界効果トランジスタ（Ｆ
ＥＴ）は、ゲート電極、ソース電極及びドレイン電極を
有するいかなるＭＦＳ−ＦＥＴでもよく、例えば、一導
電型のウエル領域内に一対の他導電型のソース拡散層及
びドレイン拡散層が配置されてダイオード接合が形成さ
れる形式のＭＦＳ−ＦＥＴに限らず、ダイオード接合を
有しない形式のＭＦＳ−ＦＥＴを採用することも可能で
ある。
ＥＴ）は、ゲート電極、ソース電極及びドレイン電極を
有するいかなるＭＦＳ−ＦＥＴでもよく、例えば、一導
電型のウエル領域内に一対の他導電型のソース拡散層及
びドレイン拡散層が配置されてダイオード接合が形成さ
れる形式のＭＦＳ−ＦＥＴに限らず、ダイオード接合を
有しない形式のＭＦＳ−ＦＥＴを採用することも可能で
ある。
【００１３】なお、一般的に、メモリセルアレイの行及
び列は相対的な表現であり、何れの方向を行又は列と呼
ぶことも出来る。従って、本発明の不揮発性半導体記憶
装置では、第１及び第２のワードラインの延びる方向が
行方向と、ビットラインの延びる方向が列方向と夫々呼
ばれる。
び列は相対的な表現であり、何れの方向を行又は列と呼
ぶことも出来る。従って、本発明の不揮発性半導体記憶
装置では、第１及び第２のワードラインの延びる方向が
行方向と、ビットラインの延びる方向が列方向と夫々呼
ばれる。
【００１４】
【本発明の好適な実施の態様】本発明の不揮発性半導体
記憶装置では、アドレスが選択されたメモリセルを成す
ＭＦＳ−ＦＥＴ（以下、選択ＭＦＳ−ＦＥＴと呼ぶ）の
記憶情報を読み出す場合には、この選択ＭＦＳ−ＦＥＴ
の行に対応する第１のワードラインと、選択ＭＦＳ−Ｆ
ＥＴの列に対応するビットラインとの間に選択的に電圧
を印加する。この場合、例えば、第１のワードラインを
グラウンドし、ビットラインに所定の正電圧を印加する
ことでその電圧印加が行なわれる。更にこの時、選択Ｍ
ＦＳ−ＦＥＴの行に対応する第２のワードライン（選択
された第２のワードライン、以下同様）をフローティン
グ状態にすると共に、この選択された第２のワードライ
ン以外の全ての第２のワードライン（非選択の第２のワ
ードライン、以下同様）をグラウンドすることで、読出
しが良好に行なわれる。
記憶装置では、アドレスが選択されたメモリセルを成す
ＭＦＳ−ＦＥＴ（以下、選択ＭＦＳ−ＦＥＴと呼ぶ）の
記憶情報を読み出す場合には、この選択ＭＦＳ−ＦＥＴ
の行に対応する第１のワードラインと、選択ＭＦＳ−Ｆ
ＥＴの列に対応するビットラインとの間に選択的に電圧
を印加する。この場合、例えば、第１のワードラインを
グラウンドし、ビットラインに所定の正電圧を印加する
ことでその電圧印加が行なわれる。更にこの時、選択Ｍ
ＦＳ−ＦＥＴの行に対応する第２のワードライン（選択
された第２のワードライン、以下同様）をフローティン
グ状態にすると共に、この選択された第２のワードライ
ン以外の全ての第２のワードライン（非選択の第２のワ
ードライン、以下同様）をグラウンドすることで、読出
しが良好に行なわれる。
【００１５】ここで、選択された第１のワードラインと
選択されたビットラインとの間に印加する電圧（Ｖr）
は、この電圧によりＭＦＳ−ＦＥＴの記憶内容が変わら
ない範囲で大きい方が好ましい。この上限の絶対値は、
書込み電圧（Ｖw）または消去電圧（−Ｖe）の絶対値の
小さい方の１／５から１／１０程度とすることが好まし
い。
選択されたビットラインとの間に印加する電圧（Ｖr）
は、この電圧によりＭＦＳ−ＦＥＴの記憶内容が変わら
ない範囲で大きい方が好ましい。この上限の絶対値は、
書込み電圧（Ｖw）または消去電圧（−Ｖe）の絶対値の
小さい方の１／５から１／１０程度とすることが好まし
い。
【００１６】各配線に対する上記電位の選択により、選
択ＭＦＳ−ＦＥＴのチャネルには、その記憶内容に依存
したチャネル電流が流れる。例えば、情報「１」が書き
込まれた選択ＭＦＳ−ＦＥＴには大きなチャネル電流
が、情報「０」が書き込まれた（即ち消去された）選択
ＭＦＳ−ＦＥＴには小さなチャネル電流が夫々流れる。
ここで、選択された第２のワードラインをフローティン
グ状態にすることにより、選択ＭＦＳ−ＦＥＴのゲート
電極とソース・ドレイン路との間に存在する寄生容量に
起因する、選択されたビットラインにおける信号伝播の
遅延を低減する。その結果、選択ＭＦＳ−ＦＥＴのチャ
ネル電流は素速く流れる。
択ＭＦＳ−ＦＥＴのチャネルには、その記憶内容に依存
したチャネル電流が流れる。例えば、情報「１」が書き
込まれた選択ＭＦＳ−ＦＥＴには大きなチャネル電流
が、情報「０」が書き込まれた（即ち消去された）選択
ＭＦＳ−ＦＥＴには小さなチャネル電流が夫々流れる。
ここで、選択された第２のワードラインをフローティン
グ状態にすることにより、選択ＭＦＳ−ＦＥＴのゲート
電極とソース・ドレイン路との間に存在する寄生容量に
起因する、選択されたビットラインにおける信号伝播の
遅延を低減する。その結果、選択ＭＦＳ−ＦＥＴのチャ
ネル電流は素速く流れる。
【００１７】また、非選択の第２のワードラインをグラ
ウンドすることにより、非選択の第２のワードラインに
接続されたＭＦＳ−ＦＥＴのゲート電極とソース・ドレ
イン路との間の寄生容量によって生じる静電容量結合
（カップリング）を低減して、回り込みにより生ずる非
選択のＭＦＳ−ＦＥＴのチャネル電流の発生を遅延させ
る。これにより、各ラインの選択直後にビットラインに
流れる電流を検出することで、目的とする、選択ＭＦＳ
−ＦＥＴに流れその記憶内容に依存するチャネル電流の
検出を特に容易にする。一般に、この電流検出は、ビッ
トライン又は第１のワードライン端に接続されたセンス
アンプにより行う。この場合、例えば以下の構成が採用
される。
ウンドすることにより、非選択の第２のワードラインに
接続されたＭＦＳ−ＦＥＴのゲート電極とソース・ドレ
イン路との間の寄生容量によって生じる静電容量結合
（カップリング）を低減して、回り込みにより生ずる非
選択のＭＦＳ−ＦＥＴのチャネル電流の発生を遅延させ
る。これにより、各ラインの選択直後にビットラインに
流れる電流を検出することで、目的とする、選択ＭＦＳ
−ＦＥＴに流れその記憶内容に依存するチャネル電流の
検出を特に容易にする。一般に、この電流検出は、ビッ
トライン又は第１のワードライン端に接続されたセンス
アンプにより行う。この場合、例えば以下の構成が採用
される。
【００１８】選択ＭＦＳ−ＦＥＴの行及び列に夫々対応
する、選択された第１のワードライン及びビットライン
間に電圧パルスを印加すると、センスアンプにより最短
時間内に検出されるパルスは、選択ＭＦＳ−ＦＥＴに流
れるチャネル電流により生じる電圧パルスである。しか
し、検出される電流には、それ以外に、少なくとも３つ
の非選択のＭＦＳ−ＦＥＴのチャネルを順次に通過する
複数の電流経路がある。これらのチャネル電流は、記憶
情報を読み出す際に障害となり得るため、これらを除外
して選択ＭＦＳ−ＦＥＴのみのチャネル電流を検出す
る。
する、選択された第１のワードライン及びビットライン
間に電圧パルスを印加すると、センスアンプにより最短
時間内に検出されるパルスは、選択ＭＦＳ−ＦＥＴに流
れるチャネル電流により生じる電圧パルスである。しか
し、検出される電流には、それ以外に、少なくとも３つ
の非選択のＭＦＳ−ＦＥＴのチャネルを順次に通過する
複数の電流経路がある。これらのチャネル電流は、記憶
情報を読み出す際に障害となり得るため、これらを除外
して選択ＭＦＳ−ＦＥＴのみのチャネル電流を検出す
る。
【００１９】上記目的のため、選択された第１のワード
ラインと選択されたビットラインとの間に印加する電圧
パルスのパルス幅を、ＭＦＳ−ＦＥＴの導電時の抵抗Ｒ
と配線の抵抗ｒ及び寄生容量ｃとから求められる遅延定
数の程度、即ち、遅延定数（Ｒ×ｃ＋ｒ×ｃ）の１倍か
ら５倍の幅、好ましくは２倍から３倍の幅とする。この
パルス幅の電圧パルスを用いてビットライン又は第１の
ワードライン上の電圧または電流を検出することによ
り、選択ＭＦＳ−ＦＥＴのメモリ状態を読み出すことが
出来る。なお、上記及び以下の記述においては、説明の
便宜のため、センスアンプのスレッシュホールド（Ｖt
h）を最終到達電圧の８６％と仮定した。
ラインと選択されたビットラインとの間に印加する電圧
パルスのパルス幅を、ＭＦＳ−ＦＥＴの導電時の抵抗Ｒ
と配線の抵抗ｒ及び寄生容量ｃとから求められる遅延定
数の程度、即ち、遅延定数（Ｒ×ｃ＋ｒ×ｃ）の１倍か
ら５倍の幅、好ましくは２倍から３倍の幅とする。この
パルス幅の電圧パルスを用いてビットライン又は第１の
ワードライン上の電圧または電流を検出することによ
り、選択ＭＦＳ−ＦＥＴのメモリ状態を読み出すことが
出来る。なお、上記及び以下の記述においては、説明の
便宜のため、センスアンプのスレッシュホールド（Ｖt
h）を最終到達電圧の８６％と仮定した。
【００２０】上記方法とは別に、又はこれと併用して、
選択された第１のワードライン及びビットラインのみを
流れる電流パルス以外の電流パルスを除外して検出する
ために、上述したＭＦＳ−ＦＥＴの抵抗Ｒと配線の抵抗
ｒ及び配線容量ｃとから求められる遅延定数の程度の時
間内における電圧パルスまたは電流パルスを検出する手
段を設けてもよい。例えば、タイミングウィンドウが使
用できる。
選択された第１のワードライン及びビットラインのみを
流れる電流パルス以外の電流パルスを除外して検出する
ために、上述したＭＦＳ−ＦＥＴの抵抗Ｒと配線の抵抗
ｒ及び配線容量ｃとから求められる遅延定数の程度の時
間内における電圧パルスまたは電流パルスを検出する手
段を設けてもよい。例えば、タイミングウィンドウが使
用できる。
【００２１】ところで、ＭＦＳ−ＦＥＴに用いられる強
誘電体は、材料や組織、結晶性、形状によっても異なる
が、一般には、分極が完全に反転する電圧の約１／２の
印加電圧でも分極が変化するという問題点が知られてい
る。上記実施例では、書込み時には、これに応じて、以
下の２通りの構成が採用できる。
誘電体は、材料や組織、結晶性、形状によっても異なる
が、一般には、分極が完全に反転する電圧の約１／２の
印加電圧でも分極が変化するという問題点が知られてい
る。上記実施例では、書込み時には、これに応じて、以
下の２通りの構成が採用できる。
【００２２】ＭＦＳ−ＦＥＴのゲート酸化膜に用いられ
る強誘電体として、完全に分極が反転する書込み電圧
（Ｖw）または消去電圧（−Ｖe）の１／２の電圧でも分
極が変化しない強誘電体を採用した場合には、以下の書
込み方法が採用できる。即ち、選択ＭＦＳ−ＦＥＴに書
込み又は消去を行うには、選択された第２のワードライ
ンにＶw／２または−Ｖe／２の電圧を印加し、他方、選
択されたビットラインに−Ｖw／２またはＶe／２の電圧
パルスを印加すればよい。この場合、選択された第１の
ワードラインはフローティング状態とし、これら以外の
第１及び２のワードライン及びビットラインは夫々グラ
ウンドに接続する。
る強誘電体として、完全に分極が反転する書込み電圧
（Ｖw）または消去電圧（−Ｖe）の１／２の電圧でも分
極が変化しない強誘電体を採用した場合には、以下の書
込み方法が採用できる。即ち、選択ＭＦＳ−ＦＥＴに書
込み又は消去を行うには、選択された第２のワードライ
ンにＶw／２または−Ｖe／２の電圧を印加し、他方、選
択されたビットラインに−Ｖw／２またはＶe／２の電圧
パルスを印加すればよい。この場合、選択された第１の
ワードラインはフローティング状態とし、これら以外の
第１及び２のワードライン及びビットラインは夫々グラ
ウンドに接続する。
【００２３】ＭＦＳ−ＦＥＴのゲート酸化膜に用いられ
る強誘電体として、完全に分極が反転する電圧Ｖwまた
は−Ｖeの１／２の電圧でも分極が変化する強誘電体を
採用した場合には、以下の書込み方法が採用できる。即
ち、選択ＭＦＳ−ＦＥＴに書込み又は消去を行うには、
選択された第２のワードラインと選択されたビットライ
ンとの間に、書込み又は消去に従って正又は逆の電圧パ
ルスを印加すると共に、非選択の第２のワードライン
と、非選択のビットラインと、全ての第１のワードライ
ンとをフローティングさせる。例えば、選択された第２
のワードラインにＶwまたは−Ｖeの電圧パルスを印加
し、選択されたビットラインをグラウンドに接続する。
る強誘電体として、完全に分極が反転する電圧Ｖwまた
は−Ｖeの１／２の電圧でも分極が変化する強誘電体を
採用した場合には、以下の書込み方法が採用できる。即
ち、選択ＭＦＳ−ＦＥＴに書込み又は消去を行うには、
選択された第２のワードラインと選択されたビットライ
ンとの間に、書込み又は消去に従って正又は逆の電圧パ
ルスを印加すると共に、非選択の第２のワードライン
と、非選択のビットラインと、全ての第１のワードライ
ンとをフローティングさせる。例えば、選択された第２
のワードラインにＶwまたは−Ｖeの電圧パルスを印加
し、選択されたビットラインをグラウンドに接続する。
【００２４】上記の書込み又は消去の際に、印加される
電圧パルスのパルス幅が、ＭＦＳ−ＦＥＴの抵抗Ｒ及び
寄生容量Ｃと、配線の抵抗ｒ及び寄生容量ｃとから求め
られる書込み遅延時間（Ｒ×Ｃ＋ｒ×ｃ）より短けれ
ば、目的とする書込み又は消去はできない。ここで、Ｍ
ＦＳ−ＦＥＴの一列または一行当たりのＭＦＳ−ＦＥＴ
の個数をＮとして、書込み又は消去のための電圧パルス
のパルス幅が（Ｒ×Ｃ×Ｎ＋ｒ×ｃ）以上であれば、非
選択のＭＦＳ−ＦＥＴにも書込み又は消去が行われる可
能性がある。このため、書込み又は消去のための電圧パ
ルスの幅は、書込み遅延時間（Ｒ×Ｃ＋ｒ×ｃ）の１倍
から１０倍、好ましくは、２倍から５倍が好適である。
なお、ＭＦＳ−ＦＥＴの遅延時間（Ｒ×Ｃ）は、より正
確には、ゲート酸化膜を成す強誘電体の飽和分極値Ｐr
と、ＭＦＳ−ＦＥＴのチャネル上で且つゲート電極直下
の強誘電体の面積Ｓとを用いて、Ｐr×Ｓ×Ｒ／Ｖw（又
は−Ｖe）と表現される。
電圧パルスのパルス幅が、ＭＦＳ−ＦＥＴの抵抗Ｒ及び
寄生容量Ｃと、配線の抵抗ｒ及び寄生容量ｃとから求め
られる書込み遅延時間（Ｒ×Ｃ＋ｒ×ｃ）より短けれ
ば、目的とする書込み又は消去はできない。ここで、Ｍ
ＦＳ−ＦＥＴの一列または一行当たりのＭＦＳ−ＦＥＴ
の個数をＮとして、書込み又は消去のための電圧パルス
のパルス幅が（Ｒ×Ｃ×Ｎ＋ｒ×ｃ）以上であれば、非
選択のＭＦＳ−ＦＥＴにも書込み又は消去が行われる可
能性がある。このため、書込み又は消去のための電圧パ
ルスの幅は、書込み遅延時間（Ｒ×Ｃ＋ｒ×ｃ）の１倍
から１０倍、好ましくは、２倍から５倍が好適である。
なお、ＭＦＳ−ＦＥＴの遅延時間（Ｒ×Ｃ）は、より正
確には、ゲート酸化膜を成す強誘電体の飽和分極値Ｐr
と、ＭＦＳ−ＦＥＴのチャネル上で且つゲート電極直下
の強誘電体の面積Ｓとを用いて、Ｐr×Ｓ×Ｒ／Ｖw（又
は−Ｖe）と表現される。
【００２５】上記の書込み又は消去の電圧パルスのパル
ス幅は、Ｐr×Ｓ×Ｒ／Ｖw（又は−Ｖe）＋ｒ×ｃが強
誘電体の分極反転時間に比べて十分に長いものと仮定し
て求めたが、逆に、これより短いときには、強誘電体の
分極反転時間（典型的には１００ナノ秒(nsec)程度）よ
り長く、Ｎ×Ｐr×Ｓ×Ｒ／Ｖw（または−Ｖe）＋ｒ×
ｃより十分に短いパルス幅にすることが好ましい。
ス幅は、Ｐr×Ｓ×Ｒ／Ｖw（又は−Ｖe）＋ｒ×ｃが強
誘電体の分極反転時間に比べて十分に長いものと仮定し
て求めたが、逆に、これより短いときには、強誘電体の
分極反転時間（典型的には１００ナノ秒(nsec)程度）よ
り長く、Ｎ×Ｐr×Ｓ×Ｒ／Ｖw（または−Ｖe）＋ｒ×
ｃより十分に短いパルス幅にすることが好ましい。
【００２６】本発明の不揮発性半導体記憶装置では、Ｍ
ＦＳ−ＦＥＴ素子及び配線の寄生容量を低くすることが
好ましく、また、各素子及び各配線間の絶縁を従来以上
に高めることが好ましい。このため、従来は、半導体基
板とは一般的にＳi基板を意味してきたが、本発明では
必ずしもこれを意味しない。即ち、本発明の不揮発性半
導体記憶装置の好ましい構成としては、基板が絶縁性基
板またはＳＯＩ基板から成り、ＭＦＳ−ＦＥＴは、絶縁
体上に形成された薄膜半導体から成る薄膜型トランジス
タとして構成する。
ＦＳ−ＦＥＴ素子及び配線の寄生容量を低くすることが
好ましく、また、各素子及び各配線間の絶縁を従来以上
に高めることが好ましい。このため、従来は、半導体基
板とは一般的にＳi基板を意味してきたが、本発明では
必ずしもこれを意味しない。即ち、本発明の不揮発性半
導体記憶装置の好ましい構成としては、基板が絶縁性基
板またはＳＯＩ基板から成り、ＭＦＳ−ＦＥＴは、絶縁
体上に形成された薄膜半導体から成る薄膜型トランジス
タとして構成する。
【００２７】具体的には、例えば、Ｓi基板上にＳi酸化
膜又はＣeＯ2やＹＳＺ（イットリア安定化ジルコニア）
等の絶縁性酸化膜を形成し、この上に直接に、又は、更
に別の絶縁層を介して、半導体層を形成する。或いは、
Ａl2Ｏ3やＬaＡlＯ3等のペロブスカイト酸化物の上に直
接に、又は、半導体層との格子不整合を緩和する絶縁膜
を介して、半導体層を形成する。半導体層には、Ｓi系
の半導体のみでなく、特願平４−２９８９６５号公報に
記載された、（Ｌa、Ｓr）2ＣuＯ4、（Ｌa、Ｓr）ＣuＯ
3のようなペロブスカイト酸化物を用いても好適であ
る。
膜又はＣeＯ2やＹＳＺ（イットリア安定化ジルコニア）
等の絶縁性酸化膜を形成し、この上に直接に、又は、更
に別の絶縁層を介して、半導体層を形成する。或いは、
Ａl2Ｏ3やＬaＡlＯ3等のペロブスカイト酸化物の上に直
接に、又は、半導体層との格子不整合を緩和する絶縁膜
を介して、半導体層を形成する。半導体層には、Ｓi系
の半導体のみでなく、特願平４−２９８９６５号公報に
記載された、（Ｌa、Ｓr）2ＣuＯ4、（Ｌa、Ｓr）ＣuＯ
3のようなペロブスカイト酸化物を用いても好適であ
る。
【００２８】また、完全に分極が反転する電圧Ｖw又は
−Ｖeの１／２の電圧でも分極が変化する強誘電体をゲ
ート酸化膜として採用するＭＦＳ−ＦＥＴについては、
かかる強誘電体薄膜は、ＰbＴiを主体とするペロブスカ
イト酸化物、及び、この一部をＺr、Ｌaで置換したペロ
ブスカイト酸化物、例えば、ＰbＴiＯ3、Ｐb1-XＬaxＴi
Ｏ3（ｘ＝０〜０．２）、Ｐb1-XＬaxＴi1-yＺryＯ3（ｘ
＝０〜０．２、ｙ＝０〜０．４）、ＢaＴiＯ3、Ｂi3Ｔi
4Ｏ12等を材料として、従来から知られる作製法で得ら
れる。一方、分極が完全に反転する電圧Ｖw又は−Ｖeの
１／２以下の電圧では分極が変化しない強誘電体は、Ｌ
iＮbＯ3、ＬiＴaＯ3、ＫＮＯ3から成る薄膜として得ら
れ、好適には分極方向が基板に垂直な配向膜として得ら
れる。
−Ｖeの１／２の電圧でも分極が変化する強誘電体をゲ
ート酸化膜として採用するＭＦＳ−ＦＥＴについては、
かかる強誘電体薄膜は、ＰbＴiを主体とするペロブスカ
イト酸化物、及び、この一部をＺr、Ｌaで置換したペロ
ブスカイト酸化物、例えば、ＰbＴiＯ3、Ｐb1-XＬaxＴi
Ｏ3（ｘ＝０〜０．２）、Ｐb1-XＬaxＴi1-yＺryＯ3（ｘ
＝０〜０．２、ｙ＝０〜０．４）、ＢaＴiＯ3、Ｂi3Ｔi
4Ｏ12等を材料として、従来から知られる作製法で得ら
れる。一方、分極が完全に反転する電圧Ｖw又は−Ｖeの
１／２以下の電圧では分極が変化しない強誘電体は、Ｌ
iＮbＯ3、ＬiＴaＯ3、ＫＮＯ3から成る薄膜として得ら
れ、好適には分極方向が基板に垂直な配向膜として得ら
れる。
【００２９】フローティング状態を得るには、各配線群
の配線の全ての端の少なくとも一端が、電界効果トラン
ジスタの高抵抗状態より十分高い抵抗状態になり得るス
イッチングトランジスタを介してグラウンドまたは電源
に接続されればよい。スイッチングトランジスタとして
は、ノマリーオフ型の電界効果トランジスタ、特にＭＯ
Ｓ−ＦＥＴが好ましい。また、第１のワードライン及び
ビットラインは、選択ＭＦＳ−ＦＥＴにおけるチャネル
電流を検出するため、何れか一方が所定の抵抗等を介し
て電源に接続されることが好ましい。
の配線の全ての端の少なくとも一端が、電界効果トラン
ジスタの高抵抗状態より十分高い抵抗状態になり得るス
イッチングトランジスタを介してグラウンドまたは電源
に接続されればよい。スイッチングトランジスタとして
は、ノマリーオフ型の電界効果トランジスタ、特にＭＯ
Ｓ−ＦＥＴが好ましい。また、第１のワードライン及び
ビットラインは、選択ＭＦＳ−ＦＥＴにおけるチャネル
電流を検出するため、何れか一方が所定の抵抗等を介し
て電源に接続されることが好ましい。
【００３０】
【実施例】以下図面を参照して本発明をさらに詳細に説
明する。
明する。
【００３１】実施例１ 図１（ａ）及び（ｂ）は夫々、本発明の一実施例の不揮
発性半導体記憶装置の１つのメモリセルの構成を示す回
路図である。また、図２は、図１（ａ）又は（ｂ）のメ
モリセルをｎ行×ｍ列のアレイとして配列した場合にお
ける各メモリセル間の接続を示す回路図である。図１
（ｂ）のメモリセルは、ｐｎ接合を有するＳi半導体Ｆ
ＥＴのゲート酸化膜を強誘電体で置き換えた構造のＭＦ
Ｓ−ＦＥＴから成り、ダイオード接合の存在を明示して
いる。また、図１（ａ）のメモリセルは、より一般的な
ＦＥＴ構造を有する例であり、ソース・ドレイン拡散層
を特に形成せずに、ダイオード接合の存在がなくてもＭ
ＦＳ−ＦＥＴを作製できる場合の例を示している。
発性半導体記憶装置の１つのメモリセルの構成を示す回
路図である。また、図２は、図１（ａ）又は（ｂ）のメ
モリセルをｎ行×ｍ列のアレイとして配列した場合にお
ける各メモリセル間の接続を示す回路図である。図１
（ｂ）のメモリセルは、ｐｎ接合を有するＳi半導体Ｆ
ＥＴのゲート酸化膜を強誘電体で置き換えた構造のＭＦ
Ｓ−ＦＥＴから成り、ダイオード接合の存在を明示して
いる。また、図１（ａ）のメモリセルは、より一般的な
ＦＥＴ構造を有する例であり、ソース・ドレイン拡散層
を特に形成せずに、ダイオード接合の存在がなくてもＭ
ＦＳ−ＦＥＴを作製できる場合の例を示している。
【００３２】図１（ａ）、（ｂ）において、ＭＦＳ−Ｆ
ＥＴ１１のゲート電極１２は第２のワードラインＷＬ2
に接続され、ソース及びドレイン電極１４、１３の一方
１３はビットラインＢＬに接続され、また、ソース及び
ドレイン電極１４、１３の他方１４は第１のワードライ
ンＷＬ1に接続されている。図２において、第２のワー
ドラインＷＬ2-1、ＷＬ2-2、．．．．、ＷＬ2-nの夫々
の一端は、スイッチングトランジスタ（以下ＳＷＴと略
記する）８１を介してワードライン・デコーダ・ドライ
バ１５に接続され、ビットラインＢＬ-1、Ｂ
Ｌ-2、．．．．、ＢＬ-mの夫々の一端は、ＳＷＴ８２を
介してビットライン・デコーダ・ドライバ１６に接続さ
れている。
ＥＴ１１のゲート電極１２は第２のワードラインＷＬ2
に接続され、ソース及びドレイン電極１４、１３の一方
１３はビットラインＢＬに接続され、また、ソース及び
ドレイン電極１４、１３の他方１４は第１のワードライ
ンＷＬ1に接続されている。図２において、第２のワー
ドラインＷＬ2-1、ＷＬ2-2、．．．．、ＷＬ2-nの夫々
の一端は、スイッチングトランジスタ（以下ＳＷＴと略
記する）８１を介してワードライン・デコーダ・ドライ
バ１５に接続され、ビットラインＢＬ-1、Ｂ
Ｌ-2、．．．．、ＢＬ-mの夫々の一端は、ＳＷＴ８２を
介してビットライン・デコーダ・ドライバ１６に接続さ
れている。
【００３３】第１のワードラインＷＬ1-1、Ｗ
Ｌ1-2、．．．．、ＷＬ1-nの一端は、ＳＷＴ８３を介し
てセンスアンプ・デコーダ・ドライバ１７内のセンスア
ンプに接続され、また夫々の他端は、ＳＷＴ８４及び所
定の抵抗８５を介してワードライン・デコーダ・ドライ
バ１５に接続されている。
Ｌ1-2、．．．．、ＷＬ1-nの一端は、ＳＷＴ８３を介し
てセンスアンプ・デコーダ・ドライバ１７内のセンスア
ンプに接続され、また夫々の他端は、ＳＷＴ８４及び所
定の抵抗８５を介してワードライン・デコーダ・ドライ
バ１５に接続されている。
【００３４】ＳＷＴ８１、８２、８４の何れかをオンに
すると、対応する各配線は、各デコーダ・ドライバ１
５、１６内部の電源である高電圧側電源又はグラウンド
と同電位になり、オフにするとこれら何れかの電源から
切り離される。従って、第２のワードラインＷＬ2及び
ビットラインＢＬの夫々は、対応するＳＷＴ８１又は８
２をオフにすると夫々フローティング状態になり、ま
た、第１のワードラインＷＬ1の夫々は、ＳＷＴ８４を
オフにするとフローティング状態になる。また、ＳＷＴ
８３をオンすると、第１のワードラインはセンスアンプ
に接続される。この場合、センスアンプは、タイミング
ウィンドウのアクティブ時に活性化されて、選択された
第１のワードラインの電位がセンスアンプのスレッシュ
ホールド電圧以上になるか否かを計測する。
すると、対応する各配線は、各デコーダ・ドライバ１
５、１６内部の電源である高電圧側電源又はグラウンド
と同電位になり、オフにするとこれら何れかの電源から
切り離される。従って、第２のワードラインＷＬ2及び
ビットラインＢＬの夫々は、対応するＳＷＴ８１又は８
２をオフにすると夫々フローティング状態になり、ま
た、第１のワードラインＷＬ1の夫々は、ＳＷＴ８４を
オフにするとフローティング状態になる。また、ＳＷＴ
８３をオンすると、第１のワードラインはセンスアンプ
に接続される。この場合、センスアンプは、タイミング
ウィンドウのアクティブ時に活性化されて、選択された
第１のワードラインの電位がセンスアンプのスレッシュ
ホールド電圧以上になるか否かを計測する。
【００３５】上記実施例の不揮発性半導体記憶装置にお
ける記憶情報の読出しについて、図２に示した選択ＭＦ
Ｓ−ＦＥＴ１１ａの記憶情報を読み出す場合を例として
説明する。図６は、この記憶情報読出し時の信号のタイ
ミングチャートである。同図において、図（ａ）は非選
択の第２のワードラインのためのＳＷＴ８１のオン又は
オフの状態を、図（ｂ）は選択された第２のワードライ
ンＷＬ2-2のためのＳＷＴ８１の状態を、図（ｃ）は選
択された第１のワードラインＷＬ1-2の電位を、図
（ｄ）は選択されたビットラインＢＬ-2の電位を、図
（ｅ）はセンスアンプの入力信号を、図（ｆ）はセンス
アンプのためのタイミングウィンドウを、図（ｇ）はセ
ンスアンプの出力を、夫々示している。
ける記憶情報の読出しについて、図２に示した選択ＭＦ
Ｓ−ＦＥＴ１１ａの記憶情報を読み出す場合を例として
説明する。図６は、この記憶情報読出し時の信号のタイ
ミングチャートである。同図において、図（ａ）は非選
択の第２のワードラインのためのＳＷＴ８１のオン又は
オフの状態を、図（ｂ）は選択された第２のワードライ
ンＷＬ2-2のためのＳＷＴ８１の状態を、図（ｃ）は選
択された第１のワードラインＷＬ1-2の電位を、図
（ｄ）は選択されたビットラインＢＬ-2の電位を、図
（ｅ）はセンスアンプの入力信号を、図（ｆ）はセンス
アンプのためのタイミングウィンドウを、図（ｇ）はセ
ンスアンプの出力を、夫々示している。
【００３６】選択ＭＦＳ−ＦＥＴ１１ａの記憶情報を読
み出すために、図６（ｃ）及び（ｄ）に示すように、選
択された第１のワードラインＷＬ1-2とビットラインＢ
Ｌ-2との間に読出し電圧を印加する。これに先立って、
選択された第２のワードラインＷＬ2-2をフローティン
グ状態にすることにより（同図（ｂ））、ＭＦＳ−ＦＥ
Ｔ１１ａにおける充電電荷を減らし、選択されたライン
上における信号の遅延を低減する。
み出すために、図６（ｃ）及び（ｄ）に示すように、選
択された第１のワードラインＷＬ1-2とビットラインＢ
Ｌ-2との間に読出し電圧を印加する。これに先立って、
選択された第２のワードラインＷＬ2-2をフローティン
グ状態にすることにより（同図（ｂ））、ＭＦＳ−ＦＥ
Ｔ１１ａにおける充電電荷を減らし、選択されたライン
上における信号の遅延を低減する。
【００３７】また、非選択の第２のワード線ＷＬ2-1、
ＷＬ2-3、・・・、ＷＬ2-nをグラウンドして（同図
（ａ））、非選択の第２のワードラインにゲート電極が
接続されたＭＦＳ−ＦＥＴ１１の全てを遅延素子として
作動させる。更に、非選択のビット線ＢＬ-1、ＢＬ-3・
・・ＢＬ-n及び非選択の第１のワード線ＷＬ1-1、ＷＬ
1-3、・・・、ＷＬ1-nも予めフローティングさせ、回路
全体の抵抗を上げ、選択されたビット線ＢＬ-2からメモ
リセルアレイ内に流入する負荷電流を減らす。
ＷＬ2-3、・・・、ＷＬ2-nをグラウンドして（同図
（ａ））、非選択の第２のワードラインにゲート電極が
接続されたＭＦＳ−ＦＥＴ１１の全てを遅延素子として
作動させる。更に、非選択のビット線ＢＬ-1、ＢＬ-3・
・・ＢＬ-n及び非選択の第１のワード線ＷＬ1-1、ＷＬ
1-3、・・・、ＷＬ1-nも予めフローティングさせ、回路
全体の抵抗を上げ、選択されたビット線ＢＬ-2からメモ
リセルアレイ内に流入する負荷電流を減らす。
【００３８】各ＳＷＴの上記作動により、センスアンプ
に入力する信号は、図６（ｅ）に示すように変化する。
ここで、最初のピークが選択ＭＦＳ−ＦＥＴ１１ａの読
出し電流に対応する信号成分であり、次のピークが複数
の非選択のＭＦＳ−ＦＥＴ１１の回り込み電流に対応し
て発生する信号成分である。回り込み電流を図８に矢印
で示してある。
に入力する信号は、図６（ｅ）に示すように変化する。
ここで、最初のピークが選択ＭＦＳ−ＦＥＴ１１ａの読
出し電流に対応する信号成分であり、次のピークが複数
の非選択のＭＦＳ−ＦＥＴ１１の回り込み電流に対応し
て発生する信号成分である。回り込み電流を図８に矢印
で示してある。
【００３９】図８において、電流ＩRは選択ＭＦＳ−Ｆ
ＥＴ１１ａの読出し電流を示しており、電流Ｉ1、Ｉ3、
・・・は、回り込み電流を示している。回り込み電流
は、選択されたビットラインＢＬ-2から流入し、選択Ｍ
ＦＳ−ＦＥＴ１１ａと同じ列の非選択ＭＦＳ−ＦＥＴ１
１及び選択ＭＦＳＦＥＴ１１ａと同じ行の非選択ＭＦＳ
−ＦＥＴ１１を含む少なくとも３つの非選択ＭＦＳ−Ｆ
ＥＴ１１を順次に経由し、選択された第１のワードライ
ンＷＬ1-2からＳＷＴ８４を経由してワードライン・デ
コーダ・ドライバ１５側に流出する。このように、回り
込み電流Ｉ1、Ｉ3、・・・は少なくとも３つのＭＦＳ−
ＦＥＴ１１を経由して流れ、且つ、選択セルと異なる行
のＭＦＳ−ＦＥＴ１１では充電電荷が大きいため、その
ピークに到達する時間は、読出し電流ＩRのピーク到達
時間との間で時間差が生ずる。
ＥＴ１１ａの読出し電流を示しており、電流Ｉ1、Ｉ3、
・・・は、回り込み電流を示している。回り込み電流
は、選択されたビットラインＢＬ-2から流入し、選択Ｍ
ＦＳ−ＦＥＴ１１ａと同じ列の非選択ＭＦＳ−ＦＥＴ１
１及び選択ＭＦＳＦＥＴ１１ａと同じ行の非選択ＭＦＳ
−ＦＥＴ１１を含む少なくとも３つの非選択ＭＦＳ−Ｆ
ＥＴ１１を順次に経由し、選択された第１のワードライ
ンＷＬ1-2からＳＷＴ８４を経由してワードライン・デ
コーダ・ドライバ１５側に流出する。このように、回り
込み電流Ｉ1、Ｉ3、・・・は少なくとも３つのＭＦＳ−
ＦＥＴ１１を経由して流れ、且つ、選択セルと異なる行
のＭＦＳ−ＦＥＴ１１では充電電荷が大きいため、その
ピークに到達する時間は、読出し電流ＩRのピーク到達
時間との間で時間差が生ずる。
【００４０】ここで、最初のピークと回り込み電流に起
因する次のピークとを分離するため、選択されたビット
ラインＢＬ-2に印加する電圧パルスの幅を、ＭＦＳ−Ｆ
ＥＴ１１の抵抗Ｒと配線ｒの抵抗及び寄生容量ｃとから
求められる遅延定数（Ｒｃ＋ｒｃ）の３倍のパルス幅を
持つ電圧パルスとした（図６（ｄ））。
因する次のピークとを分離するため、選択されたビット
ラインＢＬ-2に印加する電圧パルスの幅を、ＭＦＳ−Ｆ
ＥＴ１１の抵抗Ｒと配線ｒの抵抗及び寄生容量ｃとから
求められる遅延定数（Ｒｃ＋ｒｃ）の３倍のパルス幅を
持つ電圧パルスとした（図６（ｄ））。
【００４１】更に、センスアンプで最初のピークのみを
増幅して検出できるように、上記遅延定数の３倍から６
倍の間の入力信号のみ検出するように、遅延定数の３倍
〜６倍のパルス幅を有するタイミングウィンドウを設け
てある（図６（ｆ））。
増幅して検出できるように、上記遅延定数の３倍から６
倍の間の入力信号のみ検出するように、遅延定数の３倍
〜６倍のパルス幅を有するタイミングウィンドウを設け
てある（図６（ｆ））。
【００４２】図７は、上記実施例の不揮発性半導体記憶
装置において、選択ＭＦＳ−ＦＥＴ１１ａに書込み又は
消去を行う際の信号のタイミングチャートを示してい
る。同図（ａ）は選択された第２のワードラインＷＬ
2-2及びビットラインＢＬ-2のためのＳＷＴ８１及びＳ
ＷＴ８２の状態を、同図（ｂ）はそれ以外の配線のＳＷ
Ｔの状態を、同図（ｃ）は選択された第２のワードライ
ンＷＬ2-2の電位を、同図（ｄ）は選択されるビットラ
インＢＬ-2の電位を、夫々示す。
装置において、選択ＭＦＳ−ＦＥＴ１１ａに書込み又は
消去を行う際の信号のタイミングチャートを示してい
る。同図（ａ）は選択された第２のワードラインＷＬ
2-2及びビットラインＢＬ-2のためのＳＷＴ８１及びＳ
ＷＴ８２の状態を、同図（ｂ）はそれ以外の配線のＳＷ
Ｔの状態を、同図（ｃ）は選択された第２のワードライ
ンＷＬ2-2の電位を、同図（ｄ）は選択されるビットラ
インＢＬ-2の電位を、夫々示す。
【００４３】図７に示すように、選択された第２のワー
ドラインＷＬ2-2と選択されたビットラインＢＬ-2との
間に電圧パルスを印加し、非選択の第２のワードライン
と、非選択のビットラインと、全ての第１のワードライ
ンとを夫々フローティング状態にする。この場合、選択
された第２のワードラインＷＬ2-2に書込み電圧（Ｖw）
又は消去電圧（−Ｖe）の電圧パルスを印加し、選択さ
れたビットラインＢＬ-2をグラウンドに接続する。
ドラインＷＬ2-2と選択されたビットラインＢＬ-2との
間に電圧パルスを印加し、非選択の第２のワードライン
と、非選択のビットラインと、全ての第１のワードライ
ンとを夫々フローティング状態にする。この場合、選択
された第２のワードラインＷＬ2-2に書込み電圧（Ｖw）
又は消去電圧（−Ｖe）の電圧パルスを印加し、選択さ
れたビットラインＢＬ-2をグラウンドに接続する。
【００４４】書込み又は消去時には、選択ＭＦＳ−ＦＥ
Ｔの他に、非選択のＭＦＳ−ＦＥＴにも書込み又は消去
が行なわれる経路が存在する。図９は、この書込み又は
消去の様子を示している。同図において、選択されたビ
ットラインＢＬ-2をグラウンドし、選択された第２のワ
ードラインＷＬ2-2に書込み電圧Ｖw又は消去電圧−Ｖe
を印加する。この書込み又は消去電圧の印加により、選
択ＭＦＳ−ＦＥＴ１１ａに書込み又は消去が行なわれる
と共に、選択ＭＦＳ−ＦＥＴ１１ａのチャネルを経由し
て伝播する電圧パルスが、選択ＭＦＳ−ＦＥＴ１１ａと
同じ行の非選択ＭＦＳ−ＦＥＴのソースに到達し、その
ゲート電極との間に書込み又は消去電圧パルスが印加さ
れる。
Ｔの他に、非選択のＭＦＳ−ＦＥＴにも書込み又は消去
が行なわれる経路が存在する。図９は、この書込み又は
消去の様子を示している。同図において、選択されたビ
ットラインＢＬ-2をグラウンドし、選択された第２のワ
ードラインＷＬ2-2に書込み電圧Ｖw又は消去電圧−Ｖe
を印加する。この書込み又は消去電圧の印加により、選
択ＭＦＳ−ＦＥＴ１１ａに書込み又は消去が行なわれる
と共に、選択ＭＦＳ−ＦＥＴ１１ａのチャネルを経由し
て伝播する電圧パルスが、選択ＭＦＳ−ＦＥＴ１１ａと
同じ行の非選択ＭＦＳ−ＦＥＴのソースに到達し、その
ゲート電極との間に書込み又は消去電圧パルスが印加さ
れる。
【００４５】図１０は、上記書込み時における等価回路
である。選択されたビットラインＢＬ-2と第２のワード
ラインＷＬ2-2とにより、選択ＭＦＳ−ＦＥＴ１１ａに
書込み又は消去電圧が印加されると共に、選択ＭＦＳ−
ＦＥＴ１１ａのチャネルを経由して非選択のｍ−１個の
ＭＦＳ−ＦＥＴ１１に書込みが行なわれる様子が示され
ている。この電流の大きさは、書込み又は消去電流のｍ
−１倍である。
である。選択されたビットラインＢＬ-2と第２のワード
ラインＷＬ2-2とにより、選択ＭＦＳ−ＦＥＴ１１ａに
書込み又は消去電圧が印加されると共に、選択ＭＦＳ−
ＦＥＴ１１ａのチャネルを経由して非選択のｍ−１個の
ＭＦＳ−ＦＥＴ１１に書込みが行なわれる様子が示され
ている。この電流の大きさは、書込み又は消去電流のｍ
−１倍である。
【００４６】このため、書込み又は消去の際に印加する
電圧パルスのパルス幅は、ＭＦＳ−ＦＥＴ及び配線の夫
々の抵抗及び寄生容量から求められる書込み遅延時間
（Ｐr×Ｓ×Ｒ／Ｖw（または−Ｖe）＋ｒ×ｃ）の５倍
にとる。これにより、選択ＭＦＳ−ＦＥＴ１１ａに書込
み又は消去可能で且つ非選択のＭＦＳ−ＦＥＴ１１には
書込み又は消去が行われないようにする。ここで、Ｐr
はＭＦＳ−ＦＥＴのゲート電極下の強誘電体の飽和分極
値、Ｓはその面積、ＲはＭＦＳ−ＦＥＴの抵抗、ｒ及び
ｃは配線の抵抗及び寄生容量である。
電圧パルスのパルス幅は、ＭＦＳ−ＦＥＴ及び配線の夫
々の抵抗及び寄生容量から求められる書込み遅延時間
（Ｐr×Ｓ×Ｒ／Ｖw（または−Ｖe）＋ｒ×ｃ）の５倍
にとる。これにより、選択ＭＦＳ−ＦＥＴ１１ａに書込
み又は消去可能で且つ非選択のＭＦＳ−ＦＥＴ１１には
書込み又は消去が行われないようにする。ここで、Ｐr
はＭＦＳ−ＦＥＴのゲート電極下の強誘電体の飽和分極
値、Ｓはその面積、ＲはＭＦＳ−ＦＥＴの抵抗、ｒ及び
ｃは配線の抵抗及び寄生容量である。
【００４７】実施例２ 本発明の第２の実施例の不揮発性半導体記憶装置は、分
極が完全に反転する書込み電圧（Ｖw）又は消去電圧
（−Ｖe）の１／２の電圧でも分極が変化しない強誘電
体をゲート酸化膜として用いるＭＦＳ−ＦＥＴを採用す
る。この実施例では、選択ＭＦＳ−ＦＥＴ１１ａに書込
み又は消去を行うには、以下の方法が採用される。回路
構成は図１及び図２に示す回路が採用できる。
極が完全に反転する書込み電圧（Ｖw）又は消去電圧
（−Ｖe）の１／２の電圧でも分極が変化しない強誘電
体をゲート酸化膜として用いるＭＦＳ−ＦＥＴを採用す
る。この実施例では、選択ＭＦＳ−ＦＥＴ１１ａに書込
み又は消去を行うには、以下の方法が採用される。回路
構成は図１及び図２に示す回路が採用できる。
【００４８】本実施例の不揮発性半導体記憶装置の書込
み又は消去では、図７に示したタイミングチャートとは
異なり、選択された第２のワードラインＷＬ2-2に、Ｖw
／２又は−Ｖe／２の電圧パルスを印加し、選択された
ビットラインＢＬ-2に−Ｖw／２又はＶe／２の電圧パル
スを印加する。選択された第１のワードラインＷＬ1-2
はフローティング状態とし、非選択の第１のワードライ
ン、第２のワードライン及びビットラインは何れもグラ
ウンドに接続する。読出しは、図６を参照して説明した
実施例１における読出しと同様である。
み又は消去では、図７に示したタイミングチャートとは
異なり、選択された第２のワードラインＷＬ2-2に、Ｖw
／２又は−Ｖe／２の電圧パルスを印加し、選択された
ビットラインＢＬ-2に−Ｖw／２又はＶe／２の電圧パル
スを印加する。選択された第１のワードラインＷＬ1-2
はフローティング状態とし、非選択の第１のワードライ
ン、第２のワードライン及びビットラインは何れもグラ
ウンドに接続する。読出しは、図６を参照して説明した
実施例１における読出しと同様である。
【００４９】以上、本発明をその好適な実施例に基づい
て説明したが、本発明の不揮発性半導体記憶装置は上記
各実施例の構成にのみ限定されるものではなく、上記各
実施例の構成から種々の修正及び変更を施したものも本
発明の不揮発性半導体記憶装置に含まれる。
て説明したが、本発明の不揮発性半導体記憶装置は上記
各実施例の構成にのみ限定されるものではなく、上記各
実施例の構成から種々の修正及び変更を施したものも本
発明の不揮発性半導体記憶装置に含まれる。
【００５０】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、簡素な構成のメモリセルの採用によ
り高集積化を可能とした一方、電圧印加手段の特定の構
成に基づいて、信頼性が高い情報の読出し及び書込み又
は消去を可能としたので、本発明は、信頼性が高く高集
積化が可能な不揮発性半導体記憶装置を提供した顕著な
効果を奏する。
半導体記憶装置は、簡素な構成のメモリセルの採用によ
り高集積化を可能とした一方、電圧印加手段の特定の構
成に基づいて、信頼性が高い情報の読出し及び書込み又
は消去を可能としたので、本発明は、信頼性が高く高集
積化が可能な不揮発性半導体記憶装置を提供した顕著な
効果を奏する。
【図１】（ａ）及び（ｂ）は夫々、本発明の一実施例の
不揮発性半導体記憶装置における１メモリセルの構成を
示す回路図。
不揮発性半導体記憶装置における１メモリセルの構成を
示す回路図。
【図２】図１の不揮発性半導体記憶装置におけるメモリ
セルの接続を示す回路図。
セルの接続を示す回路図。
【図３】第１の従来例の不揮発性半導体記憶装置のメモ
リセルの構成を示す回路図。
リセルの構成を示す回路図。
【図４】第２の従来例の不揮発性半導体記憶装置のメモ
リセルの構成及び接続を示す回路図。
リセルの構成及び接続を示す回路図。
【図５】（ａ）及び（ｂ）は夫々、第３の従来例の不揮
発性半導体記憶装置のメモリセルの構成及びその接続を
示す回路図。
発性半導体記憶装置のメモリセルの構成及びその接続を
示す回路図。
【図６】本発明の実施例１及び実施例２の不揮発性半導
体記憶装置における読出し時のタイミングチャート。
体記憶装置における読出し時のタイミングチャート。
【図７】本発明の実施例１の不揮発性半導体記憶装置に
おける書込み時のタイミングチャート。
おける書込み時のタイミングチャート。
【図８】読出し時の回り込み電流の経路を示す回路図。
【図９】書込み時の回り込み電流の経路を示す回路図。
【図１０】図９の回り込み電流の等価回路図。
１１ ＭＦＳ−ＦＥＴ １２ ゲート電極 １３ ソースまたはドレイン １４ ソースまたはドレイン １５ ワードライン・デコーダ・ドライバ １６ ビットライン・デコーダ・ドライバ １７ センスアンプ・デコダー・ドライバ ８１〜８４ スイッチングトランジスタ（ＳＷＴ） ８５ 抵抗 ＷＬ1 第１のワードライン ＷＬ2 第２のワードライン ＢＬ ビットライン ＷＬ1-1 第１行の第１のワードライン ＷＬ2-1 第１行の第２のワードライン ＢＬ-1 第１列のビットライン ＷＬ1-2 第２行の第１のワードライン ＷＬ2-2 第２行の第２のワードライン ＢＬ-2 第２列のビットライン ＷＬ1-n 第ｎ行の第１のワードライン ＷＬ2-n 第ｎ行の第２のワードライン ＢＬ-m 第ｍ列のビットライン
Claims (10)
- 【請求項１】 強誘電体からなるゲート絶縁膜を有する
電界効果トランジスタがマトリックス状に配列されたメ
モリセルアレイを備える不揮発性半導体記憶装置におい
て、 各行に配列された電界効果トランジスタのソース及びド
レイン電極の一方を共通接続する第１のワードライン
群、各行に配列された電界効果トランジスタのゲート電
極を共通接続する第２のワードライン群、及び、各列に
配列された電界効果トランジスタのソース及びドレイン
電極の他方を連結するビットライン群から成る配線群
と、 前記第１のワードライン群、第２のワードライン群及び
ビットライン群の夫々から、アドレス信号に指定された
行及び列に対応する各１本の配線を選択する配線選択手
段と、 前記配線選択手段による選択に応答して、前記配線群の
各配線を所定期間フローティングさせ又は所定の電源に
接続する電圧印加手段とを備えることを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 前記電圧印加手段は、情報の読出し時
に、前記配線選択手段により夫々選択された第１のワー
ドライン及びビットライン間に所定電圧の読出し電圧パ
ルスを印加すると共に、前記配線選択手段により選択さ
れた第２のワードラインをフローティングさせる、請求
項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記電圧印加手段は、情報の読出し時に
更に、非選択の第２のワードラインを前記選択されたビ
ットラインの電位と同じ電位にすると共に、非選択のビ
ットライン及び第１のワードラインをフローティングさ
せる、請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記読出し電圧パルスのパルス幅が、電
界効果トランジスタの抵抗と配線の抵抗及び寄生容量と
から定まる遅延定数の程度である、請求項２又は３に記
載の不揮発性半導体記憶装置。 - 【請求項５】 前記電圧印加手段は、情報の書込み又は
消去時に、前記配線手段により夫々選択された第２のワ
ードライン及びビットライン間に書込み又は消去電圧パ
ルスを印加すると共に、前記配線選択手段により選択さ
れたビットラインをグラウンドする、請求項１乃至４の
何れか一に記載の不揮発性半導体記憶装置。 - 【請求項６】 前記電圧印加手段は、情報の書込み又は
消去時に更に、前記配線群の非選択の各配線をフローテ
ィングさせる、請求項５に記載の不揮発性半導体記憶装
置。 - 【請求項７】 前記電圧印加手段は、情報の書込み又は
消去時に、前記配線選択手段により夫々選択された第２
のワードライン及びビットラインに相互に逆極性の書込
み又は消去電圧パルスを夫々印加すると共に、前記配線
手段により選択された第１のワードラインをフローティ
ングさせる、請求項１乃至４の何れか一に記載の不揮発
性半導体記憶装置。 - 【請求項８】 前記電圧印加手段は、情報の書込み又は
消去時に更に、前記配線群の非選択の配線をグラウンド
する、請求項７に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記書込み又は消去電圧パルスのパルス
幅は、電界効果トランジスタの抵抗及び寄生容量と配線
の抵抗及び寄生容量とから定まる遅延定数程度である、
請求項１乃至８の何れかに記載の不揮発性半導体記憶装
置。 - 【請求項１０】 前記電界効果トランジスタが絶縁性基
板又は絶縁層上に形成された薄膜型トランジスタであ
る、請求項１及至９の一に記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24460994A JPH0887878A (ja) | 1994-09-13 | 1994-09-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24460994A JPH0887878A (ja) | 1994-09-13 | 1994-09-13 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887878A true JPH0887878A (ja) | 1996-04-02 |
Family
ID=17121285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24460994A Pending JPH0887878A (ja) | 1994-09-13 | 1994-09-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
| CN114171091A (zh) * | 2022-02-14 | 2022-03-11 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储阵列的数据读取方法 |
-
1994
- 1994-09-13 JP JP24460994A patent/JPH0887878A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
| CN114171091A (zh) * | 2022-02-14 | 2022-03-11 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储阵列的数据读取方法 |
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