JPH08111086A

JPH08111086A - 不揮発性半導体記憶装置

Info

Publication number: JPH08111086A
Application number: JP6270258A
Authority: JP
Inventors: Yukio Watabe; 行男渡部
Original assignee: Mitsubishi Chemical Corp
Current assignee: Mitsubishi Chemical Corp
Priority date: 1994-10-07
Filing date: 1994-10-07
Publication date: 1996-04-30

Abstract

(57)【要約】（修正有）【目的】簡素な構成で、信頼性が高い書込み又は消去
及び読出しが可能な不揮発性半導体記憶装置を提供す
る。【構成】強誘電体をゲート絶縁膜とするＦＥＴ（ＭＦ
Ｓ−ＦＥＴ）及びスイッチングトランジスタ（ＳＴ）の
ソース・ドレイン路を直列に接続したメモリセル１１を
アレイ状に配置し、ＭＦＳ−ＦＥＴのゲートを第１のワ
ードラインＷＬ_1-1、ＷＬ_1-2、・・・、ＷＬ_1-nに、Ｓ
Ｔのゲートを第２のワードラインＷＬ_2-1、ＷＬ_2-2、・
・・、ＷＬ_2-nに接続する。第２のワードラインの選択
により選択メモリセル１１ａのＳＴをオンとし、ＳＴの
ソース・ドレイン路側に接続されるソースラインＳＬ_-2
から第１のワードラインＷＬ_1-2との間に書込み又は消
去電圧パルスを印加する。選択ＭＦＳ−ＦＥＴ１１ａの
ソース・ドレイン側と接続されるビットラインＢＬ_-2は
フローティングさせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、強誘電体から成るゲート絶縁膜を有する
電界効果トランジスタをメモリセルとした不揮発性半導
体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、機械的可動部がな
く、動作速度、信頼性、小型及び薄型化等の点で従来の
記録媒体より優れ、移動性通信端末などの記憶装置とし
て有望視されている。このため、フラッシュメモリやＥ
ＥＰＲＯＭ等の不揮発性半導体記憶装置の開発が盛んで
ある（例えば、電子技術１１月号２３−４９、１９９２
年、日経エレクトロニクス１９９４年４月１１日号７６
−９１）。これらの不揮発性半導体記憶装置では、充分
な書換え回数が得られないこと、使用電圧が高いこと、
１チップ当たり２５６メガビット以上の集積が原理的に
困難であること等の問題がある。

【０００３】一方、古くから、強誘電体を用いた不揮発
性半導体記憶装置の研究もなされており、ダイナミック
・ランダム・アクセスメモリ（ＤＲＡＭ）のキャパシタ
ー部に強誘電体を用いたメモリ素子（ＦＲＡＭ、例え
ば、日経エレクトロニクス１９９３年５月２４日号８８
−９３）、ゲート絶縁膜を強誘電体薄膜とした電界効果
トランジスタ（以下ＭＦＳ−ＦＥＴと略記する。例え
ば、応用物理４４（７）、１１４−１１７、１９７５
年）を用いたメモリ素子等が知られている。これらのメ
モリは、高速性、繰り返し性、使用電圧において、先に
示したフラッシュメモリ等より優れている。特に、ＭＦ
Ｓ−ＦＥＴは、現在のところ、記憶素子そのものが十分
に完成されてはいないが、従来の不揮発性半導体記憶装
置以上の高集積化の可能性があること、及び、非破壊読
出しが可能であることが特徴である。

【０００４】ＭＦＳ−ＦＥＴの動作は以下のようであ
る。ゲート電極とソース・ドレイン領域又は基板領域と
の間に正逆の所定電圧を印加することにより、ゲート絶
縁膜を構成する強誘電体に電気分極を発生させ、情報
「１」の書込み又は情報「０」の書込み（以下、書込み
又は消去と呼ぶ）を行なう。ゲート絶縁膜は、この書込
み又は消去の後にゲート電圧をゼロにしても、書込み又
は消去の際の電圧極性に対応した分極方向を保持する。
この分極方向に対応して、ソース・ドレイン路の電気抵
抗が夫々高抵抗状態又は低抵抗状態に保持される。従っ
て、書込み又は消去の後にソース・ドレイン間に読出し
電圧を印加し、その電圧降下または電流値を検出すれ
ば、書込み又は消去を記憶情報とする情報の読出しが可
能である。

【０００５】

【発明が解決しようとする課題】ＭＦＳ−ＦＥＴをメモ
リセルに用いる不揮発性半導体記憶装置では、特開平２
−６４９９３号公報に記載のメモリセル（第１の従来
例、図３）や、特開平５−１２０８６６号公報に記載の
回路（第２の従来例、図４）が知られている。これらの
例では、ソースラインＳＬとビットラインＢＬとの間に
ＭＦＳ−ＦＥＴ（ＦＴ）及びスイッチングトランジスタ
（ＳＴ）を含む複数の電界効果トランジスタ（ＦＥＴ）
を配置し、これら各ＦＥＴのソース・ドレイン路を相互
に連結している。

【０００６】図３の不揮発性半導体記憶装置では、１つ
のメモリセルが３個のＦＥＴ（ＦＴ及びＳＴ）から構成
されるため、メモリセルの構成が複雑という問題があ
る。また、図４の不揮発性半導体記憶装置では、２個の
ＦＥＴでメモリセルが構成でき、構成が簡素であるとい
う利点がある一方、選択メモリセルに書込みを行なう際
に他のメモリセルにも影響を与えるという問題がある。
この問題を図４の選択メモリセルＡに書込みを行なう場
合について説明する。

【０００７】第２のワードラインＷＬ_2aに電圧Ｖ_G1を印
加し、グラウンドされているソースラインＳＬとの間の
電位差により選択メモリセルＡに書込みを行なう。この
とき、非選択のビットラインＢＬ_bに電圧Ｖ_Dを印加する
と共に、その他の配線はグラウンドする。ここで、ビッ
トラインＢＬ_bに電圧Ｖ_Dを印加するのは、選択メモリセ
ルＡと同じ第２のワードラインＷＬ_2aに接続されている
非選択メモリセルＢへの書込みを防止するためであり、
Ｖ_D＜Ｖ_G1とし、且つ、Ｖ_G1−Ｖ_Dを出来るだけ小さくす
ることで、このメモリセルＢへの書込みが防止できる。

【０００８】ところが、上記書込みの際に、非選択メモ
リセルＢと同じビットラインＢＬ_bに接続されている非
選択メモリセルＤのゲートとソース・ドレイン間にも電
圧−Ｖ_Dが印加される。特に、強誘電体材料として、そ
の分極が完全に反転する電圧の１／２以下の電圧によっ
ても反転が生ずる材料を使用している場合には、適当な
電圧Ｖ_Dの選定は困難で、選択メモリセルＡの書込みの
際に非選択メモリセルＤの記憶が消去されるおそれがあ
る。

【０００９】上記問題は、例えば、特開平５−２０５４
８７号や特開平５−２０６４１１号公報に記載された、
１メモリセル内に複数のスイッチングトランジスタ（Ｓ
Ｔ）を配置する構成で解決可能である（第３の従来例、
図５）。しかし、この場合には、第１の実施例と同様
に、１つのメモリセルを３個以上のＦＥＴで構成するた
め、図４の不揮発性記憶装置の簡素な構成という利点は
損われる。

【００１０】本発明は、情報の書込み又は消去及びその
読出しが正確に行なわれるために記憶情報の信頼性が高
く、且つ簡素な構成を有する不揮発性半導体記憶装置を
提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、強誘電体のゲート絶縁膜を有する電界効果
トランジスタと、ソース・ドレイン路が前記電界効果ト
ランジスタのソース・ドレイン路と相互に直列に接続さ
れて直列電流路を形成するスイッチングトランジスタと
を備える複数のメモリセルがマトリックス状に配列され
たメモリセルアレイと、前記電界効果トランジスタのゲ
ート電極をメモリセルの各行毎に共通接続する第１のワ
ードライン群、前記スイッチングトランジスタのゲート
電極をメモリセルの各行又は列毎に共通接続する第２の
ワードライン群、前記直列電流路の一方の端部をメモリ
セルの各行又は列毎に共通接続するビットライン群、及
び、前記直列電流路の他方の端部をメモリセルの各行又
は列毎に共通接続するソースライン群から成る配線群
と、前記第１のワードライン群、第２のワードライン
群、ビットライン群及びソースライン群の夫々から、ア
ドレス信号で選択されたメモリセルの行及び列に対応す
る各１本の配線を選択する配線選択手段と、前記配線選
択手段による選択に応答して、選択された前記第２のワ
ードラインを所定の電位に設定し、選択されたビットラ
イン及びソースラインの一方と選択された第１のワード
ラインとの間に電圧パルスを印加し、選択されたビット
ライン及びソースラインの他方をフローティングさせる
電圧印加手段とを備えることを特徴とする。

【００１２】本発明の不揮発性半導体記憶装置（以下、
不揮発性メモリという）では、アドレスが選択されたメ
モリセル（以下、選択メモリセルと呼ぶ。）内のＭＦＳ
−ＦＥＴ（以下、選択ＭＦＳ−ＦＥＴと呼ぶ）に対する
読出し及び書込み又は消去を行なうために、第１のワー
ドライン群は、書込み又は消去電圧を印加する配線群と
交差するように、好ましくは、直交するように配置す
る。ここで、書込み又は消去電圧を印加する配線は、選
択されたビットライン又はソースラインであり、これら
と直列電流路の一端及び他端とが接続される。

【００１３】本発明における行及び列は相対的な表現で
あり、一方の方向を行と呼ぶことにより、これと交差す
る他方の方向が列と呼ばれる。従って、本発明では、第
１のワードラインの延びる方向が行と呼ばれる。

【００１４】本発明の不揮発性メモリでは、読出しは実
質的に従来の方法と同様であるが、書込み及び消去では
ＭＦＳ−ＦＥＴの動的過程に着目して、選択ＭＦＳ−Ｆ
ＥＴのみに書込み又は消去をする。即ち、選択ＭＦＳ−
ＦＥＴのゲート電極に接続された１本のワードラインと
選択ＭＦＳ−ＦＥＴのソース電極及びドレイン電極の一
方に電気的に接続されたソースライン又はビットライン
との間に、選択的に書込み又は消去電圧パルスを印加
し、ドレイン電極及びソース電極の他方に接続されたビ
ットライン又はソースラインをフローティング状態にす
る。

【００１５】この時、選択ＭＦＳ−ＦＥＴの強誘電体に
書込み又は消去電圧が印加されると共に、選択ＭＦＳ−
ＦＥＴと同じ列又は行の非選択のＭＦＳ−ＦＥＴにも書
込み又は消去電流が流れる。しかし、非選択のＭＦＳ−
ＦＥＴのソース又はドレインに流れ込む電流の全ては、
選択ＭＦＳ−ＦＥＴのソース・ドレイン路を経由して供
給されるものであるから、印加する電圧パルスの持続時
間（パルス幅）を制御することにより、非選択のＭＦＳ
−ＦＥＴの強誘電体を反転させる電流を流さないように
する。

【００１６】ここで、上記書込み又は消去電圧パルスの
パルス幅は、ＭＦＳ−ＦＥＴの抵抗Ｒ及びゲートとソー
ス・ドレイン路との間の容量Ｃと、配線の抵抗ｒ及び寄
生容量ｃとから求められる遅延時間程度である。即ち、
書込み又は消去のための電圧パルスのパルス幅がＭＦＳ
−ＦＥＴの抵抗Ｒ及び容量Ｃと配線の抵抗ｒ及び寄生容
量ｃとから求められる遅延時間（Ｒ×Ｃ＋ｒ×ｃ）（以
下、書込み遅延時間とよぶ）より短かければ、目的とす
る書込み又は消去はできず、また、ＭＦＳ−ＦＥＴの１
列または１行当たりのＭＦＳ−ＦＥＴの個数をＮとし
て、電圧パルスのパルス幅が（Ｒ×Ｃ×Ｎ＋ｒ×ｃ）以
上であれば、非選択のＭＦＳ−ＦＥＴにも書込み又は消
去が行われる。このため、書込み又は消去のための電圧
パルスのパルス幅は、書込み遅延時間程度に、即ち、書
込み遅延時間（Ｒ×Ｃ＋ｒ×ｃ）の１倍から約１０倍
に、より好ましくは、約２倍から約５倍にする。なお、
Ｒ×Ｃは、より正確には、ＭＦＳ−ＦＥＴのチャンネル
上で且つゲート電極下の強誘電体の飽和分極値Ｐｒ及び
面積Ｓを用いて、（Ｐｒ×Ｓ×Ｒ／Ｖｗ（または−Ｖ
ｅ））と表現される。

【００１７】書込み又は消去の電圧パルスの立下りに同
期させて、フローティング状態にある選択されたビット
ラインをグラウンドに接続し、余剰の電荷をグラウンド
に排出して非選択のＭＦＳ−ＦＥＴへの書込み又は消去
を防止してもよい。さらに、これらの操作を繰り返して
もよい。

【００１８】上記記述では、書込み遅延時間（Ｐｒ×Ｓ
×Ｒ／Ｖw（又は−Ｖe）＋ｒｃ）が強誘電体の分極反転
時間に比べて十分に長いと仮定したが、この書込遅延時
間が強誘電体の分極反転時間に比べて短いときには、こ
のパルス幅を、強誘電体の分極反転時間（典型的には１
００nsec)よりも長く、（Ｎ×Ｐｒ×Ｓ×Ｒ／Ｖｗ（ま
たは−Ｖｅ）＋ｒｃ）よりも十分に短くする必要があ
る。ここで、例えばＮを１０００以上とすれば、この条
件を満足するパルス幅は容易に見出せる。

【００１９】本発明のＭＦＳ−ＦＥＴでは、ＭＦＳ−Ｆ
ＥＴ素子の容量及び配線の寄生容量を低くすることが好
ましく、また、各素子及び各配線間の絶縁を従来以上に
高めることが好ましい。このため、従来は、半導体基板
とは一般にＳｉ基板やＧｅ基板を意味してきたが、本発
明では必ずしもこれを意味しない。即ち、本発明の不揮
発性メモリの好ましい構成では、基板は絶縁性基板又は
ＳＯＩ基板から成り、ＭＦＳ−ＦＥＴは、絶縁体上に形
成された薄膜半導体から成る薄膜型ＭＦＳ−ＦＥＴとし
て構成する。

【００２０】具体的には、例えば、Ｓi基板上にＳi酸化
膜又はＣeＯ₂やＹＳＺ（イットリア安定化ジルコニア）
等の絶縁性酸化膜を形成し、この上に直接に、又は、更
に別の絶縁層を介して、半導体層を形成する。或いは、
Ａl₂Ｏ₃やＬaＡlＯ₃等のペロブスカイト酸化物の上に直
接に、又は、半導体層との格子不整合を緩和する絶縁膜
を介して、半導体層を形成する。半導体層には、Ｓi系
の半導体のみでなく、特開平６−１５１８７２号公報に
記載された、（Ｌa、Ｓr）₂ＣuＯ₄、（Ｌa、Ｓr）ＣuＯ
₃のようなペロブスカイト酸化物を用いてもよい。

【００２１】また、分極が完全に反転する電圧Ｖw又は
−Ｖeの１／２の電圧でも分極が変化する強誘電体をゲ
ート酸化膜として採用するＭＦＳ−ＦＥＴについては、
かかる強誘電体薄膜は、ＰbＴiを主体とするペロブスカ
イト酸化物、及び、この一部をＺr、Ｌaで置換したペロ
ブスカイト酸化物、例えば、ＰbＴiＯ₃、Ｐb_1-XＬa_xＴi
Ｏ₃（ｘ＝０〜０．２）、Ｐb_1-XＬa_xＴi_1-yＺr_yＯ₃（ｘ
＝０〜０．２、ｙ＝０〜０．４）、ＢaＴiＯ₃、Ｂi₃Ｔi
₄Ｏ₁₂等を材料として、従来から知られる作製法で得ら
れる。一方、分極が完全に反転する電圧Ｖw又は−Ｖeの
１／２以下の電圧では分極が変化しない強誘電体は、Ｌ
iＮbＯ₃、ＬiＴaＯ₃、ＫＮＯ₃等から成る薄膜として得
られ、好適には分極方向が基板に垂直な配向膜として得
られる。

【００２２】フローティング状態を得るには、各配線群
の配線の少なくとも一端が、ＭＦＳ−ＦＥＴの高抵抗状
態より十分に高い抵抗状態になり得るスイッチングトラ
ンジスタを介してグラウンド又は電源に接続されればよ
い。スイッチングトランジスタとしては、ノマリーオフ
型の電界効果トランジスタ、特にＭＯＳ−ＦＥＴが好ま
しい。また、選択ＭＦＳ−ＦＥＴにおけるチャネル電流
を検出するために、センスアンプに接続されるビットラ
インは、何れか一方の端部が所定の抵抗等を介して電源
に接続される構成が好ましい。

【００２３】

【実施例】以下図面に基づいて本発明をさらに詳細に説
明する。

【００２４】実施例１図１（ａ）及び（ｂ）は夫々、本発明の実施例１の不揮
発性メモリの１つのメモリセルの構成を示す回路図であ
る。また、図２は、図１（ａ）又は（ｂ）のメモリセル
をｎ行×ｍ列のアレイとして配列した本実施例における
各メモリセル間の接続を示す回路図である。図１（ｂ）
のメモリセルは、ｐｎ接合を有するＳi半導体ＦＥＴの
ゲート酸化膜を強誘電体で置き換えた構造のＭＦＳ−Ｆ
ＥＴ及びスイッチングトランジスタ１５から成り、夫々
のＦＥＴにおけるダイオード接合の存在を明示してい
る。また、図１（ａ）のメモリセルは、より一般的なＦ
ＥＴ構造を有する例であり、ソース・ドレイン拡散層を
特に形成せずに、ダイオード接合の存在がなくてもＭＦ
Ｓ−ＦＥＴ及びスイッチングトランジスタ１５を作製で
きる場合の例を示している。

【００２５】図１（ａ）及び（ｂ）において、メモリセ
ル１１のＭＦＳ−ＦＥＴのゲート電極１２は第１のワー
ドラインＷＬ₁にノード２Ｗで接続され、ソース電極１
４及びドレイン電極１３の内の一方１３はビットライン
ＢＬにノード３Ｂで接続され、また、他方１４は、セル
内のスイッチングトランジスタ（以下、ＳＴと呼ぶ）１
５のソース・ドレイン路を介して、ソースラインＳＬに
ノード４Ｓで接続される。セル内のＳＴ１５のゲート電
極はノード５Ｗで第２のワードラインＷＬ₂に接続され
ている。

【００２６】図２において、行方向に夫々延びる第１の
ワードラインＷＬ_1-1、ＷＬ_1-2、・・・、ＷＬ_1-n及び
第２のワードラインＷＬ_2-1、ＷＬ_2-2、・・・、ＷＬ
_2-nの各一端は、配線群のためのスイッチングトランジ
スタ（以下、ＳＷＴと呼ぶ）８１及びＳＷＴ８５を夫々
介して、ワードライン（ＷＬ）・デコーダ・ドライバ１
６に接続されている。また、ソースラインＳＬ_-1、ＳＬ
_-2、・・・、ＳＬ_-m及びビットラインＢＬ_-1、ＢＬ_-2、
・・・、ＢＬ_-mの各一端は、ＳＷＴ８４及びＳＷＴ８２
を介してビットライン／ソースライン（ＢＬ／ＳＬ）・
デコーダ・ドライバ１７に接続されている。ビットライ
ンＢＬ_-1、ＢＬ_-2、・・・、ＢＬ_-nの他端は、更に、Ｓ
ＷＴ８３を介してセンスアンプ・デコーダ・ドライバ１
９内のセンスアンプにも接続されている。ここで、各ビ
ットラインＢＬ_-1、ＢＬ_-2、・・・、ＢＬ_-mは両端のＳ
ＷＴ８２及びＳＷＴ８３をオフにするとフローティング
状態になる。

【００２７】上記実施例の不揮発性メモリにおける記憶
情報の読出しについて、図２に示した選択メモリセル１
１ａのＭＦＳ−ＦＥＴの記憶情報を読み出す場合を例と
して説明する。図８はこの情報読出し時の信号のタイミ
ングチャートである。ここで、同図（ａ）は選択された
ビットラインＢＬ_-2のＳＷＴ８３、ソースラインＳＬ_-2
のＳＷＴ８４、第２のワードラインＷＬ_2-2のＳＷＴ８
５の各接続状態を、図（ｂ）は上記以外のＳＷＴの各接
続状態を、図（ｃ）はソースラインＳＬ_-2の電位を、図
（ｄ）は第２のワードラインＷＬ_2-2の電位を、図
（ｅ）はセンスアンプの検出電圧を夫々示している。

【００２８】まず、ＳＷＴ８５をオンとして、第２のワ
ードラインＷＬ_2-2に選択的に所定の電圧を印加するこ
とで、選択メモリセル１１ａのＳＴ１５をオンとする。
次いで、ビットラインＢＬ_-2のセンスアンプ側のＳＷＴ
８３をオンとした上で、ソースラインＳＬ_-2のＳＷＴ８
４をオンとしてソースラインＳＬ_-2に読出し電圧パルス
を印加する。その他の配線である、全ての第１のワード
ラインＷＬ₁、非選択の第２のワードラインＷＬ₂、ビッ
トラインＢＬ及びソースラインＳＬはフローティングさ
せる。なお、これに代えて非選択の配線をグラウンドし
てもよい。ソースラインＳＬ_-2から、メモリセル内の直
列電流路、即ち、ＳＴ１５及びＭＦＳ−ＦＥＴのソース
・ドレイン路を経由してビットラインＢＬ_-2に流れる電
流を、ビットラインＢＬ_-2に接続されたセンスアンプで
検出する。

【００２９】図９は、選択メモリセル１１ａに書込み又
は消去を行なう際の各ＳＷＴの接続状態及び信号のタイ
ミングチャートを示している。図（ａ）は選択された第
２のワードラインＷＬ_2-2のＳＷＴ８５、選択された第
１のワードラインＷＬ_1-2のＳＷＴ８１及び選択された
ソースラインＳＬ_-2の接続状態を、図（ｂ）は選択され
たビットラインＢＬ_-2の接続状態を、図（ｃ）はその他
のＳＷＴの接続状態を夫々示す。また、図（ｄ）は選択
された第２のワードラインＷＬ_2-2の電位を、図（ｅ）
は選択された第１のワードラインＷＬ_1-2の電位を、図
（ｆ）は選択されたソースラインＳＬ_-2の電位を夫々示
している。

【００３０】選択メモリセル１１ａに書込み又は消去を
行うには、まず、第２のワードラインＷＬ_2-2に選択的
に電圧を印加してメモリセル１１ａ内のＳＴ１５をオン
にし、且つ、ビットラインＢＬ_-2をフローティング状態
にする。次いで、第１のワードラインＷＬ_1-2とソース
ラインＳＬ_-2との間に選択的に書込み又は消去のための
電圧パルスを印加する。この場合、例えば同図に示すよ
うに、ソースラインＳＬ_-2に書込み電圧Ｖw又は消去電
圧（−Ｖe）の電圧パルスを印加し、第１のワードライ
ンＷＬ_1-2をグラウンドに接続する。

【００３１】上記以外の配線は、フローティング状態に
する。なお、これに代えて、グラウンドしてもよい。フ
ローティング状態を採用する場合には、ゲートでの容量
結合を通じて電圧が非選択セルから非選択セルへと伝播
する結果、記憶装置全体が動きやすくなる一方、選択セ
ルと同じビットライン、ソースラインに接続された非選
択セルのスイッチングが起りにくくなるという利点があ
る。

【００３２】また、フローティング状態に代えてグラウ
ンドを採用する場合には、選択セルと同じビットライ
ン、ソースラインに接続された非選択セルのスイッチン
グが起りやすくなるので、電圧印加のタイミングを厳密
に行なう必要がある。しかし、フローティング状態のと
きに生じやすい、非選択セルから非選択セルへの電圧伝
播は起りにくくなるという利点がある。ここで、書込み
又は消去のための電圧パルスをソースライン側、即ちＳ
Ｔ１５側から印加することで、ＭＦＳ−ＦＥＴの書込み
又は消去に選択性を持たせる。印加する電圧パルスのパ
ルス幅は、ＭＦＳ−ＦＥＴの抵抗Ｒ及び容量Ｃと配線の
抵抗ｒ及び寄生容量ｃとから求められる書込み遅延時間
（Ｒ×Ｃ＋ｒ×ｃ）の３倍の長さとしてある。これによ
り、非選択メモリセルへの書込みを防止する。

【００３３】ソースラインＳＬ_-2と第１のワードライン
ＷＬ_1-2との間に印加する書込み又は消去電圧パルスの
立下りと同期して、ビットラインＢＬ_-2のＳＷＴ８２を
オンとして、ビットラインＢＬ_-2を選択的にグラウンド
する。これにより、選択ＭＦＳ−ＦＥＴ１１ａのソース
・ドレイン路を経由してビットラインＢＬ_-2に供給され
た電荷をグラウンドに排出し、選択ＭＦＳ−ＦＥＴと同
じ列の非選択のＭＦＳ−ＦＥＴに書込み電圧が印加され
ることを防止する。

【００３４】実施例２図６は、図１（ａ）又は（ｂ）のメモリセル１１を、ｎ
行×ｍ列のアレイ状に配置した本発明の実施例２の不揮
発性メモリにおける各メモリセル間の接続を示す回路図
である。同図において、第１のワードラインＷＬ_1-1、
ＷＬ_1-2、・・・、ＷＬ_1-n及びソースラインＳＬ_-1、Ｓ
Ｌ_-2、・・・、ＳＬ_-nの各一端はＳＷＴ８１及び８４を
介して第１ワードライン／ソースライン（ＷＬ１／Ｓ
Ｌ）・デコーダ・ドライバ２６に夫々接続され、また、
第２のワードラインＷＬ_2-1、ＷＬ_2-2、・・・、ＷＬ
_2-mの一端はＳＷＴ８５を介してビットライン／第２ワ
ードライン（ＢＬ／ＷＬ２）・デコーダ・ドライバ２７
に接続されている。

【００３５】ビットラインＢＬ_-1、ＢＬ_-2、・・・、Ｂ
Ｌ_-mは、その一端がＳＷＴ８２を介してＢＬ／ＷＬ２・
デコーダ・ドライバ２７に接続され、他端がＳＷＴ８３
を介してセンスアンプ・デコーダ・ドライバ２９内のセ
ンスアンプに接続されている。ここで、ビットラインＳ
Ｌは両端のＳＷＴ８２及びＳＷＴ８３をオフとするとフ
ローティング状態になる。この実施例は、第１のワード
ラインＷＬ₁及び第２のワードラインＷＬ₂を行方向及び
列方向に振り分けると共に、これに対応してソースライ
ン及びビットラインを行方向及び列方向に振り分けてい
る。読出し方法及び書込み又は消去の方法は実質的に実
施例１と同様であり、その説明を省略する。

【００３６】実施例３図７は図１（ａ）及び（ｂ）のメモリセルをｎ行×ｍ列
のアレイ状に配置した本発明の実施例３の不揮発性メモ
リにおける各メモリセル間の接続を示す回路図である。
同図において、ソースラインＳＬ_-1、ＳＬ_-2、・・・、
ＳＬ_-nはＳＷＴ８４を介してソースライン（ＳＬ）・デ
コーダ・ドライバ３６に接続されており、第１のワード
ラインＷＬ_1-1、ＷＬ_1-2、・・・、ＷＬ_1-m及び第２の
ワードラインＷＬ_2-1、ＷＬ_2-2、・・・、ＷＬ_2-mは、
夫々ＳＷＴ８１及びＳＷＴ８５を介してビットライン／
ワードライン（ＢＬ／ＷＬ）・デコーダ・ドライバ３７
に接続されている。ビットラインＢＬ_-1、ＢＬ_-2、・・
・、ＢＬ_-mは、その一端がＳＷＴ８２を介してＢＬ／Ｗ
Ｌ・デコーダ・ドライバ３７に、他端がＳＷＴ８３を介
してセンスアンプ・デコーダ・ドライバ３９内のセンス
アンプに夫々接続されている。ここで、各ビットライン
ＢＬは両端のＳＷＴ８２及びＳＷＴ８３をオフにすると
フローティング状態になる。

【００３７】本実施例の不揮発性メモリでは、ビットラ
イン及びワードラインを図面上で縦方向である行方向に
配設し、ソースラインを図面上で横方向である列方向に
配設している点において、実施例１の構成と異なる。読
出し方法及び書込み又は消去の方法は実施例１と同様で
あり、その説明を省略する。

【００３８】実施例４図１０（ａ）及び（ｂ）は夫々、本発明の実施例４の不
揮発性メモリのメモリセルの構成を示している。本実施
例は、ソースラインＳＬ及びビットラインＢＬと直列電
流路の一端１３及び他端１６との接続構成が、図１
（ａ）及び（ｂ）のメモリセル構成と異なる。その他の
構成は、図１（ａ）及び（ｂ）と同様である。

【００３９】即ち、メモリセル１１のＭＦＳ−ＦＥＴの
ゲート電極１２は第１のワードラインＷＬ₁にノード２
Ｗで接続され、ソース／ドレインの一方１３はノード３
ＢでソースラインＳＬに、他方１４はＳＴ１５を介して
ノード４ＳでビットラインＢＬに接続され、ＳＴ１５の
ゲート電極はノード５Ｗで第２のワードラインＷＬ₂に
接続されている。ここで、実施例１の図２、実施例２の
図６及び実施例３の図７の各回路図において、図１
（ａ）及び（ｂ）のメモリセルに代えて図１０（ａ）及
び（ｂ）のメモリセルを採用することが出来る。

【００４０】図１０（ａ）及び（ｂ）のメモリセルを採
用した実施例４における読出し及び書込み又は消去につ
いて、図２の回路を参照して説明する。本実施例では、
実施例１と同様に、第１のワードラインＷＬ_1-1、ＷＬ
_1-2、・・・、ＷＬ_1-n及び第２のワードラインＷ
Ｌ_2-1、ＷＬ_2-2、・・・、ＷＬ_2-nの一端はＷＬ・デコ
ーダ・ドライバ１６に接続される。また、ビットライン
ＢＬ_-1、ＢＬ_-2、・・・、ＢＬ_-n及びソースラインＳＬ
_-1、ＳＬ_-2、・・・、ＳＬ_-mの各一端は、夫々ＳＷＴ８
２及びＳＷＴ８４を介してＢＬ／ＳＬ・デコーダ・ドラ
イバ１７に接続されている。各ビットラインＢＬ_-1、Ｂ
Ｌ_-2、・・・、ＢＬ_-mの他端は、ＳＷＴ８３を介してセ
ンスアンプ・デコーダ・ドライバ１９に接続されてい
る。ここで、各ソースラインＳＬはＳＷＴ８４をオフに
するとフローティング状態になる。

【００４１】本実施例の不揮発性メモリについて、選択
ＭＦＳ−ＦＥＴメモリセル１１ａの記録情報を読み出す
場合を例として、読出し方法を説明する。まず、第２の
ワードラインＷＬ_2-2に選択的に電圧を印加してメモリ
セル１１ａ内のＳＴ１５をオンとする。ビットラインＢ
Ｌ_-2のＳＷＴ８４をオンとし、ＢＬ／ＳＬ・デコーダ・
ドライバ１７から読出し電圧パルスをビットラインＢＬ
_-2に印加し、ソースラインＳＬ_-2のＳＷＴ８４をオンと
してソースラインＳＬ_-2をグラウンドに接続する。その
他の各ライン、即ち、全ての第１のワードラインＷ
Ｌ₁、非選択の第２のワードラインＷＬ₂、ビットライン
ＢＬ及びソースラインＳＬは予めグランドに接続するか
フローティングにする。直列電流路、即ち、メモリセル
のＳＴ１５及び選択メモリセル１１ａのソース・ドレイ
ン路を経由して、ビットラインＢＬ_-2からソースライン
ＳＬ_-2に向かって流れる電流を、ビットラインＢＬ_-2に
接続されたセンスアンプにより検出する。

【００４２】選択メモリセル１１ａに書込み又は消去を
行うには、まず、第２のワードラインＷＬ_2-2に選択的
に電圧を印加してメモリセル１１ａ内のＳＴ１５をオン
にし、また、ソースラインＳＬ_-2をフローティング状態
にした後、第１のワードラインＷＬ_1-2とビットライン
ＢＬ_-2との間に選択的に書込み又は消去のための電圧パ
ルスを印加する。この場合、例えば、ビットラインＢＬ
_-2に書込み電圧Ｖw又は消去電圧（−Ｖe）の振幅の電圧
パルスを印加し、第１のワードラインＷＬ_1-2をグラウ
ンドに接続し、これら以外の配線はグラウンドするか又
はフローティング状態にする。ビットラインＢＬ_-2から
書込み又は消去のための適切なパルス幅を有する電圧パ
ルスを印加することで、ＭＦＳ−ＦＥＴに対する書込み
又は消去の選択性を確保する。この電圧パルスのパルス
幅は、ＭＦＳ−ＦＥＴの抵抗Ｒ及び容量Ｃと配線の抵抗
ｒ及び寄生容量ｃとから求められる書込み遅延時間（Ｒ
×Ｃ＋ｒ×ｃ）の３倍の長さとする。

【００４３】上記各実施例の構成によると、メモリセル
をＭＦＳ−ＦＥＴ及びＳＴの２個のＦＥＴで構成したこ
とからメモリセルの構成が簡素化されること、並びに、
選択メモリセルへの書込み又は消去に際して、他のメモ
リセルへの書込み又は消去は行なわれないという利点が
ある。

【００４４】以上、本発明をその好適な実施例に基づい
て説明したが、本発明の不揮発性半導体記憶装置は上記
実施例の構成にのみ限定されるものではなく、上記実施
例の構成から種々の修正及び変更を施した不揮発性半導
体記憶装置も本発明の範囲に含まれる。

【００４５】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体記憶装置は、特定の電圧印加手段の採用により
信頼性の高い書込み又は消去を可能にし、且つ、簡素な
構成のメモリセルを採用することで集積度の高い不揮発
性半導体記憶装置を提供する。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の実施例１の不揮
発性メモリの１メモリセルの構成を示す回路図。

【図２】本発明の実施例１の不揮発性メモリのメモリセ
ル間の接続を示す回路図。

【図３】従来例１の不揮発性メモリの１メモリセルの構
成を示す回路図。

【図４】従来例２の不揮発性メモリの１メモリセルの構
成と接続を示す回路図。

【図５】従来例３の不揮発性メモリの１メモリセルの構
成と接続を示す回路図。

【図６】本発明の実施例２の不揮発性メモリのメモリセ
ルの接続を示す回路図。

【図７】本発明の実施例３の不揮発性メモリのメモリセ
ルの接続を示す回路図。

【図８】実施例１における読出し時のタイミングチャー
ト。

【図９】実施例１における書込み時のタイミングチャー
ト。

【図１０】（ａ）及び（ｂ）は、実施例４の不揮発性メ
モリの１メモリセルの構成を示す回路図。

【符号の説明】

１１ＭＦＳ−ＦＥＴメモリセル１１ａＭＦＳ−ＦＥＴメモリセル２１ＭＦＳ−ＦＥＴメモリセル１２ＭＦＳ−ＦＥＴのゲート電極１３ＭＦＳ−ＦＥＴのドレイン１４ＭＦＳ−ＦＥＴのソース１５Ｍメモリセル内のスイッチングトランジスタ（Ｓ
Ｔ）２ＷＭＦＳ−ＦＥＴのゲート電極と第１のワードライ
ンの接続ノード３ＢＭＦＳ−ＦＥＴのドレインとビットライン又はソ
ースラインとの接続ノード４ＳＭＦＳ−ＦＥＴのソースとソースライン又はビッ
トラインとの接続ノード５ＷＳＴのゲート電極と第２のワードラインとの接続
ノード１６ワードライン・デコーダ・ドライバ１７ビットライン・デコーダ・ドライバ１９センスアンプ・デコーダ・ドライバ８１〜８５配線のスイッチングトランジスタＷＬワードラインＢＬビットラインＳＬソースラインＷＬ_1-1 第１行又は第１列の第１のワードラインＷＬ_2-1 第１行又は第１列の第２のワードラインＢＬ_-1 第１列のビットラインＳＬ_-1 第１行又は第１列のソースラインＷＬ_1-2 第２行又は第２列の第１のワードラインＷＬ_2-2 第２行又は第２列の第２のワードラインＢＬ_-2 第２列のビットラインＳＬ_-2 第２行又は第２列のソースラインＷＬ_1-n 第ｎ行の第１のワードラインＷＬ_2-n 第ｎ行の第２のワードラインＢＬ_-m 第ｍ列のビットラインＳＬ_-m 第ｍ列のソースラインＷＬ_1a 第ａ行の第１のワードラインＷＬ_2a 第ａ行の第２のワードラインＷＬ_1b 第ｂ行の第１のワードラインＷＬ_2b 第ｂ行の第２のワードラインＢＬ_a 第ａ列のビットラインＢＬ_b 第ｂ列のビットラインＤＬ１、ＤＬ２データラインＳＬ１、ＳＬ２ソースライン

Claims

【特許請求の範囲】

【請求項１】強誘電体のゲート絶縁膜を有する電界効
果トランジスタと、ソース・ドレイン路が前記電界効果
トランジスタのソース・ドレイン路と相互に直列に接続
されて直列電流路を形成するスイッチングトランジスタ
とを備える複数のメモリセルがマトリックス状に配列さ
れたメモリセルアレイと、前記電界効果トランジスタのゲート電極をメモリセルの
各行毎に共通接続する第１のワードライン群、前記スイ
ッチングトランジスタのゲート電極をメモリセルの各行
又は列毎に共通接続する第２のワードライン群、前記直
列電流路の一方の端部をメモリセルの各行又は列毎に共
通接続するビットライン群、及び、前記直列電流路の他
方の端部をメモリセルの各行又は列毎に共通接続するソ
ースライン群から成る配線群と、前記第１のワードライン群、第２のワードライン群、ビ
ットライン群及びソースライン群の夫々から、アドレス
信号で選択されたメモリセルの行及び列に対応する各１
本の配線を選択する配線選択手段と、前記配線選択手段による選択に応答して、選択された前
記第２のワードラインを所定の電位に設定し、選択され
たビットライン及びソースラインの一方と選択された第
１のワードラインとの間に電圧パルスを印加し、選択さ
れたビットライン及びソースラインの他方をフローティ
ングさせる電圧印加手段とを備えることを特徴とする不
揮発性半導体記憶装置。
【請求項２】前記電圧パルスのパルス幅が、前記電界
効果トランジスタのソース・ドレイン路の抵抗Ｒ及びそ
のゲートとの間の容量Ｃと、前記配線手段により選択さ
れた配線の抵抗ｒ及び寄生容量ｃとから定められる書込
み遅延時間（Ｒ×Ｃ＋ｒ×ｃ）から求められる、請求項
１に記載の不揮発性半導体記憶装置。
【請求項３】前記電圧パルスのパルス幅が、前記書込
み遅延時間の２〜５倍である、請求項２に記載の不揮発
性半導体記憶装置。
【請求項４】前記電圧印加手段は、非選択の配線をグ
ラウンドさせる、請求項１乃至３の何れか一に記載の不
揮発性半導体記憶装置。