TWI686925B - 半導體裝置及其製造方法 - Google Patents

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楊仁盛
石昇弘
翁烔城
朱文定
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Abstract

一種半導體裝置包括記憶體電路及邏輯電路。所述記憶體電路包括字元線、位元線、共用線以及記憶體電晶體，所述記憶體電晶體具有耦合至字元線的閘極、耦合至位元線的汲極以及耦合至共用線的源極。所述邏輯電路包括具有閘極、汲極及源極的場效電晶體（FET）。所述記憶體電晶體具有形成於閘介電層上的閘電極層，且所述閘介電層包括第一絕緣層及第一鐵電（FE）材料層。所述場效電晶體具有形成於閘介電層上的閘電極層，且所述閘介電層包括第二絕緣層及第二鐵電材料層。

Description

半導體裝置及其製造方法
本發明實施例是有關於半導體積體電路，更具體而言是有關於將鐵電記憶體電路及邏輯電路整合至一晶片內的半導體裝置及其製程。
隨著半導體工業已發展至奈米技術製程節點，以追求更高裝置密度、更高效能以及更低成本，並期望將具有各種功能的邏輯電路與非揮發性記憶體電路併入且整合至一個晶片內。作為非揮發性記憶體胞元，鐵電隨機存取記憶體(ferroelectric random access memory，FERAM)提供高密度、低功耗、高速度以及低製造成本。鐵電隨機存取記憶體相較於靜態隨機存取記憶體(static random access memory，SRAM)及/或動態隨機存取記憶體(dynamic random access memory，DRAM)的優勢在於其尺寸明顯較小(為SRAM胞元的尺寸的約三分之一至約四分之一)。
本發明實施例提供一種半導體裝置包括記憶體電路及邏輯電路。所述記憶體電路包括字元線、位元線、共用線以及記憶體電晶體，所述記憶體電晶體具有耦合至字元線的第一閘極、耦合至位元線的第一汲極以及耦合至共用線的第一源極。所述邏輯電路包括具有第二閘極、第二汲極及第二源極的場效電晶體(FET)。所述記憶體電晶體具有形成於第一閘介電層上的第一閘電極層，且所述第一閘介電層包括第一絕緣層及第一鐵電(FE)材料層。所述場效電晶體具有形成於第二閘介電層上的第二閘電極層，且所述第二閘介電層包括第二絕緣層及第二鐵電材料層。
本發明實施例提供一種製造包括記憶體電路及邏輯電路的半導體裝置的方法，其步驟如下。在基底中形成隔離區，以界定記憶體區域及邏輯區域。在所述記憶體區域及所述邏輯區域之上形成絕緣層。減少所述記憶體區域的所述絕緣層的厚度。在所述記憶體區域的經減少厚度的所述絕緣層及所述邏輯區域的所述絕緣層之上形成鐵電(FE)材料層。在所述鐵電材料層之上形成導電材料層。圖案化所述導電材料層及所述鐵電材料層。形成側壁間隙壁層。利用閘極置換技術形成金屬閘極結構，藉此在所述記憶體區域中形成記憶體閘極結構並在所述邏輯區域中形成邏輯閘極結構。
本發明實施例提供一種製造包括記憶體電路及邏輯電路的半導體裝置的方法，其步驟如下。在基底中形成隔離區，以界定記憶體區域及邏輯區域。在所述記憶體區域及所述邏輯區域之 上形成絕緣層。減少所述邏輯區域的所述絕緣層的厚度。在所述記憶體區域的所述絕緣層及所述邏輯區域的經減少厚度的所述絕緣層之上形成鐵電(FE)材料層。在所述鐵電材料層之上形成導電材料層。圖案化所述導電材料層及所述鐵電材料層。形成側壁間隙壁層。利用閘極置換技術形成金屬閘極結構，藉此在所述記憶體區域中形成記憶體閘極結構並在所述邏輯區域中形成邏輯閘極結構。
10、110:基底
12:隔離層
15:層間介電層
27、28:保護層
30、30’、35、35’、29、31、32、130、135:絕緣層
39、140、145:鐵電材料層
49:導電材料層
59:虛設層
60、65:虛設閘極層
62、67、64、69:閘電極層
70、75、170、175:側壁間隙壁
112:絕緣隔離區
115:層間介電層
20、25、120、125:源極/汲極區
50、55、150、155:中間導電層
160、165:閘電極
160A、165A:功函數調整層
160B、165B:本體金屬層
180、185、CH1、CH2、CH3、CH4:接觸窗
190、191、195、196:金屬配線
BL:位元線
GT:共用閘極
MA:鐵電隨機存取記憶體電路區域
MT:記憶體電晶體
LA:邏輯電路區域
PL1:第一電源供應線
PL2:第二電源供應線
SD1、SD2:主動區
SL:共用線
WEL1、WEL2:阱
WL:字元線
X1-X1:線
結合附圖閱讀以下詳細說明，會最佳地理解本發明。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製且僅用於說明目的。事實上，為清晰論述起見，可任意增大或減小各種特徵的尺寸。
圖1A示出根據本發明一實施例的鐵電隨機存取記憶體胞元的示例性電路圖，且圖1B示出根據本發明一實施例的鐵電隨機存取記憶體胞元的示例性剖視圖。
圖2A示出根據本發明一實施例的互補金屬氧化物半導體(CMOS)反相器電路的示例性電路佈局，且圖2B示出根據本發明一實施例的互補金屬氧化物半導體反相器的一個場效電晶體(FET)的示例性剖視圖。
圖3至圖7B示出說明根據本發明一實施例的製造具有鐵電隨機存取記憶體電路及邏輯電路的半導體裝置的順序製程的示例 性剖視圖。
圖8至圖12B示出說明根據本發明另一實施例的製造具有鐵電隨機存取記憶體電路及邏輯電路的半導體裝置的順序製程的示例性剖視圖。
應理解，以下揭露內容提供諸多不同的實施例或實例以用於實作本發明的不同特徵。以下闡述組件及佈置的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於裝置的製程條件及/或所期望的性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。
此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。所述裝置可具有其他定向(旋轉90度或處於其他 定向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。另外，用語「由…製成(made of)」可意為「包括(comprising)」或「由…組成(consisting of)」。
在本發明實施例中，一種半導體裝置包括非揮發性記憶體(non-volatile memory，NVM)胞元(具體而言，鐵電(ferroelectric，FE)記憶體胞元)及邏輯電路。在本發明中，採用1電晶體(1-transistor，1T)型鐵電隨機存取記憶體。圖1A示出根據本發明一實施例的1T型鐵電隨機存取記憶體胞元的示例性電路圖，且圖1B示出根據本發明一實施例的1T型鐵電隨機存取記憶體胞元的示例性剖視圖。1T型鐵電隨機存取記憶體亦被稱為鐵電浮置閘極隨機存取記憶體(ferroelectric floating gate random access memory，FFRAM)。
如圖1A所示，鐵電隨機存取記憶體電路的一個胞元包括字元線WL、位元線BL、共用線SL以及記憶體電晶體MT，記憶體電晶體MT具有耦合至字元線的閘極、耦合至位元線的汲極以及耦合至共用線的源極。
在圖1B中，記憶體電晶體MT形成在主動區上，所述主動區被形成於基底110中的絕緣隔離區112(亦可稱為淺溝渠隔離(shallow trench isolation，STI))環繞。記憶體電晶體MT包括依序堆疊於基底110的通道區上的絕緣層130、鐵電(FE)材料層140、中間導電層150以及閘電極160。絕緣層130與鐵電(FE)材料層140的組合可被稱為閘介電層。基底110可為Si、SiGe、 SiC、或III-V族半導體。在此實施例中，使用Si基底。在基底110的表面中亦形成有具有輕摻雜汲極(lightly doped drain，LDD)結構的源極/汲極區120。記憶體電晶體MT被層間介電(interlayer dielectric，ILD)層115覆蓋，且接觸窗180穿過層間介電層115。接觸窗180將汲極連接至金屬配線190(位元線)且將源極連接至另一金屬配線191(共用線SL)。應注意，源極與汲極可以互換，且該些用語可僅用於區分各個電極。
鐵電材料在施加電場與儲存電荷之間具有非線性關係。具體而言，鐵電特性具有形狀與鐵磁材料的磁滯迴路(hysteresis loop)非常相似的磁滯迴路的形式。在鐵電材料的晶體結構中形成有半永久電偶極(semi-permanent electric dipoles)。當在介電質兩端施加外部電場時，偶極趨於使其自身與場方向一致，所述場方向是由晶體結構中原子的位置的微小位移以及晶體結構中電荷分佈的位移而產生。在移除電荷之後，偶極會保持其極化狀態。在1T型鐵電隨機存取記憶體中，剩餘的極化狀態會影響場效電晶體的臨限電壓Vt，且當施加電壓時，電流值端視剩餘的極化狀態而改變，藉此儲存/讀取二進制資料「0」及「1」。
在本發明實施例中，鐵電材料包括以下材料中的一者或多者：Pb3Ge5O11(PGO)、鋯鈦酸鉛(lead zirconate titanate，PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、矽酸鋯、ZrAlSiO、HfO2、矽酸 鉿、HfAlO、LaAlO、氧化鑭、摻雜有Si的HfO2以及Ta2O5。在一些實施例中，鐵電材料層140的厚度介於約1奈米至約300奈米範圍內，且在其他實施例中，其介於約10奈米至約100奈米範圍內。
絕緣層130是由例如SiO2、SiN以及SiON等絕緣材料中的一個或多個層所製成。
閘電極160是藉由閘極置換操作來形成，且包括一個或多個功函數調整層160A及一個或多個本體金屬層160B。功函數調整層160A是由以下導電材料製成：例如由TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC所形成的單層、或由該些材料中的二者或更多者所形成的多層。對於n通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi中的一者或多者作為功函數調整層，且對於p通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co中的一者或多者作為功函數調整層。
本體層160B包括由以下導電材料形成的一個或多個層：例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料以及/或其組合。
中間導電層150是由例如TiN、Ti、TaN以及/或W等導電材料形成的一個或多個層。在一些實施例中，中間導電層150的厚度介於約1奈米至約300奈米範圍內，且在其他實施例中， 其介於約10奈米至約100奈米範圍內。
記憶體電晶體MT更包括側壁間隙壁170，側壁間隙壁170是由例如SiO2、SiN以及SiON等絕緣材料形成的一個或多個層所製成。層間介電層115包括由例如SiO2、SiN、SiOC、SiCN、SiOCN、或SiON等矽基絕緣材料形成的一個或多個層，所述一個或多個層是藉由化學氣相沈積(chemical vapor deposition，CVD)所形成。在一些實施例中，層間介電層115的厚度介於約300奈米至約1000奈米範圍內。接觸窗180是由例如TiN、TaN、Ti、W、Co、Ni、Cu、Al及矽化物等導電材料形成的一個或多個層所製成。金屬配線190、191是由例如TiN、TaN、Ti、W、Co、Ni、Cu以及Al等導電材料中的一個或多個層所製成。
如圖1B及圖2B所示，功函數調整層160A及165A具有U形橫截面。中間導電層150、155不具有U形狀。
在本發明實施例中，邏輯電路形成在與鐵電記憶體電路相同的半導體晶片上。邏輯電路包括基本邏輯電路，例如反相器、「及(AND)」電路、「反及(NAND)」電路、「或(OR)」電路、以及「反或(NOR)」電路，該些基本邏輯電路均由互補金屬氧化物半導體場效電晶體所構成。在一些實施例中，邏輯電路是鐵電隨機存取記憶體中的字元驅動器及感測放大器、或其他周邊電路中的一者或多者。在本發明實施例中，邏輯電路包括具有鐵電材料層作為閘絕緣層的場效電晶體。
圖2A示出根據本發明一實施例的互補金屬氧化物半導 體(CMOS)反相器電路的示例性電路佈局，且圖2B示出根據本發明一實施例的互補金屬氧化物半導體反相器的一個場效電晶體(FET)的示例性剖視圖，其對應圖2A所示的線X1-X1。與圖1B所示鐵電隨機存取記憶體相同或類似的配置、材料、尺寸以及結構可用於圖2A及圖2B所示邏輯電路中，且可省略其詳細闡釋。
在此實施例中，互補金屬氧化物半導體反相器可作為邏輯電路的一個實例。
如圖2A所示，具有不同極性的兩個阱WEL1及WEL2可形成在基底中。在此實施例中，阱WEL2是n阱，且阱WEL1是p阱。在p阱WEL1中形成有n型主動區SD1，且在n阱WEL2中形成有p型主動區SD2。第一電源供應線PL1經由接觸窗CH1而電性耦合至汲極區，且第二電源供應線PL2經由接觸窗CH2而電性耦合至汲極區。在此實施例中，第一電源供應線PL1耦合至Vdd，且第二電源供應線PL2耦合至Vss。在主動區SD1及SD2之上設置有共用閘極GT。金屬配線ML為互補金屬氧化物半導體反相器的輸出端且經由接觸窗CH3及CH4而耦合至源極區。
在圖2B所示剖視圖中，場效電晶體形成在主動區上，所述主動區被形成於基底110中的絕緣隔離區112所環繞。場效電晶體包括依序堆疊於基底110的通道區上的絕緣層135、鐵電(FE)材料層145、中間導電層155以及閘電極165。絕緣層135與鐵電材料層145的組合可被稱為閘介電層。在基底110的表面中亦形成有具有輕摻雜汲極結構的源極/汲極區125。場效電晶體被層間 介電(ILD)層115覆蓋，且接觸窗185穿過層間介電層115。接觸窗185將汲極連接至金屬配線195(第一電源供應線PL1)且將源極連接至另一金屬配線196(輸出金屬配線ML)。
絕緣層135是由例如SiO2、SiN以及SiON等絕緣材料形成的一個或多個層所製成。
閘電極165包括一個或多個功函數調整層165A及一個或多個本體金屬層165B。功函數調整層165A是由以下導電材料製成：例如由TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC所形成的單層、或由該些材料中的二者或更多者所形成的多層。對於n通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi中的一者或多者作為功函數調整層，且對於p通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co中的一者或多者作為功函數調整層。
本體層165B包括由以下導電材料形成的一個或多個層：例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料以及/或其組合。
中間導電層155為由例如TiN、Ti、TaN以及/或W等導電材料形成的一或多個層。在一些實施例中，中間導電層155的厚度介於約1奈米至約300奈米範圍內，且在其他實施例中，其介於約10奈米至約100奈米範圍內。
場效電晶體更包括側壁間隙壁175，側壁間隙壁175是由 例如SiO2、SiN以及SiON等絕緣材料形成的一個或多個層所製成。層間介電層115包括由例如SiO2、SiN、SiOC、SiCN、SiOCN、或SiON等矽基絕緣材料形成的一個或多個層，其藉由化學氣相沈積法(CVD)所形成。在一些實施例中，層間介電層115的厚度介於約300奈米至約1000奈米範圍內。接觸窗185是由例如TiN、TaN、Ti、W、Co、Ni、Cu、Al及矽化物等導電材料形成的一個或多個層所製成。金屬配線195、196是由例如TiN、TaN、Ti、W、Co、Ni、Cu以及Al等導電材料形成的一個或多個層所製成。
鐵電材料層145具有與圖1B所示鐵電隨機存取記憶體的記憶體電晶體MT的鐵電材料層140相同的配置(同一種材料及相同的厚度)。此處，「相同」意指藉由相同的製程同時形成鐵電材料層140及145，且容許因製程變動而引起的變動。舉例而言，鐵電材料層140及145的厚度可變化約最高5%。
相比之下，絕緣層135的厚度不同於記憶體電晶體MT的絕緣層130的厚度。在一實施例中，記憶體電晶體MT的絕緣層130的厚度大於場效電晶體的絕緣層135的厚度。在此種情形中，鐵電隨機存取記憶體電路區域的操作電壓(Vgs)高於邏輯電路區域的操作電壓。在一些實施例中，記憶體電晶體MT的絕緣層130的厚度介於約3奈米至約15奈米範圍內，且場效電晶體的絕緣層135的厚度介於約1奈米至約5奈米範圍內。在其他實施例中，記憶體電晶體MT的絕緣層130的厚度介於約3奈米至約9奈米範圍內，且場效電晶體的絕緣層135的厚度介於約1奈米至 約3奈米範圍內。
在另一實施例中，記憶體電晶體MT的絕緣層130的厚度小於場效電晶體的絕緣層135的厚度。在此種情形中，鐵電隨機存取記憶體電路區域的操作電壓(Vgs)小於邏輯電路區域的操作電壓。在一些實施例中，記憶體電晶體MT的絕緣層130的厚度介於約1奈米至約5奈米範圍內，且場效電晶體的絕緣層135的厚度介於約3奈米至約15奈米範圍內。在其他實施例中，記憶體電晶體MT的絕緣層130的厚度介於約1奈米至約3奈米範圍內，且場效電晶體的絕緣層135的厚度介於約3奈米至約9奈米範圍內。
圖3至圖7B示出說明根據本發明一實施例的製造具有鐵電隨機存取記憶體電路及邏輯電路的半導體裝置的順序製程的示例性剖視圖。應理解，可在圖3至圖7B所示製程之前、期間以及之後提供額外操作，且對於所述方法的其他實施例，下文所述操作中的一些操作可被替換或去除。所述操作的次序是可改變的。
在鐵電隨機存取記憶體電路區域MA及邏輯電路區域LA中在基底10中形成隔離絕緣層12，隔離絕緣層12亦被稱為淺溝渠隔離(STI)，如圖3所示。為了形成隔離絕緣層12，在基底10上形成包括氧化矽層及氮化矽層的罩幕層，且藉由微影操作及蝕刻操作圖案化所述罩幕層。接著，使用圖案化的罩幕層作為蝕刻罩幕，對基底10進行溝渠蝕刻以形成溝渠。在一些實施例中，所述溝渠的深度介於約100奈米至約1微米範圍內。
將絕緣(介電)材料填入所述溝渠中，且接著進行例如化學機械研磨(chemical mechanical polishing，CMP)或回蝕刻製程(etch-back process)等平坦化操作，以移除絕緣材料的上部部分，藉此形成隔離層12。未被蝕刻且在平面圖中被淺溝渠隔離環繞或分隔的基底為主動區，其具有電晶體或其他半導體裝置形成於其上。
在形成隔離層12之後，在鐵電隨機存取記憶體電路區域MA及邏輯電路區域LA之上形成絕緣層29，如圖3所示。絕緣層29為SiO2、SiN以及SiON中的一者或多者。可藉由熱氧化法、熱氮化法、化學氣相沈積法、或原子層沈積法(atomic layer deposition，ALD)來形成氧化矽、氮化矽以及/或氮氧化矽。可藉由化學氣相沈積法或原子層沈積法來形成氧化鉿。在一些實施例中，所沈積的絕緣層29的厚度介於約3奈米至約15奈米範圍內，且在其他實施例中，其介於約3奈米至約9奈米範圍內。在一些實施例中，藉由熱氧化來形成厚度為約2奈米至15奈米的SiO2層，且將所形成的SiO2經熱氮化或電漿氮化以形成SiON層。
在形成絕緣層29之後，由保護層27來覆蓋邏輯電路區域LA。所述保護層可為光阻、氧化矽或氮化矽。
在邏輯電路區域LA被覆蓋時，對鐵電隨機存取記憶體電路區域MA中的絕緣層29進行蝕刻，以將厚度減少至，在一些實施例中，為約1奈米至約5奈米的範圍或約1奈米至約3奈米的範圍，藉此形成經減少的絕緣層31，如圖4所示。可利用乾式蝕 刻及/或濕式蝕刻對絕緣層29進行蝕刻。在一些實施例中，採用原子層蝕刻(atomic layer etching，ALE)來精確地控制經減少的絕緣層31的剩餘厚度。
在一些實施例中，完全移除鐵電隨機存取記憶體電路區域MA中的絕緣層29，再重新形成預定厚度的絕緣層31。
隨後，在鐵電隨機存取記憶體電路區域MA中的絕緣層31以及邏輯電路區域LA中的絕緣層29之上形成鐵電材料層39，如圖5所示。可藉由化學氣相沈積法、金屬-有機化學氣相沈積法(metal-organic chemical vapor deposition，MOCVD)、原子層沈積法、化學-溶液沈積法(chemical-solution deposition，CSD)以及/或包括濺射的物理氣相沈積法(physical vapor deposition，PVD)來形成鐵電材料層39。在一些實施例中，鐵電材料層39的厚度介於約1奈米至約300奈米範圍內，且在其他實施例中，其介於約10奈米至約100奈米範圍內。
在形成鐵電材料層39之後，在鐵電材料層39之上形成導電材料層49，且在導電材料層49之上形成虛設層59，如圖6所示。導電材料層49為例如TiN、TaN、Ti以及/或W。在一些實施例中，導電材料層49的厚度介於約1奈米至約300奈米範圍內，且在其他實施例中，其介於約10奈米至約100奈米範圍內。虛設層59由多晶矽或非晶矽所製成。
隨後，圖案化虛設層59、導電材料層49、鐵電材料層39、絕緣層29、31來形成虛設閘極層60、65、中間導電層50、55、 鐵電(FE)材料層40、45、絕緣層30、35；執行例如離子植入等摻雜操作，以形成源極/汲極區20、25以及輕摻雜汲極結構；且形成側壁間隙壁70及75以獲得圖7A所示結構。若採用閘極優先(gate-first)操作，則虛設閘極層60、65不為虛設層而是變成閘電極。
在形成圖7A所示結構之後，形成層間介電層15，且執行閘極置換操作，以將虛設閘極層60、65置換為一層或多層的導電材料。在形成層間介電層15之後，執行例如化學機械研磨(CMP)等平坦化操作，以暴露出虛設閘極層60、65，接著移除虛設閘極層60、65，以形成閘極開口。隨後，在所述閘極開口中形成由閘電極層(例如是功函數材料)62及67形成的一個或多個層，使得功函數調整層具有U形橫截面。接著，以閘電極層(例如是金屬材料)64、69來填充剩餘的閘極開口，且執行化學機械研磨，藉此獲得金屬閘極結構，如圖7B所示。在一些實施例中，鐵電隨機存取記憶體電路區域MA中的記憶體電晶體的閘電極層62、64的厚度不同於(例如，小於)邏輯電路區域LA中的場效電晶體的閘電極層67、69的厚度。
在形成金屬閘極結構之後，執行進一步的鐵電隨機存取記憶體及互補金屬氧化物半導體製程，以形成例如接觸窗/介層窗、金屬層、介電層、鈍化層等各種特徵。
圖8至圖12B示出說明根據本發明另一實施例的製造具有鐵電隨機存取記憶體電路及邏輯電路的半導體裝置的順序製程 的示例性剖視圖。應理解，可在圖8至圖12B所示製程之前、期間以及之後提供額外操作，且對於所述方法的其他實施例，下文所述操作中的一些操作可被替換或去除。所述操作的次序是可改變的。
在鐵電隨機存取記憶體電路區域MA及邏輯電路區域LA中在基底10中形成隔離絕緣層12(亦被稱為淺溝渠隔離(STI))，如圖8所示。為了形成隔離絕緣層12，在基底10上形成包括氧化矽層及氮化矽層的罩幕層，且藉由微影操作及蝕刻操作圖案化所述罩幕層。接著，使用圖案化的罩幕層作為蝕刻罩幕，對基底10進行溝渠蝕刻以形成溝渠。在一些實施例中，所述溝渠的深度介於約100奈米至約1微米範圍內。
將絕緣(介電)材料填入所述溝渠中，且接著進行例如化學機械研磨或回蝕製程等平坦化操作，以移除絕緣材料的上部部分，藉此形成隔離層12。未被蝕刻且在平面圖中被淺溝渠隔離環繞或分隔的基底為主動區，其具有電晶體或其他半導體裝置形成於其上。
在形成隔離層12之後，在鐵電隨機存取記憶體電路區域MA及邏輯電路區域LA之上形成絕緣層29，如圖8所示。絕緣層29為SiO2、SiN以及SiON中的一或多者。可藉由熱氧化法、熱氮化法、化學氣相沈積法、或原子層沈積法(ALD)來形成氧化矽、氮化矽以及/或氮氧化矽。可藉由化學氣相沈積或原子層沈積來形成氧化鉿。在一些實施例中，所沈積的絕緣層29的厚度介於 約3奈米至約15奈米範圍內，且在其他實施例中，其介於約3奈米至約9奈米範圍內。在一些實施例中，藉由熱氧化來形成厚度為約2奈米至15奈米的SiO2層，且將所形成的SiO2經受熱氮化或電漿氮化以形成SiON層。
在形成絕緣層29之後，由保護層28來覆蓋鐵電隨機存取記憶體電路區域MA。所述保護層可為光阻、氧化矽、或氮化矽。
在鐵電隨機存取記憶體電路區域MA被覆蓋時，對邏輯電路區域LA中的絕緣層29進行蝕刻，以將厚度減少至，在一些實施例中，為約1奈米至約5奈米的範圍或約1奈米至約3奈米的範圍，藉此形成經減少的絕緣層32，如圖9所示。可利用乾式蝕刻及/或濕式蝕刻對絕緣層29進行蝕刻。在一些實施例中，採用原子層蝕刻(ALE)來精確地控制經減少的絕緣層32的剩餘厚度。
在一些實施例中，完全移除邏輯電路區域LA中的絕緣層32，再重新形成具有預定厚度的絕緣層32。
隨後，在鐵電隨機存取記憶體電路區域MA中的絕緣層29以及邏輯電路區域LA中的絕緣層32之上形成鐵電材料層39，如圖10所示。可藉由化學氣相沈積法、金屬-有機化學氣相沈積法(MOCVD)、原子層沈積法、化學-溶液沈積法(CSD)以及/或包括濺射的物理氣相沈積法(PVD)來形成鐵電材料層39。在一些實施例中，鐵電材料層39的厚度介於約1奈米至約300奈米範圍內，且在其他實施例中，其介於約10奈米至約100奈米範圍內。
在形成鐵電材料層39之後，在鐵電材料層39之上形成導電材料層49，且在導電材料層49之上形成虛設層59，如圖11所示。導電材料層49為例如TiN、TaN、Ti以及/或W。在一些實施例中，導電材料層49的厚度介於約1奈米至約300奈米範圍內，且在其他實施例中，其介於約10奈米至約100奈米範圍內。虛設層59由多晶矽或非晶矽所製成。
隨後，圖案化虛設層59、導電材料層49、鐵電材料層39、絕緣層29、32來形成虛設閘極層60、65、中間導電層50、55、鐵電(FE)材料層40、45、絕緣層30’、35’；執行例如離子植入等摻雜操作，以形成源極/汲極區20、25以及輕摻雜汲極結構；且形成側壁間隙壁70及75以獲得圖12A所示結構。若採用閘極優先操作，則虛設閘極層60、65不為虛設層而是變成閘電極。
在形成圖12A所示結構之後，形成層間介電層15，且執行閘極置換操作以將虛設閘極層60、65置換為一層或多層的導電材料。在形成層間介電層15之後，執行例如化學機械研磨(CMP)等平坦化操作以暴露出虛設閘極層60、65，接著移除虛設閘極層60、65，以形成閘極開口。隨後，在所述閘極開口中形成由功函數材料62及67形成的一個或多個層，使得功函數調整層具有U形橫截面。接著，以金屬材料64、69來填充剩餘的閘極開口，且執行化學機械研磨，藉此獲得圖12B所示金屬閘極結構。在一些實施例中，鐵電隨機存取記憶體電路區域MA中的記憶體電晶體的閘電極層62、64的厚度不同於(例如，大於)邏輯電路區域 LA中的場效電晶體的閘電極層67、69的厚度。
在形成金屬閘極結構之後，執行進一步的鐵電隨機存取記憶體及互補金屬氧化物半導體製程以形成例如接觸窗/介層窗、金屬層、介電層、鈍化層等各種特徵。
本文所述的各種實施例或實例提供優於現有技術的若干優點。
在本發明實施例中，利用高效的的製程，將包括鐵電隨機存取記憶體胞元的鐵電隨機存取記憶體電路與具有以鐵電材料層作為閘介電層的場效電晶體的邏輯電路整合在相同的晶片上。因此，可減少或抑制在一個晶片上具有邏輯電路及鐵電隨機存取記憶體電路的半導體裝置的製造成本。此外，藉由調整邏輯電路與鐵電隨機存取記憶體電路之間的閘介電層的下部絕緣層的厚度，可達成以鐵電材料層作為閘介電層的一部分的可操作邏輯電路。
應理解，本文中未必論述所有優點，任何特定優點均不是對於所有實施例或實例而言均必需的，且其他實施例或實例可提供不同優點。
根據本發明的一個態樣，一種半導體裝置包括記憶體電路及邏輯電路。所述記憶體電路包括字元線、位元線、共用線以及記憶體電晶體，所述記憶體電晶體具有耦合至字元線的第一閘極、耦合至位元線的第一汲極以及耦合至共用線的第一源極。所述邏輯電路包括具有第二閘極、第二汲極及第二源極的場效電晶 體(FET)。所述記憶體電晶體的第一閘極具有形成於第一閘介電層上的第一閘電極層，且所述第一閘介電層包括第一絕緣層及第一鐵電(FE)材料層。所述場效電晶體的所述第二閘極具有形成於第二閘介電層上的第二閘電極層，且所述第二閘介電層包括第二絕緣層及第二鐵電材料層。
根據本發明的一些實施例，所述第一鐵電材料層與所述第二鐵電材料層是由同一種鐵電材料所製成的且具有相同的厚度。
根據本發明的一些實施例，所述第一絕緣層的厚度與所述第二絕緣層的厚度不同。
根據本發明的一些實施例，所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
根據本發明的一些實施例，所述第一絕緣層的所述厚度介於3奈米至9奈米範圍內，且所述第二絕緣層的所述厚度介於1奈米至3奈米範圍內。
根據本發明的一些實施例，所述第一絕緣層的厚度小於所述第二絕緣層的厚度。
根據本發明的一些實施例，所述第一絕緣層的所述厚度介於1奈米至3奈米範圍內，且所述第二絕緣層的所述厚度介於3奈米至9奈米範圍內。
根據本發明的一些實施例，所述同一種鐵電材料是以下材料中的一者：PGO、PZT、SBT、SBO、SBTO、SBTN、STO、 BTO、BLT、LNO、YMnO3、ZrO2、矽酸鋯、ZrAlSiO、HfO2、矽酸鉿、HfAlO、LaAlO、氧化鑭、摻雜有Si的HfO2以及Ta2O5。
根據本發明的一些實施例，所述同一種鐵電材料是摻雜有Si的HfO2。
根據本發明的一些實施例，所述相同的厚度介於1奈米至300奈米範圍內。
根據本發明的一些實施例，所述第一絕緣層及所述第二絕緣層是由SiO2、SiN以及SiON中的一個或多個層所製成。
根據本發明的一些實施例，所述記憶體電晶體的所述第一閘電極層及所述場效電晶體的所述第二閘電極層是由多晶矽所製成。
根據本發明的一些實施例，所述記憶體電晶體的所述第一閘電極層的厚度與所述場效電晶體的所述第二閘電極層的厚度不同。
根據本發明的一些實施例，所述第一鐵電材料層及所述第二鐵電材料層的所述厚度大於所述第一絕緣層的所述厚度及所述第二絕緣層的所述厚度。
根據本發明的一些實施例，所述邏輯電路包括互補金屬氧化物半導體反相器，且所述場效電晶體是所述互補金屬氧化物半導體反相器的兩個場效電晶體中的一者。
根據本發明的一些實施例，所述邏輯電路是所述記憶體電路的字元驅動器與感測放大器中的一者或多者。
根據本發明的另一態樣，在一種製造包括記憶體電路及邏輯電路的半導體裝置的方法中，在基底中形成隔離區以界定記憶體區域及邏輯區域。在所述記憶體區域及所述邏輯區域之上形成絕緣層。減少所述記憶體區域的所述絕緣層的厚度。在所述記憶體區域的經減少厚度的所述絕緣層及所述邏輯區域的所述絕緣層之上形成鐵電(FE)材料層。在所述鐵電材料層之上形成導電材料層。圖案化所述導電材料層及所述鐵電材料層。形成側壁間隙壁層。利用閘極置換技術形成金屬閘極結構，藉此在所述記憶體區域中形成記憶體閘極結構並在所述邏輯區域中形成邏輯閘極結構。
根據本發明的一些實施例，所述鐵電材料層是由摻雜有Si的HfO2所製成，且所述絕緣層是由SiO2所製成。
根據本發明的又一態樣，在一種製造包括記憶體電路及邏輯電路的半導體裝置的方法中，在基底中形成隔離區以界定記憶體區域及邏輯區域。在所述記憶體區域及所述邏輯區域之上形成絕緣層。減少所述邏輯區域的所述絕緣層的厚度。在所述記憶體區域的所述絕緣層及所述邏輯區域的經減少厚度的所述絕緣層之上形成鐵電(FE)材料層。在所述鐵電材料層之上形成導電材料層。圖案化所述導電材料層及所述鐵電材料層。形成側壁間隙壁層。利用閘極置換技術形成金屬閘極結構，藉此在所述記憶體區域中形成記憶體閘極結構並在所述邏輯區域中形成邏輯閘極結構。
根據本發明的一些實施例，所述鐵電材料層是由摻雜有Si的HfO2所製成，且所述絕緣層是由SiO2所製成。
以上概述了若干實施例或實例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應瞭解，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例或實例相同的目的及/或達成與本文中所介紹的實施例或實例相同的優點。熟習此項技術者亦應認識到，此類等效構造並不背離本發明的精神及範圍，且在本文中可在不背離本發明的精神及範圍的條件下做出各種改變、代替以及變更。
BL‧‧‧位元線
MT‧‧‧記憶體電晶體
SL‧‧‧共用線
WL‧‧‧字元線

Claims (10)

  1. 一種半導體裝置，包括：記憶體電路，包括：字元線；位元線；共用線；以及記憶體電晶體，具有耦合至所述字元線的第一閘極、耦合至所述位元線的第一汲極以及耦合至所述共用線的第一源極；以及邏輯電路，包括：場效電晶體(FET)，具有第二閘極、第二汲極以及第二源極，其中：所述記憶體電晶體的所述第一閘極具有形成於第一閘介電層上的第一閘電極層，所述第一閘介電層包括第一絕緣層及第一鐵電(FE)材料層，且所述場效電晶體的所述第二閘極具有形成於第二閘介電層上的第二閘電極層，所述第二閘介電層包括第二絕緣層及第二鐵電材料層，其中所述記憶體電晶體的所述第一閘電極層的厚度與所述場效電晶體的所述第二閘電極層的厚度不同，其中所述第一鐵電材料層與所述第二鐵電材料層具有相同的厚度。
  2. 如申請專利範圍第1項所述的半導體裝置，其中： 所述第一鐵電材料層與所述第二鐵電材料層是由同一種鐵電材料所製成的。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述第一絕緣層的厚度與所述第二絕緣層的厚度不同。
  4. 如申請專利範圍第3項所述的半導體裝置，其中：所述同一種鐵電材料是以下材料中的一者：PGO、PZT、SBT、SBO、SBTO、SBTN、STO、BTO、BLT、LNO、YMnO3、ZrO2、矽酸鋯、ZrAlSiO、HfO2、矽酸鉿、HfAlO、LaAlO、氧化鑭、摻雜有Si的HfO2以及Ta2O5。
  5. 如申請專利範圍第3項所述的半導體裝置，其中所述第一絕緣層及所述第二絕緣層是由SiO2、SiN以及SiON中的一個或多個層所製成。
  6. 如申請專利範圍第3項所述的半導體裝置，其中所述記憶體電晶體的所述第一閘電極層及所述場效電晶體的所述第二閘電極層是由多晶矽所製成。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述邏輯電路是所述記憶體電路的字元驅動器與感測放大器中的一者或多者。
  8. 一種製造包括記憶體電路及邏輯電路的半導體裝置的方法，所述方法包括：在基底中形成隔離區，以界定記憶體區域及邏輯區域；在所述記憶體區域及所述邏輯區域之上形成絕緣層； 減少所述記憶體區域的所述絕緣層的厚度；在所述記憶體區域的經減少厚度的所述絕緣層及所述邏輯區域的所述絕緣層之上形成鐵電(FE)材料層；在所述鐵電材料層之上形成導電材料層；圖案化所述導電材料層及所述鐵電材料層；形成側壁間隙壁層；利用閘極置換技術形成金屬閘極結構，藉此在所述記憶體區域中形成記憶體閘極結構並在所述邏輯區域中形成邏輯閘極結構。
  9. 一種製造包括記憶體電路及邏輯電路的半導體裝置的方法，所述方法包括：在基底中形成隔離區，以界定記憶體區域及邏輯區域；在所述記憶體區域及所述邏輯區域之上形成絕緣層；減少所述邏輯區域的所述絕緣層的厚度；在所述記憶體區域的所述絕緣層及所述邏輯區域的經減少厚度的所述絕緣層之上形成鐵電(FE)材料層；在所述鐵電材料層之上形成導電材料層；圖案化所述導電材料層及所述鐵電材料層；形成側壁間隙壁層；利用閘極置換技術形成金屬閘極結構，藉此在所述記憶體區域中形成記憶體閘極結構並在所述邏輯區域中形成邏輯閘極結構。
  10. 如申請專利範圍第8或9項所述的方法，其中：所述鐵電材料層是由摻雜有Si的HfO2所製成，且所述絕緣層是由SiO2所製成。
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