JP5240596B2 - 半導体集積回路 - Google Patents
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Description
第1の従来例として、記憶保持層をゲート絶縁構造体に含まず記憶保持機能を持たない電界効果トランジスタを制御トランジスタとして用い、強誘電体層を含む記憶保持層をゲート絶縁構造体に有する電界効果トランジスタを不揮発メモリトランジスタとして用い、前記メモリトランジスタを縦横に規則的に多数並べるアレイ構造を特徴とした不揮発メモリアレイ回路が提案されている(例えば、特許文献1参照)。
また、第2の従来例として、記憶保持層をゲート絶縁構造体に含まず記憶保持機能を持たない電界効果トランジスタをアレイ状に配置し、強誘電体層を含む記憶保持層をゲート絶縁構造体に有する電界効果トランジスタを選択トランジスタとして有し、前記記憶保持機能を持たない電界効果トランジスタの一部を、前記記憶保持層をゲート絶縁構造体に有する電界効果トランジスタで選択して互いに接続して論理回路を構成し、その接続情報を不揮発記憶するプログラム可能な不揮発ロジックアレイ回路が知られている(例えば、特許文献2参照)。
また、第3の従来例として、記憶保持層をゲート絶縁構造体に有する電界効果トランジスタでラッチ回路を構成し、記憶保持層をゲート絶縁構造体に含まず記憶保持機能を持たない電界効果トランジスタで構成された論理演算回路の中で発生する演算結果を前記ラッチ回路に記憶させる不揮発ロジック回路が提案されている(例えば、特許文献3参照)。
従って、記憶回路用途に用いる不揮発記憶保持機能を持つ電界効果トランジスタと、論理演算回路用途に用いる記憶保持機能を持たない電界効果トランジスタの、ゲート絶縁構造体材料と製造工程の異なる少なくとも2種類の電界効果トランジスタを同一半導体基板上に作製するためには、同一の種類の電界効果トランジスタを同一半導体基板上に作製する場合よりも製造工程数が大幅に増加するという問題があった。
また、上記の少なくとも2種類の電界効果トランジスタを同一半導体基板上に作製するためには、前述の特殊な材料のシリコンやシリコン酸化物およびシリコン窒化物への拡散汚染による歩留まり低下の懸念があった。
また、上記の拡散汚染による歩留まり低下を抑制するため、互いに異なる種類の電界効果トランジスタ間の半導体基板上の配置間隔は、同一の種類の電界効果トランジスタ間の導体基板上の配置間隔よりも広くとる必要があり、レイアウト面積の増大という問題があった。
さらに、少なくとも2種類の電界効果トランジスタを同一半導体基板上に配置した場合に半導体基板上のレイアウト面積の増大を抑えるため、不揮発記憶保持機能を持つ電界効果トランジスタ同士を一箇所またはあらかじめ限定された数箇所の領域に集めて不揮発記憶保持機能を持つ電界効果トランジスタの各々が選択できるように配線したメモリ回路領域を構成し、メモリ回路領域以外の離れた場所に集めて配置された記憶保持機能を持たない電界効果トランジスタで構成されたロジック回路領域へは配線を延長または交差させて接続するレイアウトによって、回路全体として記憶機能と論理演算機能を併せ持つ所望の回路を実現していたため、メモリ回路とロジック回路間の配線引き回しによるレイアウト面積の増大という問題があった。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第1に、不揮発記憶保持機能を持つ電界効果トランジスタを有する半導体集積回路を製造工程数の増加を伴うことなく製造できるようにすることであり、第2に、材料拡散汚染による歩留まり低下を抑制することであり、第3に、レイアウト面積を増大させることなく不揮発記憶保持機能を持つ電界効果トランジスタを有する半導体集積回路を製造できるようにすることである。
前記第一ゲート導体と前記p型基板領域との間にゲート−p型基板領域間電位差電圧を与え、前記n型ソース領域−前記n型ドレイン領域間にドレイン側が正となるドレイン−ソース間電位差電圧を与えた際のドレイン電流の絶対値の、前記ゲート−p型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、
前記ゲート−p型基板領域間電位差電圧が第1電圧である時のドレイン電流の絶対値が第1電圧より高い第2電圧である時のドレイン電流の絶対値より小さく、前記ゲート−p型基板領域間電位差電圧を第1電圧から第2電圧に増加させたときのグラフ曲線と第2電圧から第1電圧まで減少させたときのグラフ曲線が一致する第1非ヒステリシス曲線を描くか、
または、
第1電圧から第2電圧に増加させたときのグラフ曲線と第2電圧から第1電圧まで減少させたときのグラフ曲線が近似しているが一致しない第1ヒステリシス曲線、すなわち前記ゲート−p型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確には判別できない弱い記憶状態を示す第1ヒステリシス曲線、を描き、
前記ゲート−p型基板領域間電位差電圧を前記第1電圧以下の第3電圧から前記第2電圧以上の第4電圧(但し、第3電圧が第1電圧に等しくかつ第4電圧が第2電圧に等しい場合を除く)に増加させたときのグラフ曲線と第4電圧から第3電圧まで減少させたときのグラフ曲線が一致しない、前記ゲート−p型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確に判別できる強い記憶状態を示す第2ヒステリシス曲線を描く
nチャネル型電界効果トランジスタと、
n型基板領域の表面領域内に形成されたp型ソース領域およびp型ドレイン領域と、前記n型基板領域の上に形成された記憶保持層を含むゲート絶縁構造体およびその上に形成された第二ゲート導体とを有するpチャネル型電界効果トランジスタであって、
前記第二ゲート導体と前記n型基板領域との間にゲート−n型基板領域間電位差電圧を与え、前記p型ソース領域−前記p型ドレイン領域間にドレイン側が負となるドレイン−ソース間電位差電圧を与えた際のドレイン電流の絶対値の、前記ゲート−n型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、
前記ゲート−n型基板領域間電位差電圧が第5電圧である時のドレイン電流の絶対値が第5電圧より高い第6電圧である時のドレイン電流の絶対値より大きく、前記ゲート−n型基板領域間電位差電圧を第5電圧から第6電圧に増加させたときのグラフ曲線と第6電圧から第5電圧まで減少させたときのグラフ曲線が一致する第2非ヒステリシス曲線を描くか、
または、
第5電圧から第6電圧に増加させたときのグラフ曲線と第6電圧から第5電圧まで減少させたときのグラフ曲線が近似しているが一致しない第3ヒステリシス曲線、すなわち前記ゲート−n型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確には判別できない弱い記憶状態を示す第3ヒステリシス曲線、を描き、
前記ゲート−n型基板領域間電位差電圧を前記第5電圧以下の第7電圧から前記第6電圧以上の第8電圧(但し、第7電圧が第5電圧に等しくかつ第8電圧が第6電圧に等しい場合を除く)に増加させたときのグラフ曲線と第8電圧から第7電圧まで減少させたときのグラフ曲線が一致しない、前記ゲート−n型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確に判別できる強い記憶状態を示す第4ヒステリシス曲線を描く
pチャネル型電界効果トランジスタと、
のいずれか一方または両方を含み、
前記nチャネル型電界効果トランジスタについては、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線と、前記第2ヒステリシス曲線の、両方の特性を利用し、
前記pチャネル型電界効果トランジスタについては、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線と、前記第4ヒステリシス曲線の、両方の特性を利用する
ことを特徴とする半導体集積回路、が提供される。
図1は、本発明の第1の実施の形態の半導体集積回路を示すブロック図である。本実施の形態の半導体集積回路200には、論理演算を行う論理回路部201と、揮発性であるがリフレッシュが必要でないSRAMが形成されたSRAM部202と、揮発性でかつリフレッシュが必要なDRAMが形成されたDRAM部203と、不揮発メモリが形成されたNVRAM部204とが搭載されている。これらの回路部201〜204を構成するトランジスタは、図4、図6を参照して後に説明されるnチャネル電界効果トランジスタあるいはpチャネル電界効果トランジスタである。これらのトランジスタは、ゲート絶縁構造体に強誘電体膜などを持つことにより記憶保持機能を有しており、ゲート電圧−ドレイン電流特性がヒステリシス曲線を描く。しかし、ゲート−基板領域間の電圧が一定範囲内にある場合には、ヒステリシス曲線を描かない(非ヒステリシス曲線)かあるいは描いてもゲート電圧の上昇時と下降時での電流差の小さいヒステリシス曲線(疑似非ヒステリシス曲線)を描く。本実施の形態において、論理回路部201、SRAM部202およびDRAM部203において用いられるトランジスタは、非ヒステリシス曲線ないし疑似非ヒステリシス曲線の特性を利用する。従って、論理回路部201、SRAM部202およびDRAM部203は通常のMOS型トランジスタを用いた回路と同様の回路構成を採り、同様の回路動作を行う。
一方、NVRAM部204において記憶保持動作を行うトランジスタでは、ヒステリシス曲線を描く特性が利用される。NVRAM部204は、例えば後に図13、図14を参照して説明される構成のメモリセルを縦横に規則的に配列したものである。
以上のように、本実施の形態は、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、ヒステリシス曲線を描く特性のみを利用するトランジスタとが混載されたものである。
本実施の形態においては、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性とヒステリシス曲線を描く特性の両方を利用するトランジスタとが混載される。
本実施の形態の回路において、論理回路部401は、第2の実施の形態の論理回路部301と同様の動作を行い、その他のSRAM部402と、DRAM部403と、NVRAM部404は、第1の実施の形態の対応回路と同様の動作を行う。従って、本実施の形態においては、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、ヒステリシス曲線を描く特性のみを利用するトランジスタと、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性とヒステリシス曲線を描く特性の両方を利用するトランジスタとが混載される。
n型ソース領域13に対するn型ドレイン領域14の電位であるドレイン−ソース間電位差に正の電圧を与えてn型ドレイン領域に接続された外部導体からn型ドレイン領域14に流れ込む電流すなわちドレイン電流の絶対値の、p型基板領域15に対するゲート導体11の電位であるゲート−p型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、ドレイン電流の絶対値を縦軸にとり、かつ、ゲート−p型基板領域間電位差電圧を横軸にとった場合に、図5(a)、(b)にそのグラフ曲線の一例を示すように、ゲート−p型基板領域間電位差電圧が第1電圧V1と第2電圧V2の間にあっては、第2電圧V2を与えた時のドレイン電流の絶対値が第1電圧V1を与えた時のドレイン電流の絶対値より大きく、すなわちドレイン−ソース間抵抗が小さく、ゲート−p型基板領域間電位差電圧を第1電圧V1から第2電圧V2に増加させたときのグラフ曲線と第2電圧V2から第1電圧V1まで減少させたときのグラフ曲線が一致する第1非ヒステリシス曲線21を描くか、あるいは、近似しているが一致しない第1ヒステリシス曲線22を描く。そして、ゲート−p型基板領域間電位差電圧が第3電圧V3と第4電圧V4の間にあっては、ゲート−p型基板領域間電位差電圧を第3電圧V3から第4電圧V4に増加させたときのグラフ曲線と第4電圧V4から第3電圧V3まで減少させたときのグラフ曲線が一致しない第2ヒステリシス曲線23を描く。
p型ソース領域33に対するp型ドレイン領域34の電位であるドレイン−ソース間電位差に負の電圧を与えてp型ドレイン領域に接続された外部導体からp型ドレイン領域34に流れ込む電流すなわちドレイン電流の絶対値の、n型基板領域35に対するゲート導体31の電位であるゲート−n型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、ドレイン電流の絶対値を縦軸にとり、かつ、ゲート−n型基板領域間電位差電圧を横軸にとった場合に、図7(a)、(b)にそのグラフ曲線の一例を示すように、ゲート−n型基板領域間電位差電圧が第5電圧V5と第6電圧V6の間にあっては、第5電圧V5を与えた時のドレイン電流の絶対値が第6電圧V6を与えた時のドレイン電流の絶対値より大きく、すなわちドレイン−ソース間抵抗が小さく、ゲート−n型基板領域間電位差電圧を第5電圧V5から第6電圧V6に増加させたときのグラフ曲線と第6電圧V6から第5電圧V5まで減少させたときのグラフ曲線が一致する第2非ヒステリシス曲線41を描くか、あるいは、近似するが一致しない第3ヒステリシス曲線42を描く。そして、ゲート−n型基板領域間電位差電圧が第7電圧V7と第8電圧V8の間にあっては、ゲート−n型基板領域間電位差電圧を第7電圧V7から第8電圧V8に増加させたときのグラフ曲線と第8電圧V8から第7電圧V7まで減少させたときのグラフ曲線が一致しない第4ヒステリシス曲線43を描く。
以上のように、記憶保持層を含むゲート絶縁構造体を有するnチャネル型またはpチャネル型電界効果トランジスタのゲート−基板領域間に変動する電位差を与え、その電位差電圧値と変動振幅を制御することによって、ゲート−基板領域間電位差電圧を適当に小さい固定電圧にした後も、ゲート−基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確に判別できる強い記憶状態と、ゲート−基板領域間電位差電圧を適当に小さい固定電圧にした後には、ゲート−基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確には判別できない弱い記憶状態を、電気的に選択することができる。この弱い記憶状態には、その極限である非記憶状態が含まれる。
これらの形態のように、ゲート絶縁構造体が分極を保持する強誘電性により記憶保持機能をもつ場合においては、記憶保持可能な程度に大きい振幅のゲート−基板領域間電位差電圧の印加によって描かれる第2および第4ヒステリシス曲線の周回する方向は、第2ヒステリシス曲線では反時計回りとなり、第4ヒステリシス曲線では時計回りとなる。
また、ゲート絶縁構造体が分極を保持する強誘電性により記憶保持機能をもつ場合においては、記憶保持機能を利用しない第1および第2非ヒステリシス曲線あるいは第1および第3ヒステリシス曲線は、それらの曲線の一部を第2および第4ヒステリシス曲線と共有する場合もあるが、nチャネル型電界効果トランジスタの場合には、ゲート−p基板領域間電位差電圧が、特に第1電圧V1と第2電圧V2の間では、図8(a)、 (b)にその一例を示すように、第2ヒステリシス曲線23の内側に位置することもあり、pチャネル型電界効果トランジスタの場合には、ゲート−n基板領域間電位差電圧が、特に第5電圧V5と第6電圧V6の間では、図9(a), (b)にその一例を示すように、第4ヒステリシス曲線43の内側に位置することもあり得る。
nチャネル型電界効果トランジスタを含む場合には、図10(a)に示すように、nチャネル型電界効果トランジスタ111のゲート端子に抵抗要素101の一方の端子とスイッチ回路要素102の出力端子104を接続し、抵抗要素101の他方の端子の高電源電圧VHIGH0とスイッチ回路要素102の制御端子103の状態と該スイッチ回路の入力端子105の低電源電圧VLOW0の状態に応じて、演算時間帯には、nチャネル型電界効果トランジスタ111のゲート−p型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択できるようにする。
記憶書込み動作時にあっては、nチャネル型電界効果トランジスタ111のゲート−p型基板領域間電位差電圧が高電圧状態であればさらに上げ(高電源電圧VHIGH0の電圧を引き上げ)、あるいはゲート−p型基板領域間電位差電圧が低電圧状態であればさらに下げる(低電源電圧VLOW0の電圧を引き下げる)。
nチャネル型電界効果トランジスタを含む場合には、図11(a)に示すように、nチャネル型電界効果トランジスタ111のゲート端子に2つのスイッチ回路要素113、116の出力端子を接続し、2つのスイッチ回路要素113、116の制御端子114、115の状態と入力端子の電源電圧VHIGH0、VLOW0に応じて、演算時間帯には、nチャネル型電界効果トランジスタ111のゲート−p型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。
そして、記憶書込み動作時にあっては、nチャネル型電界効果トランジスタ111のゲート−p型基板領域間電位差電圧が高電圧状態であればさらに上げ(高電源電圧VHIGH0の電圧を引き上げ)、あるいはゲート−p型基板領域間電位差電圧が低電圧状態であればさらに下げる(低電源電圧VLOW0の電圧を引き下げる)。
pチャネル型電界効果トランジスタを含む場合には、図11(b)に示すように、pチャネル型電界効果トランジスタ112のゲート端子に2つのスイッチ回路要素117、120の出力端子を接続し、2つのスイッチ回路要素117、120の制御端子の状態と入力端子の電位に応じて、演算時間帯には、pチャネル型電界効果トランジスタ112のゲート−n型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。
そして、記憶書込み動作時にあっては、pチャネル型電界効果トランジスタ112のゲート−n型基板領域間電位差電圧が高電圧状態であればさらに上げ(高電源電圧VHIGH0の電圧を引き上げ)、あるいはゲート−n型基板領域間電位差電圧が低電圧状態であればさらに下げる(低電源電圧VLOW0の電圧を引き下げる)。
また、本発明で用いる回路では、少なくとも一つのnチャネル型電界効果トランジスタが、第1非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の、両方の特性を利用し、少なくとも一つのpチャネル型電界効果トランジスタが、第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の、両方の特性を利用する場合もある。
同様に、本発明の半導体集積回路の一実施の形態では、pチャネル型電界効果トランジスタ2つ以上含み、該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、第2非ヒステリシス曲線または第3ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが第4ヒステリシス曲線の特性を利用する。
同様に、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第2ヒステリシス曲線の特性を利用し、pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第2非ヒステリシス曲線または第3ヒステリシス曲線の特性を利用する。
nチャネル型電界効果トランジスタを含む場合には、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−p型基板領域間電位差電圧を、第1電圧V1から第2電圧V2の範囲のみで変化させて第1非ヒステリシス曲線または第1ヒステリシス曲線の特性のみを利用し、また、pチャネル型電界効果トランジスタを含む場合には、pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−n型基板領域間電位差電圧を、第5電圧V5から第6電圧V6の範囲のみで変化させて第2非ヒステリシス曲線または第3ヒステリシス曲線の特性のみを利用する。
nチャネル型電界効果トランジスタを含む場合には、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−p型基板領域間電位差電圧を、第3電圧V3から第4電圧V4の範囲のみで変化させて第2ヒステリシス曲線の特性のみを利用し、pチャネル型電界効果トランジスタを含む場合には、pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−n型基板領域間電位差電圧を、第7電圧V7から第8電圧V8の範囲のみで変化させて第4ヒステリシス曲線の特性のみを利用する。
このことにより、従来は別々に用意されていた記憶保持用途の電界効果トランジスタと論理演算用途の電界効果トランジスタの製造工程を分ける必要がなくなる。すなわち、nチャネル型電界効果トランジスタに論理演算機能のみが要求される場合にはゲート−p型基板領域間電位差電圧を第1電圧V1から第2電圧V2の範囲のみで変化させて用い、pチャネル型電界効果トランジスタに論理演算機能のみが要求される場合にはゲート−n型基板領域間電位差電圧を第5電圧V5から第6電圧V6の範囲のみで変化させて用いる。また、nチャネル型電界効果トランジスタに不揮発記憶書き込みと保持機能のみが要求される場合にはゲート−p型基板領域間電位差電圧を不揮発記憶書き込み時に第3電圧V3から第4電圧V4の範囲のみで変化させ、不揮発記憶保持時に第3電圧V3と第4電圧V4の間に含まれる固定電圧である第9電圧V9にして用い、pチャネル型電界効果トランジスタに不揮発記憶書き込みと保持機能のみが要求される場合にはゲート−n型基板領域間電位差電圧を不揮発記憶書き込み時に第7電圧V7から第8電圧V8の範囲のみで変化させ、不揮発記憶保持時に第7電圧V7と第8電圧V8の間に含まれる固定電圧である第10電圧V10にして用いればよい。
また、nチャネル型電界効果トランジスタを論理演算と不揮発記憶書き込みおよび保持用途に兼用する場合には、ゲート−p型基板領域間電位差電圧として第1電圧V1から第2電圧V2または第3電圧V3から第4電圧V4の、2つの範囲の電圧と第9電圧V9の固定電圧を任意に選択して印加できるようにしておけばよく、同様にpチャネル型電界効果トランジスタを論理演算と不揮発記憶書き込みおよび保持に兼用する場合には、ゲート−n型基板領域間電位差電圧として第5電圧V5から第6電圧V6または第7電圧V7から第8電圧V8の、2つの範囲の電圧と第10電圧の固定電圧を任意に選択して印加できるようにしておけばよい。ここで、論理演算に必要なゲート−基板領域間電位差電圧の電圧範囲は不揮発記憶書き込みに必要な電圧範囲と比較して小さく出来る。不揮発記憶書き込みに必要なゲート−基板領域間電位差電圧の電圧範囲は電界効果トランジスタのゲート絶縁構造体材料の記憶保持能力すなわち単位印加電界あたりの分極電荷保持量または捕獲電荷保持量とゲート絶縁構造体の各層の膜厚で決定される。
また、論理演算に必要なゲート−基板領域間電位差電圧の電圧範囲を小さくするほどヒステリシス曲線の電圧幅が小さくなり、論理演算の速度が速くなる。ヒステリシス曲線の電圧幅が小さくなった極限は非ヒステリシス曲線であると見なせる。論理演算に必要なゲート−基板領域間電位差電圧の許容最小値は、電界効果トランジスタのオンとオフの状態が判別できる値である。
第2電圧V2と第6電圧V6を等しくする、または、
第1電圧V1と第5電圧V5を等しくする、または、
第4電圧V4と第8電圧V8を等しくする、または、
第3電圧V3と第7電圧V7を等しくする、または、
第9電圧V9と第10電圧V10を等しくする、
のいずれかあるいは全てを採用することによって、
nチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタの高速動作に最適なゲート−基板領域間電位差電圧では必ずしもない電圧をゲート基板領域間に印加することによって、論理演算速度が遅くなることがあり得るが、必要な電源電位の種類が減少して電源電位発生回路を構成するトランジスタ数が減少し、また、電源配線数が減少してレイアウト面積の縮小にも貢献できる。
また、同様に
第1電圧V1と第3電圧V3を等しくする、または、
第2電圧V2と第4電圧V4を等しくする、または、
第5電圧V5と第7電圧V7を等しくする、または、
第6電圧V6と第8電圧V8を等しくする、
のいずれか一つあるいは複数を採用することによって、nチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタの論理演算時にも記憶書き込みが可能な程度に大きい電圧振幅をゲート基板領域間に印加することによって論理演算速度が遅くなることがあり得るが、必要な電源電位の種類が減少して電源電位発生回路を構成するトランジスタ数が減少し、また、電源配線数が減少してレイアウト面積の縮小にも貢献できる。
また、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、少なくとも一つのnチャネル型電界効果トランジスタが第1非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の両方の特性を利用し、少なくとも一つのpチャネル型電界効果トランジスタが第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の両方の特性を利用し、演算時間帯においても記憶保持時間帯においてもnチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタのうちどちらか一方の電界効果トランジスタのドレイン−ソース間抵抗が高抵抗状態にあれば他方の電界効果トランジスタのドレイン−ソース間抵抗が低抵抗状態にあるような、相補型回路要素を含む。
相補型回路要素を構成するnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタの基板領域電位をソース端子の電位とは独立に与えることができるが、基板領域電位は電界効果トランジスタのそれぞれのソース端子に接続することもできる。
また、相補型回路要素では、論理回路を構成するnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタのゲート−基板領域間電位差電圧はゲート電位の変動のみならず基板領域電位の変動によっても制御することが可能である。
このようなメモリセルアレイを構成するメモリセルの一例を図13に示す。nチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタからなる制御トランジスタ51は、そのドレインが、nチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタからなるメモリトランジスタ52のゲートに接続される。制御トランジスタのソースは第1ワード線53に、そのゲートは第2ワード線54に接続され、メモリトランジスタ52のソースはソース線55に、そのドレインはビット線56に接続される。メモリトランジスタ52のソースとソース線55との間、あるいは、ドレインとビット線56との間にダイオードを接続するようにしてもよい。このメモリセルにおいて、通常の使用形態では、制御トランジスタ51は、第1非ヒステリシス曲線または第1ヒステリシス曲線(あるいは第2非ヒステリシス曲線または第3ヒステリシス曲線)の特性のみを利用し、メモリトランジスタ52は、第2ヒステリシス曲線(あるいは第4ヒステリシス曲線)の特性のみを利用する。
メモリセルを制御トランジスタを用いることなく構成することもできる。その一例を図14に示す。メモリトランジスタ61のゲートはワード線62に、ソースはソース線63に、ドレインはビット線64に接続される。メモリトランジスタ61のソースとソース線63との間、あるいは、ドレインとビット線64との間にダイオードを接続するようにしてもよい。このメモリセルにおいて、通常の使用形態では、メモリトランジスタ61は、第2ヒステリシス曲線(あるいは第4ヒステリシス曲線)の特性のみを利用するが、アレイ中のメモリデータを領域単位で一括消去する場合には、第1非ヒステリシス曲線または第1ヒステリシス曲線(あるいは第2非ヒステリシス曲線または第3ヒステリシス曲線)の特性を利用する。上記一括消去後は、ゲート絶縁構造体が強誘電体を含む場合は強誘電体層に加わる減分極電界が極めて小さくなるので、上記一括消去の動作はメモリアレイの使用寿命を延ばすことなどに役立つ。
次に、本発明の実施例について説明する。
VCC1 = V2+VPSUB2 = V6+VNSUB2、
VSS1 = V1+VPSUB2 = V5+VNSUB2、
VCC2 = V4+VPSUB2 = V8+VNSUB2、
VSS2 = V3+VPSUB2 = V7+VNSUB2、
V0 = V9+VPSUB2 = V10+VNSUB2、
のようにすることができる。
本段回路の不揮発記憶保持時には、VHIGH1とVLOW1を共にV0に固定することで、本段のNOT論理演算回路は図19(b)のように論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることができる。前段の回路の高電源電圧VHIGH1は本段の回路の高電源電圧VHIGH2と等しい場合もあり、また、前段の回路の低電源電圧VLOW1は、本段の回路の低電源電圧VLOW2と等しい場合もある。
図20の回路の場合、抵抗要素151の抵抗値は図20の回路のnチャネル型電界効果トランジスタ111のオフ状態におけるソース−ドレイン領域間抵抗値の1/10以下まで小さく、オン状態におけるソース−ドレイン領域間抵抗値の10倍以上大きいことが望ましい。図18の本段のNOT論理回路に図20のように抵抗要素を用いることによって、回路の作製工程を簡素化することができる利点がある。
同様に図21の回路の場合、抵抗要素152の抵抗値は図21の回路のpチャネル型電界効果トランジスタ112のオフ状態におけるソース−ドレイン領域間抵抗値の1/10以下まで小さく、オン状態におけるソース−ドレイン領域間抵抗値の10倍以上大きいことが望ましい。図18の本段のNOT論理回路に図21のように抵抗要素を用いることによって、回路の作製工程を簡素化することができる利点がある。
これらNAND論理回路例においても、NOR論理回路例においても、図19(a)と同様に、前段の回路の電源電圧を制御することによって、本段の回路の論理演算状態と、記憶書込み状態と、不揮発記憶保持状態を、電気的に切り替えることが可能であり、論理演算動作の再開時に本段の回路の電源を再立ち上げすることによって、前段の回路の出力によって決定される入力電圧VIN 1および入力電圧VIN 2の再入力を待つことなく、本段の回路の構成トランジスタの不揮発オンまたは不揮発オフの記憶に従って、記憶書込み直前のVOUTとデジタル的に等価な1/0をもつVOUTが再現される。
また、上述の不揮発記憶機能を持つNOT、NAND、NORの論理回路例では、これらの論理回路を構成するnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタのゲート−基板領域間電位差電圧はゲート電位の変動のみならず基板領域電位の変動によっても制御することが可能である。
この回路において、
VCC1 = V2+VPSUB2 = V6+VNSUB2、
VSS1 = V1+VPSUB2 = V5+VNSUB2、
VCC2 = V4+VPSUB2 = V8+VNSUB2、
VSS2 = V3+VPSUB2 = V7+VNSUB2、
V0 = V9+VPSUB2 = V10+VNSUB2、
とした場合に、例えば、これから演算を行なうための数値や、演算実行後の結果、現在実行しているコードのメモリアドレスや、CPUの状態などを一時的に格納しておく回路、すなわち演算レジスタ181、命令レジスタ183、汎用レジスタ186およびプログラムカウンタ187の各種レジスタ回路を構成する電界効果トランジスタに、本発明による、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なnチャネル型電界効果トランジスタと同pチャネル型電界効果トランジスタを用い、これら演算レジスタ181、命令レジスタ183、汎用レジスタ186およびプログラムカウンタ187の各種レジスタ回路に対して記憶書き込み動作に必要な電源電位、すなわち前記VCC2とVSS2、を配線する。このことにより、これら各種レジスタ回路のデータを他の離れた場所に位置する記憶装置へ転送することなく、これら各種レジスタ回路の回路を構成する電界効果トランジスタのオンまたはオフ状態が記憶書込みおよび不揮発記憶保持され、電源再投入後には、これから演算を行なうための数値や、演算実行後の結果、現在実行しているコードのメモリアドレスや、CPUの状態などを各種レジスタ回路に再入力あるいは再計算により再発生しなくても、記憶書込み直前の各種レジスタ回路の回路状態が再現される。
上記のように電源配線の接続箇所を限定することにより、大規模回路の中の一部の回路ブロックのみを論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能になり、電源配線の配置によるレイアウト面積の増大を抑えることが出来る。また、大規模な演算の途中経過を特定の要所で不揮発記憶保持し、電源再投入後にはその記憶情報を始点として演算を再開することができるから、演算の最終結果を出すまでの時間は演算を初めからやり直すよりも速く、かつ、より低消費電力で実現することが可能である。
また、本発明によれば、不揮発記憶可能な電界効果トランジスタをメモリ回路に応用する場合に、従来のメモリ回路のように多数のメモリセルをアレイ状に並べてひとところに集積する必要が必ずしもなく、論理回路の中でも不揮発記憶を必要とするような演算結果が発生するノードに直接必要な個数ずつ分散させて配置することができる。このようにすることで、回路のなかの必要な場所にメモリ回路を必要な数だけ分散配置できるため、回路全体の機能に応じた効率的なレイアウトを行うことができる。
また、本発明によれば、電界効果トランジスタに電気的に書き換え可能な不揮発記憶を持たせることが可能であることの特性を生かし、電界効果トランジスタでゲートアレイあるいはロジックアレイを構成することができ、それによって基板実装後にも外部端子からの電圧印加によって再プログラム可能な論理演算回路とメモリ回路を混載したセミカスタムLSIを作製することが可能である。
12 ゲート絶縁構造体
13 n型ソース領域
14 n型ドレイン領域
15 p型基板領域
16 ゲート端子
17 ソース端子
18 ドレイン端子
19 p型基板端子
21 第1非ヒステリシス曲線
22 第1ヒステリシス曲線
23 第2ヒステリシス曲線
31 ゲート導体
32 ゲート絶縁構造体
33 p型ソース領域
34 p型ドレイン領域
35 n型基板領域
36 ゲート端子
37 ソース端子
38 ドレイン端子
39 n型基板端子
41 第2非ヒステリシス曲線
42 第3ヒステリシス曲線
43 第4ヒステリシス曲線
51 制御トランジスタ
52 メモリトランジスタ
53 第1ワード線
54 第2ワード線
55 ソース線
56 ビット線
61 メモリトランジスタ
62 ワード線
63 ソース線
64 ビット線
101 抵抗要素
102 スイッチ回路要素
103 制御端子
104 出力端子
105 入力端子
106 抵抗要素
107 スイッチ回路要素
108 制御端子
109 出力端子
110 入力端子
111 nチャネル型電界効果トランジスタ
112 pチャネル型電界効果トランジスタ
113 スイッチ回路要素
114、115 制御端子
116、117 スイッチ回路要素
118、119 制御端子
120 スイッチ回路要素
121、122 入力電圧
151、152 抵抗要素
181 演算レジスタ
182 演算回路
183 命令レジスタ
184 命令デコーダ
185 制御信号生成回路
186 汎用レジスタ
187 プログラムカウンタ
188 アドレス制御回路
189 バス
190 メモリ
191 入出力インタフェース
192 演算部
193 制御部
200、300、400 半導体集積回路
201、301、401 論理回路部
202、402 SRAM部
203、403 DRAM部
204、404 NVRAM部
Claims (21)
- p型基板領域の表面領域内に形成されたn型ソース領域およびn型ドレイン領域と、前記p型基板領域の上に形成された記憶保持層を含むゲート絶縁構造体およびその上に形成された第一ゲート導体とを有するnチャネル型電界効果トランジスタであって、
前記第一ゲート導体と前記p型基板領域との間にゲート−p型基板領域間電位差電圧を与え、前記n型ソース領域−前記n型ドレイン領域間にドレイン側が正となるドレイン−ソース間電位差電圧を与えた際のドレイン電流の絶対値の、前記ゲート−p型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、
前記ゲート−p型基板領域間電位差電圧が第1電圧である時のドレイン電流の絶対値が第1電圧より高い第2電圧である時のドレイン電流の絶対値より小さく、前記ゲート−p型基板領域間電位差電圧を第1電圧から第2電圧に増加させたときのグラフ曲線と第2電圧から第1電圧まで減少させたときのグラフ曲線が一致する第1非ヒステリシス曲線を描くか、
または、
第1電圧から第2電圧に増加させたときのグラフ曲線と第2電圧から第1電圧まで減少させたときのグラフ曲線が近似しているが一致しない第1ヒステリシス曲線、すなわち前記ゲート−p型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確には判別できない弱い記憶状態を示す第1ヒステリシス曲線、を描き、
前記ゲート−p型基板領域間電位差電圧を前記第1電圧以下の第3電圧から前記第2電圧以上の第4電圧(但し、第3電圧が第1電圧に等しくかつ第4電圧が第2電圧に等しい場合を除く)に増加させたときのグラフ曲線と第4電圧から第3電圧まで減少させたときのグラフ曲線が一致しない、前記ゲート−p型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確に判別できる強い記憶状態を示す第2ヒステリシス曲線を描く
nチャネル型電界効果トランジスタと、
n型基板領域の表面領域内に形成されたp型ソース領域およびp型ドレイン領域と、前記n型基板領域の上に形成された記憶保持層を含むゲート絶縁構造体およびその上に形成された第二ゲート導体とを有するpチャネル型電界効果トランジスタであって、
前記第二ゲート導体と前記n型基板領域との間にゲート−n型基板領域間電位差電圧を与え、前記p型ソース領域−前記p型ドレイン領域間にドレイン側が負となるドレイン−ソース間電位差電圧を与えた際のドレイン電流の絶対値の、前記ゲート−n型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、
前記ゲート−n型基板領域間電位差電圧が第5電圧である時のドレイン電流の絶対値が第5電圧より高い第6電圧である時のドレイン電流の絶対値より大きく、前記ゲート−n型基板領域間電位差電圧を第5電圧から第6電圧に増加させたときのグラフ曲線と第6電圧から第5電圧まで減少させたときのグラフ曲線が一致する第2非ヒステリシス曲線を描くか、
または、
第5電圧から第6電圧に増加させたときのグラフ曲線と第6電圧から第5電圧まで減少させたときのグラフ曲線が近似しているが一致しない第3ヒステリシス曲線、すなわち前記ゲート−n型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確には判別できない弱い記憶状態を示す第3ヒステリシス曲線、を描き、
前記ゲート−n型基板領域間電位差電圧を前記第5電圧以下の第7電圧から前記第6電圧以上の第8電圧(但し、第7電圧が第5電圧に等しくかつ第8電圧が第6電圧に等しい場合を除く)に増加させたときのグラフ曲線と第8電圧から第7電圧まで減少させたときのグラフ曲線が一致しない、前記ゲート−n型基板領域間電位差電圧を変化させる直前にはオン状態とオフ状態のいずれであったかを明確に判別できる強い記憶状態を示す第4ヒステリシス曲線を描く
pチャネル型電界効果トランジスタと、
のいずれか一方または両方を含み、
前記nチャネル型電界効果トランジスタについては、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線と、前記第2ヒステリシス曲線の、両方の特性を利用し、
前記pチャネル型電界効果トランジスタについては、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線と、前記第4ヒステリシス曲線の、両方の特性を利用する
ことを特徴とする半導体集積回路。 - 前記nチャネル型電界効果トランジスタが、前記ドレイン電流の絶対値を縦軸とし、かつ、前記ゲート−p型基板領域間電位差電圧を横軸とするグラフにおいて、前記ゲート−p型基板領域間電位差電圧を前記第3電圧から前記第4電圧に増加させた場合には、前記第1電圧と前記第2電圧の間で、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線よりも下に位置する曲線を描き、前記ゲート−p型基板領域間電位差電圧を前記第4電圧から前記第3電圧まで減少させた場合には、前記第1電圧と前記第2電圧の間で、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線よりも上に位置する曲線を描き、
前記pチャネル型電界効果トランジスタが、前記ドレイン電流の絶対値を縦軸とし、かつ、前記ゲート−n基板領域間電位差電圧を横軸とするグラフにおいて、前記ゲート−n基板領域間電位差電圧を前記第7電圧から前記第8電圧に増加させた場合には、前記第5電圧と前記第6電圧の間で、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線よりも上に位置する曲線を描き、前記ゲート−n型基板領域間電位差電圧を前記第8電圧から前記第7電圧まで減少させた場合には、前記第5電圧と前記第6電圧の間で、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線よりも下に位置する曲線を描くことを特徴とする請求項1に記載の半導体集積回路。 - 前記nチャネル型電界効果トランジスタまたは前記pチャネル型電界効果トランジスタを非ヒステリシス曲線または前記第1若しくは前記第3ヒステリシス曲線を描く電界効果トランジスタとして利用する制御トランジスタとして用い、別の前記nチャネル型電界効果トランジスタまたは前記pチャネル型電界効果トランジスタを前記第2または前記第4ヒステリシス曲線を描く電界効果トランジスタとして利用するメモリトランジスタとして用い、
前記制御トランジスタのドレイン端子を前記メモリトランジスタのゲート端子に接続した回路を1回路単位として、該回路単位を縦横に規則的に並べたメモリセルアレイを有することを特徴とする請求項1または2に記載の半導体集積回路。 - 前記nチャネル型電界効果トランジスタ、および/または、前記pチャネル型電界効果トランジスタが論理演算動作、記憶書込み動作および記憶保持動作を行うトランジスタであって、
前記nチャネル型電界効果トランジスタについては、
論理演算時間帯にあっては、時間とともに該nチャネル型電界効果トランジスタのゲート−p型基板領域間電位差電圧が前記第1電圧と前記第2電圧の間の低電圧状態あるいは高電圧状態を取るのに応じてドレイン−ソース間抵抗は高抵抗状態と低抵抗状態を取り、
記憶書込み動作時にあっては、前記ゲート−p型基板領域間電位差電圧が記憶書込み動作開始直前に前記高電圧である場合には、該ゲート−p型基板領域間電位差電圧を前記第4電圧へ変化させ、前記ゲート−p型基板領域間電位差電圧が記憶書込み動作開始直前に前記低電圧である場合には、該ゲート−p型基板領域間電位差電圧を前記第3電圧へ変化させて記憶書込みを行った後、該ゲート−p型基板領域間電位差電圧を前記第3電圧と前記第4電圧の間の固定電圧値である第9電圧に設定すると共に、ソース電位を零または開放にし、
記憶保持時間帯にあっては、前記ゲート−p型基板領域間電位差電圧を前記第9電圧に保ち、かつ、ソース電位を零または開放のまま保ち、
論理演算再開時には、ソース電位を記憶書込み動作開始直前の論理演算時間帯における値に戻すことによって、記憶書込み動作開始直前の前記ドレイン−ソース間抵抗の高低状態を再現し、これを初期状態として論理演算を再開し、
前記pチャネル型電界効果トランジスタについては、
論理演算時間帯にあっては、時間とともに該pチャネル型電界効果トランジスタのゲート−n型基板領域間電位差電圧が前記第5電圧と前記第6電圧の間の低電圧状態あるいは高電圧状態を取るのに応じてドレイン−ソース間抵抗は低抵抗状態と高抵抗状態を取り、
記憶書込み動作時にあっては、前記ゲート−n型基板領域間電位差電圧が記憶書込み動作開始直前に前記第5電圧と前記第6電圧との間の低電圧である場合には、該ゲート−n型基板領域間電位差電圧を前記第7電圧へ変化させ、前記ゲート−n型基板領域間電位差電圧が記憶書込み動作開始直前に前記第5電圧と前記第6電圧との間の高電圧である場合には、該ゲート−n型基板領域間電位差電圧を前記第8電圧へ変化させて記憶書込みを行った後、該ゲート−p型基板領域間電位差電圧を前記第7電圧と前記第8電圧の間の適切な固定電圧値である第10電圧に設定すると共に、ソース電位を零または開放にし、
記憶保持時間帯にあっては、前記ゲート−n型基板領域間電位差電圧を前記第10電圧に保ち、かつ、ソース電位を零または開放のまま保ち、
論理演算再開時には、ソース電位を記憶書込み動作開始直前の論理演算時間帯における値に戻すことによって、記憶保持時間帯に記憶されていた記憶書込み動作開始直前の前記ドレイン−ソース間抵抗の高低状態を再現し、これを初期状態として論理演算を再開することを特徴とする請求項1または2に記載の半導体集積回路。 - 複数の前記nチャネル型電界効果トランジスタまたは複数の前記pチャネル型電界効果トランジスタを含み、
前記nチャネル型電界効果トランジスタを含む場合には、該nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線と、前記第2ヒステリシス曲線の、両方の特性を利用し、
前記pチャネル型電界効果トランジスタを含む場合には、該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線と、前記第4ヒステリシス曲線の、両方の特性を利用することを特徴とする請求項1に記載の半導体集積回路。 - 前記nチャネル型電界効果トランジスタを2つ以上含み、該nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが前記第2ヒステリシス曲線の特性を利用することを特徴とする請求項1に記載の半導体集積回路。
- 前記pチャネル型電界効果トランジスタを2つ以上含み、該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが前記第4ヒステリシス曲線の特性を利用することを特徴とする請求項1に記載の半導体集積回路。
- 前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、前記nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線の特性を利用し、前記pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第4ヒステリシス曲線の特性を利用することを特徴とする請求項1に記載の半導体集積回路。
- 前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、前記nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第2ヒステリシス曲線の特性を利用し、前記pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線の特性を利用することを特徴とする請求項1に記載の半導体集積回路。
- 複数の前記nチャネル型電界効果トランジスタまたは複数の前記pチャネル型電界効果トランジスタを含み、
前記nチャネル型電界効果トランジスタを含む場合には、該nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−p型基板領域間電位差電圧を、前記第1電圧から前記第2電圧の範囲のみで変化させて前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線の特性のみを利用し、
前記pチャネル型電界効果トランジスタを含む場合には、該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−n型基板領域間電位差電圧を、前記第5電圧から前記第6電圧の範囲のみで変化させて前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線の特性のみを利用することを特徴とする請求項1に記載の半導体集積回路。 - 複数の前記nチャネル型電界効果トランジスタまたは複数の前記pチャネル型電界効果トランジスタを含み、
前記nチャネル型電界効果トランジスタを含む場合には、該nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−p型基板領域間電位差電圧を、前記第3電圧から前記第4電圧の範囲のみで変化させて前記第2ヒステリシス曲線の特性のみを利用し、
前記pチャネル型電界効果トランジスタを含む場合には、該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−n型基板領域間電位差電圧を、前記第7電圧から前記第8電圧の範囲のみで変化させて前記第4ヒステリシス曲線の特性のみを利用することを特徴とする請求項1に記載の半導体集積回路。 - 前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、
該nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタと該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの、ドレイン端子同士を接続し、かつ、ゲート端子同士を接続した、相補型回路要素を含むことを特徴とする請求項1に記載の半導体集積回路。 - 前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、
該nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタと該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの、ドレイン端子同士を接続し、かつ、ゲート端子同士を接続した相補型回路要素を含むことを特徴とする請求項4に記載の半導体集積回路。 - NOT、または、NAND、または、NORの論理演算、またはそれらを組み合わせた複合論理演算を行うことを特徴とする請求項4または13に記載の半導体集積回路。
- 複数の前記nチャネル型電界効果トランジスタまたは複数の前記pチャネル型電界効果トランジスタを含み、
制御端子の状態によって、第1の電源に接続された入力端子と出力端子との間の導通状態と非導通状態を選択できるスイッチ回路要素を少なくとも一つと、一方の端子が第2の電源に他方の端子が前記スイッチ回路要素の前記出力端子に接続された2端子の抵抗要素を少なくとも一つ有し、
前記nチャネル型電界効果トランジスタまたは前記pチャネル型電界効果トランジスタのゲート端子に前記抵抗要素の他方の端子と前記スイッチ回路要素の前記出力端子を接続し、前記第1、前記第2の電源の電位と前記スイッチ回路要素の前記制御端子の状態に応じて、前記論理演算動作と前記記憶書込み動作を選択できることを特徴とする請求項4に記載の半導体集積回路。 - 複数の前記nチャネル型電界効果トランジスタまたは複数の前記pチャネル型電界効果トランジスタを含み、
前記nチャネル型電界効果トランジスタを含む場合には、
制御端子の状態によって入・出力端子間の導通・非導通を制御できる、一方のスイッチ回路要素が導通状態であれば他方のスイッチ回路要素が非導通状態である第1、第2のスイッチ回路要素を有し、前記第1のスイッチ回路要素の前記入力端子を第1の電源に、前記第2のスイッチ回路要素の前記入力端子を第2の電源に接続し、
前記nチャネル型電界効果トランジスタのゲート端子に前記第1および前記第2のスイッチ回路要素の出力端子を接続し、前記第1、前記第2のスイッチ回路要素の前記制御端子の状態と前記第1、前記第2の電源の電位に応じて、前記論理演算動作と前記記憶書込み動作を選択でき、
前記pチャネル型電界効果トランジスタを含む場合には、
制御端子の状態によって入・出力端子間の導通・非導通を制御できる、一方のスイッチ回路要素が導通状態であれば他方のスイッチ回路要素が非導通状態である第3、第4のスイッチ回路要素を有し、前記第3のスイッチ回路要素の入力端子を第3の電源に、前記第4のスイッチ回路要素の入力端子を第4の電源に接続し、
前記pチャネル型電界効果トランジスタのゲート端子に前記第3および前記第4のスイッチ回路要素の出力端子を接続し、前記第3、前記第4のスイッチ回路要素の前記制御端子の状態と前記第3、前記第4の電源の電位に応じて、前記論理演算動作と前記記憶書込み動作を選択できることを特徴とする請求項4に記載の半導体集積回路。 - 前記スイッチ回路要素が前記nチャネル型電界効果トランジスタあるいは前記pチャネル型電界効果トランジスタを含み、これらの電界効果トランジスタが非ヒステリシス曲線または前記第1もしくは前記第3ヒステリシス曲線を描く電界効果トランジスタとして利用されていることを特徴とする請求項15または16に記載の半導体集積回路。
- 前記ゲート絶縁構造体が強誘電体を含むことを特徴とする請求項1から17のいずれかに記載の半導体集積回路。
- 前記ゲート絶縁構造体がpまたはn型基板領域上に積層する絶縁体層とその絶縁体上に積層する強誘電体層の2層構造を含むことを特徴とする請求項18に記載の半導体集積回路。
- 前記ゲート絶縁構造体が層中あるいは界面にトラップ電荷を捕捉し保持できる絶縁体層を含むことを特徴とする請求項1から17のいずれかに記載の半導体集積回路。
- 前記ゲート絶縁構造体が電荷を捕捉し保持できる導体層を含むことを特徴とする請求項1から17のいずれかに記載の半導体集積回路。
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