TWI693602B - 低電流電子抹除式可複寫唯讀記憶體陣列的操作方法 - Google Patents

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Abstract

一種低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，此低電流電子抹除式可複寫唯讀記憶體陣列包含複數組位元線、複數字線、複數共源線與複數子記憶體陣列，於每一子記憶體陣列中，第一記憶晶胞連接第一組位元線的一位元線、第一共源線與第一字線，第二記憶晶胞連接第一組位元線的另一位元線、第一共源線與第二字線，第一、第二記憶晶胞互相對稱配置，並分別位於第一共源線之相異兩側。藉由本發明對應元件提出特殊之操作條件及偏壓設定，不僅可實現低電流、低電壓及低成本的設計功效，更能達到位元組操作之快速寫入及快速抹除的功能。

Description

低電流電子抹除式可複寫唯讀記憶體陣列的操作方法
本發明係有關一種記憶體陣列，特別是關於一種低電流電子抹除式可複寫唯讀記憶體（EEPROM）陣列的快速寫入及快速抹除方法。
按，互補式金屬氧化半導體（Complementary Metal Oxide Semiconductor，CMOS）製程技術已成為特殊應用積體電路（applicatioNspecific integrated circuit，ASIC）之常用製造方法。在電腦資訊產品發達的今天，快閃記憶體（Flash）與電子式可清除程式化唯讀記憶體（Electrically Erasable Programmable Read Only Memory，EEPROM）由於皆具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。
非揮發性記憶體為可程式化的，其係用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之電荷移除，使得非揮發性記憶體回到原記憶體之電晶體之閘極電壓。對於目前之快閃記憶體架構而言，雖然面積較小，成本較低，但只支援大區塊的抹寫，無法只對特定的一位元記憶晶胞進行抹寫，在使用上較不方便；另外，對於電子式可清除程式化唯讀記憶體之架構而言，具有位元組寫入（byte write）的功能，相對快閃記憶體而言使用較方便，且其一位元記憶晶胞電路圖及記憶晶胞結構剖視圖，分別如第1圖、第2圖所示。每一記憶晶胞包含二電晶體：一記憶電晶體10、一選擇電晶體12與一電容結構13，電容結構13設於記憶電晶體10之上方，以作為一多晶矽記憶晶胞，由於這樣的結構，造成面積較快閃記憶體大，且在進行位元抹除時，往往需要將未選到的位置以電晶體加以隔離，進而提高成本需求。
因此，本案申請人係針對上述先前技術之缺失，特別研發一種低電流電子抹除式可複寫唯讀記憶體（EEPROM）陣列，並進而提出基於此記憶體架構之低電流、低電壓且低成本，同時可針對位元組操作之快速寫入及抹除方法。
本發明之主要目的，在於提供一種低電流電子抹除式可複寫唯讀記憶體（EEPROM）陣列的操作方法，乃於具有低電流、低電壓且低成本之電子抹除式可複寫唯讀記憶體架構下，利用特殊的偏壓方式，達成位元組的快速寫入及抹除之功能。
為達上述目的，本發明提供一種低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，應用於低電流電子抹除式可複寫唯讀記憶體陣列，此低電流電子抹除式可複寫唯讀記憶體陣列包含複數條平行之位元線，其區分為複數組位元線，此些組位元線包含一第一組位元線，位元線與複數條平行之字線互相垂直，且字線包含一第一、第二字線，並與複數條平行之共源線互相平行，共源線包含一第一共源線。另有複數子記憶體陣列，每一子記憶體陣列連接一組位元線、二字線與一共源線，每一子記憶體陣列包含一第一、第二記憶晶胞，第一記憶晶胞連接第一組位元線、第一共源線與第一字線，第二記憶晶胞連接第一組位元線、第一共源線與第二字線，第一、第二記憶晶胞互相對稱配置，並分別位於第一共源線之相異兩側，且第一組位元線包含二位元線，其分別連接第一、第二記憶晶胞。
第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與選取記憶晶胞連接同一位元線之操作記憶晶胞，且未與選取記憶晶胞連接同一共源線之操作記憶晶胞，作為複數同位元記憶晶胞，與選取記憶晶胞連接同一字線之操作記憶晶胞，作為複數同字記憶晶胞，其餘操作記憶晶胞則作為複數未選取記憶晶胞。
第一、第二記憶晶胞可皆具位於P型井區或P型基板中之N型場效電晶體，亦可皆具位於N型井區或N型基板中之P型場效電晶體。
當記憶晶胞具N型場效電晶體，且欲操作時，則於選取記憶晶胞連接之P型井區或P型基板施加基底電壓V subp，並於選取記憶晶胞連接之位元線、字線、共源線分別施加第一位元電壓V b1、第一字電壓V w1、第一共源電壓V s1，於每一同位元記憶晶胞連接之字線、共源線分別施加第二字電壓V w2、第二共源電壓V s2，於每一同字記憶晶胞連接之位元線、共源線分別施加第二位元電壓V b2、第一共源電壓V s1（每一同字記憶晶胞其共源線也共用），於每一未選取記憶晶胞連接之位元線、字線、共源線分別施加第二位元電壓V b2、第二字電壓V w2、第二共源電壓V s2。
對選取記憶晶胞進行寫入時，滿足V subp為接地（0），V b1為高壓（HV），V s1為浮接，且V w1為高壓（HV）；
對選取記憶晶胞進行抹除時，滿足V subp為接地（0），V b1為高壓（HV），V s1為浮接，且V w1為浮接；
寫入時對未選取記憶晶胞進行操作時，滿足V subp為接地（0），V b1為高壓（HV），V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s1為浮接，且V w1為高壓（HV）。
抹除時對未選取記憶晶胞進行操作時，滿足V subp為接地（0），V b1為高壓（HV），V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s1為浮接，且V w1為浮接。
當記憶晶胞具P型場效電晶體時，於選取記憶晶胞連接之N型井區或N型基板施加基底電壓V subn，並滿足下列條件：
對選取記憶晶胞進行寫入時，滿足V subn為高壓（HV），V b1為接地（0）， V s1為浮接，且V w1為接地（0）。
對選取記憶晶胞進行抹除時，滿足V subn為高壓（HV），V b1為接地（0）， V s1為浮接，且V w1為浮接。
寫入時對未選取記憶晶胞進行操作時，滿足V subn為高壓（HV），V b1為接地（0）， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接，V s1為浮接，且V w1為接地（0）。
抹除時對未選取記憶晶胞進行操作時，滿足V subn為高壓（HV），V b1為接地（0）， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接，V s1為浮接，且V w1為浮接。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以下請同時參閱第3圖及第4圖，以介紹本發明之實施例所提出之低電流電子抹除式可複寫唯讀記憶體陣列。此低電流電子抹除式可複寫唯讀記憶體陣列包含複數條平行之位元線14，其區分為複數組位元線16，此些組位元線16包含一第一組位元線18，此第一組位元線18包含二條位元線14。另有與位元線14互相垂直的複數條平行之字線20，其包含一第一、第二字線22、24。與字線20互相平行的有複數條平行之共源線26，其包含一第一共源線28。上述位元線14、字線20與共源線26會連接複數子記憶體陣列30，即2x1位元記憶晶胞。每一子記憶體陣列30連接一組位元線16、二字線20與一共源線26。由於每一子記憶體陣列30與位元線16、二字線20、共源線26的連接關極為相近，以下就相同處陳述之。
請參閱第4圖與第5圖，每一子記憶體陣列30包含一第一、第二記憶晶胞32、34，第一記憶晶胞32連接第一組位元線18之位元線14、第一共源線28與第一字線22，第二記憶晶胞34連接第一組位元線18之另一位元線14、第一共源線28與第二字線24，第一、第二記憶晶胞32、34互相對稱配置，並分別位於第一共源線28之相異兩側。此外，在相鄰二之子記憶體陣列30中，二第二記憶晶胞34彼此相鄰且連接同一位元線14，以共用同一接點，換言之，即二第二記憶晶胞34之場效電晶體40彼此相鄰且連接同一位元線14，以共用同一汲極接點44，如此便可縮小整體佈局面積。
第一記憶晶胞32更包含一場效電晶體36與一電容38，場效電晶體36具有一漂浮閘極，且場效電晶體36之汲極連接第一組位元線18之位元線14，源極連接第一共源線28，電容38之一端連接場效電晶體36之漂浮閘極，另一端連接第一字線22，以接收第一字線22之偏壓，場效電晶體36接收第一組位元線18之位元線14與第一共源線28之偏壓，以對場效電晶體36之漂浮閘極進行寫入資料或將場效電晶體36之漂浮閘極之資料進行抹除。
第二記憶晶胞34更包含一場效電晶體40與一電容42，場效電晶體40具有一漂浮閘極，且場效電晶體40之汲極連接第一組位元線18之位元線14，源極連接第一共源線28，電容42之一端連接場效電晶體40之漂浮閘極，另一端連接第二字線24，以接收第二字線24之偏壓，場效電晶體40接收第一組位元線18之位元線14與第一共源線28之偏壓，以對場效電晶體40之漂浮閘極進行寫入資料或將場效電晶體40之漂浮閘極之資料進行抹除。另外，在相鄰二之子記憶體陣列30中，二第二記憶晶胞34之場效電晶體40彼此相鄰且連接同一位元線14，以共用同一汲極接點44，進而縮小電路佈局面積。
請再參閱第3圖，上述場效電晶體36、40可皆為位於P型基板或P型井區中之N型場效電晶體，亦或位於N型基板或N型井區中之P型場效電晶體，而本發明之操作方式因應N型或P型場效電晶體而有不同，以下先說明場效電晶體36、40為N型場效電晶體的操作方式。為了清楚說明此操作方式，需對每一個記憶晶胞之名稱作明確的定義。
上述第一、第二記憶晶胞32、34皆作為一操作記憶晶胞，且可選取此些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作。與選取記憶晶胞連接同一位元線14，且未與選取記憶晶胞連接同一共源線26之操作記憶晶胞，作為複數同位元記憶晶胞；與選取記憶晶胞連接同一字線20之操作記憶晶胞，作為複數同字記憶晶胞；另其餘操作記憶晶胞則作為複數未選取記憶晶胞。
本實施例的操作方式如下，利用下面的操作方式，可使其他未選取之記憶晶胞不受影響，以操作特定單一記憶晶胞。
於選取記憶晶胞連接之P型基板或P型井區施加基底電壓V subp，並於此選取記憶晶胞連接之位元線14、字線20、共源線26分別施加第一位元電壓V b1、第一字電壓V w1、第一共源電壓V s1，於每一同位元記憶晶胞連接之字線20、共源線26分別施加第二字電壓V w2、第二共源電壓V s2，於每一同字記憶晶胞連接之位元線14、共源線26分別施加第二位元電壓V b2、第一共源電壓V s1（每一同字記憶晶胞其共源線也共用），於每一未選取記憶晶胞連接之位元線14、字線20、共源線26分別施加第二位元電壓V b2、第二字電壓V w2、第二共源電壓V s2，並滿足下列條件：
對選取記憶晶胞進行寫入時，滿足V subp為接地（0），V b1為高壓（HV），V s1為浮接，且V w1為高壓（HV）；
對選取記憶晶胞進行抹除時，滿足V subp為接地（0），V b1為高壓（HV），V s1為浮接，且V w1為浮接；
寫入時對未選取記憶晶胞進行操作時，滿足V subp為接地（0），V b1為高壓（HV），V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s1為浮接，且V w1為高壓（HV）。
抹除時對未選取記憶晶胞進行操作時，滿足V subp為接地（0），V b1為高壓（HV），V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s1為浮接，且V w1為浮接。
當場效電晶體36、40為P型場效電晶體時，根據上述記憶晶胞與電壓之定義，更於N型井區或N型基板施加基底電壓V subn，並滿足下列條件：
對選取記憶晶胞進行寫入時，滿足V subn為高壓（HV），V b1為接地（0）， V s1為浮接，且V w1為接地（0）。
對選取記憶晶胞進行抹除時，滿足V subn為高壓（HV），V b1為接地（0）， V s1為浮接，且V w1為浮接。
寫入時對未選取記憶晶胞進行操作時，滿足V subn為高壓（HV），V b1為接地（0）， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接，V s1為浮接，且V w1為接地（0）。
抹除時對未選取記憶晶胞進行操作時，滿足V subn為高壓（HV），V b1為接地（0）， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接，V s1為浮接，且V w1為浮接。由於同一子記憶晶胞陣列30中兩記憶晶胞32、34分別連接兩位元線14；因此，同一子記憶晶胞陣列30中之第一字線22與第二字線24可連接於同一偏壓也不影響位元組寫入（byte write）、抹除（byte erase）的功能，即可用同一接線接出，可以減少解碼區域的面積。
以下介紹場效電晶體36、40及電容38、42的結構剖視圖，並以N型場效電晶體為例。請參閱第6圖，N型場效電晶體46設於一作為半導體基板之P型半導體基板48中，並具有一漂浮閘極50，該漂浮閘極50上依序設有一氧化層52與一控制閘極54，控制閘極54與氧化層52、漂浮閘極50係形成電容56，且漂浮閘極50與控制閘極54之材質皆為多晶矽。當半導體基板為N型時，則可在基板中設一P型井區，再讓N型場效電晶體46設於P型井區中。此種記憶晶胞的結構設計，即快閃記憶體（Flash）架構，可大幅降低非揮發記憶體陣列之面積及其成本。
同樣地，當場效電晶體36、40及電容38、42的結構剖視圖以P型場效電晶體為例時，如第7圖所示，P型場效電晶體47設於一作為半導體基板之N型半導體基板49中，並具有一漂浮閘極50，該漂浮閘極50上依序設有一氧化層52與一控制閘極54，控制閘極54與氧化層52、漂浮閘極50係形成電容56，且漂浮閘極50與控制閘極54之材質皆為多晶矽。當半導體基板為P型時，則可在基板中設一N型井區，再讓P型場效電晶體47設於N型井區中。
綜上所述，根據本發明所提供之低電流電子抹除式可複寫唯讀記憶體陣列的快速寫入及快速抹除方法，對於此種具有面積較小與成本較低的快閃記憶體（Flash）架構，其不僅可用以實現低電流、低電壓且低成本之發明意旨，同時更可針對位元組的操作執行快速且有效的寫入及抹除方法，使得位元組寫入（byte program）與抹除（byte erase）的作業相較於先前技藝更為簡單、快速、且達到最佳化之發明功效。
以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
10:記憶電晶體 12:選擇電晶體 13:電容結構 14:位元線 16:位元線 18:第一組位元線 20:字線 22:第一字線 24:第二字線 26:共源線 28:第一共源線 30:子記憶體陣列 32:第一記憶晶胞 34:第二記憶晶胞 36:場效電晶體 38:電容 40:場效電晶體 42:電容 44:汲極接點 46:N型場效電晶體 47:P型場效電晶體 48:P型半導體基板 49:N型半導體基板 50:漂浮閘極 52:氧化層 54:控制閘極 56:電容
第1圖為先前技術之一位元記憶晶胞電路示意圖。 第2圖為先前技術之一位元記憶晶胞之結構剖視圖。 第3圖為本發明之實施例之電路示意圖。 第4圖為本發明之實施例之電路佈局示意圖。 第5圖為本發明之實施例之子記憶體陣列的電路示意圖。 第6圖為本發明之N型場效電晶體與電容之結構剖視圖。 第7圖為本發明之P型場效電晶體與電容之結構剖視圖。
14:位元線
16:位元線
18:第一組位元線
20:字線
22:第一字線
24:第二字線
26:共源線
28:第一共源線
30:子記憶體陣列
32:第一記憶晶胞
34:第二記憶晶胞
36:場效電晶體
38:電容
40:場效電晶體
42:電容

Claims (12)

  1. 一種低電流電子抹除式可複寫唯讀記憶體（EEPROM）陣列的操作方法，該低電流電子抹除式可複寫唯讀記憶體陣列包含：複數條平行之位元線，其係區分為複數組位元線，該些組位元線包含一第一組位元線；複數條平行之字線，其係與該些位元線互相垂直，並包含一第一、第二字線；複數條平行之共源線，係與該些字線互相平行，並包含一第一共源線；以及複數子記憶體陣列，每一該子記憶體陣列連接一組該位元線、二該字線與一該共源線，每一該子記憶體陣列包含：一第一記憶晶胞，其係連接該第一組位元線、該第一共源線與該第一字線；以及一第二記憶晶胞，其係連接該第一組位元線、該第一共源線與該第二字線，該第一、第二記憶晶胞互相對稱配置，並分別位於該第一共源線之相異兩側，該第一組位元線包含二該位元線，其係分別連接該第一、第二記憶晶胞，該第一、第二記憶晶胞皆具位於P型基板或P型井區中之N型場效電晶體時，該第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取該些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與該選取記憶晶胞連接同一該位元線，且未與該選取記憶晶胞連接同一該共源線之該些操作記憶晶胞，作為複數同位元記憶晶胞，與該選取記憶晶胞連接同一該字線之該些操作記憶晶胞，作為複數同字記憶晶胞，其餘該些操作記憶晶胞則作為複數未選取記憶晶胞，該操作方法包含： 於該選取記憶晶胞連接之該P型基板或該P型井區施加基底電壓V subp，並於該選取記憶晶胞連接之該位元線、該字線、該共源線分別施加第一位元電壓V b1、第一字電壓V w1、第一共源電壓V s1，於每一該同位元記憶晶胞連接之該字線、該共源線分別施加第二字電壓V w2、第二共源電壓V s2，於每一該同字記憶晶胞連接之該位元線、該共源線分別施加第二位元電壓V b2、該第一共源電壓V s1，於每一該未選取記憶晶胞連接之該位元線、該字線、該共源線分別施加該第二位元電壓V b2、該第二字電壓V w2、該第二共源電壓V s2，並滿足下列條件： 對選取記憶晶胞進行寫入時，滿足V subp為接地（0），V b1為高壓（HV），V s1為浮接，且V w1為高壓（HV）； 對選取記憶晶胞進行抹除時，滿足V subp為接地（0），V b1為高壓（HV），V s1為浮接，且V w1為浮接； 寫入時對未選取記憶晶胞進行操作時，滿足V subp為接地（0），V b1為高壓（HV），V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接， V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s1為浮接，且V w1為高壓（HV）；以及 抹除時對未選取記憶晶胞進行操作時，滿足V subp為接地（0），V b1為高壓（HV），V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s2為0～中壓（MV），且V w2為0～中壓（MV）；或者，滿足V subp為接地（0），V b2為浮接，V s1為浮接，且V w1為浮接。
  2. 如請求項1所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中同一該子記憶晶胞陣列中的該第一字線與該第二字線可連接相同字電壓。
  3. 如請求項1所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中相鄰二之該子記憶體陣列中，該二第二記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點。
  4. 如請求項1所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中該第一記憶晶胞之該N型場效電晶體具有一汲極、一源極及一漂浮閘極，且該汲極連接該第一組位元線，該源極連接該第一共源線，且該第一記憶晶胞更包含一電容，其一端連接該漂浮閘極，另一端連接該第一字線，以接收該第一字線之偏壓，該N型場效電晶體接收該第一組位元線與該第一共源線之偏壓，對該N型場效電晶體之該漂浮閘極進行寫入資料或將該N型場效電晶體之該漂浮閘極之資料進行抹除。
  5. 如請求項1所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中該第二記憶晶胞之該N型場效電晶體具有一汲極、一源極及一漂浮閘極，且該汲極連接該第一組位元線，其該源極連接該第一共源線，且該第二記憶晶胞更包含一電容，其一端連接該漂浮閘極，另一端連接該第二字線，以接收該第二字線之偏壓，該N型場效電晶體接收該第一組位元線與該第一共源線之偏壓，對該N型場效電晶體之該漂浮閘極進行寫入資料或將該N型場效電晶體之該漂浮閘極之資料進行抹除。
  6. 如請求項4或5所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中該漂浮閘極上依序設有一氧化層與一控制閘極，該控制閘極與該氧化層、該漂浮閘極形成該電容，且該漂浮閘極與該控制閘極皆為多晶矽。
  7. 一種低電流電子抹除式可複寫唯讀記憶體（EEPROM）陣列的操作方法，該低電流電子抹除式可複寫唯讀記憶體陣列包含：複數條平行之位元線，其係區分為複數組位元線，該些組位元線包含一第一組位元線；複數條平行之字線，其係與該些位元線互相垂直，並包含一第一、第二字線；複數條平行之共源線，係與該些字線互相平行，並包含一第一共源線，以及複數子記憶體陣列，每一該子記憶體陣列連接一組該位元線、二該字線與一該共源線，每一該子記憶體陣列包含：一第一記憶晶胞，其係連接該第一組位元線、該第一共源線與該第一字線；以及一第二記憶晶胞，其係連接該第一組位元線、該第一共源線與該第二字線，該第一、第二記憶晶胞互相對稱配置，並分別位於該第一共源線之相異兩側，該第一組位元線包含二該位元線，其係分別連接該第一、第二記憶晶胞，該第一、第二記憶晶胞皆具位於N型基板或N型井區中之P型場效電晶體時，該第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取該些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與該選取記憶晶胞連接同一該位元線，且未與該選取記憶晶胞連接同一該共源線之該些操作記憶晶胞，作為複數同位元記憶晶胞，與該選取記憶晶胞連接同一該字線之該些操作記憶晶胞，作為複數同字記憶晶胞，其餘該些操作記憶晶胞則作為複數未選取記憶晶胞，該操作方法包含： 於該選取記憶晶胞連接之該N型基板或該N型井區施加基底電壓V subn，並於該選取記憶晶胞連接之該位元線、該字線、該共源線分別施加第一位元電壓V b1、第一字電壓V w1、第一共源電壓V s1，於每一該同位元記憶晶胞連接之該字線、該共源線分別施加第二字電壓V w2、第二共源電壓V s2，於每一該同字記憶晶胞連接之該位元線、該共源線分別施加第二位元電壓V b2、該第一共源電壓V s1，於每一該未選取記憶晶胞連接之該位元線、該字線、該共源線分別施加該第二位元電壓V b2、該第二字電壓V w2、該第二共源電壓V s2，並滿足下列條件： 對選取記憶晶胞進行寫入時，滿足V subn為高壓（HV），V b1為接地（0），V s1為浮接，且V w1為接地（0）； 對選取記憶晶胞進行抹除時，滿足V subn為高壓（HV），V b1為接地（0），V s1為浮接，且V w1為浮接； 寫入時對未選取記憶晶胞進行操作時，滿足V subn為高壓（HV），V b1為接地（0），V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接，V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接，V s1為浮接，且V w1為接地（0）；以及 抹除時對未選取記憶晶胞進行操作時，滿足V subn為高壓（HV），V b1為接地（0），V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接， V s2為高壓（HV）～中壓（MV），且V w2為高壓（HV）～中壓（MV）；或者，滿足V subn為高壓（HV）， V b2為浮接，V s1為浮接，且V w1為浮接。
  8. 如請求項7所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中同一該子記憶晶胞陣列中的該第一字線與該第二字線可連接相同字電壓。
  9. 如請求項7所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中相鄰二之該子記憶體陣列中，該二第二記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點。
  10. 如請求項7所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中該第一記憶晶胞之該P型場效電晶體具有一汲極、一源極及一漂浮閘極，且該汲極連接該第一組位元線，該源極連接該第一共源線，且該第一記憶晶胞更包含一電容，其一端連接該漂浮閘極，另一端連接該第一字線，以接收該第一字線之偏壓，該P型場效電晶體接收該第一組位元線與該第一共源線之偏壓，對該P型場效電晶體之該漂浮閘極進行寫入資料或將該P型場效電晶體之該漂浮閘極之資料進行抹除。
  11. 如請求項7所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中該第二記憶晶胞之該P型場效電晶體具有一汲極、一源極及一漂浮閘極，且該汲極連接該第一組位元線，該源極連接該第一共源線，且該第二記憶晶胞更包含一電容，其一端連接該漂浮閘極，另一端連接該第二字線，以接收該第二字線之偏壓，該P型場效電晶體接收該第一組位元線與該第一共源線之偏壓，對該P型場效電晶體之該漂浮閘極進行寫入資料或將該P型場效電晶體之該漂浮閘極之資料進行抹除。
  12. 如請求項10或11所述之低電流電子抹除式可複寫唯讀記憶體陣列的操作方法，其中該漂浮閘極上依序設有一氧化層與一控制閘極，該控制閘極與該氧化層、該漂浮閘極形成該電容，且該漂浮閘極與該控制閘極皆為多晶矽。
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