CN114303195A - 擦除存储器 - Google Patents

擦除存储器 Download PDF

Info

Publication number
CN114303195A
CN114303195A CN202080059560.8A CN202080059560A CN114303195A CN 114303195 A CN114303195 A CN 114303195A CN 202080059560 A CN202080059560 A CN 202080059560A CN 114303195 A CN114303195 A CN 114303195A
Authority
CN
China
Prior art keywords
voltage level
node
memory
transistor
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080059560.8A
Other languages
English (en)
Inventor
G·M·鲍路西
P·泰萨里欧
E·卡梅尔伦吉
G·卡尔内瓦莱
A·毕维努提
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114303195A publication Critical patent/CN114303195A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

操作存储器的方法和被配置为执行类似方法的存储器可包含：将正第一电压电平施加到选择性地连接到串联连接的存储器单元串的第一节点，同时将负第二电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；以及将施加到所述第一节点的所述电压电平增加到第三电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平增加到低于所述第三电压电平且高于所述第一电压电平的第四电压电平。

Description

擦除存储器
技术领域
本公开总体上涉及存储器，并且具体地，在一或多个实施例中，本公开涉及擦除存储器单元。
背景技术
存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成为用于广泛范围的电子应用的非易失性存储器的流行来源。快闪存储器通常使用允许有高存储器密度、高可靠性和低功耗的单晶体管存储器单元。存储器单元的阈值电压(Vt)的变化通过对电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)来确定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话和可移除存储器模块，并且非易失性存储器的用途继续扩展。
NAND快闪存储器是常见类型的所谓逻辑形式的快闪存储器装置，其中布置有基本存储器单元配置。通常，NAND快闪存储器的存储器单元阵列被布置为使得阵列的行的每个存储器单元的控制栅极连接在一起以形成存取线，诸如字线。阵列的列包含一起串联连接在一对选择门(例如，源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称为NAND串)。每个源极选择晶体管可以连接到源极，而每个漏极选择晶体管可连接到数据线，诸如列位线。已知在存储器单元串与源极之间和/或在存储器单元串与数据线之间使用多于一个选择门的变型。
存储器单元通常在其被编程到期望数据状态之前被擦除。例如，可以首先擦除特定的存储器单元块的存储器单元，然后选择性地对其进行编程。对于NAND阵列，通常通过将块中的所有存取线(例如，字线)接地并(例如，通过数据线和源极连接)将擦除电压施加到存储器单元的沟道区域以便移除可能存储在存储器单元块的数据存储结构(例如，浮动栅极或电荷陷阱)上的电荷来擦除存储器单元块。在完成擦除操作之前，典型的擦除电压可能是大约20V或更高。
附图说明
图1是根据实施例的与作为电子系统的一部分的处理器通信的存储器的简化框图。
图2A至2B是可以用于参考图1描述的类型的存储器中的存储器单元阵列的各部分的示意图。
图3是可以用于参考图1描述的类型的存储器的串联连接的存储器单元串的横截面视图。
图4A概念性地示出了用于生成相关技术的GIDL电流的电压电平的波形。
图4B概念性地描绘了根据实施例的用于生成GIDL电流的电压电平的波形。
图5是对用于与各种实施例一起使用的斜坡电压电平的描绘。
图6是与各种实施例一起使用的用于生成图5中描绘的类型的斜坡电压电平的电压生成系统的框图。
图7A概念性地描绘了根据另一实施例的用于生成GIDL电流的电压电平的波形。
图7B概念性地描绘了根据进一步实施例的用于生成GIDL电流的电压电平的波形。
图8是根据实施例的操作存储器的方法的流程图。
图9是根据另一实施例的操作存储器的方法的流程图。
图10是根据进一步实施例的操作存储器的方法的流程图。
图11是根据又一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考附图，这些附图形成该描述的一部分并且在其中通过说明的方式示出了特定实施例。在附图中，相同的附图标记在几个视图中描述基本类似部件。可以利用其它实施例，并且可以在不脱离本公开的范围的情况下作出结构、逻辑和电改变。除非明确定义，否则各图的元件、波形和/或其它表示可以不按比例绘制。因此，以下详细描述不应被认为是限制性的。
本文描述的术语“半导体”可以指代例如材料层、晶片或衬底，并且包含任何基础半导体结构。“半导体”应当被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体、由基础半导体结构支撑的外延硅层，以及本领域技术人员充分已知的其它半导体结构。此外，当在以下描述中提及半导体时，可能已经利用先前的工艺步骤在基础半导体结构中形成区域/结，并且术语半导体可以包含含有此类区域/结的底层。
除非上下文另有说明，否则如本文使用的术语“导电性的”以及其各种相关形式(例如，导电(conduct)、导电性地、导电(conducting)、导电(conduction)、导电性等)是指导电。类似地，除非上下文另有说明，否则如本文使用的术语“连接”及其各种相关形式(例如，连接(connect)、被连接、连接(connection)等)是指电连接。
图1是根据实施例的呈存储器(例如，存储器装置)100的形式的第一设备的简化框图，该第一设备与作为呈电子系统形式的第三设备的一部分的呈处理器130的形式的第二设备进行通信。电子系统的一些示例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话等。处理器130(例如，存储器装置100外部的控制器)可以是存储器控制器或其它外部主机装置。
存储器装置100包含逻辑布置成行和列的存储器单元104的阵列。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储单元通常选择性地连接到同一数据线(通常称为位线)。单条存取线可以与存储器单元的多于一个逻辑行相关联，并且单条数据线可以与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够被编程为至少两个目标数据状态中的一个。
提供行解码电路108和列解码电路110以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理对存储器装置100的命令、地址和数据的输入以及来自存储器装置100的数据和状态信息的输出。地址寄存器114与I/O控制电路112和行解码电路108以及列解码电路110进行通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116进行通信以锁存输入命令。
控制器(例如，存储装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取并且生成外部处理器130的状态信息，即，控制逻辑116被配置为对存储器单元阵列104执行存取操作(例如，感测操作[其可以包含读取操作和验证操作]、编程操作和/或擦除操作)，并且可能被配置为执行根据实施例的方法。控制逻辑116与行解码电路108和列解码电路110进行通信以响应于地址而控制行解码电路108和列解码电路110。
控制逻辑116还与高速缓存寄存器118进行通信。高速缓存寄存器118按照控制逻辑116的指示锁存导入或导出的数据，以在存储器单元阵列104分别忙于写入或读取其它数据时临时存储数据。在编程操作(例如，写入操作)期间，数据可以从高速缓存寄存器118传递到数据寄存器120以传送到存储器单元阵列104；然后新数据可以从I/O控制电路112锁存在高速缓存寄存器118中。在读取操作期间，数据可以从高速缓存寄存器118传递到I/O控制电路112以输出到外部处理器130；然后将新数据可以从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器120可以形成存储器装置100的页缓冲器(例如，可以形成其一部分)。页缓冲器还可以包含感测装置(图1中未示出)以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测该存储器单元的数据状态。状态寄存器122可以与I/O控制电路112和控制逻辑116进行通信以锁存状态信息以输出到处理器130。
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可以包含芯片使能CE#、命令锁存使能CLE、地址锁存使能ALE、写入使能WE#、读取使能RE#和写入保护WP#。取决于存储器装置100的本质，可以通过控制链路132进一步接收附加的或替代的控制信号(未示出)。存储器装置100通过经多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)并通过I/O总线134将数据输出到处理器130。
例如，命令可以在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收，然后可以被写入命令寄存器124。地址可以在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收，然后可以被写入地址寄存器114。对于8位装置，数据可以通过输入/输出(I/O)引脚[7:0]接收，或者对于16位装置，通过输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收，然后可以被写入高速缓存寄存器118。随后可以将数据写入数据寄存器120以对存储器单元阵列104进行编程。对于另一实施例，可以省略高速缓存寄存器118，并且可以将数据直接写入数据寄存器120。对于8位装置，数据也可以通过输入/输出(I/O)引脚[7:0]输出，或者对于16位装置，通过输入/输出(I/O)引脚[15:0]输出。尽管可以参考I/O管脚，但是它们可以包含通过外部装置(例如，处理器130)提供与存储器装置100的电连接的任何导电节点，诸如常用的导电焊盘或导电凸块。
本领域技术人员将理解，可以提供附加的电路和信号，并且图1的存储器装置100已经被简化。应当认识到，参考图1描述的各种块部件的功能性可能不必分离到集成电路装置的不同部件或部件部分。例如，集成电路装置的单个部件或部件部分可以适于对图1的多于一个块部件执行功能性。替代地，可以组合集成电路装置的一或多个部件或部件部分以对图1的单个块部件执行功能性。
另外，尽管根据用于接收和输出各种信号的流行约定来描述特定的I/O管脚，但是应当注意，其它组合或数量的I/O管脚(或其它I/O节点结构)可以用于各种实施例。
图2A是存储器单元阵列200A(诸如NAND存储器阵列)的一部分的示意图，该存储器单元阵列可以用在参考图1描述的类型的存储器中，例如，作为存储器单元阵列的一部分104。存储器阵列200A包含存取线(诸如字线2020至202N)和数据线(诸如位线2040至204M)。字线202可以以多对一关系连接到图2A中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可以形成在半导体上方，该半导体例如可以被导电掺杂以具有诸如p型导电性等导电类型以例如形成p井或具有诸如n型导电性等导电类型以例如形成n井。
存储器阵列200A可以被布置成行(各自对应于字线202)和列(各自对应于位线204)。每一列可以包含串联连接的存储器单元串(例如，非易失性存储器单元)，诸如NAND串2060至206M中的一个。每个NAND串206可连接(例如，选择性地连接)到共源极(SRC)216并且可包含存储器单元2080至208N。存储器单元208可以表示用于存储数据的非易失性存储器单元。一些存储器单元208可表示虚拟存储器单元，例如不旨在存储用户数据的存储器单元。如众所周知的，虚拟存储器单元通常不能被存储器的用户存取，并且通常被结合到NAND串206中以获得操作优势。
每个NAND串206的存储器单元208可串联连接在选择门210(例如，场效应晶体管)(诸如选择门2100至210M中的一个(例如，通常可以是源极选择晶体管，统称为选择门源极))与选择门212(例如，场效应晶体管)(诸如选择门2120至212M中的一个(例如，可以是漏极选择晶体管，统称为选择门漏极))之间。选择门2100至210M可以共同连接到选择线214，诸如源极选择线(SGS)，并且选择门2120到212M可以共同连接到选择线215，诸如漏极选择线(SGD)。尽管被描绘为传统的场效应晶体管，但是选择门210和212可以利用与存储器单元208类似(例如，相同)的结构。选择门210和212可表示多个串联连接的选择门，每个串联连接的选择门被配置为接收相同或独立的控制信号。每个选择门210的控制栅极可连接到选择线214。每个选择门212的控制栅极可连接到选择线215。
每个NAND串206的选择门210可串联连接在其存储器单元208与GIDL(栅致漏极泄漏)生成器门218(例如，场效应晶体管)(诸如GIDL生成器(GG)门2180至218M中的一个)之间。GG门2180至218M可以被称为源极GG门。源极GG门2180至218M可各自连接(例如，直接连接)到源极216，并且选择性地连接到其相应的NAND串2060至206M。替代地，源极选择门210及其GG门218可表示例如连接(例如，直接连接)到源极216并且连接(例如，直接连接)到相应NAND串206的单个门。每个NAND串206的选择门212可串联连接在其存储器单元208与GG门220(例如，场效应晶体管)(诸如GG门2200至220M中的一个)之间。GG门2200至220M可以被称为漏极GG门。漏极GG门2200至220M可连接(例如，直接连接)到其相应数据线2040至204M，并且选择性地连接到其相应NAND串2060至206M。替代地，漏极选择门212及其GG门220可表示例如连接(例如，直接连接)到相应数据线204且连接(例如，直接连接)到相应NAND串206的单个门。
GG门2180至218M可共同连接到控制线222，诸如SGS_GG控制线，并且GG门2200至220M可共同连接到控制线224，诸如SGD_GG控制线。尽管被描绘为传统的场效应晶体管，但是GG门218和220可以利用与存储器单元208类似(例如，相同)的结构。GG门218和220可表示多个串联连接的GG门，每个串联连接的GG门被配置为接收相同或独立的控制信号。一般来说，GG门218和220的阈值电压可以分别不同于(例如，低于)选择门210和212的阈值电压。源极GG门218的阈值电压可不同于(例如，高于)漏极GG门220的阈值电压。GG门218和220的阈值电压可以具有与选择门210和212的阈值电压相反的极性，和/或可以低于选择门和的阈值电压。例如，选择门210和212可具有正阈值电压(例如，2V至4V)，而GG门218和220可具有负阈值电压(例如，－1V至－4V)。可提供GG门218及220以辅助在例如擦除操作期间将GIDL电流生成到该GG门的对应NAND串206的沟道区域中。
每个GG门218的源极可连接到共源极216。每个GG门218的漏极可连接到对应NAND串206的选择门210。例如，GG门2180的漏极可连接到对应NAND串2060的选择门2100的源极。因此，对应NAND串206的每个选择门210和GG门218可被配置为协作地将该NAND串206选择性地连接到共源极216。每个GG门218的控制栅极可连接到选择线222。
每个GG门220的漏极可连接到对应NAND串206的位线204。例如，GG门2200的漏极可连接到对应NAND串2060的位线2040。每个GG门220的源极可连接到对应NAND串206的选择门212。例如，GG门2200的源极可连接到对应NAND串2060的选择门2120。因此，对应NAND串206的每个选择门212和GG门220可被配置为协作地将该NAND串206选择性地连接到对应位线204。每个GG门220的控制栅极可连接到选择线224。
图2A中的存储器阵列可为准二维存储器阵列并且可具有大致平面结构，例如，其中共源极216、NAND串206和位线204在基本上平行平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可以基本上垂直于含有共源极216的平面和含有位线204的平面延伸，该平面可以基本上平行于含有共源极216的平面。
存储器单元208的典型构造包含可以(例如，通过阈值电压的变化)确定存储器单元的数据状态的数据存储结构234(例如，浮动栅极、电荷陷阱或被配置为存储电荷的其它结构)以及控制栅极236，如图2A所示。数据存储结构234可以包含导电结构和电介质结构两者，而控制栅极236通常由一种或多种导电材料形成。在一些情况下，存储器单元208可以进一步具有定义的源极/漏极(例如，源极)230和定义的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(并且在一些形式中形成)字线202。
存储器单元208的列可以是一个NAND串206或选择性地连接到给定位线204的多个NAND串206。存储器单元208的行可以是通常连接到给定字线202的存储器单元208。存储器单元208的行可以但不必包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行通常可以被划分为一或多组存储器单元208的物理页，并且存储器单元208的物理页通常包含通常连接到给定字线202的每隔一个存储器单元208。例如，通常连接到字线202N并选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N并选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管位线2043至2045未在图2A中明确描绘，但是从图中明显看出，存储器单元阵列200A的位线204可以从位线2040至位线204M连续编号。通常连接到给定字线202的存储器单元208的其它分组也可以定义存储器单元208的物理页。对于某些存储器装置，通常连接到给定字线的所有存储器单元都可被视为存储器单元的物理页。在单次读取操作期间被读取或在单次编程操作期间被编程的存储器单元的物理页面的部分(在一些实施例中，其仍然可以是整行)(例如，存储器单元的上页或下页)可被视为存储器单元的逻辑页。存储器单元块可以包含被配置为一起擦除的那些存储器单元，诸如连接到字线2020至202N的所有存储器单元(例如，所有NAND串206共享公共字线202)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。
尽管结合NAND快闪存储器讨论了图2A的示例，但是本文描述的实施例和概念不限于特定的阵列架构或结构，并且可以包含其它结构(例如，SONOS或被配置为存储电荷的其它数据存储结构)和其它架构(例如，AND阵列、NOR阵列等)。
图2B是存储器单元阵列200B的一部分的另一示意图，该存储器单元阵列可以用在参考图1描述的类型的存储器中，例如，作为存储器单元阵列的一部分104。图2B中相同编号的元件对应于关于图2A提供的描述。图2B提供了三维NAND存储器阵列结构的一个示例的附加细节。三维NAND存储器阵列200B可以结合有竖直结构，该竖直结构可以包含半导体柱，其中柱的一部分可以用作NAND串206的存储器单元的主体和沟道区域。NAND串206可以各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常称为选择门漏极)选择性地连接到位线2040至204M并通过选择晶体管210(例如，可以是源极选择晶体管，通常称为选择门源极)选择性地连接到共源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过偏置选择线2150至215K而连接到其相应的位线204，以选择性地激活NAND串206与位线204之间的每个特定选择晶体管212。可以通过将选择线214偏置来激活选择晶体管210。每条字线202可以连接到存储器阵列200B的存储器单元的多行。通过特定字线202通常彼此连接的存储器单元的行可以统称为层级。
三维NAND存储器阵列200B可形成于外围电路226上方。外围电路226可表示用于存取存储器阵列200B的各种电路。外围电路226可包含互补电路元件。例如，外围电路226可包含形成在同一半导体衬底上(这是通常称为CMOS的工艺)或互补金属氧化物半导体上的n沟道和p沟道晶体管两者。尽管由于集成电路制造和设计的进步，CMOS通常不再利用严格的金属－氧化物－半导体结构，但是CMOS设计仍然是方便的。
图3是可以用于参考图1描述的类型的存储器的串联连接的存储器单元串的横截面视图。三维存储器阵列通常通过以下方式制造：形成导体和电介质的交替层、在这些层中形成孔、在孔的侧壁上形成附加材料以限定存储器单元和其它门的栅极堆叠，以及随后用半导体材料填充孔以限定充当存储器单元和选择门的主体(例如，沟道区域)的柱。为了改进柱和例如其上形成柱的相邻半导体材料的导电性，通常在与相邻半导体材料的界面处的孔中形成导电(例如，导电掺杂)部分。这些导电部分通常由与柱和相邻半导体材料不同的导电性类型形成。例如，如果柱由P型半导体材料形成，则导电部分可以具有N型导电性。图3描绘以这种方式形成的串联连接的存储器单元串的基本结构。在图3中，在横截面视图中描绘两个串联连接的存储器单元串(例如，NAND串)。注意，图中各个元件之间的间隔可以表示电介质材料。
参考图3，第一NAND串包含第一柱3400。第一柱3400可以由第一导电性类型的半导体材料(诸如P型多晶硅)形成。导电部分3420可以形成在柱3400的底部，其中导电部分3420电连接到源极216。导电部分3420可以由不同于第一导电性类型的第二导电性类型的半导体材料形成。对于第一柱3400可由P型多晶硅形成的示例，其中导电部分3420可由N型半导体材料(诸如N型多晶硅)形成。另外，导电部分3420可以具有比柱3400更高的导电性水平。例如，导电部分3420可以具有N+导电性。替代地，导电部分3420可以由导体(例如，金属或金属硅化物)形成。
柱3400通过导电插头3440电连接到数据线204。在该示例中，导电插塞3440也可由第二导电性类型的半导体材料形成，并且同样可以具有比柱3400高的导电性水平。替代地，导电插塞3440可以由导体(例如，金属或金属硅化物)形成。第一NAND串还包含位于控制线222与柱3400的交叉点处的源极GG门和位于控制线2240与柱3400的交叉点处的漏极GG门。第一NAND串还包含位于源极选择线214与柱3400的交叉点处的源极选择门和位于漏极选择线2150与柱3400的交叉点处的漏极选择门。第一NAND串还包含位于存取线2020至2027中的每一个与柱3400的交叉点处的存储器单元。这些存储器单元还包含数据存储结构23400至23470。尽管图3的结构被描绘为仅包含八条存取线202以努力改进图的可读性，但是典型的NAND结构可具有显著更多的存取线202。
尽管未全部编号，但是为图3清楚起见，数据存储结构234被描绘在支柱340的两侧上。各个数据存储结构234可以完全环绕其相应的柱340，因此限定用于单个存储器单元的数据存储结构234。替代地，结构已知具有分段数据存储结构234，使得在存取线202与柱340的每个交叉点处限定多于一个(例如，两个)存储器单元。本文描述的实施例与围绕柱340限定的存储器单元的数量无关。然而，分段数据存储结构的示例可在授予Pekny的美国专利号7,906,818中找到。
进一步参考图3，第二NAND串包含第二柱3401。第二柱3401可以由第一导电性类型的半导体材料(诸如P型多晶硅)形成。导电部分3421可以形成在柱3401的底部，其中导电部分3421电连接到源极216。导电部分3421可以由第二导电性类型的半导体材料形成。对于柱3401可由P型多晶硅形成的示例，导电部分3421可由N型半导体材料(诸如N型多晶硅)形成。另外，导电部分3421可以具有比柱3401更高的导电性水平。例如，导电部分3421可以具有N+导电性。
柱3401通过导电插头3441电连接到数据线204。在该示例中，导电插塞3441也可由第二导电性类型的半导体材料形成，并且同样可以具有比柱3401高的导电性水平。替代地，导电插塞3441可以由导体(例如，金属或金属硅化物)形成。第二NAND串还包含位于控制线222与柱3401的交叉点处的源极GG门和位于控制线2241与柱3401的交叉点处的漏极GG门。第二NAND串还包含位于源极选择线214与柱3401的交叉点处的源极选择门和位于漏极选择线2151与柱3401的交叉点处的漏极选择门。第二NAND串还包含位于存取线2020至2027中的每一个与柱3401的交叉点处的存储器单元。这些存储器单元还包含数据存储结构23401至23471。
由于半导体工业中常用的移除工艺的本质，形成穿过多层的孔通常产生朝向孔底部直径减小的孔。为了防止孔变得太窄，可将参考图2A至2B描述的类型的阵列的形成分段，使得可以形成用于形成NAND串的第一部分的层，然后可移除各部分以限定孔，并且可在孔内形成其余结构。在形成NAND串的第一部分之后，可以以类似方式在第一部分上方形成NAND串的第二部分。尽管实施例不依赖于阵列结构的本质，但是分段阵列结构的示例可以在授予Sakui等人的美国专利号10,049,750中找到。
通常，NAND串的存储器单元上的擦除操作包含通过其相应数据线204和源极216施加到NAND串的一系列擦除脉冲(例如，脉冲1、脉冲2、脉冲3...)，同时将电压施加到存取线202，该电压具有预期在将擦除脉冲施加到NAND串时从存储器单元的数据存储结构移除电荷的极性和量值。可以在脉冲之间执行擦除验证操作以确定存储器单元是否已被充分擦除(例如，具有处于或低于某一目标值的阈值电压)。如果擦除验证失败，则可以施加通常具有较高电压电平的另一擦除脉冲。
擦除操作通常利用GIDL(栅致漏极泄漏)来向柱340(例如，向存储器单元的主体)提供足以维持擦除操作的电流。可通过施加控制线222和/或224的电压电平来产生GIDL电流，该电压电平小于施加到数据线204和源极216的电压电平。由于NAND串的相对端处的不同特性，施加到用于源极GG门的控制线222的电压电平可以不同于施加到用于漏极GG门的控制线224的电压电平，即使数据线204和源极216接收相同电压电平。
尽管可将不同的电压施加到控制线222和控制线224，但是可将分别来自源极216和数据线204的电压差选择为基本上相等(例如，相等)以促进GIDL电流的类似(例如，相等)电平。例如，施加到控制线222的电压电平可以比施加到源极216的电压电平小5V，并且施加到控制线224的电压电平可以比施加到数据线204的电压电平小5V。施加到选择线214或215的电压电平可被选择以减少擦除操作期间的应力，并且因此可具有分别施加到对应GG门的控制线(例如，控制线222或224)的电压电平与分别施加到源极216或数据线204的电压电平之间的某一值。对各种电压电平的选择通常可以取决于阵列架构、构造材料和/或加工条件，并且在半导体制造领域的一般技术人员的能力内。表1提供了可与实施例一起使用的一些示例性电压电平。
表1
Figure BDA0003515934630000101
Figure BDA0003515934630000111
尽管表1的示例针对每个擦除脉冲示出了施加于源极216与控制线222之间以及数据线204与控制线224之间的相同电压差，但是由于不同的特性，NAND串的相对端的电压差可不同。例如，施加到控制线222的电压电平与施加到源极216的电压电平之间的电压差可不同于(例如，大于)施加到控制线224的电压电平与施加到数据线204的电压电平之间的电压差。
由源极216与控制线222之间和/或数据线204与控制线224之间的电压差生成的GIDL电流可以指数方式取决于电压差的量值，其可称为偏移。例如，较高的偏移可产生较高电平的GIDL电流。然而，较高电平的偏移也可能导致GG门的劣化。
图4A概念性地示出了用于生成相关技术的GIDL电流的电压电平的波形。在图4A中，波形460可表示施加到源极216(或数据线204)的电压电平，波形462可表示施加到控制线222(或控制线224)的电压电平，并且波形464可表示波形462与波形460之间的电压差。波形460可表示擦除操作的擦除脉冲。
在时间t0处，波形460的电压电平可从初始电压电平463(例如，接地或0V)开始增加(例如，斜升)，而波形462的电压电平可保持在初始电压电平。结果，波形464的电压差可开始增加量值。在时间段466之后，波形464的电压差可达到目标(例如，期望)量值461，并且波形462的电压电平可以与波形460的电压电平的增加速率相同的速率(例如，相同斜坡速率)从初始电压电平开始增加，以维持波形464的电压差的量值461。
在时间段468之后，波形460的电压电平可达到目标(例如，期望)电压电平467以执行擦除操作。此时，波形460和462的电压电平可例如通过停止增加它们相应的电压电平来维持。参考图4A，GIDL电流的期望电平可仅在波形464的电压差的量值461达到其目标电平时的时间段466结束之后才产生。
在时间段466期间，GG门可形成高纵向电场以补偿位移电流，其可等于波形460的电压电平的斜坡速率乘以其对应的半导体柱340的电容。为了减少来自此些电场的损害，可以降低斜坡速率。一旦波形464的电压差的量值461达到其目标电平，就可产生具有较低纵向场的GIDL电流的期望电平，并且对应半导体柱340的电压电平可更容易地跟随源极216(或数据线204)的电压电平。
图4B概念性地描绘了根据实施例的用于生成GIDL电流的电压电平的波形。在图4B中，波形470可表示施加到源极216(或数据线204)的电压电平，波形472可表示施加到控制线222(或控制线224)的电压电平，并且波形474可表示波形472与波形470之间的电压差。
在时间t0处，波形470的电压电平可从第一(例如，初始)电压电平473(例如，接地或0V)开始增加(例如，斜升)。波形472的电压电平可从低于波形470的第一电压电平473的第二(例如，初始)电压电平475(例如，负电压电平)开始增加。第二电压电平475与第一电压电平473之间的电压差可被选择为基本上等于(例如，等于)期望偏移电平。结果，波形474的电压差可在时间0或接近该时间达到其目标(例如，期望)量值471。波形472的电压电平可以与波形470的电压电平的增加速率相同的速率(例如，相同的斜坡速率)从第二电压电平475开始增加，以维持波形474的电压差的量值471。
在时间段478之后，波形470的电压电平可达到目标(例如，期望)电压电平477以执行擦除操作。此时，波形470和472的电压电平可例如通过停止增加它们相应的电压电平来维持。参考图4B，与图4A的示例相比，可在擦除脉冲的整个持续时间内或在擦除脉冲的持续时间的较长部分内产生GIDL电流的期望电平。因而，可以缓解对高纵向电场的暴露。这可进一步促进擦除脉冲的较高斜坡速率和/或较高偏移电平，从而可以缩短擦除操作的持续时间。
参考图4B讨论的类型的电压电平通常使用利用数模转换的电压生成系统来生成。例如，可响应于计数器而产生斜坡电压电平。图5是对用于与各种实施例一起使用的斜坡电压电平546的描绘。斜坡(例如，增加)电压电平具有响应于计数的电压电平(例如，改变电压电平)。例如，随着计数值增大，斜坡电压电平的电压电平响应地增大。斜坡电压电平546可以通过增大用于生成相同电压电平范围的计数数量来逼近或更接近地逼近线性响应。
图6是与各种实施例一起使用的用于生成图5中描绘的类型的斜坡电压电平的电压生成系统的框图。图6的电压生成系统包含用于产生计数的计数器641。例如，计数器641可以具有用于提供表示计数的位模式的输出643。电压生成电路645(例如，数模转换器(DAC))可响应于计数器641的输出643(例如，计数)而产生模拟电压电平。DAC 645可在输出647处提供该电压电平。DAC 645的输出647可连接(例如，选择性地连接)到源极216和/或数据线204。
图7A概念性地描绘了根据另一实施例的用于生成GIDL电流的电压电平的波形。图7A可表示在擦除操作期间施加的电压电平。在图7A中，波形770可表示施加到源极216(或数据线204)的电压电平，并且波形772可表示施加到控制线222(或控制线224)的电压电平。波形770可表示擦除操作的擦除脉冲。源极216和数据线204可各自被称为选择性地连接串联连接的存储器单元串的节点，而分别与控制线222和224相对应的GG门可被称为连接在其对应节点(例如，分别为源极216或数据线204)与其对应的串联连接的存储器单元串之间，这可包含连接到(例如，直接连接到)其对应节点(例如，分别为源极216或数据线204)并选择性地连接到其对应的串联连接的存储器单元串。
在时间t0处，波形770和波形772可各自处于初始电压电平，例如，0V。同样在时间t0处，对于时间段t0至t1，波形770的电压电平可增加到可具有高于初始电压电平的量值782的电压电平7800，并且波形772的电压电平可减小到可具有低于初始电压电平的量值786的电压电平7840。量值782与量值786之和可等于擦除操作的期望偏移。
在时间t1处，对于时间段t1至t2，波形770的电压电平可增加到电压电平7801，并且波形772的电压电平可增加到电压电平7841。在时间段t1至t2内波形770的电压电平增加的量值可等于电压电平7801与电压电平7800之间的差值，而时间段t1至t2内波形772的电压电平增加的量值可等于电压电平7841与电压电平7840之间的差值。在时间段t1至t2内波形770的电压电平增加的量值可等于在时间段t1至t2内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t2处，对于时间段t2至t3，波形770的电压电平可增加到电压电平7802，并且波形772的电压电平可增加到电压电平7842。在时间段t2至t3内波形770的电压电平增加的量值可等于电压电平7802与电压电平780\1之间的差值，而时间段t2至t3内波形772的电压电平增加的量值可等于电压电平7842与电压电平7841之间的差值。在时间段t2至t3内波形770的电压电平增加的量值可等于在时间段t2至t3内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t3处，对于时间段t3至t4，波形770的电压电平可增加到电压电平780X，并且波形772的电压电平可增加到电压电平784X。在时间段t3至t4内波形770的电压电平增加的量值可等于电压电平780X与电压电平7802之间的差值，而时间段t3至t4内波形772的电压电平增加的量值可等于电压电平784X与电压电平784X之间的差值。在时间段t3至t4内波形770的电压电平增加的量值可等于在时间段t3至t4内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。在时间段t3至t4内波形770和772的步长用虚线描绘，以表示在时间t3至时间t4之间可能出现多于一个步长的施加电压电平。
在时间t4处，对于时间段t4至t5，波形770的电压电平可增加到电压电平780N-2，并且波形772的电压电平可增加到电压电平784N-2。在时间段t4至t5内波形770的电压电平增加的量值可等于电压电平780N-2与电压电平780X的差值，而时间段t4至t5内波形772的电压电平增加的量值可等于电压电平784N-2与电压电平784X之间的差值。在时间段t4至t5内波形770的电压电平增加的量值可等于在时间段t4至t5内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t5处，对于时间段t5至t6，波形770的电压电平可增加到电压电平780N-1，并且波形772的电压电平可增加到电压电平784N-1。在时间段t5至t6内波形770的电压电平增加的量值可等于电压电平780N-1与电压电平780N-2之间的差值，而时间段t5至t6内波形772的电压电平增加的量值可等于电压电平784N-1与电压电平784N-2之间的差值。在时间段t5至t6内波形770的电压电平增加的量值可等于在时间段t5至t6内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t6处，对于时间段t6至t7，波形770的电压电平可增加到电压电平780N，并且波形772的电压电平可增加到电压电平784N。在时间段t6至t7内波形770的电压电平增加的量值可等于电压电平780N与电压电平780N-1之间的差值，而时间段t6至t7内波形772的电压电平增加的量值可等于电压电平784N与电压电平784N-1之间的差值。在时间段t6至t7内波形770的电压电平增加的量值可等于在时间段t6至t7内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t7处，当波形770具有电压电平780N时，波形770和772的电压电平可停止增加。在时间段t7至t8期间，可将电压电平施加到选择性地连接到源极216(或数据线204)的串联连接的存储器单元串的存储器单元208的控制栅极，该电压电平可预期(例如)结合施加到源极216(或数据线204)的电压电平780N而从存储器单元的数据存储结构移除电荷。在时间t8处，波形770和772的电压电平可被放电到例如初始电压电平。然后可执行擦除验证操作以确定存储器单元是否被充分擦除，或者是否可施加另一(例如，较高)擦除脉冲。
在时间t1至时间t7之间的特定时间段(例如，t1至t2、t2至t3、t3至t4等)的电压电平增加的斜率可被定义为该时间段的电压电平增加的量值除以该时间段的持续时间。对于连续时间段t1至t2、t2至t3、t3至t4等，电压电平增加的斜率可为相等的，使得增加速率可被认为是恒定的。对于一些实施例，这些时间段的量值和持续时间也可相等。替代地，对于连续时间段t1至t2、t2至t3、t3至t4等，电压电平增加的斜率可包含多个不同的斜率值，使得增加速率可被认为是可变的。
图7B概念性地描绘了根据进一步实施例的用于生成GIDL电流的电压电平的波形。图7B可表示在擦除操作期间施加的电压电平。在图7B中，波形770可表示施加到源极216(或数据线204)的电压电平，并且波形772可表示施加到控制线222(或控制线224)的电压电平。波形770可表示擦除操作的擦除脉冲。源极216和数据线204可各自被称为选择性地连接串联连接的存储器单元串的节点，而分别与控制线222和224相对应的GG门可被称为连接到(例如，直接连接到)其对应节点(例如，分别为源极216或数据线204)并选择性地连接到其对应的串联连接的存储器单元串。
在时间ti处，波形770和波形772可各自处于初始电压电平，例如，0V。同样在时间ti处，对于时间段ti至t0，波形770的电压电平可维持在初始电压电平，并且波形772的电压电平可减小到可具有低于初始电压电平的量值771的电压电平784i。量值771可等于擦除操作的期望偏移。
在时间t0处，对于时间段t0至t1，波形770的电压电平可增加到可具有高于初始电压电平的量值782的电压电平7800，并且波形772的电压电平可增加到可具有高于电压电平784i的量值782的电压电平7840，使得对于时间段t0至t1，波形770和772的增加速率可被认为是相同的。
在时间t1处，对于时间段t1至t2，波形770的电压电平可增加到电压电平7801，并且波形772的电压电平可增加到电压电平7841。在时间段t1至t2内波形770的电压电平增加的量值可等于电压电平7801与电压电平7800之间的差值，而时间段t1至t2内波形772的电压电平增加的量值可等于电压电平7841与电压电平7840之间的差值。在时间段t1至t2内波形770的电压电平增加的量值可等于在时间段t1至t2内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t2处，对于时间段t2至t3，波形770的电压电平可增加到电压电平7802，并且波形772的电压电平可增加到电压电平7842。在时间段t2至t3内波形770的电压电平增加的量值可等于电压电平7802与电压电平780\1之间的差值，而时间段t2至t3内波形772的电压电平增加的量值可等于电压电平7842与电压电平7841之间的差值。在时间段t2至t3内波形770的电压电平增加的量值可等于在时间段t2至t3内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t3处，对于时间段t3至t4，波形770的电压电平可增加到电压电平780X，并且波形772的电压电平可增加到电压电平784X。在时间段t3至t4内波形770的电压电平增加的量值可等于电压电平780X与电压电平7802之间的差值，而时间段t3至t4内波形772的电压电平增加的量值可等于电压电平784X与电压电平784X之间的差值。在时间段t3至t4内波形770的电压电平增加的量值可等于在时间段t3至t4内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。在时间段t3至t4内波形770和772的步长用虚线描绘，以表示在时间t3至时间t4之间可能出现多于一个步长的施加电压电平。
在时间t4处，对于时间段t4至t5，波形770的电压电平可增加到电压电平780N-2，并且波形772的电压电平可增加到电压电平784N-2。在时间段t4至t5内波形770的电压电平增加的量值可等于电压电平780N-2与电压电平780X的差值，而时间段t4至t5内波形772的电压电平增加的量值可等于电压电平784N-2与电压电平784X之间的差值。在时间段t4至t5内波形770的电压电平增加的量值可等于在时间段t4至t5内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t5处，对于时间段t5至t6，波形770的电压电平可增加到电压电平780N-1，并且波形772的电压电平可增加到电压电平784N-1。在时间段t5至t6内波形770的电压电平增加的量值可等于电压电平780N-1与电压电平780N-2之间的差值，而时间段t5至t6内波形772的电压电平增加的量值可等于电压电平784N-1与电压电平784N-2之间的差值。在时间段t5至t6内波形770的电压电平增加的量值可等于在时间段t5至t6内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t6处，对于时间段t6至t7，波形770的电压电平可增加到电压电平780N，并且波形772的电压电平可增加到电压电平784N。在时间段t6至t7内波形770的电压电平增加的量值可等于电压电平780N与电压电平780N-1之间的差值，而时间段t6至t7内波形772的电压电平增加的量值可等于电压电平784N与电压电平784N-1之间的差值。在时间段t6至t7内波形770的电压电平增加的量值可等于在时间段t6至t7内波形772的电压电平增加的量值，使得增加速率可被认为是相同的。
在时间t7处，当波形770具有电压电平780N时，波形770和772的电压电平可停止增加。在时间段t7至t8期间，可将电压电平施加到选择性地连接到源极216(或数据线204)的串联连接的存储器单元串的存储器单元208的控制栅极，该电压电平可预期(例如)结合施加到源极216(或数据线204)的电压电平780N而从存储器单元的数据存储结构移除电荷。在时间t8处，波形770和772的电压电平可被放电到例如初始电压电平。然后可执行擦除验证操作以确定存储器单元是否被充分擦除，或者是否可施加另一(例如，较高)擦除脉冲。
在时间t0至时间t7之间的特定时间段(例如，t0至t1、t1至t2、t2至t3等)的电压电平增加的斜率可被定义为该时间段的电压电平增加的量值除以该时间段的持续时间。对于连续时间段t0至t1、t1至t2、t2至t3等，电压电平增加的斜率可为相等的，使得增加速率可被认为是恒定的。替代地，对于连续时间段t0至t1、t1至t2、t2至t3等，电压电平增加的斜率可包含多个不同的斜率值，使得增加速率可被认为是可变的。对于一些实施例，这些时间段的量值和持续时间可变化。例如，时间段t0至t1(例如，多个连续时间段中的第一时间段)内的电压电平增加的斜率可不同于(例如，大于)时间段t1至t2内的电压电平增加的斜率。对于一些实施例，除了多个连续时间段中的第一时间段之外，多个连续时间段中的每个时间段的斜率可相等。
图8是根据实施例的操作存储器的方法的流程图。例如，图8的方法可表示擦除操作的一部分。
在801处，可将正第一电压电平施加到选择性地连接到串联连接的存储器单元串的第一节点，同时将负第二电压电平施加到连接到第一节点并选择性地连接到串联连接的存储器单元串的晶体管的控制栅极。作为示例，参考图2A，第一电压电平可施加到源极216，而第二电压电平可施加到控制线222。替代地，第一电压电平可施加到数据线2040，而第二电压电平可施加到控制线224。第一电压电平与第二电压电平之间的电压差可等于擦除操作的期望偏移。例如，该动作可对应于图7A或图7B的时间t1处的波形770的电压电平，并且对应于图7A或图7B的时间t1处的波形772的电压电平。
尽管应当理解，可关于源极216和控制线222和/或关于数据线204(例如，或多条数据线204)和控制线224执行图8的方法，但是将参考与选择性地连接到串联连接的存储器单元串的第一节点相对应的源极216和与施加到连接到第一节点并选择性地连接到串联连接的存储器单元串的晶体管218的控制栅极的电压电平相对应的控制线222来描述图8的其余讨论。
在803处，施加到第一节点(例如，施加到源极216)的电压电平可增加到第三电压电平(例如，高于第一电压电平)，而施加到晶体管的控制栅极(例如，施加到控制线222)的电压电平可增加到低于第三电压电平且高于第一电压电平的第四电压电平。第三电压电平与第四电压电平之间的电压差可等于擦除操作的期望偏移。例如，该动作可以对应于图7A或图7B的时间段t1至t7。在图7A或图7B的时间段t1至t7期间，波形770和772的电压电平的增加速率是相等的。对于一些实施例，除了相等之外，波形770和772的电压电平的增加速率在图7A或图7B的时间段t1至t7期间还可为恒定的或可变的。
在805处，当施加到第一节点(例如，施加到源极216)的电压电平处于第三电压电平时，可将可预期从存储器单元的数据存储结构移除电荷的特定电压电平施加到串联连接的存储器单元串的存储器单元的控制栅极。例如，该动作可对应于图7A或图7B的时间段t7至t8。对于一些实施例，该特定电压电平可进一步在施加到第一节点的电压电平处于第三电压电平之前(例如，当施加到第一节点的电压电平增加到第三电压电平时)施加。例如，可在图7A或图7B的时间t0处施加特定的电压电平。
图9是根据另一实施例的操作存储器的方法的流程图。例如，图9的方法可表示擦除操作的一部分。
在911处，可将负第一电压电平施加到连接在第一节点与串联连接的存储器单元串之间的晶体管的控制栅极，该控制栅极可直接连接到第一节点并(例如，选择性地或直接地)连接到串联连接的存储器单元串。作为示例，参考图2A，第一电压电平可施加到控制线222。替代地，第一电压电平可施加到控制线224。第一电压电平可具有等于擦除操作的期望偏移的量值。例如，该动作可对应于图7A的时间t1处的波形772的电压电平，或者对应于图7B的时间t0处的波形772的电压电平。
尽管应当理解，可关于源极216和控制线222和/或关于数据线204(例如，或多条数据线204)和控制线224执行图9的方法，但是将参考与选择性地连接到串联连接的存储器单元串的第一节点相对应的源极216和与施加到连接到第一节点并选择性地连接到串联连接的存储器单元串的晶体管218的控制栅极的电压电平相对应的控制线222来描述图9的其余讨论。
在913处，施加到第一节点(例如，施加到源极216)的电压电平可以特定速率增加，而施加到晶体管的控制栅极(例如，施加到控制线222)的电压电平可以该特定速率(例如，同时)增加。特定的增加速率可表示恒定增加速率或可变增加速率。以这种方式，可认为施加到第一节点的电压电平与施加到晶体管的控制栅极的电压电平之间的电压差维持在恒定值，例如等于擦除操作的期望偏移。例如，该动作可对应于图7A的时间段t1至t7，或者对应于图7B的时间段t0至t7。如本文使用的，同时执行的多个动作将意味着这些动作中的每一个被执行相应的时间段，并且这些相应的时间段中的每一个部分地或整体地与其余的相应时间段中的每一个重叠。换句话说，这些动作同时执行至少一段时间。
在915处，当施加到第一节点(例如，施加到源极216)的电压电平达到特定电压电平时，可停止增加到施加于第一节点的电压电平并停止增加到施加于晶体管的控制栅极(例如，施加到控制线222)的电压电平。例如，该动作可对应于图7A或图7B的时间t7。
在917处，当施加到第一节点(例如，施加到源极216)的电压电平处于特定电压电平时，可将可预期从存储器单元的数据存储结构移除电荷的电压电平施加到串联连接的存储器单元串的存储器单元的控制栅极。例如，该动作可对应于图7A或图7B的时间段t7至t8。
图10是根据进一步实施例的操作存储器的方法的流程图。例如，图10的方法可表示擦除操作的一部分。
在1021处，可将第一电压电平施加到选择性地连接到串联连接的存储器单元串的第一节点，同时将第一电压电平施加到连接在第一节点与串联连接的存储器单元串之间的晶体管的控制栅极，该控制栅极可直接连接到第一节点并(例如，选择性地或直接地)连接到串联连接的存储器单元串。作为，参考图2A，第一电压电平可施加到源极216和控制线222。替代地，第一电压电平可施加到数据线2040和控制线224。例如，该动作可对应于图7A的时间t0。例如，第一电压电平可对应于接地或0V。
尽管应当理解，可关于源极216和控制线222和/或关于数据线204(例如，或多条数据线204)和控制线224执行图10的方法，但是将参考与选择性地连接到串联连接的存储器单元串的第一节点相对应的源极216和与施加到连接到第一节点并选择性地连接到串联连接的存储器单元串的晶体管218的控制栅极的电压电平相对应的控制线222来描述图10的其余讨论。
在1023处，施加到第一节点(例如，施加到源极216)的电压电平可增加到第二电压电平，而施加到晶体管的控制栅极(例如，施加到控制线222)的电压电平可减小到第三电压电平。第二电压电平与第三电压电平之间的电压差可等于擦除操作的期望偏移。例如，该动作可对应于图7A的时间t0处的波形770的电压电平增加，并且对应于图7A的时间t0处的波形772的电压电平减小。
在1025处，对于多个连续时间段中的每一个，施加到第一节点(例如，施加到源极216)的电压电平可在该时间段内增加对应量值，并且施加到晶体管的控制栅极(例如，施加到控制线222)的电压电平可在该时间段内增加对应量值。该动作可对应于图7A的时间段t1至t7中的连续时间段(例如，t1至t2、t2至t3、t3至t4等)内波形770和772的电压电平增加，例如其中7801减去7800可等于7841减去7840，7802减去7801可等于7842减去7841，780X减去7802可等于784X减去7842等。
在1027处，在多个连续时间段中的最后时间段(例如，时间段t6至t7)之后，可将可预期从存储器单元的数据存储结构移除电荷的电压电平施加到串联连接的存储器单元串的存储器单元的控制栅极。例如，该动作可对应于图7A的时间段t7至t8。
图11是根据又一实施例的操作存储器的方法的流程图。例如，图11的方法可表示擦除操作的一部分。
在1131处，可将第一电压电平施加到选择性地连接到串联连接的存储器单元串的第一节点，同时将第一电压电平施加到连接在第一节点与串联连接的存储器单元串之间的晶体管的控制栅极，该控制栅极可直接连接到第一节点并(例如，选择性地或直接地)连接到串联连接的存储器单元串。作为，参考图2A，第一电压电平可施加到源极216和控制线222。替代地，第一电压电平可施加到数据线2040和控制线224。例如，该动作可对应于图7B的时间ti。例如，第一电压电平可对应于接地或0V。
尽管应当理解，可关于源极216和控制线222和/或关于数据线204(例如，或多条数据线204)和控制线224执行图11的方法，但是将参考与选择性地连接到串联连接的存储器单元串的第一节点相对应的源极216和与施加到连接到第一节点并选择性地连接到串联连接的存储器单元串的晶体管218的控制栅极的电压电平相对应的控制线222来描述图11的其余讨论。
在1133处，施加到第一节点(例如，施加到源极216)的电压电平可维持在第一电压电平，而施加到晶体管的控制栅极(例如，施加到控制线222)的电压电平可减小到第二电压电平。第二电压电平的量值可等于擦除操作的期望偏移。例如，该动作可对应于图7B的时间段ti至t0的波形772的电压电平降低。
在1135处，对于多个连续时间段中的每一个，施加到第一节点(例如，施加到源极216)的电压电平可在该时间段内增加对应量值，并且施加到晶体管的控制栅极(例如，施加到控制线222)的电压电平可在该时间段内增加对应量值。该动作可对应于图7B的时间段t0至t7中的连续时间段(例如，t0至t1、t1至t2、t2至t3等)的波形770和772的电压电平增加，例如其中7800可等于7840减去784i，其中7801减去7800可等于7841减去7840，7802减去7801可等于7842减去7841，780X减去7802可等于784X减去7842等。
在1137处，在多个连续时间段中的最后时间段(例如，时间段t6至t7)之后，可将可预期从存储器单元的数据存储结构移除电荷的电压电平施加到串联连接的存储器单元串的存储器单元的控制栅极。例如，该动作可以对应于图7B的时间段t7至t8。
结论
尽管已在本文中示出和描述特定实施例，但是本领域的一般技术人员应当理解，意图实现相同结果的任何布置都可以取代所示的特定实施例。对实施例的许多修改将是本领域普通技术人员已知的。因此，本申请旨在涵盖实施例的任何修改或变化。

Claims (35)

1.一种操作存储器的方法，其包括：
将正第一电压电平施加到选择性地连接到串联连接的存储器单元串的第一节点，同时将负第二电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；以及
将施加到所述第一节点的所述电压电平增加到第三电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平增加到低于所述第三电压电平且高于所述第一电压电平的第四电压电平。
2.根据权利要求1所述的方法，其还包括：
当施加到所述第一节点的所述电压电平处于所述第三电压电平时，将预期从所述存储器单元的数据存储结构移除电荷的电压电平施加到所述串联连接的存储器单元串的存储器单元的控制栅极。
3.根据权利要求2所述的方法，其还包括在将施加到所述第一节点的所述电压电平增加到所述第三电压电平之前将所述电压电平施加到所述存储器单元的所述控制栅极。
4.根据权利要求1所述的方法，其中所述第一电压电平与所述第二电压电平之间的电压差等于所述第三电压电平与所述第四电压电平之间的电压差。
5.根据权利要求4所述的方法，其中所述第一电压电平与所述第二电压电平之间的所述电压差等于足以产生通过所述晶体管的栅致漏极泄漏(GIDL)电流的电压差。
6.根据权利要求4所述的方法，其中将施加到所述第一节点的所述电压电平增加到所述第三电压电平具有特定持续时间，并且其中将施加到所述晶体管的所述控制栅极的所述电压电平增加到所述第四电压电平具有所述特定持续时间。
7.根据权利要求1所述的方法，其中增加施加到所述第一节点的所述电压电平和增加施加到所述晶体管的所述控制栅极的所述电压电平包括以特定速率增加施加到所述第一节点的所述电压电平和以所述特定速率增加施加到所述晶体管的所述控制栅极的所述电压电平。
8.根据权利要求7所述的方法，其中以所述特定速率增加施加到所述第一节点的所述电压电平和以所述特定速率增加施加到所述晶体管的所述控制栅极的所述电压电平还包括以可变速率增加施加到所述第一节点的所述电压电平和增加施加到所述晶体管的所述控制栅极的所述电压电平。
9.根据权利要求1所述的方法，其中将施加到所述第一节点的所述电压电平增加到所述第三电压电平包括使用第一多个电压电平阶跃变化将施加到所述第一节点的所述电压电平增加到所述第三电压电平，并且其中将施加到所述晶体管的所述控制栅极的所述电压电平增加到所述第四电压电平包括使用第二多个电压电平阶跃变化将施加到所述晶体管的所述控制栅极的所述电压电平增加到所述第四电压电平。
10.根据权利要求1所述的方法，其还包括：
将正第五电压电平施加到选择性地连接到所述串联连接的存储器单元串的第二节点，同时将负第六电压电平施加到连接在所述第二节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；以及
将施加到所述第二节点的所述电压电平增加到第七电压电平，同时将施加到连接到所述第二节点的所述晶体管的所述控制栅极的所述电压电平增加到低于所述第七电压电平且高于所述第五电压电平的第八电压电平。
11.根据权利要求10所述的方法，其中所述第五电压电平等于所述第一电压电平，所述第六电压电平等于所述第二电压电平，所述第七电压电平等于所述第三电压电平，并且所述第八电压电平等于所述第四电压电平。
12.一种操作存储器的方法，其包括：
将负第一电压电平施加到连接在第一节点与串联连接的存储器单元串之间的晶体管的控制栅极；
以特定速率增加施加到所述第一节点的电压电平，同时以所述特定速率增加施加到所述晶体管的所述控制栅极的所述电压电平；以及
当施加到所述第一节点的所述电压电平达到特定电压电平时，停止增加施加到所述第一节点的所述电压电平并停止增加施加到所述晶体管的所述控制栅极的所述电压电平。
13.根据权利要求12所述的方法，其还包括：
当施加到所述第一节点的所述电压电平处于所述特定电压电平时，将预期从所述存储器单元的数据存储结构移除电荷的电压电平施加到所述串联连接的存储器单元串的存储器单元的控制栅极。
14.根据权利要求13所述的方法，其还包括在施加到所述第一节点并以所述特定速率增加的所述电压电平达到所述特定电压电平之前将所述电压电平施加到所述存储器单元的所述控制栅极。
15.根据权利要求12所述的方法，其中将所述负第一电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的所述晶体管的所述控制栅极包括将所述负第一电压电平施加到连接在所述串联连接的存储器单元串与特定节点之间的晶体管的控制栅极，所述特定节点选自由选择性地连接到所述串联连接的存储器单元串的源极和选择性地连接到所述串联连接的存储器单元串的数据线组成的群组。
16.根据权利要求12所述的方法，其中将所述负第一电压电平施加到所述晶体管的所述控制栅极包括将施加到所述晶体管的所述控制栅极的所述电压电平从初始电压电平减小到所述第一电压电平，并且其中所述方法还包括：
将施加到所述第一节点的电压电平从所述初始电压电平增加到第二电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平从所述初始电压电平减小到所述第一电压电平。
17.根据权利要求12所述的方法，其中将所述负第一电压电平施加到所述晶体管的所述控制栅极包括将施加到所述晶体管的所述控制栅极的所述电压电平从初始电压电平减小到所述第一电压电平，并且其中所述方法还包括：
将施加到所述第一节点的电压电平维持在所述初始电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平从所述初始电压电平减小到所述第一电压电平。
18.根据权利要求12所述的方法，其中以所述特定速率增加施加到所述第一节点的所述电压电平包括以可变速率增加施加到所述第一节点的所述电压电平。
19.根据权利要求12所述的方法，其还包括：
将负第二电压电平施加到连接在第二节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；
以所述特定速率增加施加到所述第二节点的电压电平，同时以所述特定速率增加施加到连接在所述第二节点与所述串接连接的存储器单元串之间的所述晶体管的所述控制栅极的所述电压电平；以及
当施加到所述第二节点的所述电压电平达到第三电压电平时，停止增加施加到所述第二节点的所述电压电平并停止增加施加到连接在所述第二节点与所述串联连接的存储器单元串之间的所述晶体管的所述控制栅极的所述电压电平。
20.根据权利要求19所述的方法，其中所述第二电压电平等于所述第一电压电平，并且其中所述第三电压电平等于所述特定电压电平。
21.根据权利要求19所述的方法，其中所述第一节点是选择性地连接到所述串联连接的存储器单元串的数据线，并且其中所述第二节点是选择性地连接到所述串联连接的存储器单元串的源极。
22.根据权利要求12所述的方法，其中连接在所述第一节点与所述串联连接的存储器单元串之间的所述晶体管包括单个晶体管，所述单个晶体管直接连接到所述第一节点并直接连接到所述串联连接的存储器单元串。
23.一种存储器，其包括：
存储器单元阵列，所述存储器单元阵列包括多个串联连接的存储器单元串；以及
控制器，所述控制器用于存取所述存储器单元阵列，其中所述控制器被配置为使所述存储器：
将第一电压电平施加到选择性地连接到所述多个存储器单元串中的一个串联连接的存储器单元串的第一节点，同时将所述第一电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；
将施加到所述第一节点的所述电压电平增加到第二电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平减小到第三电压电平；以及
对于多个连续时间段中的每个时间段：
在所述时间段内将施加到所述第一节点的所述电压电平增加对应量值；以及
在所述时间段内将施加到所述晶体管的所述控制栅极的所述电压电平增加所述对应量值。
24.根据权利要求23所述的存储器，其中所述控制器还被配置为使所述存储器：
在所述多个连续时间段中的最后时间段之后，将预期从所述存储器单元的数据存储结构移除电荷的电压电平施加到所述串联连接的存储器单元串的存储器单元的控制栅极。
25.根据权利要求23所述的存储器，其中所述控制器被配置为使所述存储器将所述第一电压电平施加到所述第一节点包括所述控制器被配置为使所述存储器将所述第一电压电平施加到选自由选择性地连接到所述串联连接的存储器单元串的源极和选择性地连接到所述串联连接的存储器单元串的数据线组成的群组的节点。
26.根据权利要求23所述的存储器，其中所述控制器被配置为使所述存储器将所述第一电压电平施加到所述第一节点还包括所述控制器被配置为使所述存储器将接地电压施加到所述第一节点。
27.根据权利要求23所述的存储器，其中所述第二电压电平与所述第三电压电平之间的电压差被配置为生成从所述第一节点通过所述晶体管的栅致漏极泄漏(GIDL)电流。
28.根据权利要求23所述的存储器，其中所述多个连续时间段中的特定时间段的对应量值大于所述多个连续时间段中的不同时间段的所述对应量值。
29.根据权利要求28所述的存储器，其中所述特定时间段是所述多个连续时间段中的第一时间段。
30.根据权利要求29所述的存储器，其中所述多个连续时间段中除所述特定时间段之外的每个时间段的所述对应量值是相同的量值。
31.一种存储器，其包括：
存储器单元阵列，所述存储器单元阵列包括多个串联连接的存储器单元串；以及
控制器，所述控制器用于存取所述存储器单元阵列，其中所述控制器被配置为使所述存储器：
将第一电压电平施加到选择性地连接到所述多个存储器单元串中的一个串联连接的存储器单元串的第一节点，同时将所述第一电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；
将施加到所述第一节点的所述电压电平维持在所述第一电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平减小到第二电压电平；以及
对于多个连续时间段中的每个时间段：
在所述时间段内将施加到所述第一节点的所述电压电平增加对应量值；以及
在所述时间段内将施加到所述晶体管的所述控制栅极的所述电压电平增加所述对应量值。
32.根据权利要求31所述的存储器，其中所述控制器还被配置为使所述存储器：
在所述多个连续时间段中的最后时间段之后，将预期从所述存储器单元的数据存储结构移除电荷的电压电平施加到所述串联连接的存储器单元串的存储器单元的控制栅极。
33.根据权利要求31所述的存储器，其中所述多个连续时间段中的特定时间段的对应量值大于所述多个连续时间段中的后续时间段的所述对应量值。
34.根据权利要求33所述的存储器，其中所述特定时间段的持续时间大于所述后续时间段的持续时间。
35.根据权利要求33所述的存储器，其中所述特定时间段的电压增加的斜率大于所述后续时间段的电压增加的斜率。
CN202080059560.8A 2019-08-29 2020-08-12 擦除存储器 Pending CN114303195A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/555,050 US11011236B2 (en) 2019-08-29 2019-08-29 Erasing memory
US16/555,050 2019-08-29
PCT/US2020/045846 WO2021041029A1 (en) 2019-08-29 2020-08-12 Erasing memory

Publications (1)

Publication Number Publication Date
CN114303195A true CN114303195A (zh) 2022-04-08

Family

ID=72243207

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080059560.8A Pending CN114303195A (zh) 2019-08-29 2020-08-12 擦除存储器

Country Status (4)

Country Link
US (3) US11011236B2 (zh)
EP (1) EP4022617A1 (zh)
CN (1) CN114303195A (zh)
WO (1) WO2021041029A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011236B2 (en) * 2019-08-29 2021-05-18 Micron Technology, Inc. Erasing memory
US11276470B2 (en) * 2020-07-17 2022-03-15 Micron Technology, Inc. Bitline driver isolation from page buffer circuitry in memory device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
US8988937B2 (en) 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
US9064577B2 (en) * 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
US8824211B1 (en) 2013-02-14 2014-09-02 Sandisk Technologies Inc. Group word line erase and erase-verify methods for 3D non-volatile memory
US9318209B1 (en) 2015-03-24 2016-04-19 Sandisk Technologies Inc. Digitally controlled source side select gate offset in 3D NAND memory erase
US9449698B1 (en) * 2015-10-20 2016-09-20 Sandisk Technologies Llc Block and zone erase algorithm for memory
US10049750B2 (en) * 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
US10008271B1 (en) * 2017-09-01 2018-06-26 Sandisk Technologies Llc Programming of dummy memory cell to reduce charge loss in select gate transistor
US10755788B2 (en) * 2018-11-06 2020-08-25 Sandisk Technologies Llc Impedance mismatch mitigation scheme that applies asymmetric voltage pulses to compensate for asymmetries from applying symmetric voltage pulses
US10910064B2 (en) * 2018-11-06 2021-02-02 Sandisk Technologies Llc Location dependent impedance mitigation in non-volatile memory
US10650898B1 (en) * 2018-11-06 2020-05-12 Sandisk Technologies Llc Erase operation in 3D NAND flash memory including pathway impedance compensation
US11011236B2 (en) * 2019-08-29 2021-05-18 Micron Technology, Inc. Erasing memory

Also Published As

Publication number Publication date
EP4022617A1 (en) 2022-07-06
US20230078036A1 (en) 2023-03-16
US20210233591A1 (en) 2021-07-29
US11011236B2 (en) 2021-05-18
WO2021041029A1 (en) 2021-03-04
US11514987B2 (en) 2022-11-29
US20210065810A1 (en) 2021-03-04

Similar Documents

Publication Publication Date Title
US10643714B2 (en) Shielded vertically stacked data line architecture for memory
KR20190101500A (ko) 다수의 게이트 유도 드레인 누설 전류 발생기
US20180012634A1 (en) Memory device including current generator plate
US11710523B2 (en) Apparatus for discharging control gates after performing a sensing operation on a memory cell
US20230078036A1 (en) Erasing memory
US11688476B2 (en) Apparatus and methods for seeding operations concurrently with data line set operations
US20220084610A1 (en) Apparatus for mitigating program disturb
US20240013840A1 (en) Configuration of a memory device for programming memory cells
US11004516B2 (en) Erasing memory cells
US20240177755A1 (en) Volatile data storage in nand memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination