KR20190101500A - 다수의 게이트 유도 드레인 누설 전류 발생기 - Google Patents

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KR20190101500A
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Abstract

일부 실시 예는 장치들 및 그러한 장치들을 사용 및 형성하는 방법들을 포함한다. 상기 장치들 중 하나의 장치는 상기 장치의 각각의 제1 및 제2 레벨들에 위치된 제1 및 제2 도전체들, 제1 및 제2 도전체들 사이에 연장되는 길이를 포함하는 필라, 필라를 따라 위치된 메모리 셀들 및 제어 라인들, 제1 도전체와 메모리 셀들 사이 필라를 따라 위치된 제1 선택 게이트 및 제1 선택 라인, 제1 도전체와 제1 선택 라인 사이 필라를 따라 위치된 제2 선택 게이트 및 제2 선택 라인, 제1 도전체와 제1 선택 라인 사이 필라를 따라 위치된 제1 트랜지스터 및 제1 트랜지스터 게이트 라인, 및 제1 도전체와 제1 트랜지스터 사이 필라를 따라 위치된 제2 트랜지스터 및 제2 트랜지스터 게이트 라인을 포함한다.

Description

다수의 게이트 유도 드레인 누설 전류 발생기
우선권 출원
본 출원은 2017년 1월 26일에 출원된 미국 출원 15/416,870호의 우선권 이익을 주장하며, 이는 그 전체가 참조로 본 출원에 통합된다.
메모리 소자들은 정보를 저장하기 위한 컴퓨터들 및 많은 전자 제품에 널리 사용된다. 메모리 소자는 일반적으로 많은 메모리 셀을 갖는다. 메모리 소자는 정보를 메모리 셀들에 저장하기 위한 기록 동작, 저장된 정보를 인출하기 위한 판독 동작 및 메모리 셀들의 일부 또는 전부로부터 정보(예를 들어, 더 이상 쓸모가 없는 정보)를 지우기 위한 소거 동작을 수행한다. 이들 동작들의 신뢰성은 메모리 소자의 구조 및 이를 동작시키는데 사용되는 기술들에 크게 의존한다. 일부 종래의 메모리 소자는 일부 애플리케이션에는 신뢰할 수 있지만 그 외 다른 애플리케이션들에는 적합하지 않은 구조들 및 동작들을 갖는다.
도 1은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자 형태의 장치의 블록도를 도시한다.
도 2a는 본 출원에 설명된 일부 실시 예에 따른 상하단 게이트 유도 누설(GIDL) 전류원 회로들을 갖는 메모리 어레이를 포함하는 메모리 소자의 일 부분의 블록도를 도시한다.
도 2b는 본 출원에 설명된 일부 실시 예에 따른 도 2a의 메모리 소자의 개략도를 도시한다.
도 2c는 본 출원에 설명된 일부 실시 예에 따른 도 2b의 메모리 소자의 일 부분의 개략도를 도시한다.
도 2d는 본 출원에 설명된 일부 실시 예에 따른 예시적인 소거, 기록 및 판독 동작들 동안 도 2a 내지 도 2c의 메모리 소자의 신호들 중 일부의 예시적인 파형들을 도시한다.
도 3은 본 출원에 설명된 일부 실시 예에 따른 도 2a 내지 도 2c의 메모리 소자의 일 부분의 구조의 측면도를 도시한다.
도 4는 본 출원에 설명된 일부 실시 예에 따른 도 3의 메모리 소자의 필라에서의 인터페이스의 위치와 메모리 소자의 소거 동작 동안 발생되는 소거 GIDL 전류 간 예시적인 관계를 도시한 그래프이다.
도 5a는 본 출원에 설명된 일부 실시 예에 따른 도 2a의 메모리 소자의 변형 예일 수 있는 메모리 소자의 일 부분의 블록도를 도시한다.
도 5b는 본 출원에 설명된 일부 실시 예에 따른 도 5a의 메모리 소자의 개략도를 도시한다.
도 5c는 본 출원에 설명된 일부 실시 예에 따른 도 5b의 메모리 소자의 일 부분의 개략도를 도시한다.
도 5d는 본 출원에 설명된 일부 실시 예에 따른 예시적인 소거, 기록 및 판독 동작들 동안 도 5a 내지 도 5c의 메모리 소자의 신호들 중 일부의 예시적인 파형들을 도시한다.
도 6은 본 출원에 설명된 일부 실시 예에 따른 도 5a 내지 도 5c의 메모리 소자의 일 부분의 구조의 측면도를 도시한다.
도 7은 본 출원에 설명된 일부 실시 예에 따른 도 6의 메모리 소자의 필라에서의 인터페이스의 위치와 메모리 소자의 소거 동작 동안 발생되는 소거 GIDL 전류 간 예시적인 관계를 도시한 그래프이다.
도 8a는 본 출원에 설명된 일부 실시 예에 따른 도 2a의 메모리 소자 및 도 5a의 메모리 소자의 변형 예일 수 있는 메모리 소자의 일 부분의 블록도를 도시한다.
도 8b는 본 출원에 설명된 일부 실시 예에 따른 도 8a의 메모리 소자의 개략도를 도시한다.
도 8c는 본 출원에 설명된 일부 실시 예에 따른 도 8b의 메모리 소자의 일 부분의 개략도를 도시한다.
도 8d는 본 출원에 설명된 일부 실시 예에 따른 예시적인 소거, 기록 및 판독 동작들 동안 도 8a 내지 도 8c의 메모리 소자의 신호들 중 일부의 예시적인 파형들을 도시한다.
도 9는 본 출원에 설명된 일부 실시 예에 따른 도 8a 내지 도 8c의 메모리 소자의 일 부분의 구조의 측면도를 도시한다.
도 10, 도 11 및 도 12는 본 출원에 설명된 일부 실시 예에 따른 메모리 소자를 형성하는 예시적인 프로세스들에서의 순차적인 스테이지들을 도시한다.
도 1은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(100) 형태의 장치의 블록도를 도시한다. 메모리 소자(100)는 블록들(메모리 셀 블록들), 이를테면 블록들(1030 및 1031)에 배열된 메모리 셀들(102)을 포함하는 하나의 메모리 어레이(또는 다수의 메모리 어레이)(101)를 포함할 수 있다. 메모리 소자(100)의 물리적 구조에서, 메모리 셀들(102)은 메모리 소자(100)의 기판(예를 들어, 반도체 기판) 위에 수직으로 배열(예를 들어, 서로 위에 적층)될 수 있다. 도 1은 두 개의 블록(1030 및 1031)을 갖는 메모리 소자(100)를 일례로서 도시한다. 메모리 소자(100)는 둘보다 많은 블록(예를 들어, 수천 개 이상의 블록까지)을 가질 수 있다.
도 1에 도시된 바와 같이, 메모리 소자(100)는 액세스 라인들(워드 라인들을 포함할 수 있는)(150) 및 데이터 라인들(비트 라인들을 포함할 수 있는)(170)을 포함할 수 있다. 액세스 라인들(150)은 신호들(예를 들어, 워드 라인 신호들)(WL0 내지 WLm)을 전달할 수 있다. 데이터 라인들(170)은 신호들(예를 들어, 비트 라인 신호들)(BL0 내지 BLn)을 전달할 수 있다. 메모리 소자(100)는 액세스 라인들(150)을 사용하여 선택적으로 블록들(1030 및 1031)의 메모리 셀들(102)에 액세스하고 데이터 라인들(170)을 사용하여 선택적으로 블록들(1030 및 1031)의 메모리 셀들(102)과 정보(예를 들어, 데이터)를 교환할 수 있다.
메모리 소자(100)는 어드레스 레지스터(107)를 포함하여 라인들(예를 들어, 어드레스 라인들)(103) 상의 어드레스 정보(예를 들어, 어드레스 신호들)(ADDR)를 수신할 수 있다. 메모리 소자(100)는 어드레스 레지스터(107)로부터의 어드레스 정보를 디코딩할 수 있는 로우 액세스 회로망(108) 및 컬럼 액세스 회로망(109)을 포함할 수 있다. 디코딩된 어드레스 정보에 기초하여, 메모리 소자(100)는 메모리 동작 동안 블록들(1030 및 1031) 중 어느 블록의 어느 메모리 셀들(102)이 액세스될지 결정할 수 있다. 메모리 소자(100)는 블록들(1030 및 1031)의 메모리 셀들(102)에서의 정보(예를 들어, 이전에 저장된 정보)를 판독(예를 들어, 감지)하기 위한 판독 동작, 또는 블록들(1030 및 1031)의 메모리 셀들(102)에 정보를 저장(예를 들어, 프로그래밍)하기 위한 기록(예를 들어, 프로그래밍) 동작을 수행할 수 있다. 메모리 소자(100)는 신호들(BL0 내지 BLn)과 연관된 데이터 라인들(170)을 사용하여 메모리 셀들(102)에 저장될 정보를 제공하거나 메모리 셀들(102)로부터 판독된(예를 들어, 감지된) 정보를 획득할 수 있다. 또한 메모리 소자(100)는 블록들(1030 및 1031)의 메모리 셀들(102)의 일부 또는 전부에서 정보를 소거하기 위한 소거 동작을 수행할 수 있다.
메모리 소자(100)는 라인들(104) 상의 제어 신호들에 기초하여 메모리 소자(100)의 메모리 동작들을 제어하도록 구성될 수 있는 제어 유닛(118)을 포함할 수 있다. 라인들(104) 상의 제어 신호들의 예들은 메모리 소자(100)가 어느 동작(예를 들어, 판독, 기록 또는 소거 동작)을 수행할 수 있는지를 나타내기 위한 하나 이상의 클록 신호 및 기타 신호(예를 들어, 칩 인에이블 신호(CE#), 기록 인에이블 신호(WE#))를 포함한다.
메모리 소자(100)는 감지 증폭기들 및 페이지 버퍼 회로들(예를 들어, 데이터 래치들)과 같은 구성요소들을 포함할 수 있는 감지 및 버퍼 회로망(120)을 포함할 수 있다. 감지 및 버퍼 회로망(120)은 컬럼 액세스 회로망(109)으로부터의 신호들(BL_SEL0 내지 BL_SELn)에 응답할 수 있다. 감지 및 버퍼 회로망(120)은 블록들(1030 및 1031)의 메모리 셀들(102)로부터 판독된(예를 들어, 판독 동작 동안) 정보의 값을 결정(예를 들어, 감지함으로써)하도록 그리고 정보의 값을 라인들(예를 들어, 글로벌 데이터 라인들)(175)에 제공하도록 구성될 수 있다. 또한 감지 및 버퍼 회로망(120)은 (예를 들어, 기록 동작 동안) 라인들(175) 상의 신호들을 사용하여 라인들(175) 상의 신호들의 값들(예를 들어, 전압 값들)에 기초하여 블록들(1030 및 1031)의 메모리 셀들(102)에 저장될(예를 들어, 프로그래밍될)(예를 들어, 기록 동작 동안) 정보의 값을 결정하도록 구성될 수 있다.
메모리 소자(100)는 블록들(1030 및 1031)의 메모리 셀들과 라인들(예를 들어, I/O 라인들)(105) 사이에서 정보를 교환하기 위한 입력/출력(I/O) 회로망(117)을 포함할 수 있다. 라인들(105) 상의 신호들(DQ0 내지 DQN)은 블록들(1030 및 1031)의 메모리 셀들(102)로부터 판독되거나 그것들에 저장되는 정보를 나타낼 수 있다. 라인들(105)은 메모리 소자(100) 내에 노드들을 또는 메모리 소자(100)가 존재할 수 있는 패키지 상에 핀들(또는 솔더 볼들)을 포함할 수 있다. 메모리 소자(100) 외부의 그 외 다른 소자들(예를 들어, 메모리 제어기 또는 프로세서)은 라인들(103, 104 및 105)을 통해 메모리 소자(100)와 통신할 수 있다.
메모리 소자(100)는 공급 전압들(Vcc 및 Vss)을 포함하여, 공급 전압을 수신할 수 있다. 공급 전압(Vss)은 대지 전위(예를 들어, 대략 제로 볼트 값을 갖는)에서 동작할 수 있다. 공급 전압(Vcc)은 외부 전원 이를테면 배터리 또는 교류 대 직류(AC-DC) 컨버터 회로망으로부터 메모리 소자(100)에 공급되는 외부 전압을 포함할 수 있다.
각각의 메모리 셀들(102)은 적어도 하나의 비트(예를 들어, 단일 비트)의 값 또는 다중 비트 이를테면 2, 3, 4 또는 다른 수의 비트의 값을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 예를 들어, 각각의 메모리 셀들(102)은 단일 비트의 이진 값 "0" 또는 "1"을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 셀 하나당 단일 비트를 때때로 단일 레벨 셀이라 칭한다. 다른 예에서, 각각의 메모리 셀들(102)은 2 비트의 4개의 가능한 값 "00", "01", "10"및 "11" 중 하나, 3 비트의 8개의 가능한 값 "000", "001", "010", "011", "100", "101", "110"및 "111" 중 하나, 또는 다른 수의 다중 비트의 그 외 다른 값들 중 하나와 같이 다중 비트에 대한 값을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 다중 비트를 저장할 수 있는 능력을 갖는 셀은 때때로 다중 레벨 셀(또는 다중 상태 셀)이라 칭한다.
메모리 소자(100)는 비휘발성 메모리 소자를 포함할 수 있고, 메모리 셀들(102)은 비휘발성 메모리 셀들을 포함할 수 있어, 메모리 셀들(102)이 전원(예를 들어, 전압 Vcc, Vss 또는 양자)이 메모리 소자(100)에서 연결이 끊어질 때 그에 저장된 특정 정보를 유지할 수 있게 된다. 예를 들어, 메모리 소자(100)는 NAND 플래시(예를 들어, 3-차원(3-D) NAND) 또는 NOR 플래시 메모리 소자와 같은 플래시 메모리 소자, 또는 가변 저항 메모리 소자(예를 들어, 상 변화 메모리 소자 또는 저항 RAM(랜덤 액세스 메모리) 소자)와 같은 다른 유형의 메모리 소자일 수 있다.
해당 기술분야에서의 통상의 기술자는 메모리 소자(100)가 본 출원에 설명된 예시적인 실시 예들을 모호하지 않게 하기 위해 도 1에 도시되지 않은 몇몇 기타 구성요소를 포함할 수 있다는 것을 인식할 수 있다. 메모리 소자(100)의 적어도 일 부분은 도 2 내지 도 12를 참조하여 후술될 임의의 메모리 소자들 중 임의의 메모리 소자의 구조들 및 동작들과 유사하거나 동일한 구조들을 포함하고 동작들을 수행할 수 있다.
도 2a는 본 출원에 설명된 일부 실시 예에 따른 회로들(285_1, 285_2, 285_3, 285_4, 287_1, 287_2, 287_3, 287_4), 메모리 셀 스트링들(231 내지 240, 291 및 292), 선택 회로들(241 내지 252 및 241' 내지 252')을 포함하는 메모리 소자(200)의 일 부분의 블록도를 도시한다. 메모리 소자(200)는 도 1의 메모리 소자(100)에 대응할 수 있다. 예를 들어, 메모리 어레이(201)는 도 1의 메모리 어레이(101)의 부분을 이룰 수 있다.
도 2b, 도 2c 및 도 2d를 참조하여 더 상세하게 설명될 바와 같이, 회로들(285_1, 285_2, 285_3 및 285_4) 및 회로들(287_1, 287_2, 287_3, 287_4)이 GIDL 전류를 발생시키기 위해 사용되어 메모리 소자(200)의 소거 동작을 개선하도록 도울 수 있다. 그에 따라, 회로들(285_1, 285_2, 285_3 및 285_4)은 전원 회로들(current generator circuits)(예를 들어, 상단 GILD 전원 회로들)이라 칭할 수 있고 회로들(287_1, 287_2, 287_3, 287_4)을 또한 전원 회로들(예를 들어, 하단 GILD 전원 회로들)이라 칭할 수 있다. 도 2a에서, "C.G. 회로"는 "전원 회로"를 나타낸다.
도 2a에 도시된 바와 같이, 메모리 소자(200)는 블록들(메모리 셀들의 블록들)(2030 및 2031)을 포함할 수 있다. 두 개의 블록이 일례로서 도시되어 있다. 메모리 소자(200)는 많은 블록(예를 들어, 수천 개 이상의 블록까지)을 포함할 수 있다. 각각의 블록들(2030 및 2031)은 그 자체의 메모리 셀 스트링들 및 관련 선택 회로들 및 GIDL 전원 회로들을 갖는다. 예를 들어, 블록(2030)은 메모리 셀 스트링들(231 내지 236) 및 선택 회로들(241 내지 246 및 241' 내지 246') 회로들(285_1 및 285_2) 및 회로들(287_1 및 287_2)을 갖는다. 블록(2031)은 메모리 셀 스트링들(237 내지 240, 291 및 292) 및 선택 회로들(247 내지 252 및 247' 내지 252') 회로들(285_3 및 285_4) 및 회로들(287_3 및 287_4)을 갖는다.
각각의 메모리 셀 스트링들(231 내지 240, 291 및 292)은 스트링에 배열되는(예를 들어, 서로 간에 직렬로 연결되는) 메모리 셀들(도 2b에 도시됨)을 가져 정보를 저장한다. 메모리 소자(200)의 동작(예를 들어, 기록 또는 판독) 동안, 메모리 셀 스트링들(231 내지 240, 291 및 292)은 선택된 메모리 셀 스트링들에 정보를 저장하거나 그것들로부터 정보를 인출하기 위해 선택된 메모리 셀 스트링에서의 메모리 셀들에 액세스하도록 개별적으로 선택될 수 있다. 그에 따라, 기록 동작 시, 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들의 선택된 메모리 셀들에 정보를 저장하도록 선택된 메모리 셀 스트링들(메모리 셀 스트링들(231 내지 240, 291 및 292) 중)이다. 판독 동작 시, 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들의 선택된 메모리 셀들로부터 정보를 판독하도록 선택된 메모리 셀 스트링들(메모리 셀 스트링들(231 내지 240, 291 및 292) 중)이다. 소거 동작 동안, 특정 블록에서의 메모리 셀 스트링들의 일부 또는 전부가 그것들로부터 정보를 소거하도록 선택(예를 들어, 동시에 선택)될 수 있다.
각각의 메모리 셀 스트링들(231 내지 240, 291 및 292)은 두 개의 선택 회로 및 두 개의 전원 회로와 연관(예를 들어, 그것들에 연결)될 수 있다. 예를 들어, 메모리 셀 스트링(231)이 선택 회로(예를 들어, 상단 선택 회로)(241), 선택 회로(예를 들어, 하단 선택 회로)(241'), 회로(285_1)(선택 회로(241) 바로 위) 및 회로(287_1)(선택 회로(241') 바로 아래) 와 연관된다. 도 2a는 각각의 블록들(2030 및 2031)에서의 여섯 개의 메모리 셀 스트링 및 그것들과 연관된 회로들(예를 들어, 상하단 선택 회로들 및 상하단 GIDL 전원 회로들)의 일례를 도시한다. 각각의 블록들(2030 및 2031)에서의 메모리 셀 스트링들 및 그것들과 연관된 선택 회로들 및 전원 회로들의 수는 달라질 수 있다.
메모리 소자(200)는 각각 신호들(BL0, BL1 및 BL2)을 전달하는 라인들(270, 271 및 272)을 포함할 수 있다. 라인들(270, 271 및 272)은 도 1의 데이터 라인들(170)에 대응할 수 있다. 도 2a에서, 각각의 라인들(270, 271 및 272)은 도전 라인으로서 구성될 수 있고 메모리 소자(200)의 각각의 데이터 라인(예를 들어, 비트 라인)의 부분을 이룰 수 있다. 블록들(2030 및 2031)의 메모리 셀 스트링들은 라인들(270, 271 및 272)을 공유할 수 있다. 예를 들어, 메모리 셀 스트링들(231, 232, 237 및 238)이 라인(270)을 공유할 수 있다. 메모리 셀 스트링들(233, 234, 239 및 240)은 라인(271)을 공유할 수 있다. 메모리 셀 스트링들(235, 236, 291 및 292)은 라인(272)을 공유할 수 있다. 도 2a는 세 개의 라인(예를 들어, 데이터 라인)(270, 271 및 272)을 일례로서 도시한다. 데이터 라인들의 수는 달라질 수 있다.
메모리 소자(200)는 신호(SRC)(예를 들어, 소스 라인 신호)를 전달할 수 있는 라인(299)을 포함할 수 있다. 라인(299)은 도전 라인으로서 구성될 수 있고 메모리 소자(200)의 소스의 부분(예를 들어, 소스 라인)을 형성할 수 있다. 블록들(2030 및 2031)은 라인(299)을 공유할 수 있다.
메모리 소자(200)는 블록들(2030 및 2031)에 별개의 제어 라인들을 포함할 수 있다. 도 2a에 도시된 바와 같이, 메모리 소자(200)는 대응하는 신호들(예를 들어, 워드 라인 신호들)(WL00, WL10, WL20 및 WL30)을 전달할 수 있는 제어 라인들(2200, 2210, 2220 및 2230)을 포함할 수 있다. 메모리 소자(200)는 대응하는 신호들(예를 들어, 워드 라인 신호들)(WL01, WL11, WL21 및 WL31)을 전달할 수 있는 제어 라인들(2201, 2211, 2221 및 2231)을 포함할 수 있다. 도 2a는 각각의 블록들(2030 및 2031)에서의 네 개의 제어 라인(2200 내지 2230 또는 2201 내지 2231)을 일례로서 도시한다. 제어 라인들의 수는 달라질 수 있다.
제어 라인들(2200 내지 2230 또는 2201 내지 2231)은 각각의 블록에서의 메모리 셀들에 액세스하기 위한 메모리 소자(200)의 각각의 액세스 라인들(예를 들어, 도 1의 액세스 라인들(150)과 유사한)의 부분을 이룰 수 있다. 예를 들어, 블록(2030)에서의 메모리 셀(또는 메모리 셀들)에 정보를 저장하거나 그로부터 정보를 인출하기 위한 기록 또는 판독 동작 동안, 블록(2030)에서의 선택된 메모리 셀(또는 메모리 셀들)에 액세스하기 위해 제어 라인들(2200, 2210, 2220 및 2230)이 활성화(예를 들어, 양의 전압이 제공)될 수 있다. 메모리 소자(200)에서, 블록들(2030 및 2031)(라인들(270, 271 및 272)을 공유하는)이 한 번에 하나의 블록씩 액세스(예를 들어, 판독 또는 기록 동작 동안 액세스)될 수 있다. 그에 따라, 여기에서의 예에서, 블록(2030)의 제어 라인들(2200, 2210, 2220 및 2230)이 활성화될 때 블록(2031)의 제어 라인들(2201, 2211, 2221 및 2231)은 비활성화(예를 들어, 제로 볼트가 제공(예를 들어, 접지))될 수 있다.
도 2a에 도시된 바와 같이, 메모리 소자(200)는 선택 라인들(281A, 282A, 283A 및 284A)(예를 들어, 상측 드레인 선택 라인들) 및 선택 라인들(281B, 282B, 283B 및 284B)(예를 들어, 하측 드레인 선택 라인들)을 포함하여, 이중(예를 들어, 상측 및 하측) 드레인 선택 라인들을 포함할 수 있다. 각각의 선택 라인들(281A, 282A, 283A 및 284A)은 별개의(예를 들어, 상이한) 신호(예를 들어, 상측 선택 라인 신호)(SGDA)를 전달할 수 있다. 각각의 선택 라인들(281B, 282B, 283B 및 284B)은 별개의 신호(예를 들어, 하측 선택 라인 신호)(SGDB)를 전달할 수 있다.
도 2a에 도시된 바와 같이, 선택 회로들(241, 243 및 245)은 선택 라인들(281A 및 281B)을 공유할 수 있다. 선택 회로들(242, 244 및 246)은 선택 라인(282A 및 282B)을 공유할 수 있다. 선택 회로들(247, 249 및 251)은 선택 라인(283A 및 283B)을 공유할 수 있다. 선택 회로들(248, 250 및 252)은 선택 라인(284A 및 284B)을 공유할 수 있다. 각각의 선택 회로들(241 내지 252)은 두 개의 각각의 선택 라인(예를 들어, 281A 및 281B, 282A 및 282B, 283A 및 283B, 또는 284A 및 284B)에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있는 다수의 선택 게이트(예를 들어, 다수의 트랜지스터, 도 2b에 도시됨)를 포함할 수 있다.
메모리 소자(200)는 선택 라인들(281'A 및 283'A)(예를 들어, 하측 소스 선택 라인들) 및 선택 라인들(281'B 및 283'B)(예를 들어, 상측 소스 선택 라인들)을 포함하여, 이중(예를 들어, 하측 및 상측) 소스 선택 라인들을 포함할 수 있다. 각각의 선택 라인들(281'A 및 283'A)은 별개의(예를 들어, 상이한) 신호(SGSA)를 전달할 수 있다. 각각의 선택 라인들(281'B 및 283'B)은 별개의(예를 들어, 상이한) 신호(SGSB)를 전달할 수 있다. 메모리 소자(200)의 대안적인 배열에서, 라인들(281'A 및 283'A)은 동일한 신호를 전달할 수 있고, 라인들(281'B 및 283'B)은 동일한 신호를 전달할 수 있다.
선택 회로들(241' 내지 246')은 선택 라인들(281'A 및 281'B)을 공유할 수 있다. 선택 회로들(247' 내지 252')은 선택 라인들(283'A 및 283'B)을 공유할 수 있다. 각각의 선택 회로들(241' 내지 252')은 두 개의 각각의 선택 라인(예를 들어, 281'A 및 281'B, 또는 283'A 및 283'B)에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있는 다수의 선택 게이트(예를 들어, 다수의 트랜지스터, 도 2b에 도시됨)를 포함할 수 있다.
각각의 회로들(예를 들어, 상단 GIDL 전원 회로들)(285_1, 285_2, 285_3 및 285_4)은 각각의 데이터 라인(라인들(270, 271 및 272) 중 하나)과 각각의 메모리 스트링(메모리 셀 스트링들(231 내지 240, 291 및 292) 중) 사이에 각각의 선택 회로(선택 회로들(241 내지 252))와 직렬로 연결될 수 있다. 각각의 회로들(285_1, 285_2, 285_3 및 285_4)은 다수의 트랜지스터(도 2b에 도시됨)를 포함할 수 있다.
도 2a에 도시된 바와 같이, 메모리 소자(200)는 각각 별개의(예를 들어, 상이한) 신호(GGA)를 전달할 수 있는 라인들(280_1A, 280_2A, 280_3A 및 280_4A)을 포함할 수 있다. 또한 메모리 소자(200)는 각각 별개의 신호(GGB)를 전달할 수 있는 라인들(280_1B, 280_2B, 280_3B 및 280_4B)을 포함할 수 있다. 라인들(280_1A, 280_2A, 280_3A, 280_4A, 280_1B, 280_2B, 280_3B 및 280_4B)은 회로들(285_1, 285_2, 285_3 및 285_4)의 각각의 트랜지스터들(도 2b에 도시됨)의 게이트들에 연결될 수 있다. 그에 따라, 라인들(280_1A, 280_2A, 280_3A, 280_4A, 280_1B, 280_2B, 280_3B 및 280_4B)을 트랜지스터 게이트 라인들이라 칭할 수 있다.
도 2a에 도시된 바와 같이, 회로들(285_1)은 라인들(280_1A 및 280_1B)을 공유할 수 있다. 회로들(285_2)은 라인들(280_2A 및 280_2B)을 공유할 수 있다. 회로들(285_3)은 라인들(280_3A 및 280_3B)을 공유할 수 있다. 회로들(285_4)은 라인들(280_4A 및 280_4B)을 공유할 수 있다. 각각의 회로들(285_1, 285_2, 285_3 및 285_4)은 두 개의 각각의 트랜지스터 게이트 라인(예를 들어, 280_1A 및 280_1B, 280_2A 및 280_2B, 280_3A 및 280_3B, 또는 280_4A 및 280_4B)에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있다.
각각의 회로들(예를 들어, 하단 GIDL 전원 회로들)(287_1, 287_2, 287_3 및 287_4)은 라인(299)과 각각의 메모리 스트링(메모리 셀 스트링들(231 내지 240, 291 및 292) 중) 사이에 각각의 선택 회로(선택 회로들(241' 내지 252'))와 직렬로 연결될 수 있다. 각각의 회로들(287_1, 287_2, 287_3 및 287_4)은 트랜지스터(도 2b에 도시됨)를 포함할 수 있다.
도 2a에 도시된 바와 같이, 메모리 소자(200)는 각각 별개의(예를 들어, 상이한) 신호(GG'B)를 전달할 수 있는 라인들(289_1B 및 289_3B)을 포함할 수 있다. 라인들(289_1B 및 289_3B)은 회로들(287_1, 287_2, 287_3 및 287_4)의 각각의 트랜지스터들(도 2b에 도시됨)의 게이트들에 연결될 수 있다. 그에 따라, 라인들(289_1B 및 289_3B )을 트랜지스터 게이트 라인들이라 칭할 수 있다.
도 2a에 도시된 바와 같이, 회로들(287_1 및 287_2)은 라인들(289_1B)을 공유할 수 있다. 회로들(287_3 및 287_4)은 라인들(289_3B)을 공유할 수 있다. 각각의 회로들(287_1, 287_2, 287_3 및 287_4)은 각각의 트랜지스터 게이트 라인(예를 들어, 289_1B 및 289_3B)에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있다.
메모리 소자(200)의 동작(예를 들어, 판독 또는 기록 동작) 동안, 신호들(GGA 및 GGB)은 각각의 회로들(285_1, 285_2, 285_3 및 285_4)을 활성화(예를 들어, 턴 온)시키기 위해 사용될 수 있고, 신호(GG'B)는 각각의 회로들(287_1, 287_2, 287_3 및 287_4)을 활성화(예를 들어, 턴 온)시키기 위해 사용될 수 있다. 회로들(285_1, 285_2, 285_3 및 285_4)을 활성화시키는 것은 신호들(GGA 및 GGB)에 전압을 제공(예를 들어, 인가)하는 것을 포함할 수 있다. 회로들(287_1, 287_2, 287_3 및 287_4)을 활성화시키는 것은 신호(GG'B)에 전압을 제공(예를 들어, 인가)하는 것을 포함할 수 있다.
각각의 신호(GGA, GGB 및 GG'B)에 제공되는 전압들은 메모리 소자(200)의 상이한 동작들에 대해 상이한 값들을 가질 수 있다. 예를 들어, 소거 동작 동안 신호들(GGA, GGB 및 GG'B)에 제공되는 전압들의 값들은 판독 또는 기록 동작 동안 신호들(GGA, GGB 및 GG'B)에 제공되는 전압들의 값들보다 훨씬 더(예를 들어, 두 배 이상) 높을 수 있다.
메모리 소자(200)의 동작 동안, 선택된 메모리 셀 스트링과 연관된 하나 또는 양자의 선택 회로는 메모리 소자(200)가 선택된 메모리 셀 스트링 상에 어느 동작을 수행하는지에 따라 활성화될 수 있다(예를 들어, 선택 회로들에서의 트랜지스터들을 턴 온시킴으로써). 메모리 소자(200)의 동작 동안, 메모리 소자(200)는 선택된 메모리 셀에 정보를 저장하기 위해(예를 들어, 기록 동작 동안) 또는 그로부터 정보를 인출하기 위해(예를 들어, 판독 동작 동안) 특정 메모리 셀 스트링의 메모리 셀을 선택된 메모리 셀로서 선택할 수 있다. 소거 동작 동안, 메모리 소자(200)는 선택된 블록의 일 부분(예를 들어, 서브 블록)에서의 메모리 셀들로부터 또는 선택된 블록 전체로부터의 메모리 셀들로부터 정보를 소거하기 위해 블록을 선택된 블록으로서 선택할 수 있다.
메모리 소자(200)의 동작 동안 선택 회로들(247 내지 252) 중 특정 선택 회로를 활성화시키는 것은 그러한 특정 선택 회로와 연관된 신호들(SGDA 및 SGDB)에 특정 값들을 갖는 전압들을 제공(예를 들어, 인가)하는 것을 포함할 수 있다. 선택 회로들(247' 내지 252') 중 특정 선택 회로를 활성화시키는 것은 그러한 특정 선택 회로와 연관된 신호들(SGDA 및 SGDB)에 특정 값들을 갖는 전압들을 제공(예를 들어, 인가)하는 것을 포함할 수 있다. 특정 동작 동안 선택 회로들(241 내지 252) 중 특정 선택 회로가 활성화될 때, 그것은 그러한 특정 선택 회로와 연관된 선택된 메모리 셀 스트링을 회로들(285_1, 285_2, 285_3 및 285_4) 중 각각의 회로(그러한 특정 동작 동안 또한 활성화되는)를 통해 각각의 데이터 라인(예를 들어, 라인들(270, 271 또는 272) 중 하나)에 연결(예를 들어, 그로부터 전류 경로를 형성)할 수 있다. 선택 회로들(241' 내지 252') 중 특정 선택 회로가 활성화될 때, 그것은 그러한 특정 선택 회로와 연관된 선택된 메모리 셀 스트링을 회로들(287_1, 287_2, 287_3 및 287_4) 중 각각의 회로(그러한 특정 동작 동안 또한 활성화되는)를 통해 소스(예를 들어, 라인(299)에 연결(예를 들어, 그로부터 전류 경로를 형성)할 수 있다.
도 2b는 본 출원에 설명된 일부 실시 예에 따른 도 2a의 메모리 소자(200)의 개략도를 도시한다. 간략함을 위해, 도 2b는 단지 네 개의 메모리 셀 스트링(231, 232, 237 및 238), 여덟 개의 선택 회로(241, 242, 247, 248, 241', 242', 247' 및 248')에 대한 라벨들 및 상단 GIDL 전원 회로들(예를 들어, 285_1, 285_2, 285_3 및 285_4)의 일부 및 하단 GIDL 전원 회로들(예를 들어, 287_1, 287_2, 287_3 및 287_4)의 일부에 대한 라벨들을 도시한다.
도 2b에 도시된 바와 같이, 메모리 소자(200)는 메모리 소자(200)의 구조(도 3에 도시됨)에 대하여 물리적으로 3차원(3-D), 이를테면 x, y 및 z 치수들로 배열될 수 있는 메모리 셀들(210, 211, 212 및 213), 선택 게이트들(예를 들어, 드레인 선택 게이트들)(261 및 262) 및 선택 게이트들(예를 들어, 소스 선택 게이트들)(263 및 264)을 포함할 수 있다.
도 2b에서, 메모리 소자(200)의 각각의 메모리 셀 스트링들(예를 들어, 스트링들(231, 232, 237 및 238))은 서로 직렬로 연결되는 메모리 셀들(210) 중 하나, 메모리 셀들(211) 중 하나, 메모리 셀들(212) 중 하나 및 메모리 셀들(213) 중 하나를 포함할 수 있다. 도 2b는 메모리 소자(200)가 각각의 메모리 셀 스트링들에 네 개의 레벨(예를 들어, 네 개의 티어)의 각각의 메모리 셀들(210, 211, 212 및 213) 및 네 개의 메모리 셀을 갖는 일례를 도시한다. 메모리 소자(200)의 메모리 셀들의 레벨들(예를 들어, 티어들)의 수는 달라질 수 있다. 그에 따라, 각각의 메모리 셀 스트링에서의 메모리 셀들의 수 또한 달라질 수 있다. 또한, 해당 기술분야의 통상의 기술자는 메모리 셀 스트링들(231, 232, 237 및 238)의 메모리 셀들(210, 211, 212 및 213) 중 메모리 셀들의 일부가 더미 메모리 셀들일 수 있다는 것을 인식할 것이다. 더미 메모리 셀들은 정보를 저장하도록 구성되지 않는 메모리 셀들이다. 더미 메모리 셀들은 해당 기술분야의 통상의 기술자들에게 알려져 있는 목적들로 구성될 수 있다. 메모리 소자(200)의 일부 예에서, 각각의 메모리 셀 스트링들(231, 232, 237 및 238)의 두 개의 종단에서의 메모리 셀들 중 하나 또는 둘(또는 그보다 많은)(예를 들어, 선택 게이트들(262), 선택 게이트들(264) 또는 양자의 선택 게이트(262 및 264) 바로 옆 메모리 셀들이 더미 메모리 셀들일 수 있다.
도 2b에 도시된 바와 같이, 메모리 소자(200)는 트랜지스터들(286 및 288)을 포함할 수 있다. 각각의 회로들(285_1, 285_2, 285_3 및 285_4)은 트랜지스터들(286) 중 두 개를 포함할 수 있다. 각각의 회로들(287_1, 287_2, 287_3 및 287_4)은 트랜지스터들(288) 중 하나를 포함할 수 있다. 각각의 트랜지스터들(286 및 288)은 메모리 소자(200)의 판독 또는 기록 동작 동안 스위치로서 동작할 수 있다. 판독 또는 기록 동작 동안, 선택된 메모리 셀 스트링들과 연관된 특정 전원 회로들(회로들(285_1, 285_2, 285_3, 285_4, 287_1, 287_2, 287_3 및 287_4) 중)에서의 신호들(GGA, GGB 및 GG'B)에 전압들이 공급되어, 그러한 특정 전원 회로들과 연관된 트랜지스터들(286 및 288)이 턴 온될 수 있게 된다. 소거 동작 동안, 메모리 소자(200)의 소거 동작을 개선하도록 돕기 위한 GIDL 전류가 발생될 수 있도록 선택된 블록의 신호(GGA, GGB 및 GG'B)에 선택된 블록의 트랜지스터들(286 및 288)이 일정 상태에 있게 하는 전압들이 제공될 수 있다.
도 2b에 도시된 바와 같이, 각각의 선택 회로들(241, 242, 247 및 248)은 두 개의 선택 게이트(예를 들어, 두 개의 드레인 선택 게이트): 선택 게이트들(261) 중 하나 및 선택 게이트들(262) 중 하나를 포함할 수 있다. 각각의 선택 회로들(241', 242', 247' 및 248')은 두 개의 선택 게이트(예를 들어, 두 개의 소스 선택 게이트): 선택 게이트들(263) 중 하나 및 선택 게이트들(264) 중 하나를 포함할 수 있다. 각각의 선택 게이트들(261, 262, 263 및 264)은 트랜지스터로서 동작할 수 있다. 도 2b는 각각의 선택 게이트들(261, 262, 263 및 264) 및 트랜지스터들(286 및 288)을 일례로서 메모리 셀들(210, 211, 212 및 213)과 동일한 구조를 갖는 것으로 도시한다. 메모리 소자(200)의 일부 예에서, 선택 게이트들(261, 262, 263 및 264) 및 트랜지스터들(286 및 288)의 일부 또는 전부는 메모리 셀들(210, 211, 212 및 213)의 구조와 상이한 구조(예를 들어, 필드 전계 트랜지스터(FET, field effect transistor)의 구조)를 가질 수 있다.
메모리 소자(200)에서, 선택 라인(예를 들어, 드레인 선택 라인(281A, 282A, 283A, 284A, 281B, 282B, 283B 또는 284B) 또는 소스 선택 라인(281'A, 281'B, 283'A 또는 283'B))은 신호(예를 들어, 신호(SGDA, SGDB, SGSA 또는 SGSB))를 전달할 수 있으나 선택 라인은 스위치(예를 들어, 트랜지스터)와 같이 동작하지 않는다. 선택 게이트(예를 들어, 드레인 선택 게이트(261 또는 262) 또는 소스 선택 게이트(263 및 264))는 각각의 선택 라인으로부터 신호를 수신할 수 있고 스위치(예를 들어, 트랜지스터)와 같이 동작할 수 있다.
본 설명에서, 라인(예를 들어, 드레인 선택 라인들(281A, 282A, 283A, 284A, 281B, 282B, 283B 및 284B) 중 임의의 드레인 선택 라인, 소스 선택 라인들(281'A, 281'B, 283'A 및 283'B) 중 임의의 소스 선택 라인, 트랜지스터 게이트 라인들(280_1A, 280_2A, 280_3A, 280_4A, 280_1B, 280_2B, 280_3B, 280_4B, 289_1A, 289_3A(도 5a), 289_1B 및 289_3B) 중 임의의 트랜지스터 게이트 라인 및 제어 라인들(2200 내지 2230 및 2201 내지 2231) 중 임의의 제어 라인)은 도전체 피스, 도전체 영역, 도전체 층 또는 전기 신호를 전달할 수 있는 구조의 임의의 형태를 포함한다. 그에 따라, 본 설명에서, 라인은 "라인" 형상 구조 및 임의의 그 외 다른 구조적 형상들(예를 들어, 임의의 형상의 영역, 층 형상 및 그 외 다른 형상들)을 포함한다.
본 출원에서 논의되는 실시 예들에 초점을 맞추기 위해, 도 2c 및 도 2d를 참조하는 아래 설명은 네 개의 메모리 셀 스트링(231, 232, 237 및 238), 선택 회로들(241, 242, 247, 248, 241', 242', 247' 및 248'), 전원 회로들(예를 들어, 회로들(285_1, 285_2, 285_3, 285_4, 287_1, 287_2, 287_3 및 287_4))의 일부에 초점을 맞춘다. 메모리 소자(200)의 그 외 다른 메모리 셀 스트링들, 선택 회로들 및 전원 회로들은 유사한 구조들 및 연결들을 갖는다.
도 2c는 본 출원에 설명된 일부 실시 예에 따른, 라인(270), 회로들(285_1, 285_2, 285_3, 285_4), 선택 회로들(241, 242, 247 및 248), 메모리 셀 스트링들(231, 232, 237 및 238), 선택 회로들(241', 242', 247' 및 248'), 회로들(287_1, 287_2, 287_3 및 287_4) 및 라인(299)을 포함하는 도 2b의 메모리 소자(200)의 일 부분의 개략도를 도시한다. 도 2c에 도시된 바와 같이, 각각의 선택 회로들(241, 242, 247 및 248)의 선택 게이트들(261 및 262)은 라인(270)과 메모리 셀 스트링들(231, 232, 237 및 238)의 각각의 메모리 셀 스트링 사이에 트랜지스터들(286) 중 두 개와 직렬로 연결될 수 있다. 각각의 선택 회로들(241', 242', 247' 및 248')의 선택 게이트들(263 및 264)은 라인(299)과 메모리 셀 스트링들(231, 232, 237 및 238)의 각각의 메모리 셀 스트링 사이에 트랜지스터들(288) 중 하나의 트랜지스터와 직렬로 연결될 수 있다.
선택 회로(241)의 선택 게이트(261)는 선택 라인(281A)의 부분일(그것의 일 부분에 의해 형성될) 수 있는 단자(예를 들어, 트랜지스터 게이트)를 갖는다. 선택 회로(241)의 선택 게이트(262)는 선택 라인(281B)의 부분일(그것의 일 부분에 의해 형성될) 수 있는 단자(예를 들어, 트랜지스터 게이트)를 갖는다. 선택 회로(241)의 선택 게이트들(261 및 262)은 각각 선택 라인들(281A 및 281B)에 제공되는 신호들(SGDA 및 SGDB)에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있다.
선택 회로(241')의 선택 게이트(263)는 선택 라인(281'A)의 부분일(그것의 일 부분에 의해 형성될) 수 있는 단자(예를 들어, 트랜지스터 게이트)를 갖는다. 선택 회로(241')의 선택 게이트(264)는 선택 라인(281'B)의 부분일(그것의 일 부분에 의해 형성될) 수 있는 단자(예를 들어, 트랜지스터 게이트)를 갖는다. 선택 회로(241')의 선택 게이트들(263 및 264)은 각각 선택 라인들(281'A 및 281'B)에 제공되는 신호들(SGSA 및 SGSB)에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있다.
유사하게, 각각의 선택 회로들(242, 247 및 248)의 선택 게이트들(261 및 262) 또한 선택 라인들(282A, 283A, 284A, 282B, 283B 및 284B) 중 각각의 선택 라인들의 부분들일(그것들의 부분들에 의해 형성될) 수 있는 단자들(트랜지스터 게이트들)을 갖는다. 각각의 선택 회로들(242', 247' 및 248')의 선택 게이트들(263 및 264) 또한 선택 라인들(281'A , 283'A , 281'B 및 283'B) 중 각각의 선택 라인들의 부분일(그것의 부분들에 의해 형성될) 수 있는 단자들(트랜지스터 게이트들)을 갖는다.
각각의 트랜지스터들(286 및 288)은 각각의 트랜지스터 게이트 라인의 부분일(그것의 일 부분에 의해 형성될) 수 있는 단자(예를 들어, 트랜지스터 게이트)를 갖는다. 예를 들어, 신호(GGA)와 연관된 회로(285_1)의 트랜지스터(286)는 라인(예를 들어, 트랜지스터 게이트 라인)(280_1A)의 부분일 수 있는 트랜지스터 게이트를 갖는다. 다른 예에서, 신호(GGB)와 연관된 회로(285_1)의 트랜지스터(286)는 라인(예를 들어, 트랜지스터 게이트 라인)(280_1B)의 부분일 수 있는 트랜지스터 게이트를 갖는다. 추가 예에서, 회로(287_1)의 트랜지스터(288)는 라인(예를 들어, 트랜지스터 게이트 라인)(289_1B)의 부분일 수 있는 트랜지스터 게이트를 갖는다.
메모리 소자(200)의 동작(예를 들어, 판독 또는 기록 동작) 동안, 선택된 메모리 셀 스트링과 연관된 특정 선택 회로들의 선택 게이트들(261, 262, 263 및 264) 및 트랜지스터들(286 및 288)은 선택적으로 활성화(예를 들어, 턴 온)되어 선택된 메모리 셀 스트링을 각각의 데이터 라인(예를 들어, 라인(270, 271 또는 272)) 및 소스(예를 들어, 라인(299))에 연결시킬 수 있다. 예를 들어, 도 2c에서, 메모리 소자(200)의 기록 동작 동안, 메모리 셀 스트링(231)이 선택된 메모리 셀 스트링이라면, 선택 회로(241)의 선택 게이트들(261 및 262), 회로들(285_1)의 트랜지스터들(286) 및 회로(287_1)의 트랜지스터(288)가 활성화되어 메모리 셀 스트링(231)을 라인(270)에 연결시킬 수 있다; 본 예에서 선택 회로(241')의 선택 게이트들(263 및 264)은 활성화되지 않을 수 있다.
다른 예로, 도 2c에서, 메모리 소자(200)의 판독 동작 동안, 메모리 셀 스트링(231)이 선택된 메모리 셀 스트링이라면, 선택 회로(241)의 선택 게이트들(261 및 262), 회로들(285_1)의 트랜지스터들(286) 및 회로(287_1)의 트랜지스터(288)가 활성화되어 메모리 셀 스트링(231)을 라인(270)에 연결시킬 수 있다; 본 예에서는 선택 회로(241')의 선택 게이트들(263 및 264) 또한 활성화되어 메모리 셀 스트링(231)을 라인(299)에 연결시킬 수 있다. 여기에서의 이러한 두 가지 예에서, 메모리 셀 스트링(231)이 선택되는 한편, 메모리 셀 스트링들(232, 237 및 238)은 선택 해제될 수 있다. 그에 따라, 선택 회로들(242, 247, 248, 242', 247' 및 248')에서의 선택 게이트들(261, 262, 263 및 264)(선택 해제되는 메모리 셀 스트링들(232, 237 및 238)과 연관된) 및 회로들(285_2, 285_3 및 285_4)의 트랜지스터들(286)은 비활성화(예를 들어, 턴 오프)되어 라인(270) 및 라인(299)에서 메모리 셀 스트링들(232, 237 및 238)을 분리시킬 수 있다.
메모리 소자(200)의 소거 동작 동안, 선택된 블록(그것에서 정보를 소거하도록 선택된 블록)의 각각의 드레인 및 소스 선택 게이트들 상의 신호들(SGDA, SGDB, SGSA 및 SGSB)에는 판독 또는 기록 동작 동안 이러한 신호들에 제공되는 전압들의 값들(도 2d에 도시된 예시적인 값들)보다 훨씬 더 높은 값들을 갖는 전압들이 제공될 수 있다. 도 2a를 참조하여 상술한 바와 같이, 선택될 블록의 각각의 트랜지스터 게이트 라인들 상의 신호들(GGA, GGB 및 GG'B)에는 판독 또는 기록 동작 동안 이러한 신호들에 제공되는 전압들의 값들(도 2d에 도시된 예시적인 값들)보다 훨씬 더 높은 값들을 갖는 전압들이 제공될 수 있다. 판독, 기록 및 소거 동작들 동안 메모리 소자(200)의 선택 해제된 블록에서, 선택 해제된 블록에서의 신호들은 비활성화될 수 있다.
도 2d는 본 출원에 설명된 일부 실시 예에 따른 예시적인 소거, 기록 및 판독 동작들 동안 메모리 소자(200)(도 2a 내지 도 2c)의 신호들(BL0, BL1, BL2, GGA, GGB, SGDA, SGDB, SGSA, SGSB, GG'B 및 SRC)의 예시적인 파형들을 도시한다. 도 2d에 도시된 신호들(SGDA, SGDB, SGSA 및 SGSB)은 예시적인 소거, 기록 및 판독 동작들 동안 선택되는 메모리 소자(200)의 블록(예를 들어, 블록(2030) 또는 블록(2031) 중 어느 하나)과 연관된다. 도 2d는 본 출원에 설명된 메모리 소자의 실시 예들에 초점을 맞추도록 돕기 위해 메모리 소자(200)의 그 외 다른 신호들(예를 들어, 도 2c에 도시된 신호들 중 일부)을 생략한다. 메모리 소자(200)의 소거, 기록 및 판독 동작들 동안, 생략된 신호들에는 해당 기술분야의 통상의 기술자들에게 알려진 값들을 갖는 전압들이 제공될 수 있다.
도 2d에 그리고 여기에서의 이러한 설명에 도시된 소거, 기록 및 판독 동작들과 연관된 전압들의 구체적인 값들은 예시적인 값들이다. 그 외 다른 전압 값들이 사용될 수 있다.
이하의 설명은 도 2b, 도 2c 및 도 2d를 참조한다. 도 2d에서, 각각의 전압들(V소거)은 각각의 전압들(V1 내지 V12, VPreCh, VBL 및 V0)의 값보다 큰 값을 가질 수 있다. 전압(V0)은 0V(예를 들어, 대지 전위, 이를테면 Vss)일 수 있다. 각각의 전압들(V1 내지 V12)은 양의 값(예를 들어, 전압(V0)의 값보다 큰 값)을 가질 수 있다. 전압(V소거)은 대략 20V의 값을 가질 수 있다. 전압(V1)은 전압(Vcc)(예를 들어, 메모리 소자(200)의 공급 전압) 또는 전압(Vpass) 중 어느 하나일 수 있다. 전압(Vcc)은 대략 1V와 3V(또는 그 외 다른 값들) 사이의 값을 가질 수 있다. 전압(V패스)은 판독 또는 기록 동작 동안 선택된 메모리 셀 스트링의 선택되지 않은 메모리 셀들이 활성 도전 경로(예를 들어, 전류를 전도하기 위한)로서 동작하게 할 수 있는 값을 가질 수 있다. 전압(V패스)은 대략 3V 내지 5V(또는 그 외 다른 값들)의 값을 가질 수 있다. 전압(VPreCh)은 0.5V와 전압(Vcc)의 값까지 사이의 값을 가질 수 있다. 각각의 전압들(V2 내지 V7)은 기록 및 판독 동작들 동안 각각의 드레인 선택 게이트들(예를 들어, 도 2c에서의 261 및 262) 및 소스 선택 게이트들(예를 들어, 도 2c에서의 263 및 264)을 턴 온시키기 위해 전압(Vcc)의 값 또는 그 외 다른 값들과 동일한 값을 가질 수 있다. 전압들(V8, V9 및 V10)은 동일한 값을 가질 수 있다. 전압들(V11 및 V12)은 동일한 값을 가질 수 있다. 일례로서, 전압(V소거)이 대략 20V의 값을 가질 때, 각각의 전압들(V8, V9 및 V10)은 대략 10V의 값을 가질 수 있고, 각각의 전압들(V11 및 V12)은 대략 15V의 값을 가질 수 있다.
기록 동작 동안, 전압(VBL)은 선택된 메모리 셀에 저장될 정보의 값(예를 들어, 비트의 값)에 따른 값을 가질 수 있다. 판독 동작 동안, 전압(VBL)은 선택된 메모리 셀로부터 감지되는 정보의 값(예를 들어, 비트의 값)에 따른 값을 가질 수 있다.
도 2d에 도시된 바와 같이, 소거 동작 동안, 신호들(BL0, BL1 및 BL2 및 SRC)에는 선택된 블록(예를 들어, 도 2c에서의 블록(2030) 또는 블록(2031))의 메모리 스트링들의 메모리 셀들(210, 211, 212 및 213)에 저장된 정보를 소거하기 위한 전압(V소거)이 제공될 수 있다. 트랜지스터들(286 및 288)(도 2c)은 소거 동작을 돕기 위한 GIDL 전류를 발생시키도록 동작(예를 들어, GIDL 전원들로서 동작)할 수 있다. 예를 들어, 소거 동작 동안 트랜지스터들(286 및 288)에 의해 발생되는 GIDL 전류는 선택된 블록에서의 메모리 셀 스트링들의 바디의 충전 속도를 높일 수 있다.
도 2d에 도시된 바와 같이, 메모리 소자(200)의 기록 동작은 기록 프리차지 스테이지(도 2d에서 기록 동작 동안의 "프리차지"로 도시됨) 및 기록 프리차지 스테이지 이후 프로그램 스테이지(도 2d에서 "프로그램"으로 도시됨)와 같이 상이한 스테이지들을 가질 수 있다. 기록 프리차지 스테이지 동안, 신호들(BL0, BL1 및 BL2)에는 프리차지 전압(VPrech)이 제공될 수 있다. 프로그램 스테이지 동안, 신호들(BL0, BL1 및 BL2)은 라인들(270, 271 및 272) 중 각각의 라인에 연결된(신호들(BL0, BL1 및 BL2)과 연관된) 메모리 셀 스트링의 선택된 메모리 셀에 저장될 정보의 값에 따라 전압(VBL, V0) 또는 전압들(V0 및 VBL)의 값들 사이의 값을 갖는 전압을 가질 수 있다. 기록 동작 동안, 신호들(GGA, GGB 및 GG'B)에는 전압(V1)이 제공될 수 있어, 트랜지스터들(286 및 288)(도 2c)이 활성화(예를 들어, 턴 온)될 수 있게 되고; 신호(SRC)에는 전압(V1)(예를 들어, Vcc)이 제공될 수 있다. 기록 동작 동안, 신호들(SGDA 및 SGDB)에는 각각 전압들(V2 및 V3)이 제공될 수 있고, 신호들(SGSA 및 SGSB)에는 전압(V0)이 제공될 수 있다.
도 2d에 도시된 바와 같이, 메모리 소자(200)의 판독 동작은 판독 프리차지 스테이지(도 2d에서 판독 동작 동안의 "프리차지"로 도시됨) 및 판독 프리차지 스테이지 이후 감지 스테이지(도 2d에서 "감지"로 도시됨)와 같이 상이한 스테이지들을 가질 수 있다. 판독 프리차지 스테이지 동안, 신호들(BL0, BL1 및 BL2)에는 프리차지 전압(VPrech)이 제공될 수 있다. 감지 스테이지 동안, 신호들(BL0, BL1 및 BL2)은 라인들(270, 271 및 272) 중 각각의 라인에 연결된(신호들(BL0, BL1 및 BL2)과 연관된) 메모리 셀 스트링의 선택된 메모리 셀로부터 감지되는 정보의 값에 따라 전압(VBL 또는 V0)을 가질 수 있다. 판독 동작 동안, 신호들(GGA, GGB 및 GG'B)에는 전압(V1)이 제공될 수 있어, 트랜지스터들(286 및 288)(도 2c)이 활성화(예를 들어, 턴 온)될 수 있게 되고; 신호(SRC)에는 전압(V0)이 제공될 수 있다. 판독 동작 동안, 신호들(SGDA 및 SGDB)에는 각각 전압들(V4 및 V5)이 제공될 수 있고; 신호들(SGSA 및 SGSB)에는 각각 전압들(V6 및 V7)이 제공될 수 있다.
도 3은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(200)의 일 부분의 구조의 측면도를 도시한다. 도 3에서의 메모리 소자(200)의 구조는 도 2c에 도시된 메모리 소자(200)의 개략도의 부분에 대응한다. 간략함을 위해, 도 3은 라인(270)(및 관련 신호(BL0)), 회로(예를 들어, 전원 회로)(285_1), 선택 회로(241), 메모리 셀 스트링(231), 제어 라인들(2200, 2210, 2220 및 2230), 선택 회로(241') 및 회로(예를 들어, 전원 회로)(287_1)를 포함하는 메모리 소자(200)의 구조를 도시한다. 도 2a, 도 2b 및 도 2c에서의 메모리 소자(200)의 그 외 다른 유사한 요소들은 도 3에 도시된 것들과 같은 구조들을 가질 수 있다.
도 3에 도시된 바와 같이, 메모리 소자(200)는 메모리 셀 스트링(231)의 메모리 셀들(210, 211, 212 및 213)이 위에 형성(예를 들어, 기판(390)에 대하여 수직으로 형성)될 수 있는 기판(390)을 포함할 수 있다. 메모리 소자(200)는 z-치수에 대하여 상이한 레벨들(307 내지 317)을 포함한다. 레벨들(307 내지 317)은 기판(390)과 메모리 소자(200)의 라인(270) 사이 내부 디바이스 레벨들이다.
도 3에 도시된 바와 같이, 메모리 셀들(210, 211, 212 및 213)은 각각 레벨들(310, 311, 312 및 313)에 위치될 수 있다. 제어 라인들(2200, 2210, 2220 및 2230)(각각 메모리 셀들(210, 211, 212 및 213)과 연관된) 또한 각각 레벨들(310, 311, 312 및 313)에 위치될 수 있다.
선택 라인들(281A 및 281B)은 메모리 셀 스트링(231)이 선택 라인들(281A 및 281B)과 기판(390) 사이에 있도록 상이한 레벨들(예를 들어, 각각 레벨들(315 및 314))에 위치될 수 있다. 선택 라인들(281'A 및 281'B)은 기판(390)과 메모리 셀 스트링(231) 사이 상이한 레벨들(예를 들어, 각각 레벨들(308 및 309))에 위치될 수 있다.
라인들(예를 들어, 트랜지스터 게이트 라인들)(280_1A 및 280_1B)은 선택 라인들(281A 및 281B)이 라인들(280_1A 및 280_1B)과 메모리 셀 스트링(231) 사이에 있도록 상이한 레벨들(예를 들어, 각각 레벨들(317 및 316))에 위치될 수 있다. 라인(예를 들어, 트랜지스터 게이트 라인)(289_1B)은 라인(289_1B)이 선택 라인들(281'A 및 281'B)과 기판(390) 사이에 있도록 레벨(307)에 위치될 수 있다.
메모리 소자(200)의 기판(390)은 단결정질(단일 결정이라고도 지칭됨) 반도체 물질을 포함할 수 있다. 예를 들어, 기판(390)은 단결정질 실리콘(단일 결정 실리콘이라고도 지칭됨)을 포함할 수 있다. 기판(390)의 단결정질 반도체 물질은 불순물들을 포함할 수 있어, 기판(390)이 특정 도전성 유형(예를 들어, n-형 또는 p-형)을 가질 수 있게 된다. 도 3에 도시되지 않았지만, 기판(390)은 메모리 어레이(201)(도 2a) 아래에 위치, 이를테면 도 3에서의 라인(299) 바로 아래에 위치될 수 있는 회로망을 포함할 수 있다. 그러한 회로망은 감지 증폭기들, 버퍼들(예를 들어, 페이지 버퍼들), 디코더들 및 그 외 다른 메모리 소자(200)의 회로 구성요소들을 포함할 수 있다.
도 3에 도시된 바와 같이, 라인(270)은 x-치수의 방향으로 연장되는 길이를 가질 수 있으며, 이는 z-치수에 수직하고 y-치수에 수직하다. 라인(270)은 도전체(예를 들어, 전도 도핑된 다결정질 실리콘)(도핑된 폴리실리콘), 금속들 또는 그 외 다른 도전체들)를 포함할 수 있다. 라인(299)은 도전체를 포함할 수 있다. 도 3은 라인(299)(예를 들어, 소스)이 기판(390)의 일 부분 위에 형성될 수 있는(예를 들어, 기판(390) 위에 도전체를 증착시킴으로써) 일례를 도시한다. 대안적으로, 라인(299)은 기판(390)의 일 부분에 또는 일 부분 상에 형성될 수 있다(예를 들어, 기판(390)의 일 부분을 도핑시킴으로써).
도 3에 도시된 바와 같이, 메모리 소자(200)는 라인(299)의 도전체 영역으로부터 밖으로 향하여(예를 들어, 메모리 소자(200)의 z-치수의 방향으로 수직하여) 연장되는 길이를 갖는 필라(331)를 포함할 수 있다. 필라(331)는 부분들(343, 344, 345 및 346)을 포함할 수 있다.
필라(331)의 부분(343)(도전 부분)은 필라(331)의 길이의 방향으로(z-치수로) 연장되는 길이를 갖고 라인(270)에 연결(예를 들어, 직접 연결)될 수 있다. 예를 들어, 부분(343)의 물질이 라인(270)의 도전체 영역(일 부분)과 직접 접촉할 수 있다. 부분(343)을 필라(331)의 플러그(예를 들어, 도전 플러그)라 칭할 수 있다. 보다 상세하게 후술될 바와 같이, 부분(343) 및 회로(285_1)(트랜지스터들(286)을 포함하는)를 포함하는 것은 일부 종래의 메모리 소자에 비해 메모리 소자(200)의 동작들(예를 들어, 소거 동작)을 개선시킬 수 있다.
필라(331)의 부분(343)(도전 부분)(도 3)은 라인(299)에 연결(예를 들어, 직접 연결)될 수 있다. 예를 들어, 부분(346)의 물질이 라인(299)의 도전체 영역(일 부분)과 직접 접촉할 수 있다.
필라(331)의 부분(344)은 필라(331)의 길이의 방향으로(z-치수로) 연장되는 길이를 갖고 부분들(343과 346) 사이에(예를 들어, 그것들 사이에 수직하여) 있을 수 있다. 부분(344) 및 각각의 부분들(343 및 346)의 적어도 부분은 필라(331)에서의 도전 채널(예를 들어, 메모리 셀 스트링(231)의 바디의 부분)을 이룰 수 있다. 도전 채널(적어도 부분(344)에 의해 형성되는)은 필라(331)의 길이의 방향으로(z-치수로) 연장되는 길이를 갖고 메모리 소자(200)의 동작(예를 들어, 판독, 기록 또는 소거) 동안 전류(예를 들어, 라인(270)과 라인(299)(예를 들어, 소스) 사이에서 전류)를 전달할 수 있다.
필라(331)의 부분(345)(유전체 부분)은 부분들(344 및 346)에 의해 둘러싸일 수 있다(예를 들어, 수평으로 둘러싸일 수 있다). 메모리 소자(200)의 필라(331)를 형성하는 프로세스 동안, 필라(331)는 부분(345)이 형성되기 전 중공 코어(예를 들어, 빈 코어)를 가질 수 있다. 도 3에서의 부분(345)은 부분(344)이 부분(345)의 적어도 부분을 둘러쌀 수 있도록, 중공 코어를 차지하는(예를 들어, 채우는) 유전 물질(예를 들어, 실리콘 이산화물)을 포함할 수 있다.
각각의 부분들(343, 344 및 346)은 도전체(예를 들어, 도핑된 다결정질 실리콘)를 포함할 수 있다. 부분들(343, 346 및 344)은 동일한 도전성 유형 그러나 상이한 도핑 농도들의 물질들을 포함할 수 있다. 예를 들어, 부분들(343, 346 및 344)은 n-형의 반도체 물질(예를 들어, n-형 다결정질 실리콘)을 포함할 수 있으나, 각각의 부분들(343 및 346)은 부분(344)의 도핑 농도(n-형 불순물들(예를 들어, 비소 또는 인))보다 높은 도핑 농도(n-형 불순물들(예를 들어, 비소 또는 인))를 가질 수 있다.
대안적으로, 부분들(343 및 346)은 동일한 도전성 유형의 물질들을 포함할 수 있고, 부분(344)은 부분들(343 및 346)의 도전성 유형과 상이한 도전성 유형을 갖는 물질을 포함할 수 있다. 예를 들어, 부분들(343 및 346)은 n-형의 반도체 물질(예를 들어, n-형 다결정질 실리콘)을 포함할 수 있고, 부분(344)은 p-형의 반도체 물질(예를 들어, p-형 다결정질 실리콘)을 포함할 수 있다. 각각의 부분들(343 및 346)은 부분(344)의 도핑 농도(예를 들어, p-형 불순물들(예를 들어, 보론))보다 높은 도핑 농도(n-형 불순물들(예를 들어, 비소 또는 인))를 가질 수 있다.
도 3에 도시된 바와 같이, 메모리 소자(200)는 필라(331)에서의 인터페이스(348)를 포함한다. 인터페이스(348)는 부분(343)(예를 들어, 부분(343)의 물질의 하단)이 부분(345)(예를 들어, 부분(345)의 물질의 상단)과 접촉하는 위치이다. 도 3은 인터페이스(348)(예를 들어, 부분(343)의 하단)가 대략 레벨(316)에 위치되는(예를 들어, 배치되는) 일례를 도시한다. 그러나, 인터페이스(348)는 필라(331)에서의 다른 위치에(예를 들어, 레벨(315)과 레벨(317) 사이 위치에) 위치(예를 들어, 배치)될 수 있다. 도 4를 참조하여 후술될 바와 같이, 메모리 소자(200)의 구조는 그것들의 동작들(예를 들어, 소거 동작)이 프로세스 변화(메모리 소자(200)를 형성하는 프로세스)에 덜 민감할 수 있게 할 수 있음으로써, 메모리 소자(200)의 동작들에 미치는 프로세스 변화의 영향을 억제한다. 이는 인터페이스(348)의 위치가 그것의 의도된 위치에서 벗어날 수 있더라도(예를 들어, 프로세스 변화로 인해) 메모리 소자(200)가 그것의 동작들을 유지할 수 있게 한다. 메모리 소자(200)의 구조는 또한 그것이 메모리 소자(200)의 소거 동작들을 또한 돕는 상대적으로 더 높은 양의 소거 GIDL 전류를 발생시킬 수 있게 할 수 있다.
도 3에 도시된 바와 같이, 메모리 셀 스트링(231)의 메모리 셀들(210, 211, 212 및 213)은 필라(331)의 세그먼트(예를 들어, 레벨(310)로부터 레벨(313)로 연장되는 필라(331)의 세그먼트)를 따라 위치될 수 있다. 제어 라인들(2200, 2210, 2220, 2230)(각각의 메모리 셀들(210, 211, 212 및 213)과 연관된) 또한 필라(331)의 세그먼트(예를 들어, 레벨(310)로부터 레벨(313)로 연장되는 필라(331)의 세그먼트)를 따라 위치될 수 있다. 제어 라인들(2200, 2210, 2220, 2230)의 물질들은 도전체(예를 들어, n-형으로 전도 도핑된 다결정질 실리콘, 금속들 또는 그 외 다른 도전체들)를 포함할 수 있다.
라인(예를 들어, 트랜지스터 게이트 라인)(280_1A)과 연관된 트랜지스터(286)는 필라(331)의 세그먼트를 따라 레벨(317)에 위치될 수 있다(레벨(317)의 세그먼트). 라인(280_1A) 또한 필라(331)의 세그먼트를 따라 레벨(317)에 위치될 수 있다(레벨(317)의 세그먼트).
라인(예를 들어, 트랜지스터 게이트 라인)(280_1B)과 연관된 트랜지스터(286)는 필라(331)의 세그먼트를 따라 레벨(316)에 위치될 수 있다(레벨(316)의 세그먼트). 라인(280_1B) 또한 필라(331)의 세그먼트를 따라 레벨(316)에 위치될 수 있다(레벨(316)의 세그먼트).
선택 라인(281A)은 필라(331)의 세그먼트를 따라 레벨(315)에 위치될 수 있다(레벨(315)의 세그먼트). 선택 라인(281B)은 필라(331)의 세그먼트를 따라 레벨(314)에 위치될 수 있다(레벨(314)의 세그먼트).
선택 라인(281'B)은 필라(331)의 세그먼트를 따라 레벨(309)에 위치될 수 있다(레벨(309)의 세그먼트). 선택 라인(281'A)은 필라(331)의 세그먼트를 따라 레벨(308)에 위치될 수 있다(레벨(308)의 세그먼트).
라인(예를 들어, 트랜지스터 게이트 라인)(289_1B)과 연관된 트랜지스터(288)는 필라(331)의 세그먼트를 따라 레벨(307)에 위치될 수 있다(레벨(307)의 세그먼트). 라인(289_1B) 또한 필라(331)의 세그먼트를 따라 레벨(307)에 위치될 수 있다(레벨(307)의 세그먼트).
라인들(280_1A, 280_1B 및 289_1B) 및 선택 라인들(281A, 281B, 281'A 및 281'B)의 물질들은 전도 도핑된 다결정질 실리콘, 금속들 또는 그 외 다른 도전체를 포함할 수 있다. 라인들(280_1A, 280_1B 및 289_1B) 및 선택 라인들(281A, 281B, 281'A 및 281'B)의 물질들은 제어 라인들(2200, 2210, 2220, 2230)의 도전체와 동일할 수 있다.
도 3에 도시된 바와 같이, 메모리 소자(200)는 필라(331)와 제어 라인들(2200, 2210, 2220, 2230) 사이에 부분들(301, 302 및 303)을 포함하는 구조(330)를 포함할 수 있다. 메모리 셀 스트링(231)의 각각의 메모리 셀들(210, 211, 212 및 213)은 구조(330)의 부분(각각의 레벨들(310, 311, 312 및 313)의 부분들(301, 302 및 303)의 부분)을 포함할 수 있다. 예를 들어, 메모리 셀들(210, 211, 212 및 213) 중 특정 메모리 셀에서의 부분(302)의 부분은 그러한 특정 메모리 셀의 전하 저장 구조(예를 들어, 메모리 부분)일 수 있고 그러한 특정 메모리 셀에 정보를 저장하도록 구성될 수 있다.
구조(330)는 TANOS (TaN, Al2O3, Si3N4, SiO2, Si) 구조의 부분일 수 있다. 예를 들어, 부분(301)(예를 들어, 공중합 유전체들)은 전하의 터널링을 차단할 수 있는 전하 차단 물질 또는 물질들(예를 들어, TaN and Al2O3와 같은 유전 물질)을 포함할 수 있다. 부분(302)은 메모리 셀들(210, 211, 212 또는 213)에 저장된 정보의 값을 나타내기 위해 전하 저장 기능을 제공(예를 들어, 전하를 트랩)할 수 있는 전자 충전 요소(예를 들어, Si3N4와 같은 전하 충전 물질 또는 물질들 또는 그 외 다른 유전 물질들)을 포함할 수 있다. 그에 따라, 이러한 예에서, 정보를 저장하도록 구성된 각각의 메모리 셀들(210, 211, 212 및 213)에서의 전하 저장 구조(부분(302)의 부분)는 유전체 구조이며, 이는 유전 물질(예를 들어, Si3N4)을 포함할 수 있다. 부분(303)은 전하(예를 들어, 전자들)의 터널링을 가능하게 할 수 있는 터널 유전 물질 또는 물질들(예를 들어, SiO2)을 포함할 수 있다. 일례로서, 부분(303)은 메모리 소자(200)의 기록 동작 동안 부분(344)으로부터 부분(302)로의 전자들의 터널링 그리고 소거 동작 동안 부분(302)으로부터 부분(344)으로의 전자들의 터널링을 가능하게 할 수 있다.
메모리 소자(200)의 대안적인 배열에서, 구조(330)는 SONOS (Si, SiO2, Si3N4, SiO2, Si) 구조의 부분일 수 있다. 이러한 대안적인 배열에서, 각각의 메모리 셀들(210, 211, 212 및 213)에서, 메모리 부분(부분(302)의 부분)은 유전 물질(예를 들어, Si3N4) 부분일 수 있다.
메모리 소자(200)의 다른 대안적인 배열에서, 구조(330)는 부동 게이트 구조의 부분일 수 있다. 이러한 대안적인 배열에서, 정보를 저장하도록 구성된 각각의 메모리 셀들(210, 211, 212 및 213)에서의 전하 저장 구조(부분(302)의 부분)는 다결정질 실리콘 구조일 수 있다.
도 3에 도시된 바와 같이, 선택 라인(예를 들어, 281A, 281B, 281'A 또는 281'B)은 도전체(예를 들어, 다결정질 실리콘, 금속 또는 그 외 다른 물질들)의 피스(예를 들어, 단일 층)이다. 상술한 바와 같이, 선택 라인은 신호(예를 들어, 도 2c에서의 신호(SGDA, SGDB, SGSA 또는 SGSB))를 전달할 수 있으나 그것은 스위치(예를 들어, 트랜지스터)와 같이 동작하지는 않는다. 선택 게이트(예를 들어, 각각의 선택 게이트들(261, 262, 263 및 264))는 각각의 선택 라인의 일 부분(예를 들어, 각각의 선택 라인을 형성하는 도전체의 피스의 일 부분) 및 기능(예를 들어, 트랜지스터의 기능)을 수행하기 위한 추가 구조들을 포함할 수 있다. 예를 들어, 도 3에서, 선택 게이트(261)는 선택 라인(281A)의 일 부분 및 구조(330)의 일 부분을 포함할 수 있고, 선택 게이트(262)는 선택 라인(281B)의 일 부분 및 구조(330)의 일 부분을 포함할 수 있고, 선택 게이트(263)는 선택 라인(281'A)의 일 부분 및 구조(330)의 일 부분을 포함할 수 있으며, 선택 게이트(264)는 선택 라인(281'B)의 일 부분 및 구조(330)의 일 부분을 포함할 수 있다.
유사하게, 도 3에 도시된 바와 같이, 트랜지스터 게이트 라인(예를 들어, 280_1A, 280_1B 또는 289_1B)은 도전체(예를 들어, 다결정질 실리콘, 금속 또는 그 외 다른 물질들)의 피스(예를 들어, 단일 층)이다. 트랜지스터 게이트 라인은 신호(예를 들어, 도 2c에서의 신호(GGA, GGB 또는 GG'B))를 전달할 수 있으나 트랜지스터 게이트 라인은 스위치(예를 들어, 트랜지스터)와 같이 동작하지는 않는다. 트랜지스터 게이트 라인(예를 들어, 280_1A, 280_1B 또는 289_1B)과 연관된 트랜지스터(예를 들어, 각각의 트랜지스터들(286 및 288))는 각각의 트랜지스터 게이트 라인의 일 부분(예를 들어, 각각의 트랜지스터 게이트 라인을 형성하는 도전체의 피스의 일 부분) 및 트랜지스터의 기능을 수행하기 위한 추가 구조들을 포함할 수 있다. 예를 들어, 도 3에서, 트랜지스터들(286)은 라인들(280_1A 및 280_1B)의 각각의 부분들 및 구조(330)의 각각의 부분들을 포함할 수 있고, 트랜지스터(288)는 라인(289_1B)의 일 부분 및 구조(330)의 일 부분을 포함할 수 있다.
도 3은 트랜지스터들(286 및 288) 및 선택 게이트들(261, 262, 263 및 264)이 메모리 셀들(210, 211, 212 및 213)과 동일한 구조(예를 들어, TANOS 구조)를 갖는 일례를 도시한다. 대안적으로, 일부 또는 모든 트랜지스터(286 및 288) 및 선택 게이트(261, 262, 263 및 264)는 상이한 구조, 이를테면 FET 구조를 가질 수 있다. FET의 일례는 금속 산화물 반도체(MOS, metal-oxide semiconductor) 트랜지스터 구조를 포함한다. 해당 기술분야의 통상의 기술자들에게 알려져 있는 바와 같이, FET는 일반적으로 트랜지스터 게이트, 트랜지스터 바디 채널 및 트랜지스터 게이트 및 트랜지스터 바디 채널과 직접 접촉할 수 있는 트랜지스터 게이트와 트랜지스터 바디 채널 사이 게이트 산화물을 포함한다.
도 3에 도시된 바와 같이, 제어 라인들(2200, 2210, 2220 및 2230) 중 두 개의 인접한 제어 라인(z-치수의 방향으로 나란히 수직하여 바로 위치되는 두 개의 제어 라인)은 거리(예를 들어, 간격)(D1)만큼 서로 수직하여 떨어져 있다. 선택 라인들(281A 및 281B)은 거리(예를 들어, 간격)(D2)만큼 서로 수직하여 떨어져 있다. 선택 라인들(281'A 및 281'B)은 거리(예를 들어, 간격)(D2')만큼 서로 수직하여 떨어져 있다. 거리들(D2 및 D2')은 동일할(예를 들어, 실질적으로 같을) 수 있다. 각각의 거리들(D2 및 D2')은 거리(D1)와 동일할 수 있다.
라인들(280_1A 및 280_1B)은 거리(예를 들어, 간격)(D3)만큼 서로 수직하여 떨어져 있다. 라인(280_1B)은 선택 라인(281A)과 거리(예를 들어, 간격)(D4)만큼 수직하여 떨어져 있다. 라인(289_1B)은 선택 라인(281'A)과 거리(예를 들어, 간격)(D4')만큼 수직하여 떨어져 있다. 각각의 거리들(D3, D4 및 D4')은 거리(D1)와 동일할 수 있다. 그에 따라, 상술한 바와 같이, 거리들(예를 들어, 수직 거리들)(D1, D2, D2', D3, D4 및 D4')은 동일할 수 있다.
도 3에 도시된 바와 같이, 거리(D1)는 두 개의 수직하여 인접한 제어 라인 중 임의의 제어 라인의 가장 가까운 상단 또는 하단 모서리(z-치수에 대하여 서로 똑바로 향하는 표면들)로부터 측정되는 수직 거리(예를 들어, 수직 간격)이다. 상술한 바와 같이, 각각의 제어 라인들(2200, 2210, 2220 및 2230)은 도전체(예를 들어, 금속 또는 다른 도전체)로 형성될 수 있다. 그에 따라, 거리(D1)는 두 개의 인접한 제어 라인을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다. 예를 들어, 거리(D1)는 제어 라인들(2200 및 2210)을 형성하는 물질들의 가장 가까운 모서리들, 제어 라인들(2210 및 2220)을 형성하는 물질들의 가장 가까운 모서리들 또는 제어 라인들(2220 및 2230)을 형성하는 물질들의 가장 가까운 모서리들로부터 측정될 수 있다.
거리(D2)는 선택 라인들(281A 및 281B)의 가장 가까운 상단 또는 하단 모서리(z-치수에 대하여 서로 똑바로 향하는 표면들)로부터 측정되는 수직 거리(예를 들어, 수직 간격)이다. 상술한 바와 같이, 선택 라인들(281A 및 281B)은 도전체(예를 들어, 금속 또는 다른 도전체)로 형성될 수 있다. 그에 따라, 거리(D2)는 선택 라인들(281A 및 281B)을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다.
거리(D2')는 선택 라인들(281'A 및 281'B)의 가장 가까운 상단 또는 하단 모서리(z-치수에 대하여 서로 똑바로 향하는 z-치수 측들에 대한 모서리들)로부터 측정되는 수직 거리(예를 들어, 수직 간격)이다. 상술한 바와 같이, 선택 라인들(281'A 및 281'B)은 도전체(예를 들어, 금속 또는 다른 도전체)로 형성될 수 있다. 그에 따라, 거리(D2')는 선택 라인들(281'A 및 281'B)을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다.
도 3은 또한 메모리 소자(200)에서의 요소들 간 거리(D1' 및 D1'')를 도시한다. 거리(D1')는 제어 라인들(2200, 2210, 2220 및 2230)에 가장 가까운 선택 라인(예를 들어, 이러한 예에서 선택 라인(281B))과, 선택 라인들(281A 및 281B)에 가장 가까운(이러한 예에서 선택 라인(281B)에 가장 가까운) 제어 라인(예를 들어, 2230) 사이 수직 거리(예를 들어, 수직 간격)이다. 그에 따라, 거리(D1')는 선택 라인(281B) 및 제어 라인(2230)을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다. 거리(D1'')는 제어 라인들(2200, 2210, 2220 및 2230)에 가장 가까운 선택 라인(예를 들어, 이러한 예에서 선택 라인(281'B))과 선택 라인들(281'A 및 281'B)에 가장 가까운(이러한 예에서 선택 라인(281'B)에 가장 가까운) 제어 라인(예를 들어, 2200) 사이 수직 거리(예를 들어, 수직 간격)이다. 그에 따라, 거리(D1'')는 선택 라인(281'B) 및 제어 라인(2200)을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다.
거리(D3)는 라인들(280_1A 및 280_1B)의 가장 가까운 상단 또는 하단 모서리(z-치수에 대하여 서로 똑바로 향하는 표면들)로부터 측정되는 수직 거리(예를 들어, 수직 간격)이다. 상술한 바와 같이, 선택 라인들(280_1A 및 280_1B)은 도전체(예를 들어, 금속 또는 다른 도전체)로 형성될 수 있다. 그에 따라, 거리(D3)는 선택 라인들(280_1A 및 280_1B)을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다.
거리(D4)는 라인들(281A 및 280_1B)의 가장 가까운 상단 또는 하단 모서리(z-치수에 대하여 서로 똑바로 향하는 표면들)로부터 측정되는 수직 거리(예를 들어, 수직 간격)이다. 그에 따라, 거리(D4)는 선택 라인들(281A 및 280_1B)을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다.
거리(D4')는 라인들(281'A 및 289_1B)의 가장 가까운 상단 또는 하단 모서리(z-치수에 대하여 서로 똑바로 향하는 표면들)로부터 측정되는 수직 거리(예를 들어, 수직 간격)이다. 그에 따라, 거리(D4')는 라인들(281'A 및 289_1B)을 형성하는 물질들의 두 개의 가장 가까운 모서리 사이에서 측정될 수 있다.
도 3에 도시된 바와 같이, 제어 라인들(2200, 2210, 2220 및 2230), 선택 라인들(281A, 281B, 281'A 및 281'B) 및 라인들(280_1A, 280_1B 및 289_1B)은 필라(331)의 부분(344)(예를 들어, 도전 채널)과 동일한 거리(Dx)(예를 들어, x-치수에 대한 수평 거리)만큼 떨어져 있다. 거리(Dx)는 x-치수에 대한 구조(330)의 두께일 수 있다.
도 3에 도시된 바와 같이, 각각의 제어 라인들(2200, 2210, 2220 및 2230)은 z-치수에서 두께(T1)를 갖는다. 두께(T1)는 제어 라인들(2200, 2210, 2220 및 2230) 중 각각의 제어 라인의 물질의 수직 두께이다. 각각의 선택 라인들(281A 및 281B)은 z-치수에서 두께(T2)를 갖는다. 두께(T2)는 각각의 선택 라인들(281A 및 281B)의 물질의 수직 두께이다. 각각의 선택 라인들(281'A 및 281'B)은 z-치수에서 두께(T2')를 갖는다. 두께(T2')는 각각의 선택 라인들(281'A 및 281'B)의 물질의 수직 두께이다.
각각의 라인들(280_1A 및 280_1B)은 z-치수에서 두께(T3)를 갖는다. 두께(T3)는 각각의 라인들(280_1A 및 280_1B)의 물질의 수직 두께이다. 라인(289_1B)은 z-치수에서 두께(T3')를 갖는다. 두께(T3')는 각각의 라인(289_1B)의 물질의 수직 두께이다.
두께들(T1, T2, T2', T3 및 T3')은 동일할(예를 들어, 실질적으로 같을) 수 있다. 대안적으로, 두께들(T2 및 T2')은 동일할(예를 들어, 실질적으로 같을) 수 있고, 두께들(T3 및 T3')은 동일할(예를 들어, 실질적으로 같을) 수 있으며, 각각의 두께들(T2, T2', T3 및 T3')은 두께(T1)와 상이할 수 있다.
도 3에 도시된 바와 같이, 메모리 소자(200)는 메모리 소자(200)의 요소들 사이에 위치되는 유전체(예를 들어, 실리콘 산화물)(355)를 포함할 수 있다. 예를 들어, 유전체(355)는 제어 라인들(2200, 2210, 2220 및 2230) 중 두 개의 인접한 제어 라인 사이에 위치될(예를 들어, 그것들 사이 공간을 차지할) 수 있다. 그에 따라, 거리(D1)는 제어 라인들(2200, 2210, 2220 및 2230) 중 두 개의 인접한 제어 라인 사이 각각의 유전체(예를 들어, 유전체(355))의 물질(예를 들어, 실리콘 산화물)의 두께일 수 있다. 유사하게, 각각의 거리들(D1', D1'', D2, D2', D3, D4 및 D4')은 도 3에 도시된 바와 같이 두 개의 인접한 요소 사이 각각의 유전체(예를 들어, 유전체(355))의 물질의 두께일 수 있다.
도 3에 도시된 바와 같은 메모리 소자(200)의 구조(예를 들어, 트랜지스터 게이트 라인들(280_1A, 280_1B 및 289_1B) 및 관련 트랜지스터들(286 및 288))를 제공하는 것 그리고 그것을 상술한 바와 같은 방식들(예를 들어, 도 2d)로 동작시키는 것은 메모리 소자(200)가 그것의 동작들을 개선할 수 있게 한다. 예를 들어, 메모리 소자(200)의 소거 동작 동안 발생되는 GIDL 전류가 라인(280_1A) 및 트랜지스터들(286)을 포함하지 않는 메모리 소자(200)와 비교하여 라인(280_1A) 및 트랜지스터들(286)을 포함하는 메모리 소자(200)에서 향상(예를 들어, 증가)될 수 있다.
나아가, 메모리 소자(200)의 구성요소들(도 3에 도시된)의 두께들(T1, T2, T2', T3 및 T3')을 동일하게 만들어, 메모리 소자(200)를 제조하는 프로세스 간략화가 이루어질 수 있다. 예를 들어, 메모리 소자(200)는 라인들(280_1A, 280_1B 및 289_1B) 중 하나 이상(예를 들어, 도 3에서의 트랜지스터 게이트 라인들)의 두께(예를 들어, T3 또는 T3')를 제어 라인들(2200, 2210, 2220 및 2230)의 두께(예를 들어, T1)와 상이하게(예를 들어, 그보다 더 크게) 변경하지 않고 그것의 소거 동작들 동안 향상된 GIDL 전류를 제공하도록 형성(예를 들어, 제조)될 수 있다. 메모리 소자(200)의 대안적인 구조에서, 라인들(280_1A, 280_1B 및 289_1B) 중 하나 이상의 두께는 제어 라인들(2200, 2210, 2220 및 2230)의 두께보다 더 크게 만들어질 수 있다. 그러나, 그러한 대안적인 구조는 메모리 소자(200) 형성을 도 3의 메모리 소자(200)의 구조(두께들(T1, T2, T2', T3 및 T3')이 동일한) 형성보다 더 복잡하게 할 수 있다.
또한, 해당 기술분야의 통상의 기술자들에게 알려져 있는 바와 같이, 프로세스 변화는 메모리 소자의 동작들에 영향(예를 들어, 저하)을 미칠 수 있다. 그러나, 메모리 소자(200)의 구조(도 3)는 그것들의 동작들(예를 들어, 소거 동작)이 프로세스 변화(메모리 소자(200)를 형성하는 프로세스)에 덜 민감할 수 있게 할 수 있다. 이는 메모리 소자(200)가 그것의 구성요소들 중 일부가 없이도(예를 들어, 라인(280_1A) 및 라인(280_1A)과 연관된 트랜지스터들(286)을 포함하지 않고도) 메모리 소자(200)와 비교하여 프로세스 변화에 대한 상대적으로 더 높은 공차를 가질 수 있음을 의미한다. 추가적으로, 라인(280_1A) 및 라인(280_1A)과 연관된 트랜지스터들(286)의 포함은 메모리 소자(200)의 동작들(예를 들어, 소거 동작들)을 부분(343), 부분(346) 또는 양자를 형성하는데 사용되는 도펀트들(예를 들어, n-형 불순물들)의 도핑 농도의 변화에 덜 민감할 수 있게 한다.
도 4는 본 출원에 설명된 일부 실시 예에 따른 도 3의 메모리 소자(200)의 인터페이스(348)의 위치(예를 들어, 위치)와 소거 동작 동안 발생되는 소거 GIDL 전류 간 예시적인 관계를 도시한 그래프이다. 이하의 설명은 도 3 및 도 4를 참조한다. 도 4에서, 기준 위치(LREF)는 메모리 소자(200)의 소거 동작에 대해 소거 GIDL 전류가 의도된 양(예를 들어, 목적하는 양)일 것으로 기대되는(예를 들어, 설계 시뮬레이션에 기초하여) 메모리 소자(200)에서의 인터페이스(348)에 대해 의도된(예를 들어, 목적하는) 위치를 나타낼 수 있다. 일례로서, 인터페이스(348)의 기준 위치(LREF)는 도 3에 도시된 바와 같은 레벨(316)의 필라(331)에서의 위치일 수 있다.
도 4에서, "라인(270)에서 멀어지는" 방향을 나타내는 화살표는 메모리 소자(200)에서의 인터페이스(348)의 위치가 라인(270)에서 멀어지는 방향에서 기준 위치(LREF)(예를 들어, 의도된 위치)로부터 벗어날 수 있음(예를 들어, 프로세스 변화로 인해)을 나타낸다. 이는 z-치수에서의 부분(343)의 길이(메모리 소자(200)가 형성된 후)가 인터페이스(348)가 기준 위치(LREF)로부터 라인(270)에서 멀어지는 방향으로 움직일(예를 들어, 이동할) 경우 부분(343)의 의도된 길이보다 클 것임을 의미한다. 부분(343)의 길이는 부분(343)을 형성하는 도전 플러그(예를 들어, n-형 물질)의 길이일 수 있다. 부분(343)의 의도된 길이는 기준 위치(LREF)(예를 들어, 의도된 위치)에서 라인(270)으로부터 인터페이스(348)의 위치까지 측정될 수 있다.
도 4에서, "라인(270)에 가까워지는" 방향을 나타내는 화살표는 메모리 소자(200)에서의 인터페이스(348)의 위치가 라인(270)에 가까워지는 방향에서 기준 위치(LREF)(예를 들어, 의도된 위치)로부터 벗어날 수 있음(예를 들어, 프로세스 변화로 인해)을 나타낸다. 이는 z-치수에서의 부분(343)의 길이(메모리 소자(200)가 형성된 후)가 인터페이스(348)가 기준 위치(LREF)로부터 라인(270)에 가까워지는 방향으로 움직일(예를 들어, 이동할) 경우 부분(343)의 의도된 길이보다 작을 것임을 의미한다.
도 4에서, 곡선들(401 및 402)은 인터페이스(348)의 위치의 편이가 메모리 소자(200)에서의 소거 GIDL 전류의 양에 미치는 영향을 도시하는 두 개의 예시적인 상황을 나타낸다. 곡선(401)은 메모리 소자(200)에서 라인(280_1A) 및 트랜지스터(286)(도 3)가 제거된 상황(예를 들어, 라인(280_1A) 및 트랜지스터(286)가 없는 메모리 소자(200))을 도시한다. 곡선(402)은 도 2a 내지 도 3에 도시된 바와 같이 메모리 소자(200)에 라인(280_1A) 및 트랜지스터(286)가 포함되는 상황을 도시한다.
곡선(401)(메모리 소자(200)에 라인(280_1A) 및 트랜지스터(286)가 없는)에 의해 도시된 바와 같이, 소거 GIDL 전류의 양은 인터페이스(348)의 위치가 기준 위치(LREF)로부터 라인(270)에 가까워지게 달라지고 움직일 경우(라인(270)에 더 가깝게 움직일 경우) 더 적다. 소거 GIDL의 더 적은 양은 메모리 소자(200)의 소거 동작들을 저하시킬 수 있다.
그에 반해, 곡선(402)(메모리 소자(200)에 라인(280_1A) 및 트랜지스터(286)가 있는)에 의해 도시된 바와 같이, 소거 GIDL 전류의 양은 인터페이스(348)의 위치가 기준 위치(LREF)로부터 라인(270)에서 멀어지는(그로부터 더 멀게) 또는 라인(270)에 가까워지는(이에 더 가깝게) 중 어느 하나의 방향으로 달라지고 움직일 경우 상대적으로 변화 없이 유지될 수 있다(예를 들어, 안정적으로 유지될 수 있다). 나아가, 곡선(402)은 또한 곡선(401)보다 더 높은 양의 소거 GIDL 전류를 도시하는데, 이는 라인(280_1A) 및 트랜지스터(286)를 갖는 메모리 소자(200)가 라인(280_1A) 및 트랜지스터(286)가 없는 메모리 소자(200)보다 더 많은 소거 GIDL 전류를 발생시킬 수 있음을 의미한다.
요컨대, 메모리 소자(200)에 라인(280_1A) 및 트랜지스터들(286)이 포함될 경우, 메모리 소자(200)에는 라인(280_1A) 및 트랜지스터들(286)을 포함하지 않는 메모리 소자(200)의 상황과 비교하여상대적으로 더 높은 양의 소거 전류가 발생될 수 있다. 그에 따라, 라인(280_1A) 및 트랜지스터들(286)을 포함하는 메모리 소자(200)는 메모리 소자(200)의 소거 동작들을 향상시킬 수 있다. 또한, 라인(280_1A) 및 트랜지스터들(286)을 포함하는 메모리 소자(200)는 메모리 소자(200)에 소거 GIDL 전류의 양이 상대적으로 변화 없이 유지될 수 있게 하기 때문에, 메모리 소자(200)의 동작들(예를 들어, 소거 동작들)이 인터페이스(348)의 위치의 변화에 덜 민감할 수 있다. 이는 메모리 소자(200)의 신뢰성을 향상시킬 수 있다.
도 5a는 본 출원에 설명된 일부 실시 예에 따른 도 2a의 메모리 소자(200)의 변형 예일 수 있는 메모리 소자(500)의 일 부분의 블록도를 도시한다. 메모리 소자(500)는 메모리 소자(200)의 요소들과 유사하거나 동일한 요소들을 포함한다. 간략함을 위해, 메모리 소자(500)(도 5 내지 도 6)와 메모리 소자(200)(도 2a 내지 도 3) 간 유사하거나 동일한 요소들에 대한 설명이 반복되지 않는다.
메모리 소자들(200과 500) 간 차이들은 소자들(200 및 500)의 회로들(예를 들어, 상단 GIDL 전원 회로들)(285_1, 285_2, 285_3 및 285_4) 및 회로들(예를 들어, 하단 GIDL 전원 회로들)(287_1, 287_2, 287_3 및 287_4)에 연결되는 트랜지스터 게이트 라인들 간 차이들을 포함한다. 도 5a에 도시된 바와 같이, 메모리 소자(500)는 라인들(예를 들어, 트랜지스터 게이트 라인들)(280_1A, 280_2A, 280_3A 및 280_4A) 및 연관된 트랜지스터들(286)이 부족하다. 그러나, 메모리 소자(500)는 트랜지스터들(288)과 연관된 라인들(예를 들어, 트랜지스터 게이트 라인들)(289_1A 및 289_3A)의 추가를 포함한다.
도 5b는 본 출원에 설명된 일부 실시 예에 따른 도 5a의 메모리 소자(500)의 개략도를 도시한다. 메모리 소자(500)는 도 2b의 메모리 소자(200)의 요소들과 유사하거나 동일한 요소들을 포함한다. 도 5b에 도시된 바와 같이, 각각의 회로들(상단 GILD 전원 회로들)(285_1, 285_2, 285_3 및 285_4)은 트랜지스터들(286) 중 하나를 포함할 수 있다. 간략함을 위해, 도 5b에서는 회로들(285_1, 285_2, 285_3, 285_4) 전부보다 적게 라벨링된다. 각각의 회로들(하단 GILD 전원 회로들)(287_1, 287_2, 287_3 및 287_4)은 트랜지스터들(288) 중 두 개를 포함할 수 있다. 간략함을 위해, 도 5b에서는 회로들(287_1, 287_2, 287_3 및 287_4) 전부보다 적게 라벨링된다. 라인들(289_1A 및 289_3A)은 트랜지스터들(288) 중 각각의 트랜지스터들의 게이트들에 연결될 수 있다.
도 5c는 본 출원에 설명된 일부 실시 예에 따른, 라인(270), 회로들(285_1, 285_2, 285_3, 285_4), 선택 회로들(241, 242, 247 및 248), 메모리 셀 스트링들(231, 232, 237 및 238), 선택 회로들(241', 242', 247' 및 248'), 회로들(287_1, 287_2, 287_3 및 287_4) 및 라인(299)을 포함하는 도 5b의 메모리 소자(500)의 일 부분의 개략도를 도시한다. 도 5c에 도시된 바와 같이, 각각의 선택 회로들(241', 242', 247' 및 248')의 선택 게이트들(263 및 264)은 라인(299)과 메모리 셀 스트링들(231, 232, 237 및 238)의 각각의 메모리 셀 스트링 사이에 트랜지스터들(288) 중 두 개의 트랜지스터와 직렬로 연결될 수 있다.
도 5d는 본 출원에 설명된 일부 실시 예에 따른 예시적인 소거, 기록 및 판독 동작들 동안 메모리 소자(500)(도 5a 내지 도 5c)의 신호들(BL0, BL1, BL2, GGB, SGDA, SGDB, SGSA, SGSB, GG'A, 및 GG'B, 및 SRC)의 예시적인 파형들을 도시한다. 도 5d는 본 출원에 설명된 메모리 소자의 실시 예들에 초점을 맞추도록 돕기 위해 메모리 소자(500)의 그 외 다른 신호들(예를 들어, 도 5c에 도시된 신호들)을 생략한다. 소거, 기록 및 판독 동작들 동안, 생략된 신호들에는 해당 기술분야의 통상의 기술자들에게 알려진 값들을 갖는 전압들이 제공될 수 있다.
도 5d의 파형들은 신호(GGA)의 생략 및 신호(GG'A)의 추가를 제외하고는 도 2d의 파형들과 유사하다. 도 5d에 도시된 바와 같이, 신호(GG'A)의 파형들은 신호(GGA)(도 2d)의 파형들과 동일할 수 있다. 메모리 소자(500)의 소거 동작 동안, 각각의 회로들(285_1, 285_2, 285_3, 285_4, 287_1, 287_2, 287_3 및 287_4)에서의 트랜지스터들(286 및 288)은 소거 동작을 돕기 위한 GIDL 전류를 발생시키도록 동작할 수 있다. 예를 들어, 소거 동작 동안 트랜지스터들(286 및 288)에 의해 발생되는 GIDL 전류는 선택된 블록의 메모리 셀 스트링들의 메모리 셀들에서의 정보가 소거될 준비로 선택된 블록에서의 메모리 셀 스트링들의 바디의 충전 속도를 높일 수 있다.
도 6은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(500)의 일 부분의 구조의 측면도를 도시한다. 도 6에서의 메모리 소자(500)의 구조는 도 5c에 도시된 메모리 소자(500)의 개략도의 부분에 대응한다. 도 6에 도시된 메모리 소자(500)의 부분은 도 3의 메모리 소자(200)의 요소들과 유사하거나 동일한 요소들을 포함한다. 메모리 소자(200)(도 3)과 메모리 소자(500)(도 6) 간 차이들은 회로(285_1A)에서의 라인(280_1A) 및 관련 트랜지스터(286)의 생략 및 회로(287_1)에서의 라인(289_1A) 및 관련 트랜지스터(288)의 추가를 포함한다. 도 6에 도시된 바와 같이, 라인(예를 들어, 트랜지스터 게이트 라인)(289_1A)과 연관된 트랜지스터(288)는 필라(331)의 세그먼트를 따라 레벨(606)에 위치될 수 있다(레벨(606)의 세그먼트). 라인(289_1A) 또한 필라(331)의 세그먼트를 따라 레벨(606)에 위치될 수 있다(레벨(606)의 세그먼트).
도 6에 도시된 바와 같이, 메모리 소자(500)는 필라(331)에서의 인터페이스(648)를 포함한다. 인터페이스(648)는 부분(346)(예를 들어, 부분(346)의 물질(예를 들어, 부분(346)을 이루는 n-형 도핑된 영역))이 부분(344)과 접촉(예를 들어, 부분(344)의 물질과 접촉)하는 위치이다. 도 6은 인터페이스(648)가 대략 레벨(606)에 위치되는(예를 들어, 배치되는) 일례를 도시한다. 그러나, 인터페이스(648)는 필라(331)에서의 다른 위치에(예를 들어, 레벨(307)과 레벨(606) 사이 위치에) 위치(예를 들어, 배치)될 수 있다. 도 7을 참조하여 후술될 바와 같이, 메모리 소자(500)의 구조는 그것들의 동작들(예를 들어, 소거 동작)이 프로세스 변화(메모리 소자(500)를 형성하는 프로세스)에 덜 민감할 수 있게 할 수 있다. 이는 인터페이스(648)의 위치가 그것의 의도된 위치에서 벗어날 수 있더라도(예를 들어, 프로세스 변화로 인해) 메모리 소자(500)가 그것의 동작들을 유지할 수 있게 한다.
도 7은 본 출원에 설명된 일부 실시 예에 따른 도 6의 메모리 소자(500)의 인터페이스(648)의 위치(예를 들어, 위치)와 소거 동작 동안 발생되는 소거 GIDL 전류 간 예시적인 관계를 도시한 그래프이다. 이하의 설명은 도 6 및 도 7을 참조한다. 도 7에서, 기준 위치(LREF)는 메모리 소자(500)의 소거 동작에 대해 소거 GIDL 전류가 의도된 양(예를 들어, 목적하는 양)일 것으로 기대되는(예를 들어, 설계 시뮬레이션에 기초하여) 인터페이스(648)에 대해 의도된(예를 들어, 목적하는) 위치를 나타낼 수 있다. 일례로서, 인터페이스(648)의 기준 위치(LREF)는 도 6에 도시된 바와 같은 레벨(606)의 필라(331)에서의 위치일 수 있다.
도 7에서, "라인(299)에서 멀어지는" 방향을 나타내는 화살표는 메모리 소자(500)에서의 인터페이스(648)의 위치가 라인(299)에서 멀어지는 방향에서 기준 위치(LREF)(예를 들어, 의도된 위치)로부터 벗어날 수 있음(예를 들어, 프로세스 변화로 인해)을 나타낸다. 이는 z-치수에서의 부분(346)의 길이(메모리 소자(500)가 형성된 후)가 인터페이스(648)가 기준 위치(LREF)로부터 라인(299)에서 멀어지는 방향으로 움직일(예를 들어, 이동할) 경우 부분(346)의 의도된 길이보다 클 것임을 의미한다. 부분(346)의 길이는 부분(346)을 형성하는 확산 영역(예를 들어, n-형 도핑된 영역)의 길이일 수 있다. 부분(346)의 의도된 길이는 기준 위치(LREF)(예를 들어, 의도된 위치)에서 라인(299)으로부터 인터페이스(648)의 위치까지 측정될 수 있다.
도 7에서, "라인(299)에 가까워지는는" 방향을 나타내는 화살표는 메모리 소자(500)에서의 인터페이스(648)의 위치가 라인(299)에 가까워지는 방향에서 기준 위치(LREF)(예를 들어, 의도된 위치)로부터 벗어날 수 있음(예를 들어, 프로세스 변화로 인해)을 나타낸다. 이는 z-치수에서의 부분(346)의 길이(메모리 소자(200)가 형성된 후)가 인터페이스(648)가 기준 위치(LREF)로부터 라인(299)에 가까워지는 방향으로 움직일(예를 들어, 이동할) 경우 부분(346)의 의도된 길이보다 작을 것임을 의미한다.
도 7에서, 곡선들(701 및 702)은 인터페이스(648)의 위치의 편이가 메모리 소자(500)에서의 소거 GIDL 전류의 양에 미치는 영향을 도시하는 두 개의 예시적인 상황을 나타낸다. 곡선(701)은 메모리 소자(500)에서 라인(289_1A) 및 트랜지스터(288)(도 6)가 제거된 상황(예를 들어, 라인(289_1A) 및 트랜지스터(288)가 없는 메모리 소자(500))을 도시한다. 곡선(702)은 도 5a 내지 도 6에 도시된 바와 같이 메모리 소자(500)에 라인(289_1A) 및 트랜지스터(288)가 포함되는 상황을 도시한다.
곡선(701)(메모리 소자(500)에 라인(289_1A) 및 트랜지스터(288)가 없는)에 의해 도시된 바와 같이, 소거 GIDL 전류의 양은 인터페이스(648)의 위치가 기준 위치(LREF)로부터 라인(299)에 가까워지게 달라지고 움직일 경우(라인(299)에 더 가깝게 움직일 경우) 더 적다. 소거 GIDL의 더 적은 양은 메모리 소자(500)의 소거 동작들을 저하시킬 수 있다.
그에 반해, 곡선(702)(메모리 소자(500)에 라인(289_1A) 및 트랜지스터(288)가 있는)에 의해 도시된 바와 같이, 소거 GIDL 전류의 양은 인터페이스(648)의 위치가 기준 위치(LREF)로부터 라인(299)에서 멀어지는(그로부터 더 멀게) 또는 라인(299)에 가까워지는(이에 더 가깝게) 중 어느 하나의 방향으로 달라지고 움직일 경우 상대적으로 변화 없이 유지될 수 있다(예를 들어, 안정적으로 유지될 수 있다).
요컨대, 라인(289_1A) 및 트랜지스터(288)을 포함하는 메모리 소자(500)는 메모리 소자(500)에 소거 GIDL 전류의 양이 상대적으로 변화 없이 유지될 수 있게 한다. 그에 따라, 메모리 소자(500)의 동작들(예를 들어, 소거 동작들)이 인터페이스(648)의 위치의 변화에 덜 민감할 수 있다. 이는 메모리 소자(500)의 신뢰성을 향상시킬 수 있다.
도 8a는 본 출원에 설명된 일부 실시 예에 따른 도 2a의 메모리 소자(200) 및 도 5a의 메모리 소자(500)의 변형 예일 수 있는 메모리 소자(800)의 일 부분의 블록도를 도시한다. 메모리 소자(800)는 메모리 소자들(200 및 500)의 요소들과 유사하거나 동일한 요소들을 포함한다. 간략함을 위해, 메모리 소자들(800)과 메모리 소자들(200 및 500) 간 유사하거나 동일한 요소들에 대한 설명은 반복되지 않는다.
메모리 소자(800)는 메모리 소자들(200 및 500)의 조합을 포함할 수 있다. 예를 들어, 메모리 소자(800)의 회로들(예를 들어, 상단 GIDL 전원 회로들)(285_1, 285_2, 285_3 및 285_4)은 메모리 소자(200)(도 2a)의 회로들과 동일할 수 있고, 메모리 소자(800)의 회로들(예를 들어, 하단 GIDL 전원 회로들)(287_1, 287_2, 287_3 및 287_4)은 메모리 소자(500)(도 5a)의 회로들과 동일할 수 있다.
도 8b는 본 출원에 설명된 일부 실시 예에 따른 도 8a의 메모리 소자(800)의 개략도를 도시한다. 메모리 소자(800)는 도 2b의 메모리 소자(200) 및 도 5b의 메모리 소자(500)의 요소들과 유사하거나 동일한 요소들을 포함한다. 도 8b에 도시된 바와 같이, 각각의 회로들(285_1, 285_2, 285_3 및 285_4)은 트랜지스터들(286) 중 두 개(도 2b의 메모리 소자(200)의 것들과 동일한)를 포함할 수 있고, 각각의 회로들(287_1, 287_2, 287_3 및 287_4)은 트랜지스터들(288) 중 두 개(도 5b의 메모리 소자(500)의 것들과 동일한)를 포함할 수 있다.
도 8c는 본 출원에 설명된 일부 실시 예에 따른, 라인(270), 회로들(285_1, 285_2, 285_3, 285_4), 선택 회로들(241, 242, 247 및 248), 메모리 셀 스트링들(231, 232, 237 및 238), 선택 회로들(241', 242', 247' 및 248'), 회로들(287_1, 287_2, 287_3 및 287_4) 및 라인(299)을 포함하는 도 8b의 메모리 소자(800)의 일 부분의 개략도를 도시한다.
도 8d는 본 출원에 설명된 일부 실시 예에 따른 예시적인 소거, 기록 및 판독 동작들 동안 메모리 소자(800)(도 8a 내지 도 8c)의 신호들(BL0, BL1, BL2, GGA, GGB, SGDA, SGDB, SGSA, SGSB, GG'A, GG'B 및 SRC)의 예시적인 파형들을 도시한다. 도 8d는 본 출원에 설명된 메모리 소자의 실시 예들에 초점을 맞추도록 돕기 위해 메모리 소자(800)의 그 외 다른 신호들(예를 들어, 도 8c에 도시된 신호들)을 생략한다. 소거, 기록 및 판독 동작들 동안, 생략된 신호들에는 해당 기술분야의 통상의 기술자들에게 알려진 값들을 갖는 전압들이 제공될 수 있다. 도 8d의 파형들은 도 2d 및 도 5d의 부분들의 파형들과 동일하다. 예를 들어, 도 8d에서의 신호들(GGA 및 GGB)파형들은 도 2d의 신호들(GGA 및 GGB)의 파형들과 동일하다. 도 8d에서의 신호들(GG'A 및 GG'B)파형들은 도 5d의 신호들(GG'A 및 GG'B)의 파형들과 동일하다.
도 9는 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(800)의 일 부분의 구조의 측면도를 도시한다. 도 9에서의 메모리 소자(800)의 구조는 도 8c에 도시된 메모리 소자(800)의 개략도의 부분에 대응한다. 도 9에 도시된 메모리 소자(800)의 부분은 도 3의 메모리 소자(200) 및 도 6의 메모리 소자(500)의 요소들과 유사하거나 동일한 요소들을 포함한다. 예를 들어, 도 9에 도시된 바와 같이, 라인들(280_1A 및 280_1B) 및 트랜지스터들(286)은 도 3의 라인들(280_1A 및 280_1B) 및 트랜지스터들(286)과 동일하고, 도 9에서의 라인들(289_1A 및 289_1B) 및 트랜지스터들(288)은 도 6의 라인들(289_1A 및 289_1B) 및 트랜지스터들(288)과 동일하다. 메모리 소자(800)(도 8a 내지 도 9)는 도 2a 내지 도 7에 대하여 상술된 메모리 소자들(200 및 500)의 개선점들과 유사한 개선점들을 가질 수 있다.
도 10, 도 11 및 도 12는 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(1000)를 형성하는 예시적인 프로세스들에서의 순차적인 스테이지들을 도시한다. 도 10 내지 도 12를 참조하여 설명되는 프로세스들은 도 1 내지 도 9를 참조하여 상술된 메모리 소자(200)(도 3), 메모리 소자(500)(도 6) 및 메모리 소자(800)(도 9)를 형성하기 위해 사용될 수 있다. 메모리 소자(1000)를 형성하는 프로세스들 중 일부 및 메모리 소자(1000)의 요소들 중 일부는 해당 기술분야의 통상의 기술자들에게 용이하게 알려져 있다. 그에 따라, 본 출원에 설명된 실시 예들에 초점을 맞추도록 돕기 위해, 도 10 내지 도 12에 도시된 메모리 소자(1000)를 형성하는 프로세스들 중 일부 및 메모리 소자(1000)를 완성하기 위한 추가 프로세스들은 생략된다. 나아가, 간략함을 위해, 도 2a 내지 도 12에서의 메모리 소자들 중 유사한 또는 동일한 요소들에는 동일한 라벨들이 주어진다.
도 10은 물질들(355' 및 1002)이 라인(예를 들어, 소스)(299) 및 기판(390) 위에 형성된 후 메모리 소자(1000)를 도시한다. 물질들(355' 및 1002)을 형성하는 것은 라인(299) 및 기판(390) 위에 유전 물질들을 교대로 증착하는 것(예를 들어, 물질들(355')의 층들 및 물질들(1002)의 층들이 교대로 나오는 것)을 포함할 수 있다. 물질들(355')은 실리콘 산화물(예를 들어, 실리콘 이산화물(SiO2))을 포함할 수 있다. 물질들(1002)은 실리콘 및 질소의 조합(예를 들어, 실리콘 질화물(SiNO4))을 포함할 수 있다. 물질들(1002)은 메모리 소자(1000)의 각각의 레벨들(606 및 307 내지 317)에 형성될 수 있다(예를 들어, 물질들(1002)의 각각의 층이 레벨들(606 및 307 내지 317) 중 각각의 레벨에 형성될 수 있다).
도 10에 도시된 바와 같이, 물질들(355')은 각각의 거리들(수직 거리들)(D1, D1', D1'', D2, D2', D3, D4 및 D4')에 의해 획정되는(예를 들어, 그것들과 동일한) 각각의 두께를 갖도록 형성될 수 있다. 거리들(D1, D1', D1'', D2, D2', D3, D4 및 D4')은 도 3, 도 6 및 도 9의 것들과 동일하다. 도 3, 도 6 및 도 8을 참조하여 상술한 바와 같이, 거리들(D1, D1', D1'', D2, D2', D3, D4 및 D4')은 동일할(예를 들어, 실질적으로 같을) 수 있다. 그에 따라, 도 10에서, 물질들(355')의 두께들은 동일할(예를 들어, 실질적으로 같을) 수 있다.
물질들(1002)은 동일할(예를 들어, 실질적으로 같을) 수 있는 각각의 두께들(T1, T2, T2', T3 및 T3')을 갖도록 형성될 수 있다. 두께들(T1, T2, T2', T3 및 T3')은 도 3, 도 6 및 도 9에 도시된 것들과 동일하다. 도 10에서, 위치(1031)(두 개의 파선 사이)는 물질들(335' 및 1002)의 부분들이 물질들(335' 및 1002)에서의 홀을 형성하기 위해 제거될 위치를 나타낸다(후술됨).
도 11은 메모리 소자(1000)의 일부 요소가 형성된 후 메모리 소자(1000)를 도시한다. 그러한 메모리 요소들은 필라(331), 메모리 셀 스트링(231), 제어 라인들(2200, 2210, 2220 및 2230), 라인들(예를 들어, 트랜지스터 게이트 라인들)(280_1A 및 280_1B), 선택 라인들(281A 및 281B, 281'A, 및 281'B) 및 라인들(예를 들어, 트랜지스터 게이트 라인들)(289_1A 및 289_1B), 구조(330)의 일 부분 및 메모리 소자(200)(도 3), 메모리 소자(500)(도 6) 및 메모리 소자(800)(도 9)의 요소들과 유사할 수 있는 그 외 다른 요소들(도 11에 도시된 바와 같은)을 포함한다.
도 11에서의 메모리 소자(1000)의 요소들을 형성하는 것은 다마신 프로세스(damascene process)와 같은 프로세스 또는 그 외 다른 프로세스들을 포함할 수 있다. 예를 들어, 물질들(355' 및 1002)(도 10)이 형성된 후, 물질들(355' 및 1002)에서 위치(1031)에 홀(수직 개구, 도 11에 도시되지 않음)이 형성될 수 있다(도 10). 홀은 위치(1031)에서 물질들(355' 및 1002)의 부분들을 제거(예를 들어, 에칭)하고 각각의 레벨들(606 및 307 내지 317)에 물질들(355')의 나머지 부분(도 11에서 홀이 형성되지 않았던 유전체들(355)의 물질들)을 남기며 물질들(1002)의 나머지 부분(도 11에 도시되지 않음)을 남김으로써 형성될 수 있다. 홀의 하단은 라인(299)에(예를 들어, 라인(299)의 상면에) 있을 수 있다. 홀이 형성된 후, 도 11에 도시된 바와 같이, 메모리 셀 스트링(231)(구조(330)를 포함)이 홀의 위치에 형성될 수 있다. 메모리 소자(1000)의 그 외 다른 구조들(예를 들어, 부분들(344, 345, 346) 및 필라(331)의 부분들(343)의 부분들)도 또한 홀의 위치에 형성될 수 있다.
필라(331)의 부분들 및 구조(330)가 형성된 후, 물질들(1002)의 나머지 부분(홀이 형성되지 않았던)이 제거될 수 있다(예를 들어, 에칭에 의해). 물질들(1002)을 제거하는 것은 물질들(355')의 나머지 부분에 그리고 물질들(1002)의 나머지 부분에 슬릿들을 형성하는 것(도 11에 도시되지 않음)을 포함할 수 있다. 그러한 슬릿들(예를 들어, 수직 개구들)은 메모리 소자(1000)를 형성하기 위해 사용되는 다마신 프로세스의 부분일 수 있다. 슬릿들이 형성된 후, 물질(1002)이 후속하여 에칭되어 슬릿들을 통해 떨어져 나갈 수 있음으로써, 물질들(1002)이 있었던(그것들의 제거 이전에) 각각의 레벨들(606 및 307 내지 317) 상의 위치들에 공공들(vacancies)(예를 들어, 공간들)을 남긴다. 물질들(1002)(도 10)의 두께들이 동일할 수 있기 때문에(상술한 바와 같이), 물질들(1002)이 제거된 공간들도 또한 동일한 두께(예를 들어, 동일한 수직 거리)를 가질 수 있다.
물질들(1002)의 제거 이후, 물질들(1002)이 제거된 공공들(예를 들어, 각각의 레벨들(606 및 307 내지 317) 상의 공간들)에 도전체(예를 들어, 텅스텐과 같은 금속 또는 그 외 다른 도전체들)가 형성될 수 있다(예를 들어, 채워질 수 있다). 도 11에 도시된 바와 같이, 레벨들(606 및 307 내지 317) 상의 도전체들은 메모리 소자(1000)의 각각의 라인들(예를 들어, 트랜지스터 게이트 라인들)(280_1A 및 280_1B), 선택 라인들(281A 및 281B), 제어 라인들(2200, 2210, 2220 및 2230), 선택 라인들(281'A 및 281'B) 및 라인들(예를 들어, 트랜지스터 게이트 라인들)(289_1A 및 289_1B)을 형성한다.
그에 따라, 상술한 바와 같이, 메모리 소자(1000)의 라인들(280_1A 및 280_1B), 선택 라인들(281A 및 281B), 제어 라인들(2200, 2210, 2220 및 2230), 선택 라인들(281'A 및 281'B) 및 라인들(289_1A 및 289_1B)이 동시에 형성(동일한 프로세스 단계(예를 들어, 동일한 증착 단계)에 의해 형성)될 수 있다. 나아가, 라인들(280_1A 및 280_1B), 선택 라인들(281A 및 281B), 제어 라인들(2200, 2210, 2220 및 2230), 선택 라인들(281'A 및 281'B) 및 라인들(289_1A 및 289_1B)은 또한 동일한 도전체(예를 들어, 금속 또는 그 외 다른 도전체들)로 형성될 수 있다.
도 12는 메모리 소자(1000)의 그 외 다른 요소들이 형성된 후 메모리 소자(1000)를 도시한다. 그러한 요소들은 필라(331) 및 메모리 소자(1000)의 그 외 다른 부분들(예를 들어, 라인(270))을 완성하기 위해 부분들(343)에 추가 도전체들을 포함한다.
도 12에 도시된 바와 같이, 메모리 소자(1000)는 도 9의 메모리 소자(800)의 요소들과 유사하거나 동일한 요소들을 포함할 수 있다. 그에 따라, 메모리 소자(1000)를 형성하는 프로세스들이 도 9의 메모리 소자(800)를 형성하기 위해 사용될 수 있다. 해당 기술분야의 통상의 기술자는 도 10 내지 도 12를 참조하여 상술된 메모리 소자(1000)를 형성하는 프로세스들과 유사한 프로세스들이 또한 메모리 소자(200)(도 6) 및 메모리 소자(800)(도 9)를 형성하기 위해서도 사용될 수 있다는 것을 용이하게 인식할 것이다.
장치들(예를 들어, 메모리 소자들(100, 200, 500, 800 및 1000)) 및 방법들(예를 들어, 메모리 소자들(100, 200, 500 및 800)과 연관된 동작 방법들) 및 이러한 메모리 소자들을 형성하는 방법들(예를 들어, 프로세스들))의 도해들은 다양한 실시 예의 구조에 대한 일반적인 이해를 제공하도록 의도된 것이고 본 출원에 설명된 구조들을 활용할 수 있는 장치들의 모든 요소 및 피처에 대한 완전한 설명을 제공하려는 것으로 의도되지 않는다. 본 출원에서의 장치는 예를 들어, 소자(예를 들어, 메모리 소자들(100, 200, 500, 800 및 1000) 중 임의의 메모리 소자) 또는 메모리 소자들(100, 200, 500, 800 및 1000) 중 임의의 메모리 소자와 같은 소자를 포함하는 시스템(예를 들어, 컴퓨터, 셀룰러 폰 또는 그 외 다른 전자 시스템) 중 어느 하나를 지칭한다.
도 1 내지 도 12를 참조하여 상술된 구성요소들 중 임의의 구성요소는 소프트웨어를 통한 시뮬레이션을 비롯한 많은 방식으로 구현될 수 있다. 그에 따라, 상술된 장치들(예를 들어, 메모리 소자들(100, 200, 500, 800 및 1000) 또는 이러한 메모리 소자들의 제어 유닛, 이를테면 제어 유닛(116)(도 1)을 비롯한 각각의 이러한 메모리 소자들의 부분)은 본 출원에서 모두 "모듈들"(또는 "모듈")로 특징지어질 수 있다. 그러한 모듈들은 다양한 실시 예의 특정 구현 예들에 대해 바람직하고/거나 적절하게, 하드웨어 회로, 단일 및/또는 다중 프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 객체들 및/또는 펌웨어, 및 이들의 조합들을 포함할 수 있다. 예를 들어, 그러한 모듈들은 소프트웨어 전기 신호 시뮬레이션 패키지, 전력 사용 및 범위 시뮬레이션 패키지, 커패시턴스-인덕턴스 시뮬레이션 패키지, 전력/열 발산 시뮬레이션 패키지, 신호 송신-수신 시뮬레이션 패키지, 및/또는 다양한 잠재적인 실시 예의 동작을 동작시키거나 시뮬레이션하는 데 사용되는 소프트웨어 및 하드웨어의 조합과 같은 시스템 동작 시뮬레이션 패키지에 포함될 수 있다.
메모리 소자들(100, 200, 500, 800 및 1000)은 고속 컴퓨터들, 통신 및 신호 처리 회로망, 단일 또는 다중 프로세서 모듈들, 단일 또는 다중 내장 프로세서들, 멀티 코어 프로세서들, 메시지 정보 스위치들 및 멀티 레이어, 멀티 칩 모듈들을 포함하는 어플리케이션 특정 모듈들과 같은 장치들(예를 들어, 전자 회로망)에 포함될 수 있다. 그러한 장치들은 텔레비전들, 셀룰러 전화기들, 개인용 컴퓨터들(예를 들어, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 핸드헬드 컴퓨터들, 태블릿 컴퓨터들 등), 워크 스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들어, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료 장비들(예를 들어, 심장 모니터, 혈압 모니터 등), 셋톱 박스들 등과 같은 다양한 기타 장치(예를 들어, 전자 시스템) 내에 서브 구성요소들로서 더 포함될 수 있다.
도 1 내지 도 12를 참조하여 상술한 실시 예들은 장치들 및 그러한 장치들을 사용 및 형성하는 방법들을 포함한다. 상기 장치들 중 하나의 장치는 상기 장치의 각각의 제1 및 제2 레벨들에 위치된 제1 및 제2 도전체들, 제1 및 제2 도전체들 사이에 연장되는 길이를 포함하는 필라, 필라를 따라 위치된 메모리 셀들 및 제어 라인들, 제1 도전체와 메모리 셀들 사이 필라를 따라 위치된 제1 선택 게이트 및 제1 선택 라인, 제1 도전체와 제1 선택 라인 사이 필라를 따라 위치된 제2 선택 게이트 및 제2 선택 라인, 제1 도전체와 제1 선택 라인 사이 필라를 따라 위치된 제1 트랜지스터 및 제1 트랜지스터 게이트 라인, 및 제1 도전체와 제1 트랜지스터 사이 필라를 따라 위치된 제2 트랜지스터 및 제2 트랜지스터 게이트 라인을 포함한다. 추가 장치들 및 방법들을 포함하는 그 외 다른 실시 예들이 설명된다.
상기한 설명 및 도면들은 해당 기술분야의 통상의 기술자들이 본 발명의 실시 예들을 실시할 수 있게 하기 위해 본 발명의 일부 실시 예를 예시한다. 다른 실시 예들은 구조적, 논리적, 전기적, 프로세스, 및 기타 변경 예들을 통합할 수 있다. 예들은 단지 가능한 변형 예들을 대표한다. 일부 실시 예의 부분들 및 피처들은 다른 실시 예들의 부분들 및 피처들에 포함되거나, 그러한 부분들 및 피처들로 대체될 수 있다. 많은 다른 실시 예는 상기한 설명을 읽고 이해할 때 해당 기술분야의 통상의 기술자들에게 분명할 것이다.

Claims (31)

  1. 장치로서,
    상기 장치의 제1 레벨에 위치된 제1 도전체;
    상기 장치의 제2 레벨에 위치된 제2 도전체;
    상기 제1 레벨과 상기 제2 레벨 사이에 연장되는 길이를 포함하고 상기 제1 도전체 및 상기 제2 도전체를 접촉시키는 필라;
    상기 필라를 따라 위치된 메모리 셀들 및 제어 라인들;
    상기 제1 도전체와 상기 메모리 셀들 사이 상기 필라를 따라 위치된 제1 선택 게이트 및 제1 선택 라인;
    상기 제1 도전체와 상기 제1 선택 라인 사이 상기 필라를 따라 위치된 제2 선택 게이트 및 제2 선택 라인;
    상기 제1 도전체와 상기 제1 선택 라인 사이 상기 필라를 따라 위치된 제1 트랜지스터 및 제1 트랜지스터 게이트 라인; 및
    상기 제1 도전체와 상기 제1 트랜지스터 사이 상기 필라를 따라 위치된 제2 트랜지스터 및 제2 트랜지스터 게이트 라인을 포함하는, 장치.
  2. 청구항 1에 있어서, 상기 필라는 상기 필라의 상기 길이의 방향으로 연장되는 길이를 갖는 유전 부분을 포함하고, 도전 채널은 상기 필라의 상기 길이의 상기 방향으로 연장되는 길이를 가지며, 상기 도전 채널이 상기 유전 부분의 적어도 부분을 둘러싸는, 장치.
  3. 청구항 2에 있어서, 상기 필라는 상기 유전 부분과 상기 제1 도전체 사이에 도전 부분을 포함하고, 상기 도전 부분은 인터페이스에서 상기 유전 부분과 접촉하며, 상기 인터페이스는 상기 제1 트랜지스터 게이트 라인과 상기 트랜지스터 게이트 라인의 레벨들 사이 레벨에 위치되는, 장치.
  4. 청구항 1에 있어서,
    상기 제어 라인들은 제1 제어 라인 및 제2 제어 라인을 포함하며, 각각의 상기 제1 제어 라인 및 상기 제2 제어 라인은 제1 두께를 갖고;
    각각의 상기 제1 선택 라인 및 상기 제2 선택 라인은 제2 두께를 가지며;
    각각의 상기 제1 트랜지스터 게이트 라인 및 상기 제2 트랜지스터 게이트 라인은 제3 두께를 갖되, 상기 제1 두께, 상기 제2 두께 및 상기 제3 두께는 동일한, 장치.
  5. 청구항 1에 있어서,
    상기 제어 라인들은 제1 제어 라인 및 제2 제어 라인을 포함하며, 상기 제1 제어 라인은 상기 제2 제어 라인에 인접하고 상기 제2 제어 라인으로부터 상기 필라의 상기 길이의 방향으로 제1 거리만큼 떨어져 있고;
    상기 제1 선택 라인은 상기 필라의 상기 길이의 상기 방향으로 제2 거리만큼 상기 제2 제어 라인으로부터 떨어져 있고;
    상기 제2 선택 라인은 상기 필라의 상기 길이의 상기 방향으로 제3 거리만큼 상기 제1 선택 라인으로부터 떨어져 있고;
    상기 제1 트랜지스터는 상기 필라의 상기 길이의 상기 방향으로 제4 거리만큼 상기 제2 선택 라인으로부터 떨어져 있으며;
    상기 제2 트랜지스터는 상기 필라의 상기 길이의 상기 방향으로 제5 거리만큼 상기 제1 트랜지스터로부터 떨어져 있되, 상기 제1 거리, 상기 제2 거리, 상기 제3 거리, 상기 제4 거리 및 상기 제5 거리는 동일한, 장치.
  6. 청구항 1에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 장치의 전원 회로의 부분인, 장치.
  7. 청구항 1에 있어서, 상기 제어 라인들, 상기 제1 선택 라인 및 상기 제2 선택 라인, 및 상기 제1 트랜지스터 게이트 라인 및 상기 제2 트랜지스터 게이트 라인은 동일한 물질을 포함하는, 장치.
  8. 청구항 1에 있어서, 각각의 상기 제어 라인들, 상기 제1 선택 라인 및 상기 제2 선택 라인, 및 상기 제1 트랜지스터 게이트 라인 및 상기 제2 트랜지스터 게이트 라인의 물질은 금속인, 장치.
  9. 청구항 1에 있어서, 상기 제어 라인들, 상기 제1 선택 라인 및 상기 제2 선택 라인, 및 상기 제1 트랜지스터 게이트 라인 및 상기 제2 트랜지스터 게이트 라인은 상기 필라의 도전 채널로부터 동일한 거리만큼 떨어져 있는, 장치.
  10. 청구항 1에 있어서, 각각의 상기 메모리 셀들은 정보를 저장하도록 구성된 구조를 포함하고, 상기 구조는 유전체 구조인, 장치.
  11. 청구항 1에 있어서, 각각의 상기 메모리 셀들은 정보를 저장하도록 구성된 구조를 포함하고, 상기 구조는 다결정질 실리콘 구조인, 장치.
  12. 청구항 1에 있어서, 데이터 라인 및 소스를 더 포함하되, 상기 제1 물질은 상기 데이터 라인의 부분이고, 상기 제2 물질은 상기 소스의 부분인, 장치.
  13. 청구항 1에 있어서, 데이터 라인 및 소스를 더 포함하되, 상기 제1 물질은 상기 소스의 부분이고, 상기 제2 물질은 상기 데이터 라인의 부분인, 장치.
  14. 청구항 1에 있어서,
    상기 제2 도전체와 상기 메모리 셀들 사이 상기 필라를 따라 위치된 제3 선택 라인;
    상기 제2 도전체와 상기 제3 선택 라인 사이 상기 필라를 따라 위치된 제4 선택 라인; 및
    상기 제2 도전체와 상기 제4 선택 라인 사이 상기 필라를 따라 위치된 제3 트랜지스터 및 제3 트랜지스터 게이트 라인을 더 포함하는, 장치.
  15. 청구항 14에 있어서, 상기 제2 도전체와 상기 제3 트랜지스터 사이 상기 필라를 따라 위치된 제4 트랜지스터 및 제4 트랜지스터 게이트 라인을 더 포함하는, 장치.
  16. 장치로서,
    제1 도전 라인;
    상기 제1 도전 라인과 직렬로 연결되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터와 직렬로 연결되는 제1 선택 게이트 및 제2 선택 게이트로서,상기 제1 트랜지스터 및 상기 제2 트랜지스터가 상기 제1 도전 라인과 상기 제1 선택 게이트 및 상기 제2 선택 게이트 사이에 있는, 상기 제1 선택 게이트 및 상기 제2 선택 게이트;
    상기 제1 선택 게이트 및 상기 제2 선택 게이트와 직렬로 연결되는 메모리 셀들;
    상기 메모리 셀들과 직렬로 연결되는 제3 선택 게이트 및 제4 선택 게이트로서, 상기 메모리 셀들이 상기 제1 선택 게이트 및 상기 제2 선택 게이트들 중 하나와 상기 제3 선택 게이트 및 상기 제4 선택 게이트 중 하나 사이에 있는, 상기 제3 선택 게이트 및 상기 제4 선택 게이트;
    상기 제3 선택 게이트 및 상기 제4 선택 게이트와 직렬로 연결되는 제3 트랜지스터; 및
    상기 제3 트랜지스터에 연결되는 제2 도전 라인으로서, 상기 제2 도전 라인과 상기 제3 선택 게이트 및 상기 제4 선택 게이트 중 하나 사이에 있는, 상기 제3 트랜지스터를 포함하는, 장치.
  17. 청구항 16에 있어서, 상기 메모리 셀들, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터, 및 상기 제1 선택 게이트, 상기 제2 선택 게이트, 상기 제3 선택 게이트 및 상기 제4 선택 게이트는 동일한 구조를 갖는, 장치.
  18. 청구항 16에 있어서, 상기 제1 도전 라인은 데이터 라인을 포함하고, 상기 제2 도전 라인은 소스를 포함하는, 장치.
  19. 청구항 16에 있어서, 상기 제1 도전 라인은 소스를 포함하고, 상기 제2 도전 라인은 데이터 라인을 포함하는, 장치.
  20. 청구항 16에 있어서, 상기 제3 트랜지스터와 상기 제2 도전 라인 사이에 연결되는 제4 트랜지스터를 더 포함하는, 장치.
  21. 방법으로서,
    메모리 소자의 동작 동안 제1 전압을 상기 메모리 소자의 제1 트랜지스터에 연결되는 제1 트랜지스터 게이트 라인에 인가하는 단계;
    상기 메모리 소자의 상기 동작 동안 제2 전압을 상기 메모리 소자의 제2 트랜지스터에 연결되는 제2 트랜지스터 게이트 라인에 인가하는 단계;
    상기 메모리 소자의 상기 동작 동안 제3 전압을 상기 메모리 소자의 제1 선택 게이트에 연결되는 제1 선택 라인에 인가하는 단계;
    상기 메모리 소자의 상기 동작 동안 제4 전압을 상기 메모리 소자의 제2 선택 게이트에 연결되는 제2 선택 라인에 인가하는 단계;
    상기 메모리 소자의 상기 동작 동안 제5 전압을 상기 메모리 소자의 제3 선택 게이트에 연결되는 제3 선택 라인에 인가하는 단계;
    상기 메모리 소자의 상기 동작 동안 제6 전압을 상기 메모리 소자의 제4 선택 게이트에 연결되는 제4 선택 라인에 인가하는 단계; 및
    상기 메모리 소자의 상기 동작 동안 제7 전압을 상기 메모리 소자의 제3 트랜지스터에 연결되는 제3 트랜지스터 게이트 라인에 인가하는 단계를 포함하되, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 및 상기 제1 선택 게이트, 상기 제2 선택 게이트, 상기 제3 선택 게이트 및 상기 제4 선택 게이트는 상기 메모리 소자의 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 직렬로 연결되는, 방법.
  22. 청구항 21에 있어서,
    상기 메모리 소자의 상기 동작 동안 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나에 제8 전압을 인가하는 단계로서, 상기 제8 전압의 값은 각각의 상기 제1 전압, 상기 제2 전압, 상기 제3 전압, 상기 제4 전압, 상기 제5 전압, 상기 제6 전압 및 상기 제7 전압의 값보다 큰, 방법.
  23. 청구항 21에 있어서, 각각의 상기 제1 전압, 상기 제2 전압 및 상기 제7 전압의 값은 각각의 상기 제3 전압, 상기 제4 전압, 상기 제5 전압 및 상기 제6 전압의 값 미만인, 방법.
  24. 청구항 21에 있어서, 상기 제3 전압, 상기 제4 전압, 상기 제5 전압 및 상기 제6 전압은 동일한 값을 갖는, 방법.
  25. 청구항 24에 있어서, 상기 제1 전압, 상기 제2 전압 및 상기 제7 전압은 동일한 값을 갖는, 방법.
  26. 방법으로서,
    기판으로부터 밖으로 향하여 연장되는 필라를 형성하는 단계;
    상기 필라를 따라 메모리 셀들 및 제어 라인들을 형성하는 단계;
    상기 필라를 따라 제1 선택 게이트 및 제2 선택 게이트 및 제1 선택 라인 및 제2 선택 라인을 형성하는 단계;
    상기 제1 선택 게이트 및 상기 제2 선택 게이트가 상기 메모리 셀들과 제1 트랜지스터 및 제2 트랜지스터 사이에 있도록, 상기 필라를 따라 상기 제1 트랜지스터 및 상기 제2 트랜지스터 및 제1 트랜지스터 게이트 라인 및 제2 트랜지스터 게이트 라인을 형성하는 단계;
    상기 필라를 따라 제3 선택 게이트 및 제4 선택 게이트 및 제3 선택 라인 및 제4 선택 라인을 형성하는 단계; 및
    상기 제3 선택 게이트 및 상기 제4 선택 게이트가 상기 메모리 셀들과 제3 트랜지스터 사이에 있도록, 상기 필라를 따라 상기 제3 트랜지스터 및 제3 트랜지스터 게이트 라인을 형성하는 단계를 포함하는, 방법.
  27. 청구항 26에 있어서, 상기 필라를 형성하는 단계는 상기 필라의 도전 부분의 하단이 상기 제1 트랜지스터 게이트 라인과 상기 트랜지스터 게이트 라인의 레벨들 사이 레벨에 있도록, 상기 필라의 도전 부분을 형성하는 단계를 포함하는, 방법.
  28. 청구항 26에 있어서, 상기 제1 트랜지스터 게이트 라인, 상기 제2 트랜지스터 게이트 라인 및 상기 제3 트랜지스터 게이트 라인 및 상기 제어 라인들은 동일한 두께를 갖는, 방법.
  29. 청구항 26에 있어서, 상기 제어 라인들, 상기 제1 트랜지스터 게이트 라인, 상기 제2 트랜지스터 게이트 라인 및 상기 제3 트랜지스터 게이트 라인, 및 상기 제1 선택 라인, 상기 제2 선택 라인, 상기 제3 선택 라인 및 상기 제4 선택 라인은 동일한 증착 프로세스 단계로 형성되는, 방법.
  30. 청구항 26에 있어서, 상기 제어 라인들, 상기 제1 트랜지스터 게이트 라인, 상기 제2 트랜지스터 게이트 라인 및 상기 제3 트랜지스터 게이트 라인, 및 상기 제1 선택 라인, 상기 제2 선택 라인, 상기 제3 선택 라인 및 상기 제4 선택 라인을 형성하는 단계는:
    각각의 간격들이 유전체들 중 둘 사이에 있도록, 상기 유전체들 사이에 상기 간격들을 형성하는 단계; 및
    상기 간격들을 도전체로 채우는 단계를 포함하되, 상기 유전체들 중 둘 사이 상기 간격들 중 하나에서의 상기 도전체의 일 부분이 상기 제어 라인들, 상기 제1 트랜지스터 게이트 라인, 상기 제2 트랜지스터 게이트 라인 및 상기 제3 트랜지스터 게이트 라인, 및 상기 제1 선택 라인, 상기 제2 선택 라인, 상기 제3 선택 라인 및 상기 제4 선택 라인 중 하나의 부분을 형성하는, 방법.
  31. 청구항 30에 있어서, 상기 도전체는 금속인, 방법.
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