KR102205335B1 - 복수의 선택 게이트 및 상이한 바이어스 조건을 포함하는 메모리 디바이스 - Google Patents

복수의 선택 게이트 및 상이한 바이어스 조건을 포함하는 메모리 디바이스 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

일부 실시예가 메모리 디바이스의 전도성 라인과 제1 메모리 셀 스트링 사이에 직렬로 연결된 제1 및 제2 선택 게이트, 및 메모리 디바이스의 전도성 라인과 제2 메모리 셀 스트링 사이에 직렬로 연결된 제3 및 제4 선택 게이트를 이용하는 장치 및 방법을 포함한다. 메모리 디바이스는 제1, 제2, 제3, 및 제4 선택 라인을 포함하여, 메모리 디바이스의 동작 동안, 제1, 제2, 제3, 및 제4 전압을 제1, 제2, 제3, 및 제4 선택 게이트로 제공할 수 있다. 제1 전압과 제2 전압은 동일한 값을 가질 수 있다. 제3 전압과 제4 전압은 상이한 값을 가질 수 있다.

Description

복수의 선택 게이트 및 상이한 바이어스 조건을 포함하는 메모리 디바이스
우선권 출원
이 출원은, 그 전체가 참조로서 본 명세서에 포함되는 2016년 07월 08일에 출원된 미국 출원 번호 15/205,574로부터 우선권의 혜택을 주장한다.
메모리 디바이스가 컴퓨터 및 여러 전자 아이템에서 정보를 저장하기 위해 널리 사용된다. 일반적으로 메모리 디바이스는 복수의 메모리 셀을 가진다. 메모리 디바이스는 메모리 셀에 정보를 저장하기 위해 쓰기 동작을 수행하고 저장된 정보를 읽기 위해 읽기 동작을 수행하며, 메모리 셀의 일부 또는 모두로부터 정보(가령, 낡은 정보)를 소거하기 위해 소거 동작을 수행한다. 이들 동작 동안, 이벤트, 가령, 메모리 셀 근처에서의 전류의 누설이 발생할 수 있다. 이러한 이벤트는 메모리 디바이스의 어떤 동작(가령, 읽기 및 쓰기 동작)의 효율을 감소시킬 수 있다. 그러나 메모리 디바이스의 그 밖의 다른 동작(가령, 소거 동작)의 경우, 이러한 이벤트가 유용할 수 있다. 따라서 이벤트, 가령, 누설 전류의 효과의 균형을 이루면서, 메모리 디바이스를 설계하고 이를 동작시키는 것이 해결 과제일 수 있다.
도 1은 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스의 형태로 된 장치의 블록도를 도시한다.
도 2a는 본 명세서에 기재된 일부 실시예에 따라, 메모리 셀 스트링 선택 회로, 및 이중 드레인 선택 라인을 갖는 메모리 어레이를 포함하는 메모리 디바이스의 일부분의 블록도를 도시한다.
도 2b는 본 명세서에 기재된 일부 실시예에 따라, 이중 드레인 선택 게이트를 포함하는 도 2a의 메모리 디바이스의 개략도를 도시한다.
도 2c는 본 명세서에 기재된 일부 실시예에 따라, 도 2b의 메모리 디바이스의 일부분의 개략도를 도시한다.
도 2d는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스의 읽기, 쓰기, 및 소거 동작 동안 도 2a 내지 도 2c의 메모리 디바이스의 신호로 제공되는 전압의 예시적 값을 보여주는 차트이다.
도 2e는 본 명세서에 기재된 일부 실시예에 따라, 도 2a 내지 도 2c의 메모리 디바이스의 변형의 신호에 제공되는 전압의 예시적 값을 보여주는 차트이다.
도 2f는 본 명세서에 기재된 일부 실시예에 따라, 도 2a 내지 도 2c의 메모리 디바이스의 일부분의 구조물의 측방도를 도시한다.
도 2g는 본 명세서에 기재된 일부 실시예에 따르는, 도 2f의 메모리 디바이스의 일부분의 구조의 평면도이다.
도 2h는 본 명세서에 기재된 일부 실시예에 따르는, 메모리 디바이스의 일부분의 측벽을 포함하는 도 2f의 메모리 디바이스의 구조의 일부분의 세부사항을 도시한다.
도 2i 내지 도 2m은 본 명세서에 기재된 일부 실시예에 따르는, 도 2h의 메모리 디바이스의 일부분의 측벽들 간 거리의 변형 및 도 2h의 메모리 디바이스(200)의 일부분의 선택 게이트의 두께의 변형을 도시한다.
도 3a는 본 명세서에 기재된 일부 실시예에 따르는, 도 2a의 메모리 디바이스의 변형일 수 있는, 이중 드레인 선택 라인과 이중 소스 선택 라인을 포함하는 또 다른 메모리 디바이스의 일부분의 블록도를 도시한다.
도 3b는 본 명세서에 기재된 일부 실시예에 따르는, 이중 드레인 선택 게이트 및 이중 소스 선택 게이트를 포함하는 도 3a의 메모리 디바이스의 개략도를 도시한다.
도 3c는 본 명세서에 기재된 일부 실시예에 따르는, 도 3b의 메모리 디바이스의 일부분의 개략도를 도시한다.
도 3d는 본 명세서에 기재된 일부 실시예에 따르는, 메모리 디바이스의 읽기, 쓰기 및 소거 동작 동안 도 3a 내지 도 3c의 메모리 디바이스의 신호에 제공되는 전압의 예시적 값을 보여주는 차트이다.
도 3e는 본 명세서에 기재된 일부 실시예에 따르는, 도 3a 내지 도 3c의 메모리 디바이스의 변형의 신호에 제공되는 전압의 예시적 값을 보여주는 차트이다.
도 3f는 본 명세서에 기재된 일부 실시예에 따르는, 도 3a 내지 도 3c의 메모리 디바이스의 일부분의 구조의 측방도를 도시한다.
도 3g는 본 명세서에 기재된 일부 실시예에 따르는, 도 3f의 메모리 디바이스의 일부분의 구조의 평면도를 도시한다.
도 4a 및 도 4b는 본 명세서에 기재된 일부 실시예에 따르는, 삼중 드레인 선택 게이트 및 삼중 소스 선택 게이트를 포함하는 메모리 디바이스의 일부분의 개략도 및 구조물을 도시한다.
도 5a 내지 도 16은 본 명세서에 기재된 일부 실시예에 따르는, 복수의 선택 게이트를 포함하는 메모리 디바이스를 형성하는 공정을 도시한다.
도 17 내지 도 21은 본 명세서에 기재된 일부 실시예에 따르는, 상이한 저항의 부분(가령, 다결정 부분 및 금속 부분)을 각각 갖는 드레인 선택 게이트를 포함하는 메모리 디바이스를 형성하는 공정을 도시한다.
도 22 및 도 23은 본 명세서에 기재된 일부 실시예에 따라, 상이한 저항의 부분(가령, 다결정 부분 및 실리사이드 부분)을 각각 갖는 드레인 선택 게이트를 포함하는 메모리 디바이스를 형성하는 공정을 도시한다.
도 24는 본 명세서에 기재된 일부 실시예에 따라, 상이한 저항의 부분을 각각 갖는 드레인 선택 게이트와 소스 선택 게이트를 포함하는 메모리 디바이스를 도시한다.
도 1은 본 명세서에 기재된 일부 실시예에 따르는 메모리 디바이스(100)의 형태로 된 장치의 블록도를 도시한다. 메모리 디바이스(100)는 라인(가령, 액세스 라인)(104) 및 라인(가령, 데이터 라인)(105)과 함께 로우와 컬럼으로 배열될 수 있는 메모리 셀(103)을 갖는 메모리 어레이(102)를 포함할 수 있다. 메모리 디바이스(100)는 메모리 셀(103)을 액세스하기 위해 라인(104)을 이용하고 메모리 셀(103)과 정보를 교환하기 위해 라인(105)을 이용할 수 있다.
로우 액세스(108) 및 컬럼 액세스(109) 회로가 주소 레지스터(112)에 응답하여, 라인(110, 111) 또는 둘 모두 상의 로우 주소 및 컬럼 주소 신호를 기초로 메모리 셀(103)을 액세스할 수 있다. 데이터 입력/출력 회로(114)가 메모리 셀(103)과 라인(110) 간에 정보를 교환하도록 구성될 수 있다. 라인(110 및 111)은 메모리 디바이스(100) 내 노드 또는 메모리 디바이스(100)가 위치할 수 있는 패키지 상의 핀(또는 솔더 볼)을 포함할 수 있다.
제어 회로(116)는 라인(110 및 111) 상에 존재하는 신호를 기초로 메모리 디바이스(100)의 동작을 제어할 수 있다. 메모리 디바이스(100) 외부의 디바이스(가령, 프로세서 또는 메모리 제어기)가 라인(110, 111) 또는 둘 모두 사의 신호의 상이한 조합을 이용해, 메모리 디바이스(100)로 상이한 명령어(가령, 읽기, 쓰기 및 소거 명령어)를 전송할 수 있다.
메모리 디바이스(100)는 메모리 셀(103) 상에서의 메모리 동작을 수행, 가령, 메모리 셀(103)로부터 정보를 읽기 위한 읽기 동작을 수행 또는 메모리 셀(103)로 정보를 저장(가령, 프로그램)하기 위한 쓰기(가령, 프로그래밍) 동작을 수행하기 위해 명령어에 응답할 수 있다. 또한 메모리 디바이스(100)는 일부 또는 모든 메모리 셀(103)로부터 정보를 소거하기 위한 소거 동작을 역시 수행할 수 있다.
메모리 디바이스(100)는 공급 전압, 가령, 공급 전압 Vcc 및 Vss을 수신할 수 있다. 공급 전압 Vss는 대지 전위(가령, 거의 0볼트의 값을 가짐)에서 동작할 수 있다. 공급 전압 Vcc는 외부 전원, 가령, 배터리 또는 교류-직류(AC-DC) 컨버터 회로로부터 메모리 디바이스(100)로 공급되는 외부 전압을 포함할 수 있다. 메모리 디바이스(100)는 전압 생성기(107)를 포함할 수 있다. 메모리 디바이스(100)는 메모리 디바이스(100)의 동작, 가령, 읽기, 쓰기 및 소거 동작에서 사용되기 위한 상이한 전압을 생성하기 위한 전압 생성기(107)를 포함할 수 있다.
각각의 메모리 셀(103)은 분수 비트의 값, 단일 비트의 값, 또는 복수 비트, 가령, 2, 3, 4 또는 또 다른 비트 수의 값을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 예를 들어, 각각의 메모리 셀(103)이 단일 비트의 이진 값 "0" 또는 "1"을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 셀당 단일 비트가 때때로 단일 레벨 셀이라고 지칭된다. 또 다른 예시에서, 각각의 메모리 셀(103)이 복수 비트의 값, 가령, 2 비트의 4개의 가능한 값 "00", "01", "10", 및 "11" 중 하나, 3비트의 8개의 가능한 값 "000", "001", "010", "011", "100", "101", "110", 및 "111" 중 하나 또는 복수 비트의 또 다른 수의 또 다른 값들 중 하나를 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 복수 비트를 저장하기 위한 능력을 갖는 셀이 때때로 복수-레벨 셀(또는 복수-상태 셀)이라고 지칭된다.
메모리 디바이스(100)는 비-휘발성 메모리 디바이스를 포함할 수 있고, 메모리 셀(103)은 비-휘발성 메모리 셀을 포함할 수 있어서, 전력(가령, Vcc, Vss 또는 둘 모두)이 메모리 디바이스(100)로부터 연결해제될 때 메모리 셀(103)은 여기에 저장된 정보를 유지할 수 있다. 예를 들어, 메모리 디바이스(100)는 플래시 메모리 디바이스, 가령, NAND 플래시 또는 NOR 플래시 메모리 디바이스 또는 또 다른 유형의 메모리 디바이스, 가령, 가변 저항 메모리 디바이스(가령, 상 변경 또는 저항 RAM 디바이스)일 수 있다.
메모리 디바이스(100)는, 메모리 셀(103)의 일부가 메모리 디바이스(100)의 기판(가령, 반도체 기판) 위 복수 레벨의 다른 일부 메모리 셀(103) 위에 적층될 수 있도록, 메모리 셀(103)이 동일한 디바이스 상의 복수의 레벨로 물리적으로 위치할 수 있는 메모리 디바이스를 포함할 수 있다. 해당 분야의 통상의 기술자라면, 메모리 디바이스(100)가 그 밖의 다른 요소를 포함할 수 있음을 알 수 있으며, 이들 요소 중 몇몇은 본 명세서에 기재된 예시적 실시예를 모호하게 하지 않도록 도 1에 도시되지 않는다.
메모리 디바이스(100)의 적어도 일부가 도 2a 내지 도 24를 참조하여 이하에서 기재된 메모리 디바이스와 유사하거나 동일한 구조를 가질 수 있다.
도 2a는 본 명세서에 기재된 일부 실시예에 따라, 메모리 셀 스트링(231 내지 240, 291, 및 292), 선택 회로(241 내지 252 및 241' 내지 252'), 및 이중 드레인 선택 라인을 갖는 메모리 어레이(202)를 포함하는 메모리 디바이스(200)의 일부분의 블록도를 도시한다. 메모리 디바이스(200)는 도 1의 메모리 디바이스(100)에 대응할 수 있다. 예를 들어, 메모리 어레이(202)는 도 1의 메모리 어레이(102)의 일부를 형성할 수 있다.
도 2a에 도시된 바와 같이, 메모리 디바이스(200)는 블록(메모리 셀의 블록) 블록(2030 및 2031)을 포함할 수 있다. 2개의 블록이 예시로서 도시된다. 메모리 디바이스(200)는 많은 블록(가령, 최대 수천 개 이상의 블록)을 포함할 수 있다. 각각의 블록(2030 및 2031)이 자신의 고유 메모리 셀 스트링 및 이와 연관된 선택 회로를 가진다. 예를 들어, 블록(2030)은 메모리 셀 스트링(231 내지 236), 및 선택 회로(241 내지 246 및 241' 내지 246')를 가진다. 블록(2031)은 메모리 셀 스트링(237 내지 240, 291, 및 292), 및 선택 회로(247 내지 252 및 247' 내지 252')를 가진다.
각각의 메모리 셀 스트링(231 내지 240, 291, 및 292)이 2개의 선택 회로와 연관(가령, 연결)될 수 있다. 예를 들어, 메모리 셀 스트링(231)은 선택 회로(가령, 상부 선택 회로(top select circuit))(241) 및 선택 회로(가령, 하부 선택 회로(bottom select circuit))(241')와 연관된다. 도 2a는 각각의 블록(2030 및 2031)에서의 6개의 메모리 셀 스트링 및 이들의 연관된 회로(가령, 상부 및 하부 선택 회로)의 예시를 보여준다. 각각의 블록(2030 및 2031)에서의 메모리 셀 스트링 및 이들의 연관된 선택 회로의 개수가 변할 수 있다.
메모리 디바이스(200)는 각각 신호(BL0, BL1, 및 BL2)를 운송하는 라인(270, 271, 및 272)을 포함할 수 있다. 각각의 라인(270, 271, 및 272)은 (전도성 물질 영역을 포함하는) 전도성 라인으로서 구성될 수 있고 메모리 디바이스(200)의 각자의 데이터 라인(가령, 비트 라인)의 일부를 형성할 수 있다. 블록(2030 및 2021)의 메모리 셀 스트링은 라인(270, 271, 및 272)을 공유할 수 있다. 예를 들어, 메모리 셀 스트링(231, 232, 237, 및 238)은 라인(270)을 공유할 수 있다. 메모리 셀 스트링(233, 234, 239, 및 240)은 라인(271)을 공유할 수 있다. 메모리 셀 스트링(235, 236, 291, 및 292)은 라인(272)을 공유할 수 있다. 도 2a는 3개의 라인(가령, 데이터 라인)(270, 271, 및 272)을 예시로서 도시한다. 데이터 라인의 수는 변할 수 있다.
메모리 디바이스(200)는 신호 SRC(가령, 소스 라인 신호(source line signal))를 운송할 수 있는 라인(299)을 포함할 수 있다. 라인(299)은 전도성 라인으로 구성될 수 있으며, 메모리 디바이스(200)의 소스(가령, 소스 라인)의 일부를 형성할 수 있다. 블록(2030 및 2031)은 라인(299)을 공유할 수 있다.
메모리 디바이스(200)는 블록(2030 및 2031)에서 개별 제어 라인을 포함할 수 있다. 도 2a에 도시된 바와 같이, 메모리 디바이스(200)는 대응하는 신호(가령, 워드 라인 신호)(WL00, WL10, WL20, 및 WL30)를 운송할 수 있는 제어 라인(2200, 2210, 2220, 및 2230)을 포함할 수 있다. 메모리 디바이스(200)는 대응하는 신호(가령, 워드 라인 신호)(WL01, WL11, WL21, 및 WL31)를 운송할 수 있는 제어 라인(2201, 2211, 2221, 및 2231)을 포함할 수 있다. (전도성 물질을 포함하는) 전도성 제어 라인이 각자의 블록에서의 메모리 셀을 액세스하기 위해 메모리 디바이스(200)의 각자의 액세스 라인(가령, 워드 라인)의 일부를 형성할 수 있을 때 제어 라인(2200 내지 2230 및 2201 내지 2231)이 구성될 수 있다. 도 2a는 예시로서 각각의 블록(2030 및 2031)에서의 4개의 제어 라인(2200 내지 2230 또는 2201 내지 2231)을 보여준다. 제어 라인의 개수가 변경될 수 있다.
도 2a에 도시된 바와 같이, 메모리 디바이스(200)는 이중(가령, 상부 및 하부) 드레인 선택 라인, 가령, 선택 라인(281A, 282A, 283A, 및 284A)(가령, 상부 드레인 선택 라인) 및 선택 라인(281B, 282B, 283B, 및 284B)(가령, 하부 드레인 선택 라인)을 포함할 수 있다. 선택 라인(281A, 282A, 283A, 및 284A) 각각은 개별(가령, 상이한) 신호(가령, 상부 선택 라인 신호)(SGDA)를 운송할 수 있다. 각각의 선택 라인(281B, 282B, 283B, 및 284B)이 개별 신호(가령, 하부 선택 라인 신호)(SGDB)를 운송할 수 있다. 메모리 디바이스(200)는 선택 라인(가령, 소스 선택 라인)(281', 282', 283', 및 284')을 포함할 수 있고 각각은 개별(가령, 상이한) 신호(SGS)를 운송할 수 있다.
도 2a는 메모리 디바이스(200)의 예시를 가리키기 위해 (연결(281''A)을 통해) 선택 라인(282A)에 연결된 선택 라인(281A) 및 (연결(283''A)을 통해) 선택 라인(284A)에 연결된 선택 라인(283A)을 도시하는데, 여기서 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)가 동일한 신호일 수 있고, 선택 라인(283A)과 연관된 신호(SGDA) 및 선택 라인(284A)과 연관된 신호(SGDA)가 동일한 신호일 수 있다. 이는 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)에 동일한 값을 갖는 (가령, 바이어스) 전압이 제공될 수 있고, 선택 라인(283A)과 연관된 신호(SGDA) 및 선택 라인(284A)과 연관된 신호(SGDA)에 동일한 값을 갖는 (가령, 바이어스) 전압이 제공될 수 있음을 의미한다.
메모리 디바이스(200)의 변형에서, 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)가 개별 신호일 수 있고, 선택 라인(283A)과 연관된 신호(SGDA) 및 선택 라인(284A)과 연관된 신호(SGDA)가 개별 신호일 수 있다. 개별 신호에 한 시점에서 상이한 값을 갖는 전압이 제공될 수 있지만, 개별 신호에 또 다른 시점에서는 동일한 값을 갖는 전압이 제공될 수도 있다. 메모리 디바이스(200)의 변형에서, 선택 라인(281A과 282A)이 서로 분리될 수 있고, 선택 라인(283A과 284A)이 서로 분리될 수 있다. 개별 신호에 의해 더 정밀한 바이어스 조건(가령, 정밀 전압 값)이 메모리 디바이스(200)의 동작 동안 선택 라인(281A, 282A, 283A, 및 284A)에 적용될 수 있다.
메모리 디바이스(200)의 구조에서, 선택 라인(281A 및 282A) 간 연결(281''A)이 직접 연결(가령, 서로 물리적으로 연결)될 수 있다. 예를 들어, 이러한 직접 연결에서, 선택 라인(281A 및 282A)은 동일한 전도성 물질(가령, 전도성 물질의 동일한 층)의 일부일 수 있다. 대안으로, 도 2a의 선택 라인(281A 및 282A) 간 연결(281''A)이 간접 연결일 수 있다. 예를 들어, 간접 연결에서, 선택 라인(281A 및 282A)은 전도성 물질의 동일한 조각(가령, 층)으로부터 형성되지 않고 트랜지스터를 통해(가령, 복수의 트랜지스터를 통해) 서로 연결될 수 있다(가령, 전기적으로 연결될 수 있다). 유사하게, 메모리 디바이스(200)의 구조에서, 선택 라인(283A 및 284A) 간 연결(283''A)이 (가령, 전도성 물질의 동일한 조각으로부터 형성된) 직접 연결이거나 (가령, 전도성 물질의 동일한 조각으로부터 형성되지 않은) 간접 연결일 수 있다. 메모리 디바이스(200)의 일부 동작(가령, 읽기 및 쓰기 동작)에서, 동일한 신호(가령, 공유되는 신호)를 선택 라인(281A 및 282A)에 제공하고 동일한 신호(가령, 공유되는 신호)를 선택 라인(283A 및 284A)에 제공하는 것이 메모리 디바이스(200)의 동작을 단순화할 수 있다.
도 2a에서 도시된 바와 같이, 선택 회로(241, 243, 및 245)가 선택 라인(281A 및 281B)을 공유할 수 있다. 선택 회로(242, 244, 및 246)가 선택 라인(282A 및 282B)을 공유할 수 있다. 선택 회로(247, 249, 및 251)가 선택 라인(283A 및 283B)을 공유할 수 있다. 선택 회로(248, 250, 및 252)가 선택 라인(284A 및 284B)을 공유할 수 있다. 각각의 선택 회로(241 내지 252)가 제어될 수 있는(가령, 켜지거나 꺼질 수 있는) 2개의 각자의 선택 라인(가령, 281A 및 281B, 282A 및 282B, 283A 및 283B, 또는 284A 및 284B)일 수 있는 복수의 선택 게이트(가령, 도 2b에 도시된 바와 같이 복수의 트랜지스터)를 포함할 수 있다.
선택 회로(241', 243', 및 245')가 선택 라인(281')을 공유할 수 있다. 선택 회로(242', 244', 및 246')가 선택 라인(282')을 공유할 수 있다. 선택 회로(247', 249', 및 251')가 선택 라인(283')을 공유할 수 있다. 선택 회로(248', 250', 및 252')가 선택 라인(284')을 공유할 수 있다. 각각의 선택 회로(241' 내지 252')가 선택 라인(281', 282', 283', 및 284') 중 각자의 선택 라인에 의해 제어될 수 있는(가령, 켜지거나 꺼지는) 선택 게이트(가령, 도 2b에 도시된 트랜지스터)를 포함할 수 있다. (가령, 도 3b에 도시된) 메모리 디바이스(200)의 변형에서, 각각의 선택 회로(241' 내지 252')가 복수의 선택 라인(가령, 복수의 소스 선택 라인)에 의해 제어될 수 있는 복수의 선택 게이트(가령, 복수의 트랜지스터)를 포함할 수 있다.
도 2a에서, 각각의 메모리 셀 스트링(231 내지 240, 291, 및 292)이 정보를 저장하기 위해 스트링으로 배열된(가령, 서로 직렬 연결된) 메모리 셀(도 2b에 도시됨)을 가진다. 메모리 디바이스(200)의 동작(가령, 읽기, 쓰기, 또는 소거 동작) 동안, 선택된 메모리 셀 스트링에서 메모리 셀을 액세스하여 선택된 메모리 셀 스트링에 정보를 저장하거나 이로부터 정보를 읽기 위해, 메모리 셀 스트링(231 내지 240, 291, 및 292)이 개별적으로 선택될 수 있다.
메모리 디바이스(200)의 동작(가령, 읽기, 쓰기 또는 소거 동작) 중에, 선택된 메모리 셀 스트링 상에서 메모리 디바이스(200)가 어느 동작을 수행하는지에 따라, 선택된 메모리 셀 스트링과 연관된 하나 또는 둘 모두의 선택 회로가 (가령, 선택 회로에서의 트랜지스터를 켬으로써) 활성화될 수 있다. 메모리 디바이스(200)의 동작 동안, 메모리 디바이스(200)는 (메모리 셀(210, 211, 212, 및 213) 중에서) 특정 메모리 셀 스트링의 메모리 셀을 선택된 메모리 셀로서 선택하여, 상기 (가령, 쓰기 동작 동안) 선택된 메모리 셀에 정보를 저장하거나 (가령, 읽기 동작 동안) 이로부터 정보를 읽을 수 있다. 따라서 선택된 메모리 셀 스트링이 선택된 메모리 셀을 갖는 메모리 셀 스트링이다. 선택해제된(선택되지 않은) 메모리 셀 스트링이 선택된 메모리 셀을 갖지 않은 메모리 셀 스트링이다. 메모리 디바이스(200)의 특정 동작(가령, 읽기 또는 쓰기 동작) 동안, 선택된 블록은 선택된 메모리 셀 스트링을 갖는 블록이며, 선택해제된 블록(선택되지 않은 블록)은 상기 특정 동작 동안 선택된 메모리 셀 스트링을 갖지 않는 블록이다.
메모리 디바이스(200)의 동작 동안 선택 회로(247 내지 252) 중에서 특정 선택 회로를 활성화하는 것이 특정 값을 갖는 전압을 특정 선택 회로와 연관된 신호(SGDA 및 SGDB)에 제공(가령, 인가)하는 것을 포함할 수 있다. 선택 회로(247' 내지 252') 중 특정 선택 회로를 활성화하는 것은 특정 값을 갖는 전압을 특정 선택 회로와 연관된 신호(SGS)로 제공(가령, 인가)하는 것을 포함할 수 있다. 선택 회로(241 내지 252) 중 특정 선택 회로가 활성화될 때, 이는 상기 특정 선택 회로와 연관된 선택된 메모리 셀 스트링을 각자의 데이터 라인(가령, 라인(270, 271, 또는 272) 중 하나)에 연결(가령 전류 경로를 형성)할 수 있다. 선택 회로(241' 내지 252') 중 특정 선택 회로가 활성화될 때, 이는 상기 특정 선택 회로와 연관된 선택된 메모리 셀 스트링을 소스(가령, 라인(299))로 연결(가령, 전류 경로를 형성)할 수 있다.
도 2b는 본 명세서에 기재된 일부 실시예에 따라, 도 2a의 메모리 디바이스(200)의 개략도를 도시한다. 단순성을 위해, 도 2b에서 단 4개의 메모리 셀 스트링(231, 232, 237 및 238) 및 도 2a의 10개의 선택 회로(241, 242, 243, 245, 247, 248, 241', 242', 247', 및 248')만 라벨링된다. 도 2b에 도시된 바와 같이, 메모리 디바이스(200)는 메모리 디바이스(200)의 구조(도 2f 및 도 2g에 도시됨)에 대해 3차원(3-D)으로, 가령, x, y, 및 z 차원으로 물리적으로 배열될 수 있는 메모리 셀(210, 211, 212, 및 213) 및 선택 게이트(가령, 드레인 선택 트랜지스터)(261 및 262) 및 선택 게이트(가령, 소스 선택 트랜지스터)(263)를 포함할 수 있다.
도 2b에 도시된 바와 같이, 메모리 디바이스(200)의 메모리 셀 스트링(가령, 스트링(231, 232, 237 및 238)) 각각이 메모리 셀(210) 중 하나, 메모리 셀(211) 중 하나, 메모리 셀(212) 중 하나 및 메모리 셀(213) 중 하나를 포함할 수 있다. 도 2b는 각각의 메모리 셀 스트링에서의 4개의 메모리 셀(210, 211, 212, 및 213)의 예시를 보여준다. 각각의 메모리 셀 스트링에서의 메모리 셀의 개수가 변할 수 있다.
선택 회로(241, 242, 247, 및 248) 각각은 이중 선택 게이트(가령, 이중 드레인 선택 게이트), 즉, 선택 게이트(261) 중 하나와 선택 게이트(262) 중 하나를 포함할 수 있다. 각각의 선택 회로(241', 242', 247', 및 248')가 선택 게이트(263) 중 하나씩을 포함할 수 있다. 각각의 선택 게이트(261, 262, 및 263)가 트랜지스터, 가령, 전계 효과 트랜지스터(FET)로서 동작할 수 있다. FET의 예로는 금속-옥사이드 반도체(MOS) 트랜지스터를 포함한다. 특정 선택 회로들 간에 공유되는 선택 라인이 이들 특정 선택 회로의 선택 게이트에 의해 공유될 수 있다. 예를 들어, 선택 라인(281A)이 선택 회로(241) 및 선택 회로(243, 및 245)의 선택 게이트(261)에 의해 공유될 수 있다. 또 다른 예를 들면, 선택 라인(281B)이 선택 회로(241) 및 선택 회로(243, 및 245)의 선택 게이트(262)에 의해 공유될 수 있다. 선택 라인(가령, 선택 라인(281A, 282A, 283A, 284A, 281B, 282B, 283B, 및 284B, 281', 282', 283', 및 284'))이 신호(가령, 신호(SGDA, SGDB, 또는 SGS))를 운송할 수 있지만, 스위치(가령, 트랜지스터)처럼 동작하지는 않는다. 선택 게이트(가령, 선택 게이트(262, 262, 또는 263))가 각자의 선택 라인으로부터 신호를 수신하고 스위치(가령, 트랜지스터)처럼 동작할 수 있다.
본 명세서에 기재된 실시예에 집중하기 위해, 도 2c 내지 도 2g를 참조하는 이하의 기재가 4개의 메모리 셀 스트링(231, 232, 237, 및 238) 선택 회로(241, 242, 247, 248, 241', 242', 247', 및 248')에 집중한다. 메모리 디바이스(200)의 그 밖의 다른 메모리 셀 스트링 및 선택 회로가 유사한 구조 및 연결을 가진다.
도 2c는 본 명세서에 기재된 일부 실시예에 따라, 메모리 셀 스트링(231, 232, 237, 및 238) 및 선택 회로(241, 242, 247, 248, 241', 242', 247', 및 248')를 포함하고 라인(270)과 라인(299) 사이에 연결되는 도 2b의 메모리 디바이스(200)의 일부분의 개략도를 도시한다. 도 2c에 도시된 바와 같이, 선택 회로(241, 242, 247, 및 248) 각각의 선택 게이트(가령, 이중 드레인 선택 게이트)(261 및 262)가 라인(270)과 메모리 셀 스트링(231, 232, 237, 및 238) 중 각자의 메모리 셀 스트링 사이에 직렬로 연결될 수 있다. 각각의 선택 회로(241', 242', 247', 및 248')의 선택 게이트(263)가 라인(299)과 메모리 셀 스트링(231, 232, 237, 및 238) 중 각자의 메모리 셀 스트링 사이에 연결될 수 있다.
선택 회로(241)의 선택 게이트(261)가 선택 라인(281A)의 일부일 수 있는(가령, 일부에 의해 형성된) 단자(가령, 트랜지스터 게이트)를 가진다. 선택 회로(241)의 선택 게이트(262)는 선택 라인(281B)의 일부일 수 있는(가령, 일부에 의해 형성된) 단자(가령, 트랜지스터 게이트)를 가진다. 선택 회로(241)의 선택 게이트(261 및 262)가 선택 라인(281A 및 281B)에 각각 제공된 신호(SGDA 및 SGDB)에 의해 제어(가령, 켜지거나 꺼짐)될 수 있다. 선택 회로(241')의 선택 게이트(263)가 선택 라인(281')의 일부일 수 있는(가령, 일부에 의해 형성된) 단자(가령, 트랜지스터 게이트)를 가진다. 선택 회로(241')의 선택 게이트(263)가 선택 라인(281')에 제공된 신호(SGS)에 의해 제어(가령, 켜지거나 꺼짐)될 수 있다.
마찬가지로, 도 2c에 도시된 바와 같이, 각각의 선택 회로(242, 247, 및 248)의 선택 게이트(261 및 262)가 선택 라인(282A, 283A, 284A, 282 B, 283B, 및 284B) 중 각자의 선택 라인의 일부일 수 있는(가령, 일부에 의해 형성된) 단자(트랜지스터 게이트)를 또한 가진다. 각각의 선택 회로(242', 247', 및 248')의 선택 게이트(263)가 또한 선택 라인(282', 283', 및 284') 중 각자의 선택 라인의 일부일 수 있는(가령, 일부에 의해 형성된) 단자(트랜지스터 게이트)를 가진다.
메모리 디바이스(200)의 동작(가령, 읽기 또는 쓰기 동작) 동안, 선택된 메모리 셀 스트링과 연관된 특정 선택 회로의 선택 게이트(261, 262, 및 263)가 활성화되어(가령, 켜져서) 선택된 메모리 셀 스트링을 각자의 데이터 라인 및 소스로 연결할 수 있다. 예를 들어, 도 2c에서, 메모리 디바이스(200)의 쓰기 동작 동안, 메모리 셀 스트링(231)이 선택된 메모리 셀 스트링인 경우, 선택 회로(241)의 선택 게이트(261 및 262)가 활성화되어 메모리 셀 스트링(231)을 라인(270)에 연결할 수 있고, 선택 회로(241')의 선택 게이트(261)가 활성화되지 않을 수 있다. 또 다른 예를 들면, 도 2c에서, 메모리 디바이스(200)의 읽기 동작 동안, 메모리 셀 스트링(231)이 선택된 메모리 셀 스트링인 경우, 선택 회로(241)의 선택 게이트(261 및 262)가 활성화되어 메모리 셀 스트링(231)을 라인(270)으로 연결할 수 있고, 선택 회로(241')의 선택 게이트(261)가 또한 활성화되어 메모리 셀 스트링(231)을 라인(270) 및 라인(299)으로 연결할 수 있다. 이들 두 예시에서, 메모리 셀 스트링(231)이 선택되는 동안, 메모리 셀 스트링(232, 237, 및 238)이 선택해제된다. 따라서 (메모리 셀 스트링(232, 237, 및 238)과 연관된) 선택 회로(242, 247, 248, 242', 247', 및 248')에서의 선택 게이트(261, 262, 및 263)가 비활성화되어(가령, 꺼져서) 메모리 셀 스트링(232, 237, 및 238)(선택해제된 메모리 셀 스트링)을 라인(270) 및 라인(299)으로부터 연결해제할 수 있다.
도 2d는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(200)의 읽기, 쓰기 및 소거 동작 동안 신호 BL, SGDA, SGDB, WL 선택, WL 선택해제, SGS, 및 SRC로 제공되는 전압의 예시적 값을 보여주는 차트(200D)이다. 도 2d에 도시된 바와 같이, 읽기, 쓰기 및 소거 동작 각각에서, 어느 블록(선택된 블록 또는 선택되지 않은 블록) 및 어느 메모리 셀 스트링(선택된 또는 선택되지 않은 스트링)의 신호가 사용되는지에 따라, 차트(200D)의 신호에 상이한 값(볼트 단위)을 갖는 전압이 제공될 수 있다.
도 2d에서, 신호 BL이 선택된 메모리 셀과 연관된 데이터 라인 상의 신호(가령, 도 2b의 신호 BL0, BL1, 및 BL2 중 하나)를 지칭한다. 신호 WL 선택이 선택된 메모리 셀과 연관된 선택된 블록의 제어 라인 상의 신호를 지칭한다. 신호 WL 선택해제가 선택된 메모리 셀과 연관되지 않는 선택된 블록의 제어 라인 상의 신호를 지칭한다. 예를 들어, 블록(2030)(도 2c)이 선택된 블록이고 메모리 셀 스트링(231)의 메모리 셀(212)이 선택된 메모리 셀인 경우, WL 선택은 신호 WL20를 지칭하고 WL 선택해제가 각각의 신호 WL00, WL10, 및 WL30를 지칭한다.
읽기 또는 쓰기 동작 동안, 동일한 데이터 라인(가령, 라인(270))과 연관된 메모리 셀 스트링(가령, 도 2c의 스트링(231, 232, 237, 및 238))이 한 번에 하나씩 선택될 수 있다(가령, 순차적으로 선택될 수 있다). 소거 동작 동안, 전체 선택된 블록 내 메모리 셀 스트링이 동시에 동일한 바이어스 조건에 놓여(가령, 동일한 값의 전압을 이용해 바이어스됨) 선택된 블록의 메모리 셀 스트링으로부터 정보를 소거할 수 있다.
이하에서 기재된 메모리 디바이스(200)(도 2c)의 예시적 읽기, 쓰기 및 소거 동작에서, 다음의 가정이 이뤄진다. 블록(2030)은 선택된 블록이다. 블록(2031)은 선택해제된 블록이다. 따라서 블록(2031)의 모든 메모리 셀 스트링은 선택해제된 블록의 선택해제된 메모리 셀 스트링이다. 블록(2030)(선택된 블록)의 메모리 셀 스트링(231)은 선택된 메모리 셀 스트링이다. 메모리 셀 스트링(231)(선택된 메모리 셀 스트링)의 메모리 셀(212)은 선택된 메모리 셀이다. 블록(2030)(선택된 블록)의 메모리 셀 스트링(232)은 선택된 블록의 선택해제된 메모리 셀 스트링이다. 이 예시에서, 메모리 셀 스트링(231)의 메모리 셀(212)이 선택된 메모리 셀이기 때문에 제어 라인(2220)이 (WL 선택 신호와 연관된) 선택된 제어 라인이다. 메모리 셀 스트링(231)의 메모리 셀(210, 211, 및 213)이 선택된 메모리 셀이 아니기(선택해제됨) 때문에, 제어 라인(2200, 2210, 및 2230)은 (WL 선택해제 신호와 연관된) 선택해제된 제어 라인이다. 이 예시에서, 블록(2031)(선택해제된 블록)의 제어 라인(2201, 2211, 2221, 및 2231)에 동일한 값을 갖는 전압이 제공될 수 있다.
예시적 읽기, 쓰기 및 소거 동작에 대한 다음의 기재가 블록(2030)(선택된 블록) 및 블록(2031)(선택해제된 블록)의 신호(SGDA 및 SGDB)(도 2c)에 제공되는 전압의 값에 집중한다. 메모리 디바이스(200)의 그 밖의 다른 신호(가령, BL, WL 선택, WL 선택해제, SGS, 및 SRC)에 도 2d에 도시된 예시적 값을 갖는 전압이 제공될 수 있으며, 이는 본 명세서의 기재에 집중하기 위해 이하에서 상세히 기재되지 않는다.
선택된 블록(가령, 블록(2030))에 대한 메모리 디바이스(200)의 읽기 동작 동안(도 2c), 상기 가정을 기초로 그리고 도 2d의 차트(200D)에서 도시된 바와 같이, 선택된 블록의 선택된 스트링과 연관된 신호(SGDA 및 SGDB)에 동일한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있는데, 예를 들면, SGDA = V1 = 5V 및 SGDB = 5V이다. 따라서 이 예시에서, 메모리 셀 스트링(231)(선택된 스트링)과 연관된 선택 라인(281A 및 281B)(도 2c)에 5V의 동일한 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(241)의 선택 게이트(261 및 262)가 5V의 동일한 값을 갖는 전압을 수신할 수 있다. 읽기 동작에서, 선택된 블록의 선택해제된 스트링과 연관된 신호(SGDA 및 SGDB)에 상이한 값을 갖는 전압이 제공될 수 있는데, 가령, SGDA = V1 = 5V 및 SGDB = V2 = 0V이다. 따라서 이 예시에서, 메모리 셀 스트링(232)(선택해제된 스트링)과 연관된 선택 라인(282A 및 282B) 각각에 5V 및 0V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(242)의 선택 게이트(261 및 262)가 각각 5V 및 0V의 값을 갖는 전압을 수신할 수 있다.
선택해제된 블록(가령, 블록(2031))에 대한 메모리 디바이스(200)(도 2c)의 읽기 동작 동안, 상기의 가정을 기초로 그리고 도 2d의 차트(200D)에 도시된 바와 같이, 선택해제된 블록의 모든 스트링(가령, 스트링(237 및 238))과 연관된 신호(SGDA 및 SGDB)에 상이한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있는데, 가령, SGDA = V3 = 0.5V 및 SGDB = V4 = 0V이다. 따라서 이 예시에서, 블록(2031)(선택해제된 블록)에서, 선택 라인(283A 및 284A) 각각에 0.5V의 값을 갖는 전압이 제공될 수 있고, 선택 라인(283B 및 284B) 각각에 0V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(247 및 248)의 각각의 선택 게이트(261)가 0.5V의 값을 갖는 전압을 수신할 수 있고 선택 회로(247 및 248)의 선택 게이트(262) 각각이 0V의 값을 갖는 전압을 수신할 수 있다.
선택된 블록(가령, 블록(2030))에 대한 메모리 디바이스(200)의 쓰기 동작 동안(도 2c), 상기 가정을 기초로 그리고 도 2d의 차트(200D)에서 도시된 바와 같이, 선택된 스트링과 연관된 신호(SGDA 및 SGDB)에 동일한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있는데, 가령, SGDA = V5 = 3V 및 SGDB = 3V이다. 따라서 이 예시에서, 메모리 셀 스트링(231)(선택된 스트링)과 연관된 선택 라인(281A 및 281B)(도 2c)에 3V의 동일한 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(241)의 선택 게이트(261 및 262)가 3V의 동일한 값을 갖는 전압을 수신할 수 있다. 쓰기 동작에서, 선택해제된 스트링과 연관된 신호(SGDA 및 SGDB)에 상이한 값을 갖는 전압이 제공될 수 있는데, 가령, SGDA = V5 = 3V 및 SGDB = V6 = 0V이다. 따라서 이 예시에서, 메모리 셀 스트링(232)(선택해제된 스트링)과 연관된 선택 라인(282A 및 282B)에 각각 3V 및 0V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(242)의 선택 게이트(261 및 262)는 각각 3V 및 0V의 전압을 수신할 수 있다.
선택해제된 블록(가령, 블록(2031))에 대한 메모리 디바이스(200)의 쓰기 동작 동안(도 2c), 상기의 가정을 기초로 그리고 도 2D의 차트(200D)에 도시된 바와 같이, 블록(2031)의 모든 스트링에 연관된 신호(SGDA 및 SGDB)에 상이한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있는데, 가령, SGDA = V7 = 2.3V 및 SGDB = V8 = 0V이다. 따라서 이 예시에서, 블록(2031)(선택해제된 블록)에서, 선택 라인(283A 및 284A) 각각에 2.3V의 값을 갖는 전압이 제공될 수 있고, 각각의 선택 라인(283B 및 284B )에 0V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(247 및 248)의 각각의 선택 게이트(261)가 2.3V의 값을 갖는 전압을 수신할 수 있고, 선택 회로(247 및 248)의 각각의 선택 게이트(262)가 0V의 값을 갖는 전압을 수신할 수 있다.
선택된 블록에 대한 메모리 디바이스(200)(도 2c)의 소거 동작 동안, 상기의 가정을 기초로 그리고 도 2D의 차트(200D)에 도시된 바와 같이, 선택된 스트링 및 선택해제된 스트링과 연관된 신호(SGDA 및 SGDB)에 상이한 값을 갖는 전압이 제공될 수 있는데, 가령, SGDA = V9 = 10V 및 SGDB = V10 = 14V, 또는 SGDA = V9 = 14V 및 SGDB = V10 = 10V이다. 따라서 이 예시에서, 블록(2030)에서, 선택 라인(281A 및 282A)(도 2c)에 10V의 값을 갖는 전압이 제공될 수 있고, 선택 라인(281B 및 282B)에 14V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(241 및 242)의 선택 게이트(261)가 10V의 값을 갖는 전압을 수신할 수 있고, 선택 회로(241 및 242)의 선택 게이트(262)가 14V의 값을 갖는 전압을 수신할 수 있다. 또는 소거 동작에서, 메모리 셀 스트링(231)(선택된 스트링) 및 메모리 셀 스트링(232)(선택해제된 스트링)과 연관된 선택 라인(281A 및 282A)에 14V의 값을 갖는 전압이 제공될 수 있고, 선택 라인(281B 및 282B)에 10V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(241 및 242)의 선택 게이트(261)가 14V의 값을 갖는 전압을 수신할 수 있고 선택 회로(241 및 242)의 선택 게이트(262)가 10V의 값을 갖는 전압을 수신할 수 있다. 메모리 디바이스(200)(도 2a 내지 도 2c)가 더미(dummy) 메모리 셀을 포함할 수 있다. 도 2d에서, 소거 동작 부분에서, "5V-10V (더미)"는 더미 메모리 셀의 제어 라인(가령, 더미 워드 라인)에 인가될 수 있는 전압의 범위(대략 5V 내지 10V)를 가리킨다.
선택해제된 블록에 대한 메모리 디바이스(200)(도 2c)의 소거 동작 동안, 상기의 가정을 기초로 그리고 도 2D의 차트(200D)에 도시된 바와 같이, 블록(2031)(선택해제된 블록)의 선택 라인(283A, 283B, 284A, 및 284B)(도 2c)이 "부동(float)" 상태 (도 2d에서 "F" 또는 "부동"으로 나타남)로 위치할 수 있다. 부동 상태에서, 선택 라인(283A, 283B, 284A, 및 284B) 상의 전압이 신호 BL(가령, 이 예시의 경우 신호 BL0)로 제공되는 전압의 값(가령, 소거 전압(가령, V소거)의 약 20V의 값))에 비례하는 값을 가질 수 있다. 따라서 블록(2031)(선택해제된 블록)의 선택 회로(247 및 248)의 선택 게이트(261)가 소거 동작에서 부동 상태로 위치할 수 있다.
앞서 기재된 예시적 읽기, 쓰기 및 소거 동작이 블록(2030)이 선택된 블록이고 블록(2031)이 선택해제된 블록임을 가정한다. 그러나 블록(2030)이 선택해제된 블록이도록 가정된 경우, 선택 라인(281A 및 281B)에 앞서 기재된 선택해제된 블록에 대해 사용된 전압이 제공될 수 있다. 예를 들어, 블록(2030)이 선택해제된 블록인 경우, 차트(200D)(도 2d)를 기초로, 선택 라인(281A 및 281B)에 읽기 동작 동안 각각 V3 = 0.5V 및 V4 = 0V의 값을 갖는 전압이 제공되거나, 쓰기 동작 동안 V7 = 2.3V 및 V8 = 0V의 값을 갖는 전압이 제공되거나, 최대 신호 BL(가령, 신호 BL0)에 제공된 전압의 값까지의 값을 갖는 전압을 갖는 부동 상태로 놓여질 수 있다.
도 2e는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(200)의 변형에서 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)가 개별 신호일 수 있을 때(가령, 공유되지 않을 수 있을 때), 메모리 디바이스(200)의 읽기, 쓰기 및 소거 동작 동안 메모리 디바이스(200)의 신호 BL, SGDA, SGDB, WL 선택, WL 선택해제, SGS, 및 SRC에 제공되는 전압의 예시적 값을 보여주는 차트(200E)이다. 차트(200E)는 도 2d의 차트(200D)의 변형일 수 있다. 차트(200D)에서, 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)가 공유되는 신호(가령, 동일한 신호)일 수 있다. 차트(200E)에서, 선택 라인(281A 및 282A)과 연관된 신호가 개별 신호이다. 따라서 차트(200E)에서, 상이한 값의 전압이 선택된 블록의 선택해제된 스트링의 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)에 제공될 수 있다.
예를 들어, 선택된 블록(가령, 블록(2030))에 대한 메모리 디바이스(200)의 읽기 동작 동안, 상기의 가정을 기초로 그리고 도 2e의 차트(200E)에 도시된 바와 같이, 메모리 셀 스트링(232)(선택해제된 스트링)의 선택 라인(282A)과 연관된 신호(SGDA)에 (차트(200D)에서의 5V 대신) V1 = 0V 또는 V1 = 0.5V의 값을 갖는 전압이 제공될 수 있다. 이는 읽기 동작 동안 선택 라인(281A)이 선택 라인(282A)에 연결되지 않는 메모리 디바이스(200)의 변형에서, 도 2b의 선택 회로(241 및 242)의 선택 게이트(261 및 262)가 각각 5V 및 0V 또는 5V 및 0.5V의 상이한 값의 전압을 수신할 수 있다.
메모리 디바이스(200)의 쓰기 동작 동안, 메모리 셀 스트링(232)(선택해제된 스트링)의 선택 라인(282A)과 연관된 신호(SGDA)에 (차트(200D)에서의 3V 대신) V5 = 0V 또는 V5 = 2.3V의 값을 갖는 전압이 제공될 수 있다. 따라서, (선택 라인(281A)이 선택 라인(282A)에 연결되지 않을 때) 도 2b의 선택 회로(241 및 242)의 선택 게이트(262)가 각각 3V 및 0V, 또는 3V 및 2.3V의 상이한 값의 전압을 수신할 수 있다. 메모리 디바이스(200)의 소거 동작에서, 차트(200E)를 기초로 메모리 디바이스(200)의 신호에 제공되는 전압의 값이 차트(300E)를 기초로 하는 것과 동일할 수 있다.
차트(200D) 및 차트(200E)를 기초로 하는 바이어스 기법을 이용하는 것이 읽기, 쓰기 및 소거 동작 동안의 메모리 디바이스(200)의 동작을 개선할 수 있다. 이러한 개선의 기재가 이하에서 도 2f 및 도 2m의 기재 후에 제공된다.
도 2f는 본 명세서에 기재되는 일부 실시예에 따라, 메모리 디바이스(200)의 일부분의 구조의 측방도를 도시한다. 도 2e의 메모리 디바이스(200)의 구조가 도 2c에 도시된 메모리 디바이스(200)의 개략도에 대응한다. 도 2e에 도시된 바와 같이, 메모리 디바이스(200)는 (블록(2030)의) 메모리 셀 스트링(231 및 232)의 메모리 셀(210, 211, 212, 및 214) 및 (블록(2031)의) 메모리 셀 스트링(231 및 232)이 형성될 수 있는(가령, 기판(390)에 대해 수직으로 형성) 기판(390)을 포함할 수 있다. 메모리 디바이스(200)는 z-차원에 대해 상이한 레벨(309 내지 315)(가령, 기판과 라인(270) 간 내부 디바이스 레벨)을 포함한다. 메모리 셀(210, 211, 212, 및 213)은 각각 (가령, 기판(390)에 대해 z-차원으로 수직으로 배열된) 레벨(310, 311, 312, 및 313)에 위치할 수 있다. (블록(2030)의) 선택 회로(241, 241', 242, 및 242') 및 (블록(2031)의) 선택 회로(247, 247', 248, 및 248')의 선택 게이트(261, 262, 및 263)가 또한 기판(390) 위에 형성(가령, 수직으로 형성)될 수 있다.
메모리 디바이스(200)는 메모리 디바이스(200)의 z-차원에서 기판(390)으로부터 외측으로(가령, 수직으로) 뻗어 있는 길이를 갖는 필라(pillar)(331, 332, 333, 및 334)를 포함할 수 있다. 메모리 셀 스트링(231, 232, 237, 및 238)과 연관된 선택 라인(가령, 상부 및 하부 드레인 선택 라인 및 소스 선택 라인)이 도 2e에 서 나타난 z-차원에서 각자의 필라를 따라 위치할 수 있다. 예를 들어, 메모리 셀 스트링(231)과 연관된 선택 라인(281A, 281B, 및 281')이 z-차원에서 필라(331)를 따라 위치할 수 있다.
도 2g는 본 명세서에 기재된 일부 실시예에 따라, 도 2f의 메모리 디바이스(200)의 일부분의 구조의 평면도를 도시한다. 도 2g에 도시된 바와 같이, 라인(270, 271, 및 272)(가령, 각자의 라인(270, 271, 및 272)의 전도성 물질의 영역)이 y-차원에 수직인 x-차원으로 뻗어 있는 각자의 길이를 가질 수 있다. 도 2g의 절단도에서 보이다시피, 선택 라인(281', 282', 283', 및 284')은 y-차원으로 뻗어 있는 길이를 가지며, 각각 (z-차원에 대해) 선택 라인(281B, 282B, 283B, 및 284B) 밑에 있다. 선택 라인(281B, 282B, 283B, 및 284B)은 y-차원으로 뻗어 있는 길이를 가지며 선택 라인(281A, 282A, 283A, 및 284A) 밑에 있다. 선택 라인(281A, 282A, 283A, 및 284A)은 y-차원으로 뻗어 있는 길이를 가지며 라인(270, 271, 및 272) 밑에 있다. 도 2g는 또한 (라인(270)의 아랫면과 접촉하는) 필라(331, 332, 333, 및 334) 및 상기 필라(331, 332, 333, 및 334)의 위치와 관련된 위치에 있는 메모리 셀 스트링(231, 232, 237, 및 238)을 나타낸다. 메모리 디바이스(200)의 그 밖의 다른 필라(점선 원)는 라벨링되지 않는다. 도 2f에서의 메모리 디바이스(200)의 측방도(가령, 횡단면도)가 도 2g의 섹션 라벨(2F-2F)을 따라 취해진다.
도 2f를 참조하면, 메모리 디바이스(200)의 기판(390)은 단결정(또한 단일-결정이라고도 지칭됨) 반도체 물질을 포함할 수 있다. 예를 들어, 기판(390)은 단결정 실리콘(또한 단일-결정 실리콘이라고도 지칭됨)을 포함할 수 있다. 기판(390)의 단결정 실리콘 물질은 불순물을 포함하여, 기판(390)이 특정 전도 유형(가령, n형 또는 p형)을 가질 수 있도록 한다. 도 2f에 도시되지 않았지만, 기판(390)은 라인(299) 및 필라(331, 332, 333, 및 334) 바로 아래에 위치할 수 있는 회로를 포함할 수 있다. 이러한 회로는 메모리 디바이스(200)의 버퍼(가령, 페이지 버퍼), 디코더 및 그 밖의 다른 회로 구성요소를 포함할 수 있다.
도 2f에 도시된 바와 같이, 라인(270)(가령, 전도성 물질의 영역을 포함하는 데이터 라인)이 z-차원에 수직인 x-차원으로 뻗어 있는 길이를 가질 수 있다. 라인(299)은 x-방향으로 뻗어 있는 길이를 가질 수 있다. 도 2f는 라인(299)(가령, 소스)이 (가령, 전도성 물질을 증착함으로써) 기판(390)의 일부분 위에 형성될 수 있는 예시를 보여준다. 대안으로, 라인(299)은 (가령, 기판(390)의 일부분을 도핑함으로써) 기판(390)의 일부분 내에 또는 상에 형성될 수 있다.
필라(331, 332, 333, 및 334) 각각은 라인(270)에 연결된 부분(343), 라인(299)에 연결된 부분(346), 부분(343)과 부분(346) 사이의 부분(344), 및 부분(343, 344, 및 346)에 의해 둘러싸이는 부분(345)을 포함할 수 있다. 따라서 필라(331, 332, 333, 및 334) 각각은 각자의 부분(343, 344, 345, 및 346)의 물질을 포함하는 물질의 필라이다. 부분(343, 344, 및 346) 각각은 전도성 물질(가령, 도핑된 다결정 실리콘(도핑된 폴리실리콘))을 포함할 수 있다. 부분(345)(가령, 필터)은 유전성 물질(가령, 실리콘의 옥사이드, 가령, 실리콘 디옥사이드)을 포함할 수 있다. 도 2f는 각각의 필라(331, 332, 333, 및 334)가 부분(345)(가령, 유전성 물질)을 포함하는 예시를 보여준다. 대안으로, 부분(344)의 물질이 부분(345)의 공백을 차지할 수 있도록 부분(345)이 생략될 수 있다.
부분(343 및 346)은 동일한 전도성 유형의 물질을 포함할 수 있다. 부분(344)은 부분(343 및 346)의 전도성 유형과 상이한 전도성 유형을 갖는 물질을 포함할 수 있다. 예를 들어, 부분(343 및 346)은 n형의 반도체 물질(가령, n형 다결정 실리콘)을 포함할 수 있고, 부분(344)은 p형의 반도체 물질(가령, p형 다결정 실리콘)을 포함할 수 있다. 대안으로, 부분(343, 344, 및 346)은 동일한 전도성 유형(가령, n형 다결정 실리콘)의 물질을 포함할 수 있다.
부분(344) 및 각각의 부분(343 및 346)의 적어도 일부분이 필라(331, 332, 333, 및 334) 중에서 각자의 필라에서 전도성 채널을 형성할 수 있다. 전도성 채널은 메모리 디바이스(200)의 전류(가령, 동작(가령, 읽기, 쓰기 또는 소거) 동안 라인(270)(가령, 데이터 라인)과 라인(299)(가령, 소스) 사이의 전류)를 운송할 수 있다. 도 2f는 부분(343)의 일부분이 라인(270)으로부터 대략 레벨(315)에 있는 각자의 필라 내 위치까지 뻗어 있을 수 있는 예시를 보여준다. 그러나 부분(343)의 일부분은 라인(270)으로부터 레벨(313)과 레벨(315) 사이의 각자의 필라 내 임의의 위치까지 뻗어 있을 수 있다.
메모리 셀 스트링(231)의 메모리 셀(210, 211, 212, 및 213)은 필라(331)의 세그먼트(가령, 레벨(310)에서 레벨(313)까지 뻗어 있는 필라(331)의 세그먼트)를 따라 위치할 수 있다. 유사한 구조에서, 도 2f에 도시된 바와 같이, 메모리 셀 스트링(232, 237, 및 238)의 메모리 셀(210, 211, 212, 및 213)이 필라(332, 333, 및 334) 중 각자의 필라를 따라 위치할 수 있다.
도 2f에 도시된 바와 같이, 각자의 메모리 셀(210, 211, 212, 및 213)과 연관된 (블록(2030)의) 제어 라인(2200, 2210, 2220, 2230) 및 (블록(2031)의) 제어 라인(2201, 2211, 2221, 및 2231)이 또한 레벨(310, 311, 312, 및 313)에, 필라(332, 333, 및 334) 중 각자의 필라의 세그먼트(가령, 레벨(310)에서 레벨(313)까지 뻗어 있는 세그먼트)를 따라, 위치할 수 있다. (블록(2030)의) 제어 라인(2200, 2210, 2220, 2230) 및 (블록(2031)의) 제어 라인(2201, 2211, 2221, 및 2231)의 물질이 전도성 물질(가령, n형, 금속 또는 그 밖의 다른 전도성 물질의 전도성을 띄도록 도핑된 다결정 실리콘)을 포함할 수 있다. 따라서 도 2f에 도시된 바와 같이, (블록(2030)의) 제어 라인(2200, 2210, 2220, 2230)이 필라(331 및 332)의 세그먼트를 따라 위치하는 각자의 전도성 물질(복수의 전도성 물질)을 포함할 수 있고, (블록(2031)의) 제어 라인(2201, 2211, 2221, 2231)이 필라(333 및 334)의 세그먼트를 따라 위치하는 각자의 전도성 물질(복수의 전도성 물질)을 포함할 수 있다.
(선택 게이트(261)의 일부분을 포함하는) 선택 라인(281A)이 필라(331)의 세그먼트(가령, 레벨(315) 상의 필라(331)의 세그먼트)를 따라 레벨(315)에 위치할 수 있다. (선택 게이트(262)의 일부분을 포함하는) 선택 라인(281B)이 필라(331)의 세그먼트(가령, 레벨(314) 상의 필라(331)의 세그먼트)를 따라 레벨(314)에 위치할 수 있다. (선택 게이트(263)의 일부분을 포함하는) 선택 라인(281')이 레벨(309) 내에 필라(331)의 세그먼트(가령, 레벨(309) 상의 필라(331)의 세그먼트)를 따라 위치할 수 있다.
유사한 구조에서, 선택 라인(282A, 283A, 및 284A)은 필라(332, 333, 및 334) 중 각자의 필라의 레벨(315)에 세그먼트(가령, 레벨(315) 내 세그먼트)를 따라 위치할 수 있다. 선택 라인(282B, 283B, 및 284B)은 필라(332, 333, 및 334) 중 각자의 필라의 레벨(314)에서 세그먼트(가령, 레벨(314) 내 세그먼트)를 따라 위치할 수 있다. 선택 라인(282', 283', 및 284')은 필라(332, 333, 및 334) 중 각자의 필라의 세그먼트(가령, 레벨(309) 내 세그먼트)를 따르는 레벨(309)에 위치할 수 있다.
동일한 레벨 상의 선택 라인(가령, 레벨(315) 상의 선택 라인(281A, 282A, 283A, 및 284A))이 동일한 물질을 가질 수 있다. 상이한 레벨 상의 선택 라인이 동일한 물질 또는 상이한 물질을 가질 수 있다. 메모리 디바이스(200)의 선택 라인에 대한 물질은 전도성을 띄도록 도핑된 다결정 실리콘(가령, n형 또는 p형) 물질, 또는 그 밖의 다른 전도성 물질을 포함할 수 있다.
도 2f에 도시된 바와 같이, 각각의 메모리 셀(210, 211, 212, 및 213)이 각자의 필라와 제어 라인 사이에 부분(301, 302, 및 303 )을 포함하는 구조물(307)을 포함할 수 있다. 예를 들어, 메모리 셀 스트링(231)의 메모리 셀(213)은 필라(331)와 제어 라인(2030) 사이의 (부분(301, 302, 및 303)을 포함하는) 구조물(307)을 포함한다. 부분(301)은 전하의 터널링을 차단할 수 있는 전하 차단 물질 또는 물질들(가령, 유전성 물질, 가령, 실리콘 니트라이드)을 포함할 수 있다. 부분(302)은 메모리 셀(210, 211, 212, 또는 213)에 저장된 정보의 값을 나타내기 위한 전하 저장 기능을 제공할 수 있는 전하 저장 요소(가령, 전하 저장 물질 또는 물질들)를 포함할 수 있다. 예를 들어, 부분(302)은 (가령, 전하를 저장하기 위해) 메모리 셀(가령, 메모리 셀(210, 211, 212, 또는 213)) 내 부동 게이트로서 동작할 수 있는 다결정 실리콘을 포함할 수 있다. 이 예시에서, 각각의 메모리 셀(210, 211, 212, 및 213)은 부동-게이트 메모리 셀 구조를 가진다. 대안으로, 부분(302)은 메모리 셀(가령, 메모리 셀(210, 211, 212, 또는 213))에 전하를 가두도록 동작할 수 있는 전하 트랩 물질(가령, 실리콘 니트라이드)을 포함할 수 있다. 이 예시에서, 각각의 메모리 셀(210, 211, 212, 및 213)은 전하-트랩 메모리 셀 구조를 가진다. 부분(303)은 전하(가령, 전자)의 터널링을 가능하게 할 수 있는 터널 유전성 물질 또는 물질들(가령, 실리콘의 옥사이드)을 포함할 수 있다. 예를 들어, 부분(303)은 메모리 디바이스(200)의 쓰기 동작 동안 부분(344)(가령, 전도성 채널)으로부터 부분(302)으로의 전자의 터널링 및 소거 동작 동안 부분(302)으로부터 부분(344)으로의 전자의 터널링을 가능하게 할 수 있다.
도 2f에서, 각각의 선택 게이트(261)가 각자의 선택 라인과 각자의 필라 사이의 구조물(304)을 포함할 수 있다. 예를 들어, 선택 회로(241)의 선택 게이트(261)는 선택 라인(281A)과 필라(331) 사이의 구조물(304)를 포함한다.
선택 게이트(262) 각각은 각자의 선택 라인과 각자의 필라 사이의 구조물(305)을 포함할 수 있다. 예를 들어, 선택 회로(241)의 선택 게이트(261)가 선택 라인(281B)과 필라(331) 사이의 구조물(305)을 포함한다.
각각의 선택 게이트(263)는 각자의 선택 라인과 각자의 필라 사이의 구조물(306)을 포함할 수 있다. 예를 들어, 선택 회로(241')의 선택 게이트(263)가 선택 라인(281')과 필라(331) 사이의 구조물(306)을 포함한다.
구조물(304, 305, 및 306)이 유사한 또는 동일한 물질(또는 물질들)일 수 있다. 예를 들어, 각각의 선택 게이트(261, 262, 및 263)가 FET 구조물과 유사한 구조물을 가질 수 있다. FET의 예시로는 금속-옥사이드 반도체(MOS) 트랜지스터를 포함한다. 해당 분야의 통상의 기술자에게 알려진 바와 같이, FET는 일반적으로 트랜지스터 게이트, 채널, 및 상기 트랜지스터 게이트와 채널 사이의 게이트 옥사이드를 포함하고, 트랜지스터 게이트 및 채널과 직접 접촉할 수 있다. FET는 전하 저장 기능을 제공하는 전하 저장 요소(가령, 부동 게이트)를 갖지 않는다. 따라서 각각의 구조물(304, 305, 및 306)은 전하 저장 기능을 제공하는 전하 저장 요소를 포함하지 않을 수 있다. 따라서 메모리 셀(210, 211, 212, 및 213)과 달리, 선택 게이트(261, 262, 및 263) 각각은 전하 저장 기능을 제공하는 전하 저장 요소를 포함하지 않을 수 있다. 예를 들어, 각각의 구조물(304, 305, 및 306)은 유전성 물질만 포함할 수 있다(가령, 전하 저장 요소 없이 실리콘 옥사이드만 포함한다).
따라서 앞서 기재된 바와 같이 도 2f 및 도 2g에 도시된 바와 같이, 선택 라인(가령, 선택 라인(281A, 282A, 283A, 284A, 281B, 282B, 283B, 및 284B, 281', 282', 283', 및 284'))은 전도성 물질의 조각(가령, 라인)이다. 전도성 물질은 다결정 실리콘, 실리사이드, 금속, 또는 이들 물질의 임의의 조합, 또는 그 밖의 다른 전도성 물질일 수 있다. 앞서 기재된 바와 같이, 선택 라인은 신호(가령, 신호(SGDA, SGDB, 또는 SGS))를 운송하지만 스위치(가령, 트랜지스터)처럼 동작하지 않는다. 선택 게이트(가령, 선택 게이트(262, 262, 또는 263))가 선택 라인의 부분(가령, 선택 라인을 형성한 전도성 물질의 일부분) 및 기능(가령, 트랜지스터의 기능)을 수행하기 위한 추가 구조물을 포함할 수 있다. 예를 들어, 도 2f의 선택 회로(241)에서, 선택 게이트(261)는 선택 라인(281A)의 부분 및 구조물(304)을 포함할 수 있고, 선택 게이트(262)는 선택 라인(281B)의 부분 및 구조물(305)을 포함할 수 있다.
도 2h는 본 명세서에 기재된 일부 실시예에 따르는 구조물(304, 305, 306, 및 307)을 포함하는 도 2f의 메모리 디바이스(200)의 일부분의 세부사항을 나타낸다. 간단히 하기 위해, 구조물(304, 305, 306, 및 307) 및 메모리 디바이스의 선택 라인(281A)의 일부분, 선택 라인(281B), 및 선택 라인(281'), 제어 라인(2230), 메모리 셀(213) 및 선택 게이트(261, 262, 및 263)만 도 2h에 도시된다.
도 2h에 도시된 바와 같이, 선택 라인(281A), 선택 라인(281B), 제어 라인(2230), 및 선택 라인(281')이 필라(331)의 각각의 세그먼트(351, 352, 353, 및 354)를 따라 위치할 수 있다. 필라(331)는 측벽(가령, 수직 측벽)(339)을 포함한다. 측벽(339)은 부분(344)에 의해 형성되는 전도성 채널의 측벽일 수 있다.
선택 라인(281A)은 필라(331)의 측벽(399)을 마주보는 측벽(381A)(가령, 선택 라인(281A)의 전도성 물질의 수직 측벽)을 포함한다. 측벽(381A)은 필라(331)의 부분으로부터 거리(D1)에 위치할 수 있다. 거리(D1)가 측벽(381A과 339) 간 가장 짧은 거리일 수 있도록 거리(D1)는 측벽(381A)으로부터 필라(331)의 측벽(339)의 각자의 부분까지의 구조물(304)을 직선 횡단하여 측정될 수 있다.
선택 라인(281B)은 필라(331)의 측벽(399)을 바라보는 측벽(381B)(가령, 선택 라인(281B)의 전도성 물질의 수직 측벽)을 포함한다. 측벽(381B)은 필라(331)의 부분으로부터 거리(D2)에 위치할 수 있다. 거리(D2)가 측벽(381B과 339) 간 가장 짧은 거리일 수 있도록 거리(D2)는 측벽(381B)으로부터 필라(331)의 측벽(339)의 각자의 부분까지의 구조물(305)을 직선 횡단하여 측정될 수 있다.
제어 라인(2230)은 필라(331)의 측벽(399)을 바라보는 측벽(323)(가령, 전도성 물질 제어 라인(2230)의 수직 측벽)을 포함한다. 측벽(323)은 필라(331)의 부분으로부터 거리(D3)에 위치할 수 있다. 거리(D3)가 측벽(323과 339) 간 가장 짧은 거리일 수 있도록 거리(D3)는 측벽(323)으로부터 필라(331)의 측벽(339)의 각자의 부분까지의 구조물(307)을 직선 횡단하여 측정될 수 있다.
선택 라인(281')은 필라(331)의 측벽(399)을 바라보는 측벽(381')(가령, 선택 라인(281')의 전도성 물질의 수직 측벽)을 포함한다. 측벽(381')은 필라(331)의 부분으로부터 거리(D4)에 위치할 수 있다. 거리(D4)가 측벽(381'과 339) 간 가장 짧은 거리일 수 있도록, 거리(D4)는 측벽(381')으로부터 필라(331)의 측벽(339)의 각자의 부분까지의 구조물(306)을 직선 횡단하여 측정될 수 있다.
거리(D1, D2, 및 D4)는 동일할 수 있다. 예를 들어, 선택 라인(281A, 281B, 및 281')은, 서로 동일할 거리(D1, D2, 및 D4)를 야기할 수 있는 유사하거나 동일한 구조를 갖도록 형성될 수 있다. 각각의 선택 라인(281A, 281B, 및 281') 및 메모리 셀(210, 211, 212, 및 213)이 상이한 구조를 갖도록 형성될 수 있다. 예를 들어, 도 2h에 도시된 바와 같이, 메모리 셀(213)은 부분(302)에 포함되는 전하 저장 요소를 포함하도록 형성될 수 있다. 이로 인해, 거리(D3)는 거리(D1, D2, 및 D4) 각각보다 클 수 있다.
도 2h에 도시된 바와 같이, 구조물(304)은 선택 라인(281A)의 측벽(381A)에서부터 필라(331)의 측벽(339)까지 뻗어 있을 수 있다. 구조물(305)은 선택 라인(281B)의 측벽(381B)에서부터 필라(331)의 측벽(339)으로 뻗어 있을 수 있다. 구조물(307)은 제어 라인(2230)의 측벽(323)에서부터 필라(331)의 측벽(339)으로 뻗어 있을 수 있다. 구조물(306)은 선택 라인(281')의 측벽(381')에서부터 필라(331)의 측벽(339)까지 뻗어 있을 수 있다.
도 2h에 도시된 바와 같이, 선택 라인(281A), 선택 라인(281B), 제어 라인(2230), 및 선택 라인(281')이 각각 두께(T1, T2, T3, 및 T4)를 가진다. 두께(T1, T2, T3, 및 T4)는 동일하거나 상이할 수 있다. 예를 들어, 두께(T1, T2, 및 T4)는 서로 동일할 수 있지만 두께(T3)와는 상이할 수 있다(가령, 이보다 클 수 있다).
도 2i 내지 도 2m을 참조한 다음의 기재가 필라(331)와 선택 라인(281A, 281B, 281'), 제어 라인(2230)의 각자의 측벽 간 거리의 변형, 구조물(304, 305, 306, 및 307)의 변형, 및 두께(T1, T2, T3, 및 T4) 중 적어도 일부의 변형을 포함하는 메모리 디바이스(200)의 변형을 제공한다. 단순화하여, 도 2i 내지 도 2m의 구조물(304, 305, 306, 및 307)이 점선으로 나타나고 이들의 기재는 상세히 제공되지 않는다.
도 2i는 본 명세서에 기재된 일부 실시예에 따라, 도 2h의 거리(D2)보다 긴 거리(D5)에 위치하는 측벽(381B)을 포함하는 도 2h의 메모리 디바이스(200)의 일부분의 변형을 도시한다. 도 2i에 도시된 바와 같이, 거리(D5)가 거리(D2)(도 2h)보다 크기 때문에, 도 2i의 구조물(305)은 도 2h의 구조물(305)과 상이할 수 있다(가령, 더 넓을 수 있다). 도 2i의 구조물(305)은 또한 도 2h의 구조물(305)의 물질과 상이한 물질을 포함할 수 있다. 예를 들어, 구조물(305)은 메모리 셀(213)의 구조물(307)의 부분(301, 302, 및 303)의 것과 유사한 부분 및 물질을 포함할 수 있다. 이 예시에서, 메모리 셀(213)의 구조물(307)이 형성될 때 도 2i의 구조물(305)은 형성될 수 있다(구조물(307)과 동시에 형성). 따라서 도 2i의 메모리 디바이스(200)의 변형에서, 각각의 선택 게이트(262)는 메모리 셀(213)과 유사한 메모리 셀-형 구조물을 가질 수 있다. 선택 게이트(262)의 메모리 셀-형 구조물에 의해 이는 선택 게이트(262)의 임계 전압을 조절하기 위해 전기적으로 프로그래밍될 수 있다.
도 2j는 본 명세서에 기재된 일부 실시예에 따라, 도 2i의 거리(D1)보다 긴 거리(D6)에 위치하는 측벽(381A)을 포함하는 도 2i의 메모리 디바이스(200)의 부분의 변형을 도시한다. 도 2j의 구조물(304)은 구조물(305)의 것과 유사한 물질을 포함할 수 있다. 구조물(304)은 구조물(305)과 동시에, 또는 구조물(305 및 307) 모두와 동시에 형성될 수 있다. 이 예시에서, 구조물(304)은 도 2h의 구조물(307)의 부분(301, 302, 및 303)의 것과 유사한 부분 및 물질을 포함할 수 있다. 따라서 도 2j의 메모리 디바이스(200)의 변형에서, 각각의 선택 게이트(261 및 262)는 메모리 셀(213)과 유사한 메모리 셀-형 구조물을 가질 수 있다. 선택 게이트(261)의 메모리 셀-형 구조물에 의해, 이는 선택 게이트(262)의 임계 전압을 조절하기 위해 전기적으로 프로그래밍될 수 있다.
도 2k는 본 명세서에 기재된 일부 실시예에 따라, 도 2h의 거리(D4)보다 긴 거리(D7)에 위치하는 선택 라인(281')의 측벽(381')을 포함하는 도 2h의 메모리 디바이스(200)의 부분의 변형을 도시한다. 도 2k에 도시된 바와 같이, 거리(D7)가 거리(D4)(도 2h)보다 길기 때문에, 도 2k의 구조물(306)이 또한 도 2h의 구조물(306)과 상이할 수 있다(가령, 더 넓을 수 있다). 도 2k의 구조물(306)은 도 2h의 구조물(306)의 물질과 상이한 물질을 더 포함할 수 있다. 예를 들어, 구조물(306)은 메모리 셀(213)의 구조물(307)의 부분(301, 302, 및 303)의 것과 유사한 부분 및 물질을 포함할 수 있다. 이 예시에서, 구조물(306)은 메모리 셀(213)의 구조물(307)이 형성될 때 형성될 수 있다(구조물(307)과 동시에 형성될 수 있다). 따라서 도 2k의 메모리 디바이스(200)의 변형에서, 선택 게이트(263) 각각이 메모리 셀(213)과 유사한 메모리 셀-형 구조물을 가질 수 있다. 거리(D7)와 연관된 구조물(306)이 도 2h 내지 도 2j에 나타난 메모리 디바이스(200)의 변형 중 임의의 것에 포함될 수 있다. 예를 들어, 도 2k의 선택 라인(281') 및 구조물(306) (그리고 연관된 거리(D7))이 도 2h, 도 2i 및 도 2j의 선택 라인(281') 및 구조물(306) (그리고 연관된 거리(D4))을 대체할 수 있다.
도 2l은 본 명세서에 기재된 일부 실시예에 따라, 도 2h의 각각의 두께(T1, T2, T3, 및 T4)보다 큰 두께(T1')를 갖는 선택 라인(281A)을 포함하는 도 2h의 메모리 디바이스(200)의 부분의 변형을 도시한다. 도 2l의 거리(D1')가 도 2h의 거리(D1)와 동일하거나 상이할 수 있다. 예를 들어, 거리(D1')는 거리(D1)와 유사(가령, 동일)할 수 있고 거리(D3)(도 2h)보다 짧을 수 있다. 두께(T1')(도 2l)를 갖는 선택 라인(281A)은 도 2h 내지 도 2k에 도시된 메모리 디바이스(200)의 변형 중 임의의 것에 포함될 수 있다. 예를 들어, 두께(T1')를 갖는 선택 라인(281A)이 도 2h, 도 2i 및 도 2j의 선택 라인(281A)을 대체할 수 있다.
두께(T1')가 더 큼으로써, 부분(343)을 형성하는 공정 동안 공정 유연성이 더 커진다. 앞서 기재된 바와 같이, 부분(343 및 344)은 상이한 전도성 유형의 물질을 포함할 수 있다. 예를 들어, 부분(343)은 n형의 다결정 실리콘을 포함할 수 있다. 부분(344)은 p형의 다결정 실리콘을 포함할 수 있다. 도 2h에 도시된 바와 같이, 부분(343)은 필라(331)의 세그먼트(351)이 위치(가령, 정션)(347)에서 부분(344)과 접촉(가령, 인터페이싱)할 수 있다. 다른 선택 라인(가령, 선택 라인(281A) 바로 다음 선택 라인(281B))의 두께(가령, T2)보다 비교적 큰 두께(T1')를 갖는 선택 라인(281A)을 형성함으로써, (두께(T1')에 비례하는) 세그먼트(351)에서의 부분(344)의 길이(가령, 채널 길이)가 또한 세그먼트(352)에서의 부분(344)의 길이보다 비교적 길도록 뻗어 있을 수 있다. 이 더 긴 길이는 부분(343)을 형성함에 있어서 공정 변형을 보상할 수 있다. 예를 들어, 더 긴 길이에 의해, 부분(343)을 선택 라인(281B) 쪽으로 지나치게 멀리 뻗지 않고, 부분(343)과 선택 라인(281A) 간 충분한 겹침(N+ 정션 겹침)이 가능하다. 이러한 겹침에 의해 소거 동작 동안 충분한 게이트-유도 드레인-누설(GIDL: gate-induced drain-leakage) 전류가 생성될 수 있고, 읽기 및 쓰기 동작 동안 임의의 GIDL 전류가 비교적 작은 크기로 유지될 수 있다. 두께(T1')의 크기(값)는 겹침의 크기에 따라 달라질 수 있다. 예를 들어, 두께(T1')는 최대 1.5배 두께(T2)일 수 있다. 또 다른 예시에서, 두께(T1')는 두께(T2)의 1.5배 내지 두께(T2)의 2배일 수 있다. 또 다른 예를 들면, 두께(T1')는 두께(T2)의 2배를 초과할 수 있다.
도 2m은 본 명세서에 기재된 일부 실시예에 따라, 도 2h의 두께(T1, T2, T3, 및 T4)보다 큰 두께(T4')를 갖는 선택 라인(281')을 포함하는 도 2h의 메모리 디바이스(200)의 부분의 변형을 도시한다. 도 2l의 거리(D4')는 도 2h의 거리(D4)와 동일하거나 상이할 수 있다. 예를 들어, 거리(D4')는 거리(D4)와 유사(가령, 동일)하고 거리(D3)(도 3h)보다 짧을 수 있다. 두께(T4')(도 2m)를 갖는 선택 라인(281')은 도 2h 내지 도 2l에 나타난 메모리 디바이스(200)의 변형들 중 임의의 것에 포함될 수 있다. 예를 들어, 두께(T4')를 갖는 선택 라인(281')은 도 2h 내지 도 2l의 선택 라인(281')을 대체할 수 있다.
앞서 도 2a 내지 2m을 참조하여 기재된 바와 같이, 메모리 디바이스(200)는 이중 선택 게이트(가령, 이중 드레인 선택 게이트)를 포함할 수 있고 차트(200D 및 200E)에 나타난 기법을 기초로 할 수 있다. 이중 게이트와 앞서 기재된 바이어스 기법의 조합에 의해, 메모리 디바이스(200)는 읽기, 쓰기 및 소거 동작 동안 일부 종래의 메모리 디바이스에 비해 개선될 수 있다. 예를 들어, 일부 종래의 메모리 디바이스는 메모리 셀 스트링과 데이터 라인 사이에 단 하나의 SGD 선택 라인을 포함할 수 있다. 이러한 종래의 메모리 디바이스에서, 읽기 또는 쓰기 동작 동안, 선택해제된 블록과 연관된 경우 0V의 전압이 SGD 선택 라인으로 제공될 수 있다. 종래의 메모리 디바이스에서 사용되는 비교적 낮은 전압(가령, 0V)에 의해 GIDL 이벤트가 데이터 라인과 SGD 선택 라인 사이의 위치 근방에서 발생할 수 있다. 이는 또한 데이터 라인과 SGD 선택 라인 간 결합 용량(coupling capacitance)을 증가시킬 수 있다. 추가로, 이러한 종래의 메모리 디바이스에서의 소거 동작 동안, 비교적 높은 값의 전압이 선택된 블록의 데이터 라인 및 SGD 선택 라인에 인가된다. 이로 인해, 비교적 높은 전기장 응력이 SGD 선택 라인 근방에서 발생할 수 있다.
해당 분야의 통상의 기술자라며, GIDL 전류(가령, 지나치게 높은 GIDL 전류)가 때때로 특정 메모리 디바이스의 블록에서의 읽기 또는 쓰기 동작에 해로울 수 있음을 알 것이다. 그러나 GIDL 전류는 때때로 특정 메모리 디바이스의 블록에서의 소거 동작 동안 유용할 수 있다. 본 명세서에 기재된 메모리 디바이스 및 바이어스 기법이 메모리 디바이스(200)의 읽기 또는 쓰기 동작 동안 GIDL 전류(가령, 선택해제된 블록 내 GIDL 전류)를 감소 또는 억제하는 데 도움이 될 수 있다. 이는 또한 메모리 디바이스(200)의 소거 동작 동안 (가령, 증가하는) GIDL 전류(가령, 선택된 블록의 GIDL 전류)를 생성하는 데 도움이 될 수 있다.
예를 들어, 앞서 차트(200D)(도 2d) 및 차트(200E)(도 2E)를 참조하여 앞서 기재된 바와 같이, 도 2f의 블록(2031)(가령, 선택해제된 블록) 내 선택 라인(283A 및 284A)에 비교적 높은 값을 갖는 전압(가령, V3 또는 V7)(가령, 읽기 동작 동안 V3 = 0.5V > 0V 또는 쓰기 동작 동안 V7 = 2.3V > 0V)이 제공(가령, 인가)될 수 있다. 이러한 더 높은 전압 값이 라인(270)과 각각의 선택 라인(283A 및 284A)(도 2f) 간 유효 결합 용량을 감소시킬 수 있다. 이는 또한 읽기 또는 쓰기 동작 동안 라인(270)과 각각의 선택 라인(283A 및 284A) 간 GIDL 전류를 감소 또는 억제(가령, 구조물(304)과 부분(343) 사이의 위치 근방의 GIDL 전류를 감소)할 수 있다.
덧붙여, 차트(200D)(도 2d) 및 차트(200E)(도 2e)를 참조하여 앞서 기재된 바와 같이, 도 2f의 블록(2031)(가령, 선택해제된 블록)의 선택 라인(283B 및 284B)에 비교적 낮은 값을 갖는 전압(가령, V4 및 V8)(가령, 읽기 동작 동안 V4 = 0V < V3 = 0.5V, 또는 쓰기 동작 동안 V8 = 0V < V7 = 2.3V)이 제공(가령, 인가)될 수 있다. 이 낮은 전압 값은 선택 라인(283B 및 284B) 근방의 위치에서 발생할 수 있는 임계 아래(subthreshold) 누설 전류를 감소시킬 수 있다.
또한, 차트(200D)(도 2d) 및 차트(200E)(도 2e)를 참조하여 앞서 기재된 바와 같이, 블록(2030)(선택된 블록) 내 선택 라인(281A 및 282A)에 V9 = 10V의 값을 갖는 전압이 제공(가령, 인가)될 수 있다. (라인(270)과 연관된) 신호 BL에 제공되는 전압의 값이 20V이기 때문에, 10V의 값이 블록(2030)에서 수행되는 소거 동작을 보조하기에 충분한 GIDL을 발생(또는 야기)시키는 데 충분할 수 있다. 앞서 차트(200D)(도 2d)의 기재를 참조하여 언급된 바와 같이, 차트(200D)에서 나타난 전압의 값이 예시적 값이다. 따라서 이러한 대안 값이 메모리 디바이스(200)의 선택된 블록의 소거 동작 동안 생성되는 충분한 GIDL을 도출할 수 있는 한, 전압 V9의 값은 10V와 상이한 대안적 값으로 선택(가령, 차트(200D)에서 신호(BL)에 제공된 전압의 값을 기초로 선택)될 수 있다.
덧붙여, 차트(200D)(도 2d) 및 차트(200E)(도 2e)를 참조하여 앞서 기재된 바와 같이, 블록(2030)(선택된 블록)의 선택 라인(281B 및 282B)에, 소거 동작 동안 V10 = 14V의 값을 갖는 전압이 제공(가령, 인가)될 수 있다. (라인(270)과 연관된) 신호(BL)에 제공되는 전압의 값이 20V이기 때문에, 14V의 값이 블록(2030) 상에서 수행되는 소거 동작 동안 선택 라인(281B) 근방(가령, 선택 라인(281B)과 필라(331) 사이의 위치) 및 선택 라인(282B) 근방(가령, 선택 라인(282B)과 필라(332) 사이의 위치)의 전기장 응력을 감소시키는 데 도움이 될 수 있다. 앞서 기재된 바와 같이, 대안으로, 블록(2030)(선택된 블록)에서의 선택 라인(281B 및 282B)에 V10 = 10V의 값을 갖는 전압이 제공될 수 있다. 이 전압 값은 블록(2030)에서 수행되는 소거 동작 동안 선택 라인(281B) 근방(가령, 선택 라인(281B)과 제어 라인(2200) 사이의 위치)에서 발생할 수 있는 전기장 응력을 감소시키는 데 도움이 되기에, (가령, 제어 라인(2200)에 제공되는 5V에 비교할 때) 충분할 수 있다.
따라서 도 2a 내지 도 2m을 참조하여 앞서 기재된 바와 같이, 본 명세서에 기재된 메모리 디바이스(200)의 구조 및 (도 2D의 차트(200E) 및 도 2E의 차트(200E)를 기초로 하는) 바이어스 기법이, 메모리 디바이스(200)의 읽기 또는 쓰기 동작 동안 블록(가령, 선택된 블록, 선택해제된 블록 또는 둘 모두)에서의 GIDL 전류를 감소 또는 억제시키는 데 도움이 될 수 있다. 본 명세서에 기재된 메모리 디바이스(200)의 구조 및 바이어스 기법은 또한 메모리 디바이스(200)의 블록 상에서 수행되는 소거 동작 동안 충분한 GIDL 전류를 제공하는 데 도움이 될 수 있다.
도 3a는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(200)의 변형일 수 있는 메모리 디바이스(300)의 일부분의 블록도를 도시한다. 메모리 디바이스(300)는 메모리 디바이스(200)의 것과 유사 또는 동일한 요소를 포함한다. 단순화시키기 위해, 메모리 디바이스(200와 300) 간 (도 2a 및 도 3a에서 동일한 라벨을 갖는) 유사하거나 동일한 요소에 대한 기재가 도 3a의 기재에서 반복되지 않는다.
도 3a에 도시된 바와 같이, 메모리 디바이스(300)는 이중(가령, 상부 및 하부) 소스 선택 라인, 가령, 선택 라인(281'A, 282'A, 283'A, 및 284'A)(가령, 상부 소스 선택 라인) 및 선택 라인(281'B, 282'B, 283'B, 및 284'B)을 포함할 수 있다. 이는 메모리 디바이스(200)가 각각의 선택 회로(241' 내지 252')와 연관된 단 하나의 소스 선택 라인(가령, 281', 282', 283', 및 284')을 갖는 도 2a의 메모리 디바이스(200)와 상이하다. 도 3a에서, 선택 라인(281'A, 282'A, 283'A, 및 284'A)은 도 2a의 선택 라인(281', 282', 283', 및 284')에 대응할 수 있다.
도 3a의 메모리 디바이스(300)에서, 각각의 선택 라인(281'A, 282'A, 283'A, 및 284'A)이 개별(가령, 상이한) 신호(SGSA)를 운송할 수 있다. 각각의 선택 라인(281'B, 282'B, 283'B, 및 284'B)은 개별(가령, 상이한) 신호(SGSB)를 운송할 수 있다. 각각의 선택 회로(241' 내지 252')가 2개의 선택 라인을 공유할 수 있다. 예를 들어, 선택 회로(241', 243', 및 245')는 선택 라인(281'A 및 281'B)을 공유할 수 있다. 선택 회로(242', 244', 및 246')는 선택 라인(282'A 및 282B)을 공유할 수 있다. 선택 회로(243', 249', 및 251')는 선택 라인(283'A 및 283'B)을 공유할 수 있다. 선택 회로(248', 250', 및 252')는 선택 라인(284'A 및 284'B)을 공유할 수 있다. 도 3a는 선택 라인(281A)이 선택 라인(282A)에 연결된 것과 선택 라인(283A)이 선택 라인(242A)에 연결된 것을 도시한다. 그러나 도 2a의 메모리 디바이스(200)와 유사하게, 선택 라인(281A 및 282A)이 서로 연결되지 않을 수 있고, 선택 라인(283A 및 284A)이 서로 연결되지 않을 수 있다.
도 3b는 본 명세서에 기재된 일부 실시예에 따라, 도 3a의 메모리 디바이스(300)의 개략적 다이어그램을 도시한다. 메모리 디바이스(300)는 도 2b의 메모리 디바이스(200)의 것과 유사하거나 동일한 요소를 포함한다. 단순화시키기 위해, 메모리 디바이스(200과 300) 간 (도 2b 및 3b의 동일한 라벨을 갖는) 유사하거나 동일한 요소에 대한 설명이 도 3a의 기재에서 반복되지 않는다.
도 3b에 도시된 바와 같이, 각각의 선택 회로(241' 내지 252')는 이중 선택 게이트(가령, 이중 소스 선택 게이트), 즉, 선택 게이트(263) 중 하나와 선택 게이트(264) 중 하나를 포함할 수 있다. 각각의 선택 게이트(263)와 유사하게, 각각의 선택 게이트(264)는 트랜지스터(가령, FET)로서도 동작할 수 있다.
도 3b는 선택 라인(281'A)과 연관된 신호(SGSA) 및 선택 라인(282'A)과 연관된 신호(SGSA)가 개별 신호이고, 선택 라인(283'A)과 연관된 신호(SGSA) 및 선택 라인(284'A)과 연관된 신호(SGSA)가 개별 신호인, 예시를 도시한다. 메모리 디바이스(300)의 변형에서, 선택 라인(281'A)과 연관된 신호(SGSA) 및 선택 라인(282'A)과 연관된 신호(SGSA)가 공유 신호일 수 있고(가령, 동일한 신호일 수 있고), 선택 라인(283'A)과 연관된 신호(SGSA)와 선택 라인(284'A)과 연관된 신호(SGSA)가 공유 신호일 수 있다(가령, 동일 신호일 수 있다).
도 3b는 선택 라인(281'B)과 연관된 신호(SGSB) 및 선택 라인(282'B)과 연관된 신호(SGSB)가 개별 신호이고, 선택 라인(283'B)과 연관된 신호(SGSB) 및 선택 라인(284'B)과 연관된 신호(SGSB)가 개별 신호인 예시를 도시한다. 메모리 디바이스(300)의 변형에서, 선택 라인(281'B)과 연관된 신호(SGSB) 및 선택 라인(282'B)과 연관된 신호(SGSB)가 공유 신호일 수 있고, 선택 라인(283'B)과 연관된 신호(SGSB) 및 선택 라인(284'B)과 연관된 신호(SGSB)가 공유 신호일 수 있다.
도 3c는 본 명세서에 기재된 일부 실시예에 따라, 라인(270)과 라인(299) 사이에 연결된 메모리 셀 스트링(231, 232, 237, 및 238) 및 선택 회로(241, 242, 247, 248, 241', 242', 247', 및 248')를 포함하는 도 3b의 메모리 디바이스(300)의 일부분의 개략도를 도시한다. 도 3c에 도시된 메모리 디바이스(300)의 일부분은 도 2c의 메모리 디바이스(200)의 것과 유사하거나 동일한 요소를 포함한다. 단순화시키기 위해, 메모리 디바이스(200과 300) 간 유사하거나 동일한 요소에 대한 설명이 도 3c의 기재에서 반복되지 않는다.
도 3c에서 도시된 바와 같이, 선택 회로(241', 242', 247', 및 248') 각각의 선택 게이트(가령, 이중 소스 선택 게이트)(263 및 264)가 라인(299)과 메모리 셀 스트링(231, 232, 237, 및 238) 중 각자의 메모리 셀 스트링 사이에 직렬로 연결될 수 있다. 선택 회로(241')의 선택 게이트(263)는 선택 라인(281'A)의 일부일 수 있는(가령, 그 일부에 의해 형성되는) 단자(가령, 트랜지스터 게이트)를 가진다. 선택 회로(241')의 선택 게이트(264)는 선택 라인(281'B)의 일부일 수 있는(가령, 그 일부에 의해 형성되는) 단자(가령, 트랜지스터 게이트)를 가진다. 선택 회로(241')의 선택 게이트(263 및 264)는 각각 선택 라인(281'A 및 281'B)으로 제공되는 신호(SGSA 및 SGSB)에 의해 제어(가령, 켜지거나 꺼짐)될 수 있다. 마찬가지로, 도 3c에 도시된 바와 같이, 각각의 선택 회로(242, 247, 및 248)의 선택 게이트(263 및 264)가 또한 선택 라인(282'A, 283'A, 284'A, 282'B, 283'B, 및 284'B) 중 각자의 선택 라인의 일부일 수 있는(가령, 이 일부에 의해 형성되는) 단자(트랜지스터 게이트)를 가진다.
도 3d는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(300)의 읽기, 쓰기 및 소거 동작 동안 메모리 디바이스(300)의 신호(BL, SGDA, SGDB, WL 선택, WL 선택해제, SGSA, SGSB, 및 SRC)에 제공되는 전압의 예시적 값을 보여주는 차트(300D)이다. 차트(300D)와 차트(200D)(도 2d) 간 차이가 메모리 디바이스(300)의 읽기, 쓰기 및 소거 동작 동안 신호(SGSA 및 SGSB)에 제공되는 전압의 값을 포함한다. 도 3D의 차트(300D)에 도시된 그 밖의 다른 신호에 도 2d의 차트(200D)의 것과 유사하거나 동일한 값을 갖는 전압이 제공될 수 있다. 도 3d의 이하의 기재가 도 2d의 기재에서 사용되는 동일한 가정(가령, 선택 및 선택해제된 블록 및 스트링)을 이용한다.
메모리 디바이스(300)(도 3c)의 읽기 동작 동안, 선택된 블록(가령, 블록(2030))에 대해, 선택된 블록의 선택된 스트링과 연관된 도 3d의 신호(SGSA 및 SGSB)에 동일한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있으며, 가령, SGSA = SGSB = 5V이다. 따라서 이 예시에서, 메모리 셀 스트링(231)(가령, 선택된 스트링)과 연관된 선택 라인(281'A 및 281'B)(도 3c)에 5V의 동일한 값을 갖는 전압이 제공될 수 있다. 따라서, 선택 회로(241')의 선택 게이트(263 및 264)가 5V의 동일한 값을 갖는 전압을 수신할 수 있다. 선택된 블록의 선택해제된 스트링과 연관된 신호(SGSA 및 SGSB)에 동일한 값을 갖는 전압이 제공될 수 있는데, 가령, SGSA = SGSB = 0V이다. 따라서 이 예시에서, 메모리 셀 스트링(232)(가령, 선택해제된 스트링)과 연관된 선택 라인(282'A 및 282'B)에 0V의 동일한 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(242')의 선택 게이트(263 및 264)가 0V의 동일한 값을 갖는 전압을 수신할 수 있다.
선택해제된 블록(가령, 블록(2031))에 대한 메모리 디바이스(200)(도 3c)의 읽기 동작 동안, 선택해제된 블록의 모든 스트링(가령, 스트링(237 및 238))과 연관된 신호(SGSA 및 SGSB)에 동일한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있으며, 예를 들면, SGSA = SGSB = 0V이다. 따라서 이 예시에서, 블록(2031)(선택해제된 블록)에서, 선택 라인(283A 및 284A)에 0V의 동일한 값을 갖는 전압이 제공될 수 있고, 선택 라인(283B 및 284B)에 0V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(247 및 248)의 선택 게이트(263 및 264)가 0V의 동일한 값을 갖는 전압을 수신할 수 있으며, 선택 회로(247' 및 248')의 선택 게이트(262)가 0V의 동일한 값을 갖는 전압을 수신할 수 있다.
선택된 블록(가령, 블록(2030))에 대한 메모리 디바이스(200)(도 3c)의 쓰기 동작 동안, 선택된 스트링과 연관된 신호(SGSA 및 SGSB)에 상이한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있으며, 가령, SGSA = V13 = 2.3V 및 SGSB = V14 = 0V이다. 따라서 이 예시에서, 메모리 셀 스트링(231)(선택된 스트링)과 연관된 선택 라인(281A 및 281B)(도 3c)에 각각 2.3V 및 0V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(241)의 선택 게이트(263 및 264)는 각각 2.3V 및 0V의 전압을 수신할 수 있다. 선택해제된 스트링과 연관된 신호(SGSA 및 SGSB)에 상이한 값을 갖는 전압이 제공될 수 있으며, 예를 들어, SGSA = V15 = 2.3V 및 SGSB = V16 = 0V이다. 따라서 이 예시에서, 메모리 셀 스트링(232)(선택해제된 스트링)과 연관된 선택 라인(282A 및 282B)에 각각 2.3V 및 0V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(242')의 선택 게이트(263 및 264)가 각각 2.3V 및 0V의 값을 갖는 전압을 수신할 수 있다.
선택해제된 블록(가령, 블록(2031))에 대한 메모리 디바이스(200)(도 3c)의 쓰기 동작 동안, 블록(2031)의 모든 스트링과 연관된 신호(SGSA 및 SGSB)에 상이한 값을 갖는 전압이 제공(가령, 바이어스)될 수 있으며, 예를 들어, SGSA = V17 = 2.3V 및 SGSB = V18 = 0V이다. 따라서 이 예시에서 블록(2031)(선택해제된 블록)에서, 선택 라인(283A 및 284A)에 2.3V의 값을 갖는 전압이 제공될 수 있고, 선택 라인(283B 및 284B)에 0V의 값을 갖는 전압이 제공될 수 있다. 따라서, 선택 회로(247' 및 248')의 선택 게이트(263) 각각이 2.3V의 값을 갖는 전압을 수신할 수 있고, 선택 회로(247' 및 248')의 선택 게이트(264) 각각은 0V의 값을 갖는 전압을 수신할 수 있다.
메모리 디바이스(200)(도 3c)의 소거 동작 동안, 선택된 블록에 대해, 상기의 가정을 기초로 그리고 도 3d의 차트(300D)에 도시된 바와 같이, 선택된 스트링 및 선택해제된 스트링과 연관된 신호(SGSA 및 SGSB)에 상이한 값을 갖는 전압이 제공될 수 있으며, 가령, SGSA = V19 = 15V 및 SGSB = V20 = 11V이다. 따라서 이 예시에서, 블록(2030)에서, 선택 라인(281A 및 282A)(도 3c)에 15V의 값을 갖는 전압이 제공될 수 있고, 선택 라인(281B 및 282B)에 11V의 값을 갖는 전압이 제공될 수 있다. 따라서 선택 회로(241' 및 242')의 선택 게이트(263)가 15V의 값을 갖는 전압을 수신할 수 있고, 선택 회로(241' 및 242')의 선택 게이트(264)가 11V의 값을 갖는 전압을 수신할 수 있다.
선택해제된 블록에 대한 메모리 디바이스(300)(도 3c)의 소거 동작 동안, 블록(2031)(선택해제된 블록)의 선택 라인(283A 및 283B)(도 3c)이 "부동" 상태(도 3d에서 "F"로 나타남)로 놓일 수 있다. 부동 상태에서, 선택 라인(283'A, 283'B, 284'A, 및 284B) 상의 전압이 신호(BL)(가령, 이 예시의 경우 신호(BL0))에 제공되는 전압의 값(가령, 대략 20V)에 비례하는 값을 가질 수 있다. 따라서 블록(2031)(선택해제된 블록)의 선택 회로(247' 및 248')의 선택 게이트(263 및 264)가 소거 동작에서 부동 상태에 놓일 수 있다.
도 3e는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(300)의 변형에서, 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)가 개별 신호일 때(가령, 공유 신호가 아닐 때) 메모리 디바이스(300)의 읽기, 쓰기 및 소거 동작 동안 메모리 디바이스(200)의 신호(BL, SGDA, SGDB, WL 선택, WL 선택해제, SGS, 및 SRC)에 제공되는 전압의 차트(300E)이다. 차트(300E)는 신호(SGDA 및 SGDB)가 개별 신호인 차트(300D)의 변형일 수 있다. 따라서 차트(300E)에서, 상이한 값의 전압이 선택된 블록의 선택해제된 스트링의 선택 라인(281A)과 연관된 신호(SGDA) 및 선택 라인(282A)과 연관된 신호(SGDA)에 제공될 수 있다. 차트(300E)에서의 신호에 제공되는 전압의 값이 도 2e의 차트(200E)의 것과 동일할 수 있다.
차트(300E)에 나타난 바와 같이 신호(SGDA, SGDB, SGSA 및 SGSB)로 전압을 제공(가령, 인가)함으로써, 메모리 디바이스(300)가 도 2a 내지 도 2e를 참조하여 앞서 기재된 바와 같이, 메모리 디바이스(200)에 의해 제공되는 개선과 적어도 유사한(가령, 이보다 나은) 개선을 달성할 수 있다. 예를 들어, 메모리 디바이스(300)의 구조 및 (가령, 도 3e의 차트(300E)를 기초로 하는) 바이어스 기법은 메모리 디바이스(300)의 읽기 또는 쓰기 동작 동안 블록(가령, 선택해제된 블록 및 선택된 블록의 선택해제된 스트링과 연관된 부분)에서 GIDL 전류를 감소 또는 억제하는 데 도움이 될 수 있다. 또 다른 예를 들면, 본 명세서에 기재된 메모리 디바이스(300)의 구조 및 바이어스 기법이 메모리 디바이스(300)의 블록 상에서 수행되는 소거 동작 동안 충분한 GIDL 전류를 제공하고 전기장 응력을 감소시키는 데 도움이 될 수 있다.
도 3f는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(300)의 일부분의 구조의 측방도를 도시한다. 도 3e의 구조의 메모리 디바이스(300)는 도 3c에도시된 메모리 디바이스(300)의 개략도에 대응한다. 도 3e의 구조의 메모리 디바이스(300)는 도 2f의 메모리 디바이스(200)의 구조의 일 변형일 수 있다. 단순화시키기 위해, 메모리 디바이스(200과 300) 간 유사하거나 동일한 (도 2f와 도 3f에서 동일한 라벨을 갖는) 요소의 기재가 도 3f의 기재에서 반복되지 않는다. 도 3g는 본 명세서에 기재된 일부 실시예에 따라, 도 3f의 메모리 디바이스(300)의 일부분의 구조의 평면도를 도시한다. 도 3f의 메모리 디바이스(300)와 메모리 디바이스(200)(도 2f) 간 차이가, 도 3f에 도시된 바와 같이, 기판(390)과 각자의 메모리 셀 스트링 사이의 이중 선택 라인(가령, 선택 라인(281'A, 282'A, 283'A, 및 284'A) 및 선택 라인(281'B, 282'B, 283'B, 및 284'B))을 포함한다.
선택 라인(281'A, 282'A, 283'A, 및 284'A)은 도 2a 내지 도 2m을 참조하여 앞서 기재된 선택 라인(281')의 변형들 중 임의의 (가령, 물질, 이의 측벽에서부터 각자의 필라까지의 거리, 및 두께) 변형을 가질 수 있다. 선택 라인(281'B, 282'B, 283'B, 및 284'B)은 도 2a 내지 도 2m을 참조하여 앞서 기재된 선택 라인(281')의 변형들 중 임의의 (가령, 물질, 이의 측벽에서부터 각자의 필라까지의 거리, 및 두께) 변형을 가질 수 있다.
메모리 디바이스(300)는 메모리 디바이스(200)의 것과 적어도 유사한 개선을 포함할 수 있다. 예를 들어, 본 명세서에 기재된 메모리 디바이스(300)의 구조 및 (도 3d의 차트(300D) 및도 3e의 차트(300E)를 기초로) 바이어스 기법이 메모리 디바이스(200)의 읽기 또는 쓰기 동작 동안 블록(가령, 선택된 블록, 선택해제된 블록 또는 둘 모두)에서의 GIDL 전류를 감소시키거나 억제하는 데 도움이 될 수 있으며, 메모리 디바이스(300)의 선택된 블록 상에서 수행되는 소거 동작 동안 충분한 GIDL 전류를 제공할 수 있다.
도 4a 및 4b는 본 명세서에 기재된 일부 실시예에 따라, 삼중 드레인 선택 라인 및 이와 연관된 드레인 선택 트랜지스터를 포함하는 메모리 디바이스(400)의 일부분 및 및 삼중 소스 선택 라인 및 이와 연관된 소스 선택 트랜지스터의 각각의 개략도 및 구조를 도시한다. 메모리 디바이스(400)는 메모리 디바이스(300)의 변형일 수 있다. 단순화시키기 위해, 메모리 디바이스(400)의 일부분만 도 4a 및 도 4b에 도시된다. 메모리 디바이스(300와 400) 간 (도 3b, 도 4a 및 도 4b에서 동일한 라벨을 갖는) 유사하거나 동일한 요소에 대한 기재가 도 4a 및 4b의 기재에서 반복되지 않는다. 메모리 디바이스(300 및 400) 간 차이는, 도 4a 및 도 4b에 도시된 바와 같이, 선택 라인(281C 및 282C), 및 선택 라인(281C 및 282C) 각각과 연관된 신호(SGDC)의 추가 및 선택 라인(281'C 및 282'C), 선택 게이트(265), 선택 라인(281'C 및 282'C) 각각에서 연관된 신호(SGSC)의 추가를 포함한다. 도 4a에 도시된 바와 같이, (도 2a에서의 연결(281''A)과 유사한 직접 또는 간접 연결일 수 있는) 연결(281'''A)에 의해 선택 라인(281'A 및 282'A)이 서로 연결될 수 있다. 도 4a에서, 메모리 디바이스(400)는 도 2a 내지 도 3g를 참조하여 앞서 기재된 메모리 디바이스(200 및 300)의 변형을 포함할 수 있다.
메모리 디바이스(400)의 동작(가령, 읽기, 쓰기, 또는 소거 동작) 동안, 신호(SGDB 및 SGD C)에 차트(300D)(도 3d) 또는 차트(300E)(도 3e)에서의 신호(SGDB)에 제공되는 것과 동일한 전압이 제공될 수 있고, 신호(SGSB 및 SGS C)에 차트(300D)(도 3d) 또는 차트(300E)(도 3e)에서 신호(SGSB)에 제공되는 것과 동일한 전압이 제공될 수 있다, 삼중 선택 라인(가령, 드레인 선택 라인)(281A, 281B, 및 281C) 및 삼중 선택 라인(가령, 소스 선택 라인)(281'A, 281'B, 및 281'C)을 포함함으로써, 메모리 디바이스(400)가 도 2a 내지 도 3g를 참조하여 앞서 기재된 메모리 디바이스(200) 또는 메모리 디바이스(300)와 유사한 개선을 달성할 수 있다.
도 5a 내지 도 24는 본 명세서에 기재된 일부 실시예에 따르는, 메모리 디바이스를 형성하는 공정을 도시한다. 도 5a 내지 도 24와 참조하여 기재된 공정이 메모리 디바이스, 가령, 메모리 디바이스(200, 300, 및 400) 및 이들의 변형을 형성하는 데 사용될 수 있다. 해당 분야의 통상의 기술자라면, 메모리 디바이스, 가령, 도 5a 내지 도 24에 도시된 메모리 디바이스를 형성하는 공정 중 일부 및 메모리 디바이스의 요소 중 일부를 쉽게 알 수 있다. 따라서 본 명세서에 기재된 실시예에 집중하기 위해, 도 5a 내지 도 24에 도시된 메모리 디바이스를 형성하는 공정 중 일부 및 이들 메모리 디바이스를 완성하기 위한 추가 공정이 생략된다. 또한, 단순화시키기 위해, 도 2 내지 도 4b 및 도 5a 내지 도 24에서 유사하거나 동일한 요소에 동일한 라벨이 주어진다.
도 5a 및 도 5b는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(500)를 형성하는 공정을 도시한다. 도 5a는 가령, 선택 라인(281A, 281B, 281'A, 281'B, 282A, 282B, 282'A, 및 282'B)과 제어 라인(2200, 2210, 2220, 및 2230)의 전도성 물질들(가령, 층) 사이에 교대하는 유전성 물질을 증착함으로써, 선택 라인(281A, 281B, 281'A, 281'B, 282A, 282B, 282'A, 및 282'B) 및 제어 라인(2200, 2210, 2220, 및 2230)이 형성된 후의 메모리 디바이스(500)를 도시한다. 그 후, 필라 홀(521 및 522)은 교대하는 전도성 물질과 유전성 물질로 형성될 수 있다. 도 5a에서, 라벨 "N"은 선택 라인(281A, 281B, 281'A, 281'B, 282A, 282B, 282'A, 및 282'B) 및 제어 라인(2200, 2210, 2220, 및 2230)에 포함될 수 있는 n형의 전도성 물질(가령, n형의 전도성을 띄도록 도핑된 다결정 실리콘)을 지칭한다. n형 물질은 예시로서 사용된다. 그 밖의 다른 전도성 물질(가령, p형 물질, 금속 및 그 밖의 다른 전도성 물질)이 사용될 수 있다. 도 5b는 메모리 셀 스트링(231 및 232) 및 선택 게이트(261, 262, 263, 및 264)가 형성된 후의 메모리 디바이스(500)를 도시한다. 메모리 셀 스트링(231 및 232) 및 선택 게이트(261, 262, 263, 및 264)가 형성된 후, 부분(344)(가령, 전도성 채널) 및 부분(345)(가령, 유전체 충전재)가 각각의 필라 홀(521 및 522) 내에 형성될 수 있다. 각자의 부분(344 및 345)을 포함하는 필라 홀(521 및 522)이 각각 필라(필라 물질)(531 및 532)의 일부분이다.
도 5b에 도시된 바와 같이, 각각의 선택 게이트(261, 262, 263, 및 264)가, 메모리 셀 스트링(231 및 232)의 각각의 메모리 셀의 것과 유사하거나 동일한 구조인 메모리 셀-형 구조를 가질 수 있도록 형성될 수 있다. 각각의 선택 게이트(261, 262, 263, 및 264)의 메모리 셀-형 구조물이 제조 공정을 단순화시킬 수 있다. 이는 또한 선택 게이트(261, 262, 263, 및 264)의 임계 전압을 조절하기 위해 선택 게이트(261, 262, 263, 및 264)의 전기 프로그래밍을 가능하게 할 수 있다. 이는 메모리 디바이스(500)의 동작 동안의 선택 라인(281A, 281B, 281'A, 281'B, 282A, 282B, 282'A, 및 282'B)의 바이어싱을 개선할 수 있다. 또한, 각각의 선택 게이트(261 및 263)가 메모리 셀-형 구조물을 갖기 때문에, 선택 게이트(261 및 263)는 메모리 디바이스(500)에서 사용되는 GIDL 소거 기법으로부터의 저하(degradation)에 취약하지 않을 수 있다.
도 6a 및 도 6b는 본 명세서에 기재된 일부 실시예에 따라 메모리 디바이스(600)를 형성하는 공정을 도시한다. 메모리 디바이스(500)(도 5a 및 도 5b)와 유사하게, 도 6a는 선택 라인(281A, 281B, 281'A, 281'B, 282A, 282B, 282'A, 및 282'B) 및 제어 라인(2200, 2210, 2220, 및 2230) 및 필라 홀(521 및 522)이 형성된 후의 메모리 디바이스(600)를 보여준다. 도 6a에서, 라벨 "P"는 p형의 전도성 물질(가령, p형의 전도성을 띄도록 도핑된 다결정 실리콘)을 지칭한다. 선택 라인(281A, 282A, 281'A, 및 282'A)은 p형의 전도성 물질을 포함할 수 있다. 도 6b는 메모리 셀 스트링(231 및 232), 선택 게이트(261, 262, 263, 및 264) 후의 메모리 디바이스(600)를 도시한다. 필라(물질의 필라)(631 및 632)가 또한 형성되어 있다. 각각의 필라(831 및 832)는 각자의 부분(344 및 345)의 물질을 포함할 수 있다. 메모리 디바이스(500)(도 5b)와 유사하게, 메모리 디바이스(600)의 각각의 선택 게이트(262 및 264)가 메모리 셀-형 구조를 가질 수 있도록 형성될 수 있다. 메모리 디바이스(500)의 선택 게이트(261 및 263)와 달리, 메모리 디바이스(600)의 각각의 선택 게이트(261 및 263)가 FET-형 구조물을 가질 수 있도록 형성될 수 있다. 각각의 선택 게이트(262 및 264)의 메모리 셀-형 구조가, 선택 게이트(262 및 264)의 임계 전압을 조절하기 위한 선택 게이트(262 및 264)의 전기 프로그래밍을 가능하게 할 수 있다. 이는 메모리 디바이스(600)의 동작 동안 선택 라인(281B, 281'B, 282B, 및 282'B)의 바이어싱을 개선할 수 있다.
도 7a 및 도 7b는 본 명세서에 기재된 일부 실시예에 따라, 메모리 디바이스(700)를 형성하는 공정을 도시한다. 메모리 디바이스(700)를 형성하는 공정이 도 6b의 메모리 디바이스(600)를 형성하는 데 사용되는 것과 유사하다. 그러나 메모리 디바이스(700)에서, 각각의 선택 게이트(261, 262, 263, 및 264)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 이 구조는 메모리 디바이스(700)의 상대 크기를 유지(가령, 칩 크기가 변경되지 않도록 유지)하는 것을 도울 수 있다.
도 8a 내지 도 8d는 본 명세서에 기재된 일부 실시예에 따라, 상이한 시점에서의 복수의 필라 홀을 형성하는 것을 포함하는, 메모리 디바이스(800)를 형성하는 공정을 도시한다. 도 8a는 선택 라인(281B, 281'A, 281'B, 282B, 282'A, 및 282'B) 및 제어 라인(2200, 2210, 2220, 및 2230)이 형성된 후의 메모리 디바이스(800)를 도시한다. 선택 라인(281B, 281'A, 281'B, 282B, 282'A, 및 282'B) 및 제어 라인(2200, 2210, 2220, 및 2230)이 형성된 후 필라 홀(821 및 822)이 형성될 수 있다.
도 8b는 메모리 셀 스트링(231 및 232) 및 선택 게이트(262, 263, 및 264)가 형성된 후의 메모리 디바이스(800)를 도시한다. 메모리 셀 스트링(231 및 232) 및 선택 게이트(262, 263, 및 264)가 형성된 후 부분(344) 및 부분(345')(가령, 유전체 충전재)이 각각의 필라 홀(821 및 822) 내에 형성될 수 있다. 도 8b에 도시된 바와 같이, 각각의 선택 게이트(262 및 264)는 메모리 셀-형 구조를 가질 수 있도록 형성될 수 있다. 각각의 선택 게이트(263)가 FET-형 구조를 가질 수 있도록 형성될 수 있다.
도 8c는 선택 라인(281A 및 282A)이 형성된 후의 메모리 디바이스(800)를 도시한다. 선택 라인(281A 및 282A)이 형성된 후 필라 홀(821' 및 822')이 형성될 수 있다.
도 8d는 선택 게이트(261)가 형성된 후의 메모리 디바이스(800)를 도시한다. 각각의 선택 게이트(261)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 부분(343 및 345)이 선택 게이트(261)가 형성된 후 형성될 수 있다. 부분(343, 344, 및 345)은 각자의 필라, 가령, 필라(831 또는 832)의 일부이다.
도 9a 내지 도 9d는 본 명세서에 기재된 일부 실시예에 따라, 상이한 시점에서의 복수의 필라 홀을 형성하는 것을 포함하는 메모리 디바이스(900)를 형성하는 공정을 도시한다. 도 9a는 선택 라인(281'A, 281'B, 282'A, 282'B) 및 제어 라인(2200, 2210, 2220, 및 2230)이 형성된 후의 메모리 디바이스(900)를 도시한다. 필라 홀(921 및 922)은 선택 라인(281'A, 및 281'B) 및 제어 라인(2200, 2210, 2220, 및 2230)이 형성된 후에 형성될 수 있다.
도 9b는 메모리 셀 스트링(231 및 232) 및 선택 게이트(263 및 264)가 형성된 후의 메모리 디바이스(900)를 도시한다. 메모리 셀 스트링(231 및 232) 및 선택 게이트(263 및 264)가 형성된 후 부분(344) 및 부분(345')(가령, 유전체 충전재)이 각각의 필라 홀(921 및 922) 내에 형성될 수 있다. 도 9b에 도시된 바와 같이, 각각의 선택 게이트(263 및 264)가 FET-형 구조를 가질 수 있도록 형성될 수 있다.
도 9c는 선택 라인(281A, 282A, 281B, 및 282B)이 형성된 후의 메모리 디바이스(900)를 도시한다. 그 후 필라 홀(921' 및 922')이 형성될 수 있다. 도 9d는 선택 게이트(261 및 262)가 형성된 후의 메모리 디바이스(900)를 도시한다. 각각의 선택 게이트(261 및 262)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 부분(343 및 345)은 선택 게이트(261 및 262)가 형성된 후 형성될 수 있다. 부분(343, 344, 및 345)의 물질이 각자의 필라, 가령, 필라(931 또는 932)의 물질의 일부이다.
도 10a 내지 10d는 본 명세서에 기재된 일부 실시예에 따라, 삼중 실리사이드 드레인 선택 라인을 포함하는 메모리 디바이스(1000)를 형성하는 공정을 도시한다. 도 10a는 선택 라인(281'A, 281'B, 281'C, 282'A, 282'B, 및 282'C), 선택 게이트(263, 264, 및 265), 제어 라인(2200, 2210, 2220, 및 2230), 메모리 셀 스트링(231 및 232), 구조물(가령, n형 물질의 층)(280), 및 필라(1031 및 1032)가 형성된 후의 메모리 디바이스(1000)를 도시한다. 각각의 선택 게이트(263, 264, 및 265)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 부분(344)(가령, 전도성 채널) 및 부분(345)(가령, 유전체 충전재)이 또한 형성될 수 있다. 부분(344 및 345)은 각자의 필라, 가령, 필라(1031 또는 1032)의 일부이다.
도 10b는 (가령, 개구부(1080)에서 구조물(280)의 일부분을 에칭함으로써) 개구부(1080)(가령, 슬릿 또는 컷)가 형성되어 선택 라인(281A, 281B, 281C, 282A, 282B, 282C) 및 선택 게이트(261, 262, 및 266)가 형성된 후의 메모리 디바이스(1000)를 도시한다. 그 후 물질(1081)은 개구부(1080)에서 (가령, 증착에 의해) 형성될 수 있다. 물질(1081)은 코발트, 니켈, 또는 그 밖의 다른 전도성 물질을 포함할 수 있다. 도 10b에 도시된 바와 같이, 선택 라인(281A, 281B, 281C)은 n형 물질(가령, n형 다결정 실리콘)을 포함할 수 있다.
도 10c는 실리사이드화(silicidation) 공정이 수행되고 물질(1081)이 개구부(1080)로부터 제거된 후의 메모리 디바이스(1000)를 도시한다. 실리사이드화 공정에 의해, 선택 라인(281A, 281B, 281C, 282A, 282B, 282C)의 물질(가령, n형 다결정 실리콘)이 실리사이드 물질(가령, NiSi, CoSi, 또는 그 밖의 다른 실리사이드 물질)이 될 수 있다.
도 10d는 유전성 물질(가령, 실리콘의 옥사이드)이 개구부(1080)(도 10c) 내에 형성된 후의 메모리 디바이스(1000)를 도시한다. 선택 라인(281A, 281B, 281C, 282A, 282B, 및 282C)에 실리사이드 물질을 제공함으로써 이들 선택 라인의 저항이 감소될 수 있다.
도 11a 내지 도 11f는 본 명세서에 기재된 일부 실시예에 따라, 삼중 금속 드레인 선택 라인을 포함하는 메모리 디바이스(1100)를 형성하는 공정을 도시한다. 도 10a의 메모리 디바이스(1000)와 유사하게, 도 11a는 선택 라인(281'A, 281'B, 281'C, 282'A, 282'B, 및 282'C), 선택 게이트(263, 264, 및 265), 제어 라인(2200, 2210, 및 2220, 및 2230), 메모리 셀 스트링(231 및 232), 필라 홀(1131 및 1132), 및 구조물(가령, 물질의 층)(280)이 형성된 후의 메모리 디바이스(1100)를 도시한다. 도 11a는 n형 물질(가령, n형 다결정 실리콘)을 포함하는 구조물(280)을 예시로서 도시한다. 구조물(280)은 실리콘 니트라이드를 포함할 수 있다. 부분(344)(가령, 전도성 채널) 및 부분(345)(가령, 유전체 충전재)이 또한 형성될 수 있다. 부분(344 및 345)이 각자의 필라, 가령, 필라(1131 또는 1132)의 일부이다.
도 11b는 (가령, 개구부(1180)에서 구조물(280)의 일부분을 에칭함으로써) 개구부(1180)가 형성된 후의 메모리 디바이스(1100)를 도시한다. 이는 선택 라인(281A, 281B, 281C, 282A, 282B, 및 282C) 및 선택 게이트(261, 262, 및 266)의 형성을 야기한다.
도 11c는 선택 라인(281A, 281B, 및 281C)의 물질이 제거된 후의 메모리 디바이스(1100)를 도시한다. 이는 선택 라인(281A, 281B, 및 281C)의 물질이 있었던 곳에 공극을 생성한다.
도 11d는 선택 라인(281A, 281B, 281C, 282A, 282B, 및 282C)의 물질이 제거된(도 11c) 위치의 공극을 (가령, 증착에 의해) 물질(1181)이 채운 후의 메모리 디바이스(1100)를 도시한다. 물질(1181)은 금속 또는 그 밖의 다른 전도성 물질(가령, W, Ti, Ta, WN, TiN, TaN, 또는 그 밖의 다른 전도성 물질)을 포함할 수 있다.
도 11e는 (가령, 개구부(1182)에서 물질(1181)의 일부분을 에칭함으로써) 개구부(1182)가 형성된 후의 메모리 디바이스(1100)를 도시한다. 물질(1181)의 일부분이 개구부(1182)에서 제거되었다. 물질의 나머지 부분이 선택 라인(281A, 281B, 281C, 282A, 282B, 및 282C)에 포함된다.
도 11f는 유전성 물질(가령, 실리콘의 옥사이드)이 개구부(1182)(도 11e) 내에 형성된 후의 메모리 디바이스(1100)를 도시한다. 선택 라인(281A, 281B, 281C, 282A, 282B, 및 282C)에 물질(1181)(가령, 금속)이 제공됨으로써 이들 선택 라인의 저항이 감소될 수 있다.
도 12a 및 도 12b가 본 명세서에 기재된 일부 실시예에 따라, 메모리 셀-형 및 FET-형 구조의 조합을 갖는 삼중 소스 선택 트랜지스터를 포함하는 메모리 디바이스(1200)를 형성하는 공정을 도시한다. 도 12a는 선택 라인(281'A, 281'B, 218'C, 282'A, 282'B, 282'C), 제어 라인(2200, 2210, 2220, 및 2230), 및 필라 홀(1231 및 1232)이 형성된 후의 메모리 디바이스(1200)를 도시한다. 도 12b는 메모리 셀 스트링(231 및 232) 및 선택 게이트(263, 264, 및 265)가 형성된 후의 메모리 디바이스(1200)를 도시한다. 부분(346)(가령, N+ 물질), 부분(344)(가령, 전도성 채널), 및 부분(345)(가령, 유전체 충전재)이 각각의 필라 홀(1221 및 1222) 내에 형성될 수 있다. 부분(344 및 345)은 각자의 필라, 가령, 필라(1231 또는 1232)의 일부이다. 도 12b에 도시된 바와 같이, 선택 라인(281'A 및 282'A)의 두께가 선택 라인(281'B, 218'C, 282'B, 및 282'C)의 두께보다 클 수 있다.
선택 게이트(264 및 265) 각각이 메모리 셀 스트링(231 및 232)의 각각의 메모리 셀의 것과 유사한 또는 동일한 구조인 메모리 셀-형 구조를 가질 수 있도록 형성될 수 있다. 각각의 선택 게이트(263)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 메모리 디바이스(1200)(가령, SGD 선택 라인 및 이와 연관된 트랜지스터(가령, 261, 262 및 263))의 그 밖의 다른 부분이 도 5a 내지 도 11f를 참조하여 앞서 기재된 공정들 중 임의의 것과 유사한 공정에 의해 형성될 수 있다. 도 12b에 도시된 선택 게이트(263, 264, 및 265)의 메모리 셀-형 및 FET-형 구조의 조합에 의해, 선택 라인(281'B, 282'B, 281C, 및 282'C)이 비교적 얇을 수 있다. 이는 또한 공정 경로를 용이하게 만들 수 있다.
도 13a 및 도 13b는 본 명세서에 기재된 일부 실시예에 따르는, 메모리 셀-형과 FET-형 구조의 조합을 갖는 삼중 소스 선택 트랜지스터를 포함하는 메모리 디바이스(1300)를 형성하는 공정을 도시한다. 도 13a는 도 12a의 메모리 디바이스(1200)와 유사한 요소의 형성 후의 메모리 디바이스(1300)를 도시한다. 그러나 도 13b에 도시된 바와 같이, 각각의 선택 게이트(264 및 265)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 각각의 선택 게이트(263)는 메모리 셀 스트링(231 및 232)의 각각의 메모리 셀의 것과 유사하거나 동일한 구조인 메모리 셀-형 구조를 가질 수 있도록 형성될 수 있다. 메모리 디바이스(1300)의 그 밖의 다른 부분(가령, SGD 선택 라인 및 이와 연관된 트랜지스터(261, 262 및 263)가 도 5a 및 도 11f를 참조하여 앞서 기재된 공정들 중 임의의 공정과 유사한 공정에 의해 형성될 수 있다. 도 13b에 도시된 선택 게이트(263, 264, 및 265)의 메모리 셀-형 구조와 FET-형 구조의 조합이 선택 라인(281'A 및 282'A)의 저항을 감소시킬 수 있다.
도 14a 및 14b는 본 명세서에 기재된 일부 실시예에 따르는, 메모리 셀-형과 FET-형 구조의 조합을 갖는 삼중 소스 선택 트랜지스터를 포함하는 메모리 디바이스(1400)를 형성하는 공정을 보여준다. 도 14a는 도 12a의 메모리 디바이스(1200)와 유사한 요소의 형성 후의 메모리 디바이스(1400)를 도시한다. 그러나 도 14b에 도시된 바와 같이, 선택 게이트(263, 264, 및 265) 각각은 메모리 셀 스트링(231 및 232)의 각각의 메모리 셀의 것과 유사하거나 동일한 구조인 메모리 셀-형 구조일 수 있도록 형성될 수 있다. 메모리 디바이스(1400)의 그 밖의 다른 부분(가령, SGD 선택 라인 및 이와 연관된 트랜지스터(가령, 261, 262 및 263)가 도 5a 내지 도 11f를 참조하여 앞서 기재된 공정들 중 임의의 공정과 유사한 공정에 의해 형성될 수 있다. 도 14b에 도시된 선택 게이트(263, 264, 및 265)의 메모리 셀-형 및 FET-형 구조의 조합이 선택 라인(281'A 및 282'a)의 저항을 감소시킬 수 있다.
도 15는 본 명세서에 기재된 일부 실시예에 따르는, 삼중 드레인 선택 트랜지스터 및 삼중 소스 선택 트랜지스터를 포함하는 메모리 디바이스(1500)를 도시한다. 메모리 디바이스(1500)는 도 5a 내지 도 14b를 참조하여 앞서 기재된 공정들 중 임의의 조합을 이용해 형성될 수 있다. 도 15에 도시된 바와 같이, 메모리 디바이스(1500)는 앞서 기재된(도 2a 내지 도 14b) 메모리 디바이스의 요소와 유사하거나 동일한 요소를 포함할 수 있다. 따라서 단순화시키기 위해, 메모리 디바이스(1500)의 요소의 설명이 여기서 제공되지 않는다. 도 15에 도시된 바와 같이, 각각의 선택 게이트(265 및 266)가 메모리 셀 스트링(231 및 232)의 각각의 메모리 셀의 것과 유사하거나 동일한 구조인 메모리 셀-형 구조를 가질 수 있도록 형성될 수 있다. 각각의 선택 게이트(261, 262, 263, 및 264)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 선택 게이트(265 및 266)의 메모리 셀-형 구조에 의해, 이들이 선택 게이트(261, 262, 및 266)의 조합의 임계 전압 및 선택 게이트(263, 264, 및 265)의 조합의 임계 전압을 조절하기 위해 전기적으로 프로그래밍될 수 있다.
도 16은 본 명세서에 기재된 일부 실시예에 따르는, 삼중 드레인 선택 트랜지스터 및 삼중 소스 선택 트랜지스터를 포함하는 메모리 디바이스(1500)를 도시한다. 메모리 디바이스(1600)는 도 5a 내지 도 14b를 참조하여 기재된 공정들의 임의의 조합을 이용해 형성될 수 있다. 도 16에 도시된 바와 같이, 메모리 디바이스(1600)는 앞서 기재된(도 2a 내지 도 14b) 메모리 디바이스의 요소와 유사하거나 동일한 요소를 포함할 수 있다. 따라서 단순화시키기 위해, 메모리 디바이스(1600)의 요소에 대한 설명은 여기서 제공되지 않는다. 도 16에 도시된 바와 같이, 각각의 선택 게이트(262, 264, 265, 및 266)가 메모리 셀 스트링(231 및 232)의 각각의 메모리 셀의 것과 유사하거나 동일한 구조인 메모리 셀-형 구조를 가질 수 있도록 형성될 수 있다. 각각의 선택 게이트(261 및 263)가 FET-형 구조를 가질 수 있도록 형성될 수 있다. 선택 게이트(262 및 264)의 메모리 셀-형 구조에 의해 이들은 선택 게이트(261 및 262)의 조합의 임계 전압 및 선택 게이트(263 및 264)의 조합의 임계 전압을 조절하기 위해 전기적으로 프로그래밍될 수 있다.
도 17 내지 도 21은 본 명세서에 기재된 일부 실시예에 따라, 상이한 저항을 갖는 선택 게이트 및 제어 라인을 포함하는 메모리 디바이스(1700)를 형성하는 공정을 도시하며, 이때 선택 게이트와 제어 라인은 금속 부분을 포함한다. 메모리 디바이스(1700)는 도 2a 내지 도 17을 참조하여 앞서 기재된 메모리 디바이스의 것과 유사한 요소(가령, 메모리 셀, 선택 게이트, 제어 라인, 및 그 밖의 다른 요소를 포함할 수 있다. 단순화시키기 위해, 이러한 요소의 세부사항이 도 17 내지 21에서 생략된다.
도 17에 도시된 바와 같이, 메모리 디바이스(1700)의 구성요소의 일부가 이미 형성되어 있다. 예를 들어, 필라(1731 내지 1736)가 이미 형성되어 있다. 선택 게이트(가령, 소스 선택 게이트)(1763 및 1764)가 필라(1731 내지 1736)의 세그먼트를 따라 형성된다. 물질(전도성 물질의 층)(1720)이 이미 형성되어 있다. (이하에서 기재된) 추가 공정에서, 물질(1720)은 메모리 디바이스(1700)의 제어 라인(가령, 액세스 라인의 일부)를 형성하기 위해 특정 위치에 분리될 수 있다. 물질(1720)은 도 2a 내지 도 16을 참조하여 앞서 기재된 제어 라인(가령, 제어 라인(2200, 2210, 2220, 및 2230))의 물질(가령, n형 다결정 실리콘)과 유사하거나 동일할 수 있다.
도 17에 도시된 바와 같이, 메모리 셀 스트링(1741 내지 1746)이 필라(1731 내지 1736) 중 각자의 필라의 세그먼트를 따라 역시 형성된다. 메모리 셀 스트링(1741 및 1742)은 도 2a 내지 도 16을 참조하여 앞서 기재된 메모리 셀 스트링(231 및 232)과 유사할 수 있다.
도 17에 도시된 바와 같이, 물질(물질의 층)(1751 및 1752)이 이미 형성되어 있다. 물질(1751 및 1752)은 메모리 디바이스(1700)의 선택 게이트(가령, 드레인 선택 게이트)를 형성하기 위해 추가 공정(이하에서 기재됨)으로 분리될 수 있다. 물질(1751 및 1752)은 도 2a 내지 도 16을 참조하여 앞서 기재된 선택 게이트(가령, 선택 게이트(261 및 262))의 물질(가령, n형 또는 p형 다결정 실리콘)과 유사하거나 동일할 수 있다. 물질(가령, 유전성 물질)(1780)은 이하에서 기재된 바와 같이, 추가 공정을 가능하게 하도록 형성될 수 있다.
도 18은 선택 게이트(1861 및 1862)가 형성된 후의 메모리 디바이스(1700)를 도시한다. 선택 게이트(1861 및 1862)를 형성하는 것은 (가령, 에칭에 의해) 물질(1751 및 1752)의 부분을 제거하여, 물질(1751 및 1752)의 선택적 위치에서 개구부(가령, 슬릿)(1801 내지 1807)을 형성하는 것을 포함할 수 있다. 도 18에 도시된 바와 같이, 개구부(1801, 1803, 1805, 및 1807) 각각은 각각의 개구부(1802, 1804, 및 1806)와 대칭이 아니다(비대칭). 예를 들어, 각각의 개구부(1801, 1803, 1805, 및 1807)의 폭(도 18의 좌측에서 우측까지의 폭)이 각각의 개구부(1802, 1804, 및 1806)의 폭(도 18의 좌측에서 우측까지의 폭)보다 클 수 있다. 따라서 각각의 개구부(1801, 1803, 1805, 및 1807)에서 물질(1751 및 1752)의 제거된 양이 각각의 개구부(1802, 1804, 및 1806)에서 물질(1751 및 1752)의 제거된 양보다 많을 수 있다. 이는 물질(1751 및 172)이, 도 18에 도시된 바와 같이, 하나의 선택 게이트를 다른(가령, 인접한) 선택 게이트로부터 분리하는 위치인 선택적 위치에서 비대칭적으로 제거(가령, 비대칭적으로 에칭)될 수 있음을 의미한다. 물질(1751 및 1752)을 비대칭적으로 제거함으로써, 이하에서 설명될 바와 같이, 각각의 선택 게이트(1861 및 1862 )가 상이한 저항을 갖는 전도성 물질을 가질 수 있도록 하는 추가 공정이 수행될 수 있다.
도 19는 물질(1901)이 개구부(1801, 1803, 1805, 및 1807)에 형성된 후의 메모리 디바이스(1700)를 도시한다. 물질(1901)을 형성하는 것은 개구부(1801, 1803, 1805, 및 1807)에 물질(1901)을 채우는 것(가령, 증착하는 것)을 포함할 수 있다. 물질(1901)은 추가 공정(이하에서 기재)에서 비교적 쉽게 제거(가령, 에칭)될 수 있는 옥사이드 물질 또는 그 밖의 다른 물질을 포함할 수 있다.
도 20은 블록(20030 및 20031)을 분리하기 위한 블록 분리 공정 후의 메모리 디바이스(1700)를 도시한다. 블록 분리 공정은 메모리 디바이스(1700)의 블록, 가령, 블록(20030 및 20031)을 형성하기 위해 에지(2015 및 2016)(가령, 블록 경계)에서 물질을 제거하는 것을 포함할 수 있다. 도 20은 또한 제어 라인(2020, 2021, 2022, 및 2023)이 형성(가령, 에지(2015 및 2016)에서의 물질(1720)이 제거된 후에 형성)된 후의 메모리 디바이스(1700)를 도시한다. 도 20은 또한 개구부(1801, 1803, 1805, 및 1807)로부터 상기 물질(1901)이 (가령, 물질(1901)을 에칭함으로써) 제거된 후의 메모리 디바이스(1700)를 도시한다.
도 20은 또한 오목부(2002)가 각각의 선택 게이트(1861 및 1862)의 하나의 측부 상에 형성된(가령, 단 하나의 측벽 상에 형성된) 후의 메모리 디바이스(1700)를 도시한다. 오목부(2002)는 각각의 제어 라인(2020, 2021, 2022, 및 2023)의 두 측부 모두(가령, 에지(2015 및 2016)에서의 측부들) 상에 형성될 수도 있다. 오목부(2002)는 각각의 선택 게이트(1763 및 1764)의 에지(2015 및 2016)의 하나의 측부 상에 형성(가령, 단 하나의 측벽 상에 형성)될 수도 있다. 도 20에 도시된 바와 같이, 오목부(2002)는 에지(2015 및 2016)에서의 2개의 게이트(1763) 사이에 위치하는 선택 게이트(1763)의 하나의 측부 상에 형성되지 않을 수 있다. 마찬가지로, 오목부(2002)는 에지(2015 및 2016)에서의 2개의 게이트(1764) 사이에 있는 선택 게이트(1764)의 하나의 측부 상에 형성되지 않을 수 있다.
도 21은 부분(2102)이 형성된 후의 메모리 디바이스(1700)를 도시한다. 부분(2102)은 선택 게이트(1861 및 1862), 제어 라인(2020, 2021, 2022, 및 2023), 에지(2015 및 2016)에서의 2개의 게이트(1763) 및 에지(2015 및 2016)에서의 2개의 선택 게이트(1764)의 전도율을 개선(가령, 저항을 감소)하도록 형성된다. 각각의 부분(2102)은 금속을 포함할 수 있다. 예를 들어, 각각의 부분(2102)은 전체 금속 부분일 수 있다. 또는, 각각의 부분(2102)의 대부분이 금속일 수 있다. 부분(2102)을 형성하는 것은 개구부(1801, 1803, 1805, 및 1807)에 장벽(가령, TiN의 얇은 층)을 형성(가령, 스퍼터링에 의해 증착)하는 것을 포함할 수 있다. 그 후 금속 물질(가령, W 또는 그 밖의 다른 전도성 물질)이 장벽이 형성된 후 형성될 수 있다. 금속 물질은 부분(2102)에 동시에 형성(가령, 동일 공정 단계에 의해 형성)될 수 있다. 금속 물질(가령, W)이 형성된 후, 블록을 분리하기 위해 추가 분리 공정(가령, 에지(2015 및 2016)에서 금속 물질(가령, W)을 커팅)이 수행될 수 있다.
도 21에 도시된 바와 같이, 각각의 선택 게이트(1861)가 부분(2102)들 중 하나(부분(2102)들 중 각자의 부분)와 직접 접촉하는 부분(2101)을 포함할 수 있다. 각각의 선택 게이트(1861)에서, 도 17에서 부분(2101)이 개구부(1801 내지 1807)(도 18)가 형성될 때 제거되지 않았던 물질(1751)(가령, n형 또는 p형 다결정 실리콘)의 나머지 부분이다. 따라서 각각의 선택 게이트(1861)가 상이한 저항을 갖는 부분(가령, 각자의 부분(2101 및 2102))을 포함할 수 있다. 예를 들어, 각각의 부분(2102)(가령, 금속)이 각각의 부분(2101)(가령, n형 또는 p형 다결정 실리콘)보다 낮은 저항을 가질 수 있다.
마찬가지로, 도 21에서, 각각의 선택 게이트(1862)가 부분(2102)들 중 하나(부분(2102)들 중 각자의 부분)과 직접 접촉하는 부분(2101)을 포함할 수 있다. 각각의 선택 게이트(1862)에서, 부분(2101)은 개구부(1801 내지 1807)(도 18)이 형성될 때 제거되지 않았던 도 17의 물질(1752)(가령, n형 또는 p형 다결정 실리콘)의 나머지 부분이다. 따라서 각각의 선택 게이트(1862)는 상이한 저항을 갖는 부분(가령, 각자의 부분(2101 및 2102))을 포함할 수 있다. 예를 들어, 각각의 부분(2102)(가령, 금속)은 각각의 부분(2111)(가령 n형 또는 p형 다결정 실리콘)보다 낮은 저항을 가질 수 있다.
도 21에 도시된 바와 같이, 각각의 제어 라인(2020, 2021, 2022, 및 2023)은 부분(2102)들 중 하나(에지(2015)에서의 부분(2102)들 중 각자의 부분)과 직접 접촉하는 에지(2015)에서의 부분(2111) 및 부분(2102)들 중 하나(에지(2016)에서의 부분(2102)들 중 각자의 부분)와 직접 접촉하는 에지(2016)에서의 부분(2111)을 포함할 수 있다. 각각의 제어 라인(2020, 2021, 2022, 및 2023)에서, 에지(2015)에서의 부분(2111) 및 에지(2016)에서의 부분(2111)이 블록 분리 공정(도 20)이 수행될 때 제거되지 않았던 도 20의 에지(2015 및 2016)에서의 각자의 물질(1720)(가령 n형 다결정 실리콘)의 나머지 부분이다. 따라서 각각의 제어 라인(2020, 2021, 2022, 및 2023)은 상이한 저항을 갖는 부분(가령, 에지(2015 및 2016)에서의 각자의 부분(2111 및 2102))을 포함할 수 있다. 예를 들어, 각각의 부분(2102)(가령, 금속)은 각각의 부분(2111)(가령 n형 또는 p형 다결정 실리콘)보다 낮은 저항을 가질 수 있다.
도 21에 도시된 바와 같이, 각각의 선택 게이트(1763)는 부분(2102)들 중 하나 (에지(2015)에서의 부분(2102)들 중 각자의 부분)와 직접 접촉하는 에지(2015)에서의 부분(2121) 및 부분(2102)들 중 하나(에지(2016)에서의 부분(2102)들 중 각자의 부분)와 직접 접촉하는 에지(2016)에서의 부분(2121)을 포함할 수 있다. 에지(2015 및 2016)에서의 각각의 선택 게이트(1763)에서, 부분(2121)은 블록 분리 공정(도 20)이 수행될 때 제거되지 않았던 에지(2015 및 2016)에서의 선택 게이트(1763)의 전도성 물질(가령 n형 또는 p형 다결정 실리콘)의 나머지 부분이다. 에지(2015 및 2016)에서의 각각의 선택 게이트(1763)가 상이한 저항을 갖는 부분(가령, 에지(2015 및 2016)에서의 각자의 부분(2121 및 2102))을 포함할 수 있다. 예를 들어, 각각의 부분(2102)(가령, 금속)이 각각의 부분(2121)(가령 n형 또는 p형 다결정 실리콘)보다 낮은 저항을 가질 수 있다.
마찬가지로, 각각의 선택 게이트(1764)는 부분(2102)들 중 하나(에지(2015)에서의 부분(2102)들 중 각자의 부분)와 직접 접촉하는 에지(2015)에서의 부분(2121) 및 부분(2102)들 중 하나(에지(2016)에서의 부분(2102)들 중 각자의 부분)와 직접 접촉하는 에지(2016)에서의 부분(2121)을 포함할 수 있다. 에지(2015 및 2016)에서의 각각의 선택 게이트(1764)에서, 부분(2121)은 블록 분리 공정(도 20)이 수행될 때 제거되지 않았던 에지(2015 및 2016)에서의 선택 게이트(1764)의 전도성 물질(가령 n형 또는 p형 다결정 실리콘)의 나머지 부분이다. 따라서 에지(2015 및 2016)에서의 각각의 선택 게이트(1764)가 상이한 저항을 갖는 부분(가령, 에지(2015 및 2016)에서의 각자의 부분(2121 및 2102))을 포함할 수 있다.
도 22 및 도 23은 본 명세서에 기재된 일부 실시예에 따라, 상이한 저항을 갖는 선택 게이트 및 제어 라인을 포함하는 메모리 디바이스(2200)를 형성하는 공정을 도시하며, 여기서 선택 게이트 및 제어 라인은 실리사이드 부분을 포함한다. 도 20에 도시된 메모리 디바이스(1700)의 구조물까지 메모리 디바이스(1700)를 형성하는 데 사용된 것과 유사하거나 동일한 공정을 이용해, 도 22의 메모리 디바이스(2200)의 구조물이 형성될 수 있다.
도 23은 부분(2302)이 형성된 후의 메모리 디바이스(2200)를 도시한다. 각각의 부분(2302)은 부분(2102)들 중 각자의 부분(2111 및 2121)과 직접 접촉할 수 있다. 부분(2302)은 선택 게이트(1861 및 1862), 제어 라인(2020, 2021, 2022, 및 2023), 에지(2015 및 2016)에서의 2개의 게이트(1763), 및 에지(2015 및 2016)에서의 2개의 선택 게이트(1764)의 전도율을 개선(가령, 저항을 감소)하도록 형성된다.
도 21의 각각의 부분(2102)(가령, 금속 부분)과 달리, 도 23의 각각의 부분(2302)은 실리사이드 부분일 수 있다. 부분(2302)을 형성하는 것은 도 23에 도시된 부분(2302)을 형성하기 위해 실리사이드화 공정(가령, 부분 실리사이드화)을 수행하는 것을 포함할 수 있다. 실리사이드화 공정을 수행하는 것은 오목부(2002)에 금속(가령, Co, Ni, 또는 그 밖의 다른 금속 물질) 물질을 형성하는 것을 포함할 수 있다. 그 후 금속 물질이 형성된 후 어닐링 공정이 수행되어 부분(2302)을 형성할 수 있다.
도 23에 도시된 바와 같이, 각각의 선택 게이트(1861 및 1862)가 부분(2302)들 중 하나(부분(2302)들 중 각자의 부분)과 직접 접촉하는 부분(2101)을 포함할 수 있다. 따라서 각각의 선택 게이트(1861 및 1862)는 상이한 저항을 갖는 부분(가령, 각자의 부분(2101 및 2302))을 포함할 수 있다. 예를 들어, 각각의 부분(2302)(가령, 실리사이드)은 각각의 부분(2101)(가령 n형 또는 p형 다결정 실리콘)보다 낮은 저항을 가질 수 있다.
각각의 제어 라인(2020, 2021, 2022, 및 2023)은 부분(2302)들 중 하나(에지(2015)에서의 부분(2302)들 중 각자의 부분)와 직접 접촉하는 에지(2015)에서의 부분(2111) 및 부분(2302)들 중 하나(에지(2016)에서의 부분(2302)들 중 각자의 부분)와 직접 접촉하는 에지(2016)에서의 부분(2111)을 포함할 수 있다. 따라서 각각의 제어 라인(2020, 2021, 2022, 및 2023)은 상이한 저항을 갖는 부분(가령, 에지(2015 및 2016)에서의 각자의 부분(2111 및 2302))을 포함할 수 있다. 예를 들어, 각각의 부분(2302)(가령, 실리사이드)은 각각의 부분(2111)(가령 n형 또는 p형 다결정 실리콘)보다 낮은 저항을 가질 수 있다.
각각의 선택 게이트(1763 및 1764)가 부분(2302)들 중 하나(에지(2015)에서의 부분(2302)들 중 각자의 부분)와 직접 접촉하는 에지(2015)에서의 부분(2121) 및 부분(2302)들 중 하나(에지(2016)에서의 부분(2302)들 중 각자의 부분)와 직접 접촉하는 에지(2016)에서의 부분(2121)을 포함할 수 있다. 따라서 각각의 선택 게이트(1763 및 1764)는 상이한 저항을 갖는 부분(가령, 에지(2015 및 2016)에서의 각자의 부분(2121 및 2302))을 포함할 수 있다. 예를 들어, 각각의 부분(2302)(가령, 실리사이드)은 각각의 부분(2121)(가령 n형 또는 p형 다결정 실리콘)보다 낮은 저항을 가질 수 있다.
도 24는 도 21의 메모리 디바이스(1700) 또는 도 23의 메모리 디바이스(2200)의 변형일 수 있는 메모리 디바이스(2400)를 도시한다. 도 24에 도시된 바와 같이, 메모리 디바이스(2400)는 부분(2402)을 포함할 수 있다. 각각의 부분(2402)은 각각의 선택 게이트(1763 및 1764)의 부분(2121) 중 각자의 부분과 직접 접촉할 수 있다. 따라서 메모리 디바이스(2400)에서, 에지(2015 및 2016)에서의 선택 게이트(1763 및 1764) 및 에지(2015 및 2016) 사이의 선택 게이트(1763 및 1764)가 부분(2402 및 2121)을 가질 수 있다. 이는 에지(2015 및 2016)에서의 선택 게이트(1763 및 1764)만 상이한 저항의 부분(가령, 도 21의 부분(2102 및 2121) 및 도 23의 부분(2302 및 2121))을 가지는 도 21의 메모리 디바이스(1700) 및 도 23의 메모리 디바이스(2300)와 다르다.
도 24에서, 부분(2402)을 형성하는 것은 메모리 디바이스(1700)의 부분(2102)(도 21)을 형성하는 데 사용된 것과 유사한 공정 또는 메모리 디바이스(2200)의 부분(2302)(도 23)을 형성하는 데 사용된 것과 유사한 공정을 포함할 수 있다. 예를 들어, 도 24에서, 선택 게이트(1763 및 1764) 위에 위치하는 요소(가령, 메모리 셀 스트링(1741 내지 1746), 제어 라인(2020, 2021, 2022, 및 2023) 및 선택 게이트(1861 및 1862))를 형성하기 전에, 메모리 디바이스(1700)(도 21)의 부분(2102)(가령, 금속 부분)을 형성하는 공정과 유사한 공정이 도 24의 메모리 디바이스(2400)의 부분(2402)을 형성하는 데 사용될 수 있다. 대안으로, 선택 게이트(1763 및 1764) 위에 위치하는 요소를 형성하기 전에, 메모리 디바이스(2200)(도 23)의 부분(2302)(가령, 실리사이드 부분)을 형성하는 공정과 유사한 공정이 도 24의 메모리 디바이스(2400)의 부분(2402)을 형성하는 데 사용될 수 있다. 따라서 메모리 디바이스(2400)의 선택 게이트(1763 및 1764 )에서의 각각의 부분(2402)이 (가령, 도 21의 각각의 부분(2102)과 유사한) 금속 부분 또는 (도 23의 각각의 부분(2302)과 유사한) 실리사이드 부분일 수 있다.
도 24는 또한 부분(2404)을 포함하는 메모리 디바이스(2400)를 도시한다. 각각의 부분(2404)이 금속 부분 또는 실리사이드 부분일 수 있다. 예를 들어, 부분(2404)은 도 17 내지 도 21을 참조하여 앞서 기재된 것과 유사한 공정을 이용해, 각각의 부분(2404)이 (가령, 도 21의 부분(2102)과 유사하게) 금속 부분일 수 있도록 형성될 수 있다. 또 다른 예를 들면, 부분(2404)은 도 22 및 도 23을 참조하여 앞서 기재된 것과 유사한 공정을 이용해, 각각의 부분(2404)이 (가령, 도 23의 부분(2302)과 유사하게) 실리사이드 부분일 수 있도록 형성될 수 있다. 따라서 메모리 디바이스(2400)에서, 각각의 선택 게이트(1861 및 1862)가 다결정 부분(가령, 하나의 부분(2101))을 포함하고, 금속 또는 실리사이드 부분(가령, 부분(2404) 중 하나)을 포함할 수 있다. 마찬가지로, 각각의 제어 라인(2020, 2021, 2022, 및 2023)은 다결정 부분(가령, 하나의 부분(2111))을 포함하고 금속 또는 실리사이드 부분(가령, 부분(2404) 중 하나)을 포함할 수 있다.
앞서 기재된 메모리 디바이스에서 사용된 것(가령, 도 2a 내지 도 3g를 참조하여 앞서 기재된 메모리 디바이스(200 및 300))과 유사하거나 동일한 바이어스 기법이 도 5a 내지 도 24의 메모리 디바이스에서 사용될 수 있다. 따라서 구조물의 개선(가령, 도 5a 내지 도 24에서 도시된 바를 참조하여 기재된 드레인 및 소스 선택 게이트 및 제어 라인에서의 감소된 저항) 외에, 도 5a 내지 도 24의 메모리 디바이스는 도 2a 내지 도 3g를 참조하여 앞서 기재된 메모리 디바이스(200 및 300)의 것과 유사한 동작(가령, 바이어스 기법)의 개선을 더 포함할 수 있다.
장치(가령, 메모리 디바이스(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1700, 및 2200)) 및 방법(가령, 메모리 디바이스 메모리 디바이스(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1700, 및 2200)와 연관된 동작 방법 및 이들 메모리 디바이스를 형성하는 방법(가령 공정))의 도시가 다양한 실시예의 구조의 일반적인 이해를 제공하도록 의도된 것이며 본 명세서에 기재된 구조를 이용할 수 있는 장치의 모든 요소 및 특징부에 대한 완벽한 설명을 제공하려는 의도를 갖지 않는다. 본 명세서의 장치는 예를 들어, 디바이스(가령, 메모리 디바이스(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1700, 및 2200) 중 임의의 것) 또는 디바이스, 가령, 메모리 디바이스(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1700, 및 2200) 중 임의의 것을 포함하는 시스템(가령, 컴퓨터, 셀룰러 폰, 또는 그 밖의 다른 전자 시스템)을 지칭한다.
도 1 내지 도 24를 참조하여 앞서 기재된 구성요소 중 임의의 것이 여러 방식으로, 가령, 소프트웨어를 통한 시뮬레이션으로 구현될 수 있다. 따라서 앞서 기재된 장치(가령, 메모리 디바이스(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1700, 및 2200) 또는 이들 각각의 메모리 디바이스의 일부, 가령, 이들 메모리 디바이스의 제어 유닛, 가령, 제어 유닛(116)(도 1), 및 선택 회로(241 내지 252))가 모두 본 명세서에서 "모듈들"(또는 "모듈")로 특징지어질 수 있다. 이러한 모듈은 다양한 실시예의 특정 구현을 위해 바람직하거나 및/또는 적절할 때 하드웨어 회로, 단일 및/또는 멀티-프로세서 회로, 메모리 회로, 소프트웨어 프로그램 모듈 및 객체 및/또는 펌웨어, 및 이들의 조합을 포함할 수 있다. 예를 들어, 이러한 모듈은 시스템 동작 시뮬레이션 패키지, 가령, 소프트웨어 전기 신호 시뮬레이션 패키지, 전력 사용량 및 범위 시뮬레이션 패키지, 용량-유도 시뮬레이션 패키지, 전력/열 발산 시뮬레이션 패키지, 신호 송신-수신 시뮬레이션 패키지, 및/또는 다양한 가능한 실시예를 동작시키거나 이를 시뮬레이션하는 데 사용되는 소프트웨어와 하드웨어의 조합에 포함될 수 있다.
메모리 디바이스 메모리 디바이스(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1700, 및 2200)가 장치(가령, 전자 회로), 가령, 고속 컴퓨터, 통신 및 신호 처리 회로, 단일 또는 멀티-프로세서 모듈, 단일 또는 멀티 임베디드 프로세서, 멀티코어 프로세서, 메시지 정보 스위치, 및 멀티레이어, 멀티칩 모듈을 포함하는 주문형 모듈에 포함될 수 있다. 이러한 장치는 다양한 그 밖의 다른 장치(가령, 전자 시스템), 가령, 텔레비전, 셀룰러 전화기, 개인 컴퓨터(가령, 랩톱 컴퓨터, 데스크톱 컴퓨터, 핸드헬드 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어(가령, MP3 (Motion Picture Experts Group, Audio Layer 3) 플레이어), 차량, 의료 디바이스(가령, 심장 모니터, 혈압 모니터 등), 셋톱 박스 등의 하위부품으로서 더 포함될 수 있다.
도 1 내지 도 24를 참조하여 앞서 기재된 실시예는 장치를 포함하고 메모리 디바이스의 전도성 라인과 제1 메모리 셀 스트링 사이에 직렬로 연결된 제1 및 제2 선택 게이트, 및 메모리 디바이스의 전도성 라인과 제2 메모리 셀 스트링 사이에 직렬로 연결된 제3 및 제4 선택 게이트를 이용하는 것을 포함한다. 메모리 디바이스는 메모리 디바이스의 동작 동안 각각 제1, 제2, 제3 및 제4 선택 게이트로 제1, 제2, 제3, 및 제4 전압을 제공하기 위한 제1, 제2, 제3 및 제4 선택 라인을 포함할 수 있다. 제1 및 제2 전압은 동일한 값을 가질 수 있다. 제3 및 제4 전압은 상이한 값을 가질 수 있다. 추가 장치 및 방법을 포함하는 그 밖의 다른 실시예가 기재된다.
상세한 기재 및 청구항에서, "중 적어도 하나"라는 용어에 의해 연결된 아이템들의 목록은 나열된 아이템의 임의의 조합을 의미할 수 있다. 예를 들어, 아이템 A, B, 및 C가 나열된 경우, 구문 "A, B, 및 C 중 적어도 하나"는 A만; B만; C만; A와 B; A와 C; B와 C; 또는 A, B 및 C를 의미할 수 있다.
상기의 기재 및 도면은 해당 분야의 통상의 기술자가 본 발명의 실시예를 실시할 수 있도록 하는 본 발명의 일부 실시예를 설명한다. 그 밖의 다른 실시예가 구조적, 논리적, 전기적, 프로세스 및 그 밖의 다른 변경을 포함할 수 있다. 예시는 가능한 변형을 전형화하는 것에 불과하다. 일부 실시예의 부분 및 특징부가 다른 실시예의 부분 및 특징부에 포함되거나 이를 치환할 수 있다. 그 밖의 다른 여러 실시예가 상기 기재를 읽고 이해한 해당 분야의 통상의 기술자에게 자명할 것이다.

Claims (45)

  1. 장치로서,
    전도성 라인,
    제1 메모리 셀 스트링 및 제2 메모리 셀 스트링, 및
    상기 전도성 라인과 상기 제1 메모리 셀 스트링 사이에 직렬로 연결된 제1 선택 게이트 및 제2 선택 게이트 - 상기 제1 선택 게이트는 상기 장치의 제1 레벨에 위치하고, 상기 제2 선택 게이트는 상기 장치의 제2 레벨에 위치함 - ,
    상기 전도성 라인과 상기 제2 메모리 셀 스트링 사이에 직렬로 연결된 제3 선택 게이트 및 제4 선택 게이트 - 상기 제3 선택 게이트는 상기 제1 레벨에 위치하고, 상기 제4 선택 게이트는 상기 제2 레벨에 위치함 - ,
    상기 장치의 동작 동안 상기 제1 선택 게이트로 제1 전압을 제공하기 위한 제1 선택 라인,
    상기 동작 동안 상기 제2 선택 게이트로 제2 전압을 제공하기 위한 제2 선택 라인 - 상기 제1 전압과 상기 제2 전압은 동일한 값을 가짐 - ,
    상기 동작 동안, 상기 제3 선택 게이트로 제3 전압을 제공하기 위한 제3 선택 라인, 및
    상기 동작 동안, 상기 제4 선택 게이트로 제4 전압을 제공하기 위한 제4 선택 라인 - 상기 제3 전압과 상기 제4 전압은 상이한 값을 가짐 -
    을 포함하고,
    상기 장치는 메모리 디바이스를 포함하며, 상기 메모리 디바이스는 메모리 셀의 제1 블록 및 메모리 셀의 제2 블록을 포함하고, 상기 제1 메모리 셀 스트링이 메모리 셀의 상기 제1 블록에 포함되고, 상기 제2 메모리 셀 스트링이 메모리 셀의 상기 제2 블록에 포함되며, 동작 동안 메모리 셀의 상기 제2 블록이 선택해제된 블록인 경우 상기 제3 전압은 상기 제4 전압의 값보다 큰 값을 갖는 장치.
  2. 제1항에 있어서,
    제1 메모리 셀 스트링으로 연결된 제1 제어 라인, 및
    제2 메모리 셀 스트링으로 연결된 제2 제어 라인 - 상기 제2 제어 라인은 제1 제어 라인과 상이함 - 을 더 포함하고, 상기 동작은 제1 메모리 셀 스트링의 메모리 셀에 정보를 저장하는 동작, 및 제1 메모리 셀 스트링의 메모리 셀로부터 정보를 읽는 동작 중 하나를 포함하는, 장치.
  3. 제1항에 있어서, 제1 메모리 셀 스트링과 제2 메모리 셀 스트링에 의해 공유되는 제어 라인을 더 포함하고, 상기 동작은 제1 메모리 셀 스트링의 메모리 셀에 정보를 저장하는 동작 및 상기 메모리 셀 스트링의 메모리 셀로부터 정보를 읽는 동작 중 하나를 포함하는, 장치.
  4. 제1항에 있어서,
    제1 선택 라인은 장치의 추가 동작 동안 제1 선택 게이트에 제5 전압을 제공하며,
    제2 선택 라인은 추가 동작 동안 제2 선택 게이트로 제6 전압을 제공하며, 상기 제5 전압과 제6 전압은 동일한 값을 가지고,
    제3 선택 라인은 추가 동작 동안 제3 선택 게이트로 제7 전압을 제공하며,
    제4 선택 라인은 추가 동작 동안 제4 선택 게이트로 제8 전압을 제공하고, 상기 제7 전압과 제8 전압은 동일한 값을 가지고, 제5 전압과 제7 전압은 상이한 값을 갖는, 장치.
  5. 제1항에 있어서, 제1 전압 및 제3 전압은 장치의 동일한 신호에 의해 제공되는, 장치.
  6. 제1항에 있어서, 제1 전압 및 제3 전압은 장치의 상이한 신호에 의해 제공되는, 장치.
  7. 제1항에 있어서, 기판을 더 포함하고, 상기 제1 메모리 셀 스트링이 기판과 제1 선택 게이트 및 제2 선택 게이트 사이에 위치하는, 장치.
  8. 삭제
  9. 장치로서,
    전도성 라인,
    제1 메모리 셀 스트링 및 제2 메모리 셀 스트링, 및
    상기 전도성 라인과 상기 제1 메모리 셀 스트링 사이에 직렬로 연결된 제1 선택 게이트 및 제2 선택 게이트 - 상기 제1 선택 게이트는 상기 장치의 제1 레벨에 위치하고, 상기 제2 선택 게이트는 상기 장치의 제2 레벨에 위치함 - ,
    상기 전도성 라인과 상기 제2 메모리 셀 스트링 사이에 직렬로 연결된 제3 선택 게이트 및 제4 선택 게이트 - 상기 제3 선택 게이트는 상기 제1 레벨에 위치하고, 상기 제4 선택 게이트는 상기 제2 레벨에 위치함 - ,
    상기 장치의 동작 동안 상기 제1 선택 게이트로 제1 전압을 제공하기 위한 제1 선택 라인,
    상기 동작 동안 상기 제2 선택 게이트로 제2 전압을 제공하기 위한 제2 선택 라인 - 상기 제1 전압과 상기 제2 전압은 동일한 값을 가짐 - ,
    상기 동작 동안, 상기 제3 선택 게이트로 제3 전압을 제공하기 위한 제3 선택 라인, 및
    상기 동작 동안, 상기 제4 선택 게이트로 제4 전압을 제공하기 위한 제4 선택 라인 - 상기 제3 전압과 상기 제4 전압은 상이한 값을 가짐 -
    을 포함하고,
    상기 장치는 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 메모리 셀의 제1 블록 및 메모리 셀의 제2 블록을 포함하고, 상기 제1 메모리 셀 스트링이 메모리 셀의 상기 제1 블록에 포함되며, 상기 제2 메모리 셀 스트링이 메모리 셀의 상기 제2 블록에 포함되고, 소거 동작 동안 메모리 셀의 상기 제2 블록이 선택된 블록인 경우 상기 제3 전압이 상기 제4 전압의 값보다 작은 값을 갖는, 장치.
  10. 제1항에 있어서, 기판을 더 포함하고, 제1 선택 게이트 및 제2 선택 게이트가 제1 메모리 셀 스트링과 기판 사이에 위치하는, 장치.
  11. 장치로서,
    전도성 라인,
    제1 메모리 셀 스트링 및 제2 메모리 셀 스트링, 및
    상기 전도성 라인과 상기 제1 메모리 셀 스트링 사이에 직렬로 연결된 제1 선택 게이트 및 제2 선택 게이트 - 상기 제1 선택 게이트는 상기 장치의 제1 레벨에 위치하고, 상기 제2 선택 게이트는 상기 장치의 제2 레벨에 위치함 - ,
    상기 전도성 라인과 상기 제2 메모리 셀 스트링 사이에 직렬로 연결된 제3 선택 게이트 및 제4 선택 게이트 - 상기 제3 선택 게이트는 상기 제1 레벨에 위치하고, 상기 제4 선택 게이트는 상기 제2 레벨에 위치함 - ,
    상기 장치의 동작 동안 상기 제1 선택 게이트로 제1 전압을 제공하기 위한 제1 선택 라인,
    상기 동작 동안 상기 제2 선택 게이트로 제2 전압을 제공하기 위한 제2 선택 라인 - 상기 제1 전압과 상기 제2 전압은 동일한 값을 가짐 - ,
    상기 동작 동안, 상기 제3 선택 게이트로 제3 전압을 제공하기 위한 제3 선택 라인,
    상기 동작 동안, 상기 제4 선택 게이트로 제4 전압을 제공하기 위한 제4 선택 라인 - 상기 제3 전압과 상기 제4 전압은 상이한 값을 가짐 - ,
    상기 전도성 라인과 상기 제1 메모리 셀 스트링 사이에서 상기 제1 선택 게이트 및 상기 제2 선택 게이트와 직렬로 연결된 제5 선택 게이트, 및
    상기 전도성 라인과 상기 제2 메모리 셀 스트링 사이에서 상기 제3 선택 게이트 및 상기 제4 선택 게이트와 직렬로 연결된 제6 선택 게이트를 포함하는, 장치.
  12. 제1항에 있어서, 제1 선택 게이트는 제1 부분 및 상기 제1 부분과 접촉하는 제2 부분을 포함하며, 제1 부분과 제2 부분은 상이한 저항을 갖는, 장치.
  13. 제12항에 있어서, 제1 부분은 다결정 실리콘 부분이고 제2 부분은 금속 부분 및 실리사이드 부분 중 하나인, 장치.
  14. 제1항에 있어서, 제1 선택 게이트, 제2 선택 게이트, 제3 선택 게이트, 및 제4 선택 게이트 각각은 전계 효과 트랜지스터(field-effect transistor) 구조를 포함하는, 장치.
  15. 제1항에 있어서, 제1 선택 게이트, 제2 선택 게이트, 제3 선택 게이트, 및 제4 선택 게이트 각각은 전하 저장 요소를 포함하는, 장치.
  16. 제1항에 있어서, 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링 각각은 메모리 셀을 포함하며, 상기 메모리 셀은 부동-게이트 메모리 셀 구조를 포함하는, 장치.
  17. 제1항에 있어서, 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링 각각은 메모리 셀을 포함하고, 상기 메모리 셀은 전하-트랩(charge-trap) 메모리 셀 구조를 포함하는, 장치.
  18. 장치로서,
    전도성 물질 영역과 소스 사이에 뻗어 있는 필라(pillar) - 상기 필라는 제1 세그먼트, 제2 세그먼트, 및 제3 세그먼트를 포함하며, 제2 세그먼트는 제1 세그먼트와 제3 세그먼트 사이에 있음 - ,
    필라의 제1 세그먼트를 따라 위치하고 필라의 제1 세그먼트로부터 제1 거리에 측벽을 갖는 전도성 물질을 포함하는 제1 선택 게이트,
    필라의 제2 세그먼트를 따라 위치하며 필라의 제2 세그먼트로부터 제2 거리에 측벽을 갖는 전도성 물질을 포함하는 제2 선택 게이트, 및
    필라의 제3 세그먼트를 따라 위치하는 메모리 셀 스트링 및 복수의 전도성 물질 - 복수의 전도성 물질의 각각의 전도성 물질은 필라의 제3 세그먼트로부터 제3 거리에 측벽을 포함하고, 제3 거리는 제1 거리 및 제2 거리 각각과 상이하며, 제1 선택 게이트 및 제2 선택 게이트가 장치의 동작 동안 상이한 값을 갖는 전압을 수신함 - 을 포함하는, 장치.
  19. 제18항에 있어서, 추가 복수의 전도성 물질에 연결된 추가 메모리 셀 스트링을 더 포함하며, 추가 복수의 전도성 물질은 필라의 제3 세그먼트를 따라 위치하는 복수의 전도성 물질과 상이하며, 동작은 추가 메모리 셀 스트링의 메모리 셀에 정보를 저장하는 동작 및 추가 메모리 셀 스트링의 메모리 셀로부터 정보를 읽는 동작 중 하나를 포함하고, 복수의 전도성 물질은 장치의 제1 제어 라인의 일부이고, 추가 복수의 전도성 물질은 장치의 제2 제어 라인의 일부인, 장치.
  20. 제18항에 있어서, 추가 메모리 셀 스트링을 더 포함하며, 복수의 전도성 물질은 장치의 제어 라인의 일부이고, 추가 메모리 셀 스트링은 필라의 제3 세그먼트를 따라 위치하는 메모리 셀 스트링과 제어 라인을 공유하며, 동작은 추가 메모리 셀 스트링의 메모리 셀에 정보를 저장하는 동작 및 추가 메모리 셀 스트링의 메모리 셀로부터 정보를 읽는 동작 중 하나를 포함하는, 장치.
  21. 제18항에 있어서, 상기 동작은 메모리 셀 스트링의 메모리 셀로부터 정보를 소거하는 동작을 포함하는, 장치.
  22. 제18항에 있어서, 제3 거리는 제1 거리 및 제2 거리 각각보다 큰, 장치.
  23. 제18항에 있어서, 제1 선택 게이트는 전도성 물질 영역과 메모리 셀 스트링 사이에 있고, 전도성 물질 영역은 장치의 데이터 라인의 일부인, 장치.
  24. 제18항에 있어서, 제1 선택 게이트는 메모리 셀 스트링과 소스 사이에 있는, 장치.
  25. 제18항에 있어서, 제1 선택 게이트 및 제2 선택 게이트 중 적어도 하나는 금속 부분을 포함하는, 장치.
  26. 제18항에 있어서, 제1 선택 게이트 및 제2 선택 게이트 중 적어도 하나는 실리사이드 부분을 포함하는, 장치.
  27. 장치로서,
    전도성 물질 영역과 소스 사이에 뻗어 있는 필라 - 상기 필라는 제1 세그먼트, 제2 세그먼트, 및 제3 세그먼트를 포함하고, 제2 세그먼트는 제1 세그먼트와 제3 세그먼트 사이에 있음 - ,
    필라의 제1 세그먼트를 따라 위치하는 제1 선택 게이트 - 상기 제1 선택 게이트는 제1 두께를 갖는 전도성 물질을 포함함 - ,
    필라의 제2 세그먼트를 따라 위치하는 제2 선택 게이트 - 상기 제2 선택 게이트는 제2 두께를 갖는 전도성 물질을 포함하고, 제1 두께는 제2 두께보다 큼 - , 및
    필라의 제3 세그먼트를 따라 위치하는 메모리 셀 스트링 및 제어 라인
    을 포함하는, 장치.
  28. 제27항에 있어서, 필라는 제1 전도성 유형의 제1 물질 및 제2 전도성 유형의 제2 물질을 포함하고, 상기 제1 물질은 필라의 제1 세그먼트 내 한 위치에서 제2 물질과 접촉하는, 장치.
  29. 제28항에 있어서, 제1 전도성 유형은 n형을 포함하고, 제2 전도성 유형은 p형을 포함하는, 장치.
  30. 제27항에 있어서, 제1 선택 게이트 및 제2 선택 게이트 중 적어도 하나의 전도성 물질은 금속 부분을 포함하는, 장치.
  31. 제27항에 있어서, 제1 선택 게이트 및 제2 선택 게이트 중 적어도 하나의 전도성 물질은 실리사이드 부분을 포함하는, 장치.
  32. 제27항에 있어서, 제1 선택 게이트 및 제2 선택 게이트 중 적어도 하나의 전도성 물질은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 필라와 제2 부분 사이에 있고, 제1 부분은 다결정 실리콘을 포함하며, 제2 부분은 금속과 실리사이드 중 하나를 포함하는, 장치.
  33. 제27항에 있어서, 제1 선택 게이트 및 제2 선택 게이트는 장치의 동작 동안 상이한 값을 갖는 전압을 수신하는, 장치.
  34. 장치로서,
    전도성 물질 영역과 소스 사이에 뻗어 있는 필라,
    상기 필라의 제1 세그먼트를 따라 위치하는 제1 선택 게이트 - 상기 제1 선택 게이트는 제1 전도성 부분 및 상기 제1 전도성 부분과 접촉하는 제2 전도성 부분을 포함하고, 상기 제1 전도성 부분과 상기 제2 전도성 부분은 상이한 저항을 가짐 - ,
    상기 필라의 제2 세그먼트를 따라 위치하는 제2 선택 게이트 - 상기 제2 선택 게이트는 제1 전도성 부분 및 상기 제2 선택 게이트의 상기 제1 전도성 부분과 접촉하는 제2 전도성 부분을 포함하고, 상기 제2 선택 게이트의 상기 제1 전도성 부분과 상기 제2 선택 게이트의 상기 제2 전도성 부분은 상이한 저항을 가짐 - ,
    상기 필라의 제3 세그먼트를 따라 위치하는 메모리 셀 스트링 및 제어 라인,
    상기 필라의 제4 세그먼트를 따라 위치하는 제3 선택 게이트 - 상기 제3 선택 게이트는 제1 전도성 부분 및 상기 제3 선택 게이트의 상기 제1 전도성 부분과 접촉하는 제2 전도성 부분을 포함하고, 상기 제3 선택 게이트의 상기 제1 전도성 부분과 상기 제3 선택 게이트의 상기 제2 전도성 부분은 상이한 저항을 가짐 - ,
    상기 필라의 제5 세그먼트를 따라 위치하는 제4 선택 게이트 - 상기 제4 선택 게이트는 제1 전도성 부분 및 상기 제4 선택 게이트의 상기 제1 전도성 부분과 접촉하는 제2 전도성 부분을 포함하고, 상기 제4 선택 게이트의 상기 제1 전도성 부분 및 상기 제4 선택 게이트의 상기 제2 전도성 부분은 상이한 저항을 가짐 - 을 포함하는, 장치.
  35. 제34항에 있어서, 제1 선택 게이트 및 제2 선택 게이트 중 적어도 하나에서, 제1 전도성 부분은 다결정 실리콘 부분이고, 제2 전도성 부분은 금속 부분인, 장치.
  36. 제34항에 있어서, 제1 선택 게이트 및 제2 선택 게이트 중 적어도 하나에서, 제1 전도성 부분은 다결정 실리콘 부분이고, 제2 전도성 부분은 실리사이드 부분인, 장치.
  37. 제34항에 있어서, 제어 라인의 적어도 하나의 전도성 라인은 제1 전도성 부분 및 적어도 하나의 전도성 라인의 제1 전도성 부분과 접촉하는 제2 전도성 부분을 포함하고, 적어도 하나의 전도성 라인의 제1 전도성 부분과 제2 전도성 부분은 상이한 저항을 갖는, 장치.
  38. 제37항에 있어서, 적어도 하나의 전도성 라인의 제2 전도성 부분은 금속 부분 또는 실리사이드 부분을 포함하는, 장치.
  39. 제34항에 있어서, 제1 선택 게이트 및 제2 선택 게이트는 장치의 동작 동안 상이한 값을 갖는 전압을 수신하는, 장치.
  40. 방법으로서,
    메모리 디바이스의 동작 동안 상기 메모리 디바이스의 제1 선택 라인으로 제1 전압을 인가하는 단계 - 상기 제1 선택 라인은 상기 메모리 디바이스의 제1 선택 게이트에 연결됨 - ,
    상기 동작 동안 상기 메모리 디바이스의 제2 선택 라인으로 제2 전압을 인가하는 단계 - 상기 제1 전압과 상기 제2 전압은 동일한 값을 갖고, 상기 제2 선택 라인은 상기 메모리 디바이스의 제2 선택 게이트에 연결되며, 상기 제1 선택 게이트는 장치의 제1 레벨에 위치하고, 상기 제2 선택 게이트는 상기 장치의 제2 레벨에 위치하며, 상기 제1 선택 게이트 및 상기 제2 선택 게이트는 상기 메모리 디바이스의 데이터 라인과 제1 메모리 셀 스트링 사이에 직렬로 연결됨 - ,
    상기 동작 동안 메모리 디바이스의 제3 선택 라인에 제3 전압을 인가하는 단계 - 상기 제3 선택 라인은 상기 메모리 디바이스의 제3 선택 게이트에 연결됨 - ,
    상기 동작 동안 상기 메모리 디바이스의 제4 선택 라인에 제4 전압을 인가하는 단계 - 상기 제3 전압과 상기 제4 전압은 상이한 값을 갖고, 상기 제4 선택 라인은 상기 메모리 디바이스의 제4 선택 게이트에 연결되며, 상기 제3 선택 게이트는 장치의 상기 제1 레벨에 위치하고, 상기 제4 선택 게이트는 상기 장치의 상기 제2 레벨에 위치하며, 상기 제3 선택 게이트 및 상기 제4 선택 게이트는 상기 메모리 디바이스의 상기 데이터 라인과 제2 메모리 셀 스트링 사이에 직렬로 연결됨 - ,
    상기 메모리 디바이스의 추가 동작 동안 제5 전압을 상기 제1 선택 라인 및 상기 제3 선택 라인에 인가하는 단계, 및
    상기 추가 동작 동안 상기 메모리 디바이스의 상기 제2 선택 라인 및 상기 제4 선택 라인에 제6 전압을 인가하는 단계 - 상기 제5 전압과 상기 제6 전압은 상이한 값을 가짐 - 를 포함하는, 방법.
  41. 제40항에 있어서, 제1 메모리 셀과 제2 메모리 셀은 동일한 액세스 라인에 연결되는, 방법.
  42. 제40항에 있어서, 제1 메모리 셀 스트링과 제2 메모리 셀 스트링은 상이한 액세스 라인에 연결되는, 방법.
  43. 제40항에 있어서,
    동작 동안 제1 메모리 셀 스트링의 메모리 셀로부터 정보를 읽는 단계를 더 포함하는, 방법.
  44. 제40항에 있어서,
    동작 동안 제1 메모리 셀 스트링의 메모리 셀에 정보를 저장하는 단계를 더 포함하는, 방법.
  45. 삭제
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