TWI639162B - 包括多個選擇閘及不同偏壓條件的記憶體裝置 - Google Patents

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Abstract

一些實施例包括使用串聯耦合於一導電線與一記憶體裝置之一第一記憶體胞串之間之第一選擇閘及第二選擇閘以及串聯耦合於該導電線與該記憶體裝置之一第二記憶體胞串之間之第三選擇閘及第四選擇閘之設備及方法。該記憶體裝置可包括第一選擇線、第二選擇線、第三選擇線及第四選擇線以在該記憶體裝置之一操作期間分別將第一電壓、第二電壓、第三電壓及第四電壓分別提供至該第一選擇閘、該第二選擇閘、該第三選擇閘及該第四選擇閘。該第一電壓及該第二電壓可具有一相同值。該第三電壓及該第四電壓可具有不同值。

Description

包括多個選擇閘及不同偏壓條件的記憶體裝置
記憶體裝置被廣泛用於電腦及諸多電子物項中以儲存資訊。一記憶體裝置通常具有數個記憶體胞。記憶體裝置執行用以將資訊儲存於記憶體胞中之一寫入操作、用以讀取經儲存資訊之一讀取操作及用以自一些或全部記憶體胞擦除資訊(例如，過時資訊)之一擦除操作。在此等操作期間，可發生諸如記憶體胞附近之電流之一洩漏之一事件。此一事件可降低記憶體裝置之一些操作(例如，讀取及寫入操作)之效率。然而，針對記憶體裝置之其他操作(例如，擦除操作)，此一事件可係有用的。因此，設計一記憶體裝置且操作其以平衡諸如洩漏電流之一事件之效應可提出一挑戰。
圖1展示根據本文中描述之一些實施例之呈一記憶體裝置100之形式之一設備之一方塊圖。記憶體裝置100可包括具有可連同線(例如，存取線) 104及線(例如，資料線) 105配置成列及行之記憶體胞103之一記憶體陣列102。記憶體裝置100可使用線104來存取記憶體胞103且使用線105來與記憶體胞103交換資訊。 列存取108及行存取109電路可回應於一位址暫存器112以基於線110、111或兩者上之列位址及行位址信號而存取記憶體胞103。一資料輸入/輸出電路114可經組態以在記憶體胞103與線110之間交換資訊。線110及111可包括記憶體裝置100內之節點或記憶體裝置100可駐留於其中之一封裝上之接腳(或焊球)。 一控制電路116可基於存在於線110及111上之信號而控制記憶體裝置100之操作。在記憶體裝置100外部之一裝置(例如，一處理器或一記憶體控制器)可使用線110、111或兩者上之信號之不同組合而將不同命令(例如，讀取、寫入及擦除命令)發送至記憶體裝置100。 記憶體裝置100可回應於命令以對記憶體胞103執行記憶體操作，諸如執行用以自記憶體胞103讀取資訊之一讀取操作或執行用以將(例如，程式)資訊儲存於記憶體胞103中之一寫入(例如，程式化)操作。記憶體裝置100亦可執行用以自一些或全部記憶體胞103擦除資訊之一擦除操作。 記憶體裝置100可接收包括供應電壓Vcc及Vss之一供應電壓。供應電壓Vss可在一接地電位(例如，其具有近似零伏特之一值)下操作。供應電壓Vcc可包括自一外部電源(諸如一電池或一交流電轉直流電(AC-DC)轉換器電路)供應至記憶體裝置100之一外部電壓。記憶體裝置100可包括一電壓產生器107以產生用於記憶體裝置100之操作(諸如讀取、寫入及擦除操作)中之不同電壓。 記憶體胞103之各者可經程式化以儲存表示一位元之一部分之一值、一單一位元之一值或多個位元(諸如兩個、三個、四個或另一數目個位元)之一值之資訊。舉例而言，記憶體胞103之各者可經程式化以儲存表示一單一位元之一二進制值「0」或「1」之資訊。每一記憶體胞之單一位元有時稱為單位階記憶體胞。在另一實例中，記憶體胞103之各者可經程式化以儲存表示多個位元之一值之資訊，諸如兩個位元之四個可能值「00」、「01」、「10」及「11」之一者、三個位元之八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」之一者或另一數目個多個位元之其他值之一者。具有儲存多個位元之能力之一記憶體胞有時稱為多位階記憶體胞(或多狀態記憶體胞)。 記憶體裝置100可包括一非揮發性記憶體裝置，且記憶體胞103可包括非揮發性記憶體胞，使得當電力(例如，Vcc、Vss或兩者)與記憶體裝置100斷開連接時，記憶體胞103可留存儲存於其上之資訊。舉例而言，記憶體裝置100可係一快閃記憶體裝置(諸如一NAND快閃記憶體裝置或一NOR快閃記憶體裝置)或另一種記憶體裝置(諸如一可變電阻記憶體裝置(例如，一相變或電阻性RAM裝置))。 記憶體裝置100可包括一記憶體裝置，其中記憶體胞103可實體定位於相同裝置上之多個層級中，使得一些記憶體胞103可堆疊在記憶體裝置100之一基板(例如，一半導體基板)上方之多個層級中之一些其他記憶體胞103上方。一般技術者可認知，記憶體裝置100可包括其他元件，其等之若干者未展示在圖1中以免使本文中描述之例示性實施例不清楚。 記憶體裝置100之至少一部分可包括與下文參考圖2A至圖24描述之記憶體裝置類似或相同之結構。 圖2A展示根據本文中描述之一些實施例之包括具有記憶體胞串231至240、291及292、選擇電路241至252及241’至252’以及雙汲極選擇線之一記憶體陣列202之一記憶體裝置200之一部分之一方塊圖。記憶體裝置200可對應於圖1之記憶體裝置100。舉例而言，記憶體陣列202可形成圖1之記憶體陣列102之部分。 如圖2A中展示，記憶體裝置200可包括區塊(記憶體胞之區塊)：區塊2030 及2031 。展示兩個區塊作為一實例。記憶體裝置200可包括諸多區塊(例如，至多數千個或更多區塊)。區塊2030 及2031 之各者具有其自身記憶體胞串及相關聯選擇電路。舉例而言，區塊2030 具有記憶體胞串231至236以及選擇電路241至246及241’至246’。區塊2031 具有記憶體胞串237至240、291及292以及選擇電路247至252及247’至252’。 記憶體胞串231至240、291及292之各者可相關聯於(例如，耦合至)兩個選擇電路。舉例而言，記憶體胞串231與選擇電路(例如，頂部選擇電路) 241及選擇電路(例如，底部選擇電路) 241’相關聯。圖2A展示區塊2030 及2031 之各者中之六個記憶體胞串及其等相關聯電路(例如，頂部及底部選擇電路)之一實例。區塊2030 及2031 之各者中之記憶體胞串及其等相關聯選擇電路之數目可變動。 記憶體裝置200可包括分別載送信號BL0、BL1及BL2之線270、271及272。線270、271及272之各者可被結構化為一導電線(其包括一導電材料區域)且可形成記憶體裝置200之一各自資料線(例如，位元線)之部分。區塊2030 及2021 之記憶體胞串可共用線270、271及272。舉例而言，記憶體胞串231、232、237及238可共用線270。記憶體胞串233、234、239及240可共用線271。記憶體胞串235、236、291及292可共用線272。圖2A展示三個線(例如，資料線) 270、271及272作為一實例。資料線之數目可變動。 記憶體裝置200可包括可載送一信號SRC (例如，源極線信號)之一線299。線299可被結構化為一導電線且可形成記憶體裝置200之一源極(例如，一源極線)之部分。區塊2030 及2031 可共用線299。 記憶體裝置200可包括區塊2030 及2031 中之單獨控制線。如圖2A中展示，記憶體裝置200可包括可載送對應信號(例如，字線信號) WL00 、WL10 、WL20 及WL30 之控制線2200 、2210 、2220 及2230 。記憶體裝置200可包括可載送對應信號(例如，字線信號) WL01 、WL11 、WL21 及WL31 之控制線2201 、2211 、2221 及2231 。控制線2200 至2230 及2201 至2231 可被結構化為導電控制線(其等包括導電材料)，可形成用以存取一各自區塊中之記憶體胞之記憶體裝置200之一各自存取線(例如，字線)之部分。圖2A展示區塊2030 及2031 之各者中之四個控制線(2200 至2230 或2201 至2231 )作為一實例。控制線之數目可變動。 如圖2A中展示，記憶體裝置200可包括雙(例如，上及下)汲極選擇線，包括選擇線281A 、282A 、283A 及284A (例如，上汲極選擇線)以及選擇線281B 、282B 、283B 及284B (例如，下汲極選擇線)。選擇線281A 、282A 、283A 及284A 之各者可載送一單獨(例如，不同)信號(例如，一上選擇線信號) SGDA 。 選擇線281B 、282B 、283B 及284B 之各者可載送一單獨信號(例如，一下選擇線信號) SGDB 。 記憶體裝置200可包括選擇線(例如，源極選擇線)281’、282’、283’及284’，且其等各可載送一單獨(例如，不同)信號SGS。 圖2A展示耦合至選擇線282A (透過一連接281’’A )之選擇線281A 及耦合至選擇線284A (透過一連接283’’A )之選擇線283A 以指示其中與選擇線281A 相關聯之信號SGDA 及與選擇線282A 相關聯之信號SGDA 可係相同信號且與選擇線283A 相關聯之信號SGDA 及與選擇線284A 相關聯之信號SGDA 可係相同信號之記憶體裝置200之一實例。此意謂與選擇線281A 相關聯之信號SGDA 及與選擇線282A 相關聯之信號SGDA 可具備(例如，加偏壓有)具有相同值之電壓；且與選擇線283A 相關聯之信號SGDA 及與選擇線284A 相關聯之信號SGDA 可具備(例如，加偏壓有)具有相同值之電壓。 在記憶體裝置200之一變動中，與選擇線281A 相關聯之信號SGDA 及與選擇線282A 相關聯之信號SGDA 可係單獨信號；且與選擇線283A 相關聯之信號SGDA 及與選擇線284A 相關聯之信號SGDA 可係單獨信號。在一個時間點，單獨信號可具備具有不同值之電壓，但在另一時間，單獨信號亦可具備具有相同值之電壓。在記憶體裝置200之變動中，選擇線281A 及282A 可彼此去耦合；且選擇線283A 及284A 可彼此去耦合。單獨信號可容許在記憶體裝置200之操作期間將更精確之偏壓條件(例如，精確電壓值)施加(例如，單獨施加)至選擇線281A 、282A 、283A 及284A 。 在記憶體裝置200之結構中，選擇線281A 與282A 之間之連接281’’A 可係一直接連接(例如，彼此實體連接)。作為一實例，在此一直接連接中，選擇線281A 及282A 可係相同導電材料件(例如，一相同導電材料層)之部分。替代地，圖2A中之選擇線281A 與282A 之間之連接281’’A 可係一間接連接。舉例而言，在間接連接中，選擇線281A 及282A 可不由相同導電材料件(例如，層)形成但其等可透過一電晶體(或透過多個電晶體)彼此連接(例如，電連接)。類似地，在記憶體裝置200之結構中，選擇線283A 與284A 之間之連接283’’A 可係一直接連接(例如，由相同導電材料件形成)或一間接連接(例如，未由相同導電材料件形成)。在記憶體裝置200之一些操作(例如，讀取及寫入操作)中，提供相同信號(例如，共用信號)至選擇線281A 及282A 且提供相同信號(例如，共用信號)至選擇線283A 及284A 可簡化記憶體裝置200之操作。 如圖2A中展示，選擇電路241、243及245可共用選擇線281A 及281B 。選擇電路242、244及246可共用選擇線282A 及282B 。選擇電路247、249及251可共用選擇線283A 及283B 。選擇電路248、250及252可共用選擇線284A 及284B 。選擇電路241至252之各者可包括可由兩個各自選擇線(例如，281A 及281B 、282A 及282B 、283A 及283B 或284A 及284B )控制(例如，接通或關斷)之多個選擇閘(例如，多個電晶體，圖2B中展示)。 選擇電路241’、243’及245’可共用選擇線281’。選擇電路242’、244’及246’可共用選擇線282’。選擇電路247’、249’及251’可共用選擇線283’。選擇電路248’、250’及252’可共用選擇線284’。選擇電路241’至252’之各者可包括可由選擇線281’、282’、283’及284’當中之一各自選擇線控制(例如，接通或關斷)之一選擇閘(例如，一電晶體，圖2B中展示)。在記憶體裝置200之一變動(例如，圖3B中展示)中，選擇電路241’至252’之各者可包括可由多個選擇線(例如，多個源極選擇線)控制之多個選擇閘(例如，多個電晶體)。 在圖2A中，記憶體胞串231至240、291及292之各者具有配置成一串(例如，彼此串聯耦合)以儲存資訊之記憶體胞(圖2B中展示)。在記憶體裝置200之一操作(例如，讀取、寫入或擦除操作)期間，記憶體胞串231至240、291及292可經個別選擇以存取選定記憶體胞串中之記憶體胞以便將資訊儲存於選定記憶體胞串中或自選定記憶體胞串讀取資訊。 在記憶體裝置200之一操作(例如，讀取、寫入或擦除操作)期間，取決於記憶體裝置200對一選定記憶體胞串執行哪一操作，可(例如，藉由接通選擇電路中之電晶體)啟動與選定記憶體胞串相關聯之一個或兩個選擇電路。在記憶體裝置200之一操作期間，記憶體裝置200可選擇一特定記憶體胞串(之記憶體胞210、211、212及213當中)之一記憶體胞作為一選定記憶體胞以便(例如，在一寫入操作期間)將資訊儲存於選定記憶體胞中或(例如，在一讀取操作期間)自選定記憶體胞讀取資訊。因此，一選定記憶體胞串係具有一選定記憶體胞之一記憶體胞串。一取消選擇(未選定)記憶體胞串係不具有一選定記憶體胞之一記憶體胞串。在記憶體裝置200之一特定操作(例如，讀取或寫入操作)期間，一選定區塊係具有一選定記憶體胞串之一區塊；一取消選擇區塊(未選定區塊)係在該特定操作期間不具有一選定記憶體胞串之一區塊。 在記憶體裝置200之一操作期間啟動選擇電路247至252當中之一特定選擇電路可包括將具有特定值之電壓提供(例如，施加)至與該特定選擇電路相關聯之信號SGDA 及SGDB 。啟動選擇電路247’至252’當中之一特定選擇電路可包括將具有特定值之電壓提供(例如，施加)至與該特定選擇電路相關聯之信號SGS。當啟動選擇電路241至252當中之一特定選擇電路時，其可將與該特定選擇電路相關聯之一選定記憶體胞串耦合至一各自資料線(例如，線270、271或272之一者) (例如，形成自與該特定選擇電路相關聯之一選定記憶體胞串至一各自資料線之一電流路徑)。當啟動選擇電路241’至252’當中之一特定選擇電路時，其可將與該特定選擇電路相關聯之一選定記憶體胞串耦合至一源極(例如，線299) (例如，形成自與該特定選擇電路相關聯之一選定記憶體胞串至一源極之一電流路徑)。 圖2B展示根據本文中描述之一些實施例之圖2A之記憶體裝置200之一示意圖。為了簡潔起見，在圖2B中僅標記四個記憶體胞串231、232、237及238以及十個選擇電路241、242、243、245、247、248、241’、242’、247’及248’。如圖2B中展示，記憶體裝置200可包括可相對於記憶體裝置200之結構(圖2F及圖2G中展示)實體配置於三個維度(3-D)(諸如x、y及z維度)中之記憶體胞210、211、212及213以及選擇閘(例如，汲極選擇電晶體) 261及262及選擇閘(例如，源極選擇電晶體) 263。 如圖2B中展示，記憶體裝置200之記憶體胞串(例如，串231、232、237及238)之各者可包括記憶體胞210之一者、記憶體胞211之一者、記憶體胞212之一者及記憶體胞213之一者。圖2B展示各記憶體胞串中之四個記憶體胞210、211、212及213之一實例。各記憶體胞串中之記憶體胞之數目可變動。 選擇電路241、242、247及248之各者可包括雙選擇閘(例如，雙汲極選擇閘)：選擇閘261之一者及選擇閘262之一者。選擇電路241’、242’、247’及248’之各者可包括選擇閘263之一者。選擇閘261、262及263之各者可操作為一電晶體，諸如一場效電晶體(FET)。FET之一實例包括金屬氧化物半導體(MOS)電晶體。在特定選擇電路當中共用之一選擇線可由該等特定選擇電路之選擇閘共用。舉例而言，選擇線281A 可由選擇電路241以及選擇電路243及245之選擇閘261共用。在另一實例中，選擇線281B 可由選擇電路241以及選擇電路243及245之選擇閘262共用。一選擇線(例如，選擇線281A 、282A 、283A 、284A 、281B 、282B 、283B 及284B 、281’、282’、283’及284’)可載送一信號(例如，信號SGDA 、SGDB 或SGS)但其並非如同一開關(例如，一電晶體)般操作。一選擇閘(例如，選擇閘262、262或263)可自一各自選擇線接收一信號且可如同一開關(例如，一電晶體)般操作。 為了集中於本文中論述之實施例，下文參考圖2C至圖2G之描述集中於四個記憶體胞串231、232、237及238、選擇電路241、242、247、248、241’、242’、247’及248’。記憶體裝置200之其他記憶體胞串及選擇電路具有類似結構及連接。 圖2C展示根據本文中描述之一些實施例之包括耦合於線270與線299之間之記憶體胞串231、232、237及238以及選擇電路241、242、247、248、241’、242’、247’及248’之圖2B之記憶體裝置200之一部分之一示意圖。如圖2C中展示，選擇電路241、242、247及248之各者之選擇閘(例如，雙汲極選擇閘) 261及262可串聯耦合於線270與記憶體胞串231、232、237及238當中之一各自記憶體胞串之間。選擇電路241’、242’、247’及248’之各者之選擇閘263可耦合於線299與記憶體胞串231、232、237及238當中之一各自記憶體胞串之間。 選擇電路241之選擇閘261具有可係選擇線281A 之部分(例如，由選擇線281A 之一部分形成)之一終端(例如，一電晶體閘極)。選擇電路241之選擇閘262具有可係選擇線281B 之部分(例如，由選擇線281B 之一部分形成)之一終端(例如，一電晶體閘極)。選擇電路241之選擇閘261及262可分別由提供至選擇線281A 及281B 之信號SGDA 及SGDB 控制(例如，接通或關斷)。選擇電路241’之選擇閘263具有可係選擇線281’之部分(例如，由選擇線281’之一部分形成)之一終端(例如，一電晶體閘極)。選擇電路241’之選擇閘263可由提供至選擇線281’之信號SGS控制(例如，接通或關斷)。 類似地，如圖2C中展示，選擇電路242、247及248之各者之選擇閘261及262亦具有可係選擇線282A 、283A 、284A 、282B 、283B 及284B 當中之各自選擇線之部分(例如，由選擇線282A 、283A 、284A 、282B 、283B 及284B 當中之各自選擇線之部分形成)之終端(電晶體閘極)。各選擇電路242’、247’及248’之選擇閘263亦具有可係選擇線282’、283’及284’當中之一各自選擇線之部分(例如，由選擇線282’、283’及284’當中之一各自選擇線之一部分形成)之一終端(電晶體閘極)。 在記憶體裝置200之一操作(例如，一讀取或寫入操作)期間，可啟動(例如，接通)與一選定記憶體胞串相關聯之特定選擇電路之選擇閘261、262及263以將選定記憶體胞串耦合至一各自資料線及源極。舉例而言，在圖2C中，在記憶體裝置200之一寫入操作期間，若記憶體胞串231係一選定記憶體胞串，則可啟動選擇電路241之選擇閘261及262以將記憶體胞串231耦合至線270；可不啟動選擇電路241’之選擇閘261。在另一實例中，在圖2C中，在記憶體裝置200之一讀取操作期間，若記憶體胞串231係一選定記憶體胞串，則可啟動選擇電路241之選擇閘261及262以將記憶體胞串231耦合至線270；亦可啟動選擇電路241’之選擇閘261以將記憶體胞串231耦合至線270及線299。在此處之此兩個實例中，當選擇記憶體胞231時，取消選擇記憶體胞串232、237及238。因此，可撤銷啟動(例如，關斷)選擇電路242、247、248、242’、247’及248’(與記憶體胞串232、237及238相關聯)中之選擇閘261、262及263以使記憶體胞串232、237及238 (取消選擇記憶體胞串)與線270及線299解耦合。 圖2D係展示根據本文中描述之一些實施例之在記憶體裝置200之讀取、寫入及擦除操作期間提供至信號BL、SGDA 、SGDB 、WL選定、WL未選定、SGS及SRC之電壓之例示性值之一圖表200D。如圖2D中展示，在讀取、寫入及擦除操作之各者中，取決於哪個區塊(選定或未選定區塊)及哪個記憶體胞串(選定或未選定串)使用信號，圖表200D中之信號可具備具有不同值(以伏特為單位)之電壓。 在圖2D中，信號BL係指與一選定記憶體胞相關聯之一資料線上之信號(例如，圖2B之信號BL0、BL1及BL2之一者)。信號WL選定係指與一選定記憶體胞相關聯之一選定區塊之一控制線上的信號。信號WL取消選擇係指不與一選定記憶體胞相關聯之一選定區塊之一控制線上的信號。舉例而言，若區塊2030 (圖2C)係一選定區塊，且記憶體胞串231之記憶體胞212係一選定記憶體胞，則WL選定係指信號WL20 且WL取消選擇係指信號WL00 、WL10 及WL30 之各者。 在一讀取或寫入操作期間，可一次選擇一個(例如，循序選擇)與相同資料線(例如，線270)相關聯之記憶體胞串(例如，圖2C中之串231、232、237及238)。在一擦除操作期間，可將整個選定區塊中之記憶體胞串同時放置於相同偏壓條件中(例如，使用具有相同值之電壓加偏壓)以自選定區塊之記憶體胞串擦除資訊。 在下文描述之記憶體裝置200 (圖2C)之例示性讀取、寫入及擦除操作中，作出以下假定。區塊2030 係一選定區塊。區塊2031 係一取消選擇區塊。因此，區塊2031 之全部記憶體胞串係一取消選擇區塊之取消選擇記憶體胞串。區塊2030 (選定區塊)之記憶體胞串231係一選定記憶體胞串。記憶體胞串231 (選定記憶體胞串)之記憶體胞212係一選定記憶體胞。區塊2030 (選定區塊)之記憶體胞串232係一選定區塊之一取消選擇記憶體胞串。在此實例中，控制線2220 係一選定控制線(其與WL選定信號相關聯)，此係因為記憶體胞串231之記憶體胞212係一選定記憶體胞。控制線2200 、2210 及2230 係取消選擇控制線(其與WL取消選擇信號相關聯)，此係因為記憶體胞串231之記憶體胞210、211及213不係選定(係取消選擇)記憶體胞。在此實例中，區塊2031 (取消選擇區塊)之控制線2201 、2211 、2221 及2231 可具備具有相同值之電壓。 例示性讀取、寫入及擦除操作之以下描述集中於提供至區塊2030 (選定區塊)及區塊2031 (取消選擇區塊)之信號SGDA 及SGDB (圖2C)之電壓之值。記憶體裝置200之其他信號(例如，BL、WL選定、WL取消選擇、SGS及SRC)可具備具有圖2D中展示之例示性值之電壓，其等不在以下描述中詳細描述以幫助集中於本文中之描述。 在針對一選定區塊(例如，區塊2030 )之記憶體裝置200 (圖2C)之一讀取操作期間，基於上文之假定且如圖2D之圖表200D中展示，與選定區塊之一選定串相關聯之信號SGDA 及SGDB 可具備(例如，加偏壓有)具有相同值之電壓，諸如SGDA = V1 = 5 V且SGDB = 5 V。因此，在此實例中，與記憶體胞串231 (選定串)相關聯之選擇線281A 及281B (圖2C)可具備具有5 V之相同值之電壓。因此，選擇電路241之選擇閘261及262可接收具有5 V之相同值之電壓。在一讀取操作中，與選定區塊之一取消選擇串相關聯之信號SGDA 及SGDB 可具備具有不同值之電壓，諸如SGDA = V1 = 5 V且SGDB = V2 = 0 V。因此，在此實例中，與記憶體胞串232 (取消選擇串)相關聯之選擇線282A 及282B 可分別具備具有5 V及0 V之值之電壓。因此，選擇電路242之選擇閘261及262可分別接收具有5 V及0 V之值之電壓。 在針對一取消選擇區塊(例如，區塊2031 )之記憶體裝置200 (圖2C)之一讀取操作期間，基於上文之假定且如圖2D之圖表200D中展示，與取消選擇區塊之全部串(例如，串237及238)相關聯之信號SGDA 及SGDB 可具備(例如，加偏壓有)具有不同值之電壓，諸如SGDA = V3 = 0.5 V且SGDB = V4 = 0 V。因此，在此實例中，在區塊2031 (取消選擇區塊)中，選擇線283A 及284A 之各者可具備具有0.5 V之一值之一電壓；且選擇線283B 及284B 之各者可具備具有0 V之一值之一電壓。因此，選擇電路247及248之選擇閘261之各者可接收具有0.5 V之一值之一電壓；且選擇電路247及248之選擇閘262之各者可接收具有0 V之一值之一電壓。 在針對一選定區塊(例如，區塊2030 )之記憶體裝置200 (圖2C)之一寫入操作期間，基於上文之假定且如圖2D之圖表200D中展示，與一選定串相關聯之信號SGDA 及SGDB 可具備(例如，加偏壓有)具有相同值之電壓，諸如SGDA = V5 = 3 V且SGDB = 3 V。因此，在此實例中，與記憶體胞串231 (選定串)相關聯之選擇線281A 及281B (圖2C)可具備具有3 V之相同值之電壓。因此，選擇電路241之選擇閘261及262可接收具有3 V之相同值之電壓。在一寫入操作中，與一取消選擇串相關聯之信號SGDA 及SGDB 可具備具有不同值之電壓，諸如SGDA = V5 = 3 V且SGDB = V6 = 0 V。因此，在此實例中，與記憶體胞串232 (取消選擇串)相關聯之選擇線282A 及282B 可分別具備具有3 V及0 V之值之電壓。因此，選擇電路242之選擇閘261及262可分別接收3 V及0 V之電壓。 在針對一取消選擇區塊(例如，區塊2031 )之記憶體裝置200 (圖2C)之一寫入操作期間，基於上文之假定且如圖2D之圖表200D中展示，與區塊2031 之全部串相關聯之信號SGDA 及SGDB 可具備(例如，加偏壓有)具有不同值之電壓，諸如SGDA = V7 = 2.3 V且SGDB = V8 = 0 V。因此，在此實例中，在區塊2031 (取消選擇區塊)中，選擇線283A 及284A 之各者可具備具有2.3 V之一值之一電壓；且選擇線283B 及284B 之各者可具備具有0 V之一值之一電壓。因此，選擇電路247及248之選擇閘261之各者可接收具有2.3 V之一值之一電壓；且選擇電路247及248之選擇閘262之各者可接收具有0 V之一值之一電壓。 在針對一選定區塊之記憶體裝置200 (圖2C)之一擦除操作期間，基於上文之假定且如圖2D之圖表200D中展示，與一選定串及一取消選擇串相關聯之信號SGDA 及SGDB 可具備具有不同值之電壓，諸如SGDA = V9 = 10 V且SGDB = V10 = 14 V，或替代地，SGDA = V9 = 14 V且SGDB = V10 = 10 V。因此，在此實例中，在區塊2030 中，選擇線281A 及282A (圖2C)可具備具有10 V之值之電壓；且選擇線281B 及282B 可具備具有14 V之值之電壓。因此，選擇電路241及242之選擇閘261可接收具有10 V之值之電壓；且選擇電路241及242之選擇閘262可接收具有14 V之值之電壓。替代地，在一擦除操作中，與記憶體胞串231 (選定串)及記憶體胞串232 (取消選擇串)相關聯之選擇線281A 及282A 可具備具有14 V之值之電壓；且選擇線281B 及282B 可具備具有10 V之值之電壓。因此，選擇電路241及242之選擇閘261可接收具有14 V之值之電壓；且選擇電路241及242之選擇閘262可接收具有10 V之值之電壓。記憶體裝置200 (圖2A至圖2C)可包括虛設記憶體胞。在圖2D中，在擦除操作部分中，「5 V-10 V (虛設)」指示可施加至虛設記憶體胞之控制線(例如，虛設字線)之電壓之一範圍(近似5 V至10 V)。 在針對一取消選擇區塊之記憶體裝置200 (圖2C)之一擦除操作期間，基於上文之假定且如圖2D之圖表200D中展示，可將區塊2031 (取消選擇區塊)之選擇線283A 、283B 、284A 及284B (圖2C)放置於一「浮動」狀態(在圖2D中展示為「F」或「浮動」)中。在浮動狀態中，選擇線283A 、283B 、284A 及284B 上之電壓可具有與提供至信號BL (例如，在此實例中為信號BL0)之電壓之值(例如，一擦除電壓(例如，Verase)之近似20 V之一值)成比例之值。因此，在一擦除操作中，可將區塊2031 (取消選擇區塊)之選擇電路247及248之選擇閘261放置於浮動狀態中。 上文描述之例示性讀取、寫入及擦除操作假定區塊2030 係一選定區塊且區塊2031 係一取消選擇區塊。然而，若假定區塊2030 係一取消選擇區塊，則選擇線281A 及281B 可具備用於上文描述之一取消選擇區塊之電壓。舉例而言，若區塊2030 係一取消選擇區塊，則基於圖表200D (圖2D)，選擇線281A 及281B 在一讀取操作期間可分別具備具有V3 = 0.5 V及V4 = 0 V之值之電壓，或在一寫入操作期間分別具備具有V7 = 2.3 V及V8 = 0 V之值之電壓，或在具有高達提供至信號BL (例如，信號BL0)之電壓之值之值之電壓之情況下被放置於一浮動狀態中。 圖2E係展示根據本文中描述之一些實施例之當在記憶體裝置200之一變動中與選擇線281A 相關聯之信號SGDA 及與選擇線282A 相關聯之信號SGDA 可係單獨信號(例如，不共用)時在記憶體裝置200之讀取、寫入及擦除操作期間提供至記憶體裝置200之信號BL、SGDA 、SGDB 、WL選定、WL未選定、SGS及SRC之電壓之例示性值之一圖表200E。圖表200E可係圖2D之圖表200D之一變動。在圖表200D中，與選擇線281A 相關聯之信號SGDA 及與選擇線282A 相關聯之信號SGDA 可係一共用信號(例如，相同信號)。在圖表200E中，與選擇線281A 及282A 相關聯之信號係單獨信號。因此，在圖表200E中，可將具有不同值之電壓提供至與選擇線281A 相關聯之信號SGDA 及與一選定區塊之一取消選擇串之選擇線282A 相關聯之信號SGDA 。 舉例而言，在針對一選定區塊(例如，區塊2030 )之記憶體裝置200之一讀取操作期間，基於上文之假定且如圖2E之圖表200E中展示，與記憶體胞串232 (取消選擇串)之選擇線282A 相關聯之信號SGDA 可具備具有V1 = 0 V或V1 = 0.5 V (而非如圖表200D中之5 V)之值之電壓。此意謂在其中在一讀取操作期間選擇線281A 未經耦合至選擇線282A 之記憶體裝置200之一變動中，圖2B中之選擇電路241及242之選擇閘261及262可分別接收具有5 V及0 V或5 V及0.5 V之不同值之電壓。 在記憶體裝置200之一寫入操作期間，與記憶體胞串232 (取消選擇串)之選擇線282A 相關聯之信號SGDA 可具備具有V5 = 0 V或V5 = 2.3 V (而非如圖表200D中之3 V)之一值之電壓。因此，圖2B中(當選擇線281A 未經耦合至選擇線282A 時)之選擇電路241及242之選擇閘262可接收分別具有3 V及0 V或3 V及2.3 V之不同值之電壓。在記憶體裝置200之一擦除操作中，基於圖表200E之提供至記憶體裝置200之信號之電壓之值可與基於圖表300E之值相同。 使用基於圖表200D及圖表200E之偏壓技術可改良記憶體裝置200在讀取、寫入及擦除操作期間之操作。在下文中在圖2F至圖2M之描述之後描述此等改良之描述。 圖2F展示根據本文中描述之一些實施例之記憶體裝置200之一部分之一結構之一側視圖。圖2E中之記憶體裝置200之結構對應於圖2C中展示之記憶體裝置200之示意圖。如圖2E中展示，記憶體裝置200可包括一基板390，(區塊2030 之)記憶體胞串231及232以及(區塊2031 之)記憶體胞串231及232之記憶體胞210、211、212及214可形成於基板390上方(例如，相對於基板390垂直地形成)。記憶體裝置200包括相對於z維度之不同層級309至315 (例如，基板與線270之間之內部裝置層級)。記憶體胞210、211、212及213可分別定位於層級310、311、312及313中(例如，相對於基板390垂直配置於z維度中)。(區塊2030 之)選擇電路241、241’、242及242’以及(區塊2031 之)選擇電路247、247’、248及248’之選擇閘261、262及263亦可形成於(例如，垂直形成於)基板390上方。 記憶體裝置200可包括具有在記憶體裝置200之z維度上自基板390向外(例如，垂直)延伸之長度之柱331、332、333及334。與記憶體胞串231、232、237及238相關聯之選擇線(例如，上及下汲極選擇線及源極選擇線)可在z維度上沿著一各自柱定位，如圖2E中展示。舉例而言，與記憶體胞串231相關聯之選擇線281A 、281B 及281’可在z維度上沿著柱331定位。 圖2G展示根據本文中描述之一些實施例之圖2F之記憶體裝置200之一部分之一結構之一俯視圖。如圖2G中展示，線270、271及272 (例如，各自線270、271及272之導電材料之區域)可具有其等在垂直於y維度之x維度上延伸之長度。如圖2G中之一剖視圖中展示，選擇線281’、282’、283’及284’具有在y維度上延伸之長度且分別在選擇線281B 、282B 、283B 及284B 下方(相對於z維度)。選擇線281B 、282B 、283B 及284B 具有在y維度上延伸之長度且分別在選擇線281A 、282A 、283A 及284A 下方。選擇線281A 、282A 、283A 及284A 具有在y維度上延伸之長度且在線270、271及272下方。圖2G亦展示柱331、332、333及334 (其接觸線270之底側)及在相對於柱331、332、333及334之位置之位置處之記憶體胞串231、232、237及238。未標記記憶體裝置200之其他柱(虛線圓圈)。沿著圖2G之區段標記2F-2F獲取圖2F中之記憶體裝置200之側視圖(例如，橫截面視圖)。 參考圖2F，記憶體裝置200之基板390可包括單晶(亦稱為單晶體)半導體材料。舉例而言，基板390可包括單晶矽(亦稱為單晶體矽)。基板390之單晶半導體材料可包括雜質，使得基板390可具有一特定導電類型(例如，n型或p型)。雖然在圖2F中未展示，但基板390可包括可定位於線299及柱331、332、333及334正下方之電路。此電路可包括緩衝器(例如，頁緩衝器)、解碼器及記憶體裝置200之其他電路組件。 如圖2F中展示，線270 (例如，包括導電材料之一區域之一資料線)可具有在垂直於z維度之x維度上延伸之一長度。線299可具有在x維度上延伸之一長度。圖2F展示其中線299 (例如，源極)可形成於基板390之一部分上方(例如，藉由沈積一導電材料)之一實例。替代地，線299可形成於基板390之一部分中或上(例如，藉由摻雜基板390之一部分)。 柱331、332、333及334之各者可包括耦合至線270之一部分343、耦合至線299之一部分346、在部分343與346之間之一部分344及由部分343、344及346包圍之一部分345。因此，柱331、332、333及334之各者係具有包括各自部分343、344、345及346之材料之一材料柱。部分343、344及346之各者可包括導電材料(例如，摻雜多晶矽)。部分345 (例如，一填料)可包括介電材料(例如，矽氧化物，諸如二氧化矽)。圖2F展示其中柱331、332、333及334之各者包括部分345 (例如，介電材料)之一實例。替代地，可省略部分345，使得部分344之材料亦可佔據部分345所佔據之空間。 部分343及346可包括具有相同導電類型之材料。部分344可包括具有與部分343及346不同之一導電類型之一材料。舉例而言，部分343及346可包括n型之一半導體材料(例如，n型多晶矽)，且部分344可包括p型之一半導體材料(例如，p型多晶矽)。替代地，部分343、344及346可包括具有相同導電類型之材料(例如，n型多晶矽)。 部分344及部分343及346之各者之至少部分可在柱331、332、333及334當中之一各自柱中形成一導電通道。導電通道可在記憶體裝置200之一操作(例如，讀取、寫入或擦除)期間攜載電流(例如，線270 (例如，資料線)與線299 (例如，源極)之間之電流)。圖2F展示其中部分343之部分可自線270延伸至近似層級315處之一各自柱中之一位置之一實例。然而，部分343之部分可自線270延伸至層級313與315之間之一各自柱中之任何位置。 記憶體胞串231之記憶體胞210、211、212及213可沿著柱331之一片段(例如，自層級310延伸至層級313之柱331之片段)定位。在一類似結構中，記憶體胞串232、237及238之記憶體胞210、211、212及213可沿著柱332、333及334當中之一各自柱之一片段定位，如圖2F中展示。 與各自記憶體胞210、211、212及213相關聯之(區塊2030 之)控制線2200 、2210 、2220 、2230 及(區塊2031 之)控制線2201 、2211 、2221 及2231 亦可沿著柱332、333及334當中之一各自柱之一片段(例如，自層級310延伸至層級313之片段)分別定位於層級310、311、312及313中，如圖2F中展示。(區塊2030 之)控制線2200 、2210 、2220 、2230 及(區塊2031 之)控制線2201 、2211 、2221 及2231 之材料可包括一導電材料(例如，n型導電摻雜多晶矽、金屬或其他導電材料)。因此，如圖2F中展示，(區塊2030 之)控制線2200 、2210 、2220 、2230 可包括沿著柱331及332之片段定位之各自導電材料(複數個導電材料)；且(區塊2031 之)控制線2201 、2211 、2221 及2231 可包括沿著柱333及334之片段定位之各自導電材料(複數個導電材料)。 選擇線281A (其包括選擇閘261之一部分)可沿著柱331之一片段(例如，層級315上之柱331之片段)定位於層級315中。選擇線281B (其包括選擇閘262之一部分)可沿著柱331之一片段(例如，層級314上之柱331之片段)定位於層級314中。選擇線281’ (其包括選擇閘263之一部分)可沿著柱331之一片段(例如，層級309上之柱331之片段)定位於層級309中。 在一類似結構中，選擇線282A 、283A 及284A 可沿著柱332、333及334當中之一各自柱之一片段(例如，層級315中之片段)定位於層級315中。選擇線282B 、283B 及284B 可沿著柱332、333及334當中之一各自柱之一片段(例如，層級314中之片段)定位於層級314中。選擇線282’、283’及284’可沿著柱332、333及334當中之一各自柱之一片段(例如，層級309中之片段)定位於層級309中。 相同層級上之選擇線(例如，層級315上之選擇線281A 、282A 、283A 及284A )可具有相同材料。不同層級上之選擇線可具有相同材料或不同材料。用於記憶體裝置200之選擇線之材料可包括導電摻雜多晶矽(例如，n型或p型)、金屬或其他導電材料。 如圖2F中展示，記憶體胞210、211、212及213之各者可包括一結構307，結構307包括在一各自柱與一控制線之間之部分301、302及303。舉例而言，記憶體胞串231之記憶體胞213包括在柱331與控制線2030 之間之一結構307 (其包括部分301、302及303)。部分301可包括能夠阻擋一電荷之一穿隧之一或若干電荷阻擋材料(例如，一介電材料，諸如氮化矽)。部分302可包括可提供一電荷儲存功能以表示儲存於記憶體胞210、211、212或213中之資訊之一值之一電荷儲存元件(例如，(若干)電荷儲存材料)。舉例而言，部分302可包括多晶矽，其可操作為一記憶體胞(例如，一記憶體胞210、211、212或213)中之一浮動閘極(例如，以儲存電荷)。在此實例中，記憶體胞210、211、212及213之各者具有一浮動閘極記憶體胞結構。替代地，部分302可包括可操作以捕捉一記憶體胞(例如，記憶體胞210、211、212或213)中之電荷之一電荷捕捉材料(例如，氮化矽)。在此實例中，記憶體胞210、211、212及213之各者具有一電荷捕捉記憶體胞結構。部分303可包括能夠容許一電荷(例如，電子)之穿隧之一或若干穿隧介電材料(例如，矽氧化物)。舉例而言，部分303可容許在一寫入操作期間電子自部分344 (例如，導電通道)至部分302之穿隧及在記憶體裝置200之一擦除操作期間電子自部分302至部分344之穿隧。 在圖2F中，選擇閘261之各者可包括一各自選擇線與一各自柱之間之一結構304。舉例而言，選擇電路241之選擇閘261包括選擇線281A 與柱331之間之結構304。 選擇閘262之各者可包括在一各自選擇線與一各自柱之間之一結構305。舉例而言，選擇電路241之選擇閘261包括選擇線281B 與柱331之間之結構305。 選擇閘263之各者可包括在一各自選擇線與一各自柱之間之一結構306。舉例而言，選擇電路241’之選擇閘263包括選擇線281’與柱331之間之結構306。 結構304、305及306可係(若干)類似或相同材料。舉例而言，選擇閘261、262及263之各者可具有類似於一FET結構之一結構。一FET之一實例包括一金屬氧化物半導體(MOS)電晶體。如熟習此項技術者已知，一FET通常包括一電晶體閘極、一通道及介於電晶體閘極與通道之間且可與電晶體閘極及通道直接接觸之一閘極氧化物。一FET不具有提供一電荷儲存功能之一電荷儲存元件(例如，一浮動閘極)。因此，結構304、305及306之各者可不包括提供一電荷儲存功能之一電荷儲存元件。因此，不同於記憶體胞210、211、212及213，選擇閘261、262及263之各者可不包括提供一電荷儲存功能之一電荷儲存元件。舉例而言，結構304、305及306之各者可僅包括一介電材料(例如，僅包括矽氧化物而無一電荷儲存元件)。 因此，如上文描述，在圖2F及圖2G中展示，一選擇線(例如，選擇線281A 、282A 、283A 、284A 、281B 、282B 、283B 及284B 、281’、282’、283’及284’)係一導電材料件(例如，線)。導電材料可係多晶矽、矽化物、金屬或此等材料之任何組合或其他導電材料件。如上文描述，一選擇線可載送一信號(例如，信號SGDA 、SGDB 或SGS)但其不如同一開關(例如，一電晶體)般操作。一選擇閘(例如，選擇閘262、262或263)可包括一選擇線之一部分(例如，形成選擇線之導電材料件之一部分)及用以執行一功能(例如，一電晶體之功能)之額外結構。舉例而言，在圖2F中之選擇電路241中，選擇閘261可包括選擇線281A 之一部分及一結構304；且選擇閘262可包括選擇線281B 之一部分及一結構305。 圖2H展示根據本文中描述之一些實施例之包括結構304、305、306及307之圖2F之記憶體裝置200之一部分之細節。為了簡潔起見，在圖2H中僅展示記憶體裝置之結構304、305、306及307以及選擇線281A 、選擇線281B 及選擇線281’、控制線2230 、記憶體胞213及選擇閘261、262及263之部分。 如圖2H中展示，選擇線281A 、選擇線281B 、控制線2230 及選擇線281’可分別沿著柱331之片段351、352、353及354定位。柱331包括一側壁(例如，一垂直側壁) 339。側壁339可係由部分344形成之導電通道之側壁。 選擇線281A 包括面向柱331之側壁339之一側壁381A (例如，選擇線281A 之導電材料之一垂直側壁)。側壁381A 可定位於距柱331之一部分之一距離D1處。可橫跨結構304自側壁381A 至柱331之側壁339之一各自部分筆直量測距離D1，使得距離D1可係側壁381A 與339之間之最短距離。 選擇線281B 包括面向柱331之側壁339之一側壁381B (例如，選擇線281B 之導電材料之一垂直側壁)。側壁381B 可定位於距柱331之一部分之一距離D2處。可橫跨結構305自側壁381B 至柱331之側壁339之一各自部分筆直量測距離D2，使得距離D2可係側壁381B 與339之間之最短距離。 控制線2230 包括面向柱331之側壁339之一側壁323 (例如，導電材料控制線2230 之一垂直側壁)。側壁323可定位於距柱331之一部分之一距離D3處。可橫跨結構307自側壁323至柱331之側壁339之一各自部分筆直量測距離D3，使得距離D3可係側壁323與339之間之最短距離。 選擇線281’包括面向柱331之側壁339之一側壁381’(例如，選擇線281’之導電材料之一垂直側壁)。側壁381’可定位於距柱331之一部分之一距離D4處。可橫跨結構306自側壁381’至柱331之側壁339之一各自部分筆直量測距離D4，使得距離D4可係側壁381’與339之間之最短距離。 距離D1、D2及D4可係相同的。舉例而言，選擇線281A 、281B 及281’可經形成以具有可導致距離D1、D2及D4彼此相同之類似或相同結構。選擇線281A 、281B 及281’及記憶體胞210、211、212及213之各者可經形成以具有不同結構。舉例而言，如圖2H中展示，記憶體胞213可經形成以包括包括於部分302中之一電荷儲存元件。此可引起距離D3大於距離D1、D2及D4之各者。 如圖2H中展示，結構304可自選擇線281A 之側壁381A 延伸至柱331之側壁339。結構305可自選擇線281B 之側壁381B 延伸至柱331之側壁339。結構307可自控制線2230 之側壁323延伸至柱331之側壁339。結構306可自選擇線281’之側壁381’延伸至柱331之側壁339。 如圖2H中展示，選擇線281A 、選擇線281B 、控制線2230 及選擇線281’分別具有厚度T1、T2、T3及T4。厚度T1、T2、T3及T4可係相同或不同的。舉例而言，厚度T1、T2及T4可係相同的但可不同於(例如，大於)厚度T3。 參考圖2I至圖2M之以下描述對記憶體裝置200之變動進行描述，該等變動包括柱331與選擇線281A 、281B 、281’、控制線2230 之各自側壁之間之距離之變動、結構304、305、306及307之變動以及厚度T1、T2、T3及T4之至少一些者之變動。為了簡潔起見，圖2I至圖2M中之結構304、305、306及307以虛線展示且未對其等描述進行詳細描述。 圖2I展示根據本文中描述之一些實施例之圖2H之記憶體裝置200之部分之一變動，其包括定位於大於圖2H之距離D2之距離D5處之側壁381B 。如圖2I中展示，由於距離D5大於距離D2 (圖2H)，故圖2I中之結構305亦可不同於(例如，寬於)圖2H之結構305。圖2I中之結構305亦可包括不同於圖2H之結構305之材料之材料。舉例而言，結構305可包括類似於記憶體胞213之結構307之部分301、302及303之部分及材料。在此實例中，可在形成記憶體胞213之結構307時形成(與結構307同時形成)圖2I中之結構305。因此，在圖2I之記憶體裝置200之變動中，選擇閘262之各者可具有如同記憶體胞213之一記憶體胞型結構。選擇閘262之記憶體胞型結構容許其經電程式化以便調整選擇閘262之臨限值電壓。 圖2J展示根據本文中描述之一些實施例之圖2I之記憶體裝置200之部分之一變動，其包括定位於大於圖2I之距離D1之距離D6處之側壁381A 。圖2J中之結構304可包括類似於結構305之材料之材料。結構304可與結構305同時形成或替代地，與結構305及307兩者同時形成。在此實例中，結構304可包括類似於圖2H之結構307之部分301、302及303之部分及材料。因此，在圖2J之記憶體裝置200之變動中，選擇閘261及262之各者可具有如同記憶體胞213之一記憶體胞型結構。選擇閘261之記憶體胞型結構容許其經電程式化以便調整選擇閘262之臨限值電壓。 圖2K展示根據本文中描述之一些實施例之圖2H之記憶體裝置200之部分之一變動，其包括定位於大於圖2H之距離D4之距離D7處之選擇線281’之側壁381’。如圖2K中展示，由於距離D7大於距離D4 (圖2H)，故圖2K中之結構306亦可不同於(例如，寬於)圖2H之結構306。圖2K中之結構306亦可包括不同於圖2H之結構306之材料之材料。舉例而言，結構306可包括類似於記憶體胞213之結構307之部分301、302及303之部分及材料。在此實例中，可在形成記憶體胞213之結構307時形成(與結構307同時形成)結構306。因此，在圖2K中之記憶體裝置200之變動中，選擇閘263之各者可具有如同記憶體胞213之一記憶體胞型結構。具有相關聯距離D7之結構306可包括於圖2H至圖2J中展示之記憶體裝置200之任何變動中。舉例而言，圖2K之選擇線281’及結構306 (及相關聯距離D7)可取代圖2H、圖2I及圖2J之選擇線281’及結構306 (及相關聯距離D4)。 圖2L展示根據本文中描述之一些實施例之圖2H之記憶體裝置200之部分之一變動，其包括具有大於圖2H之厚度T1、T2、T3及T4之各者之一厚度T1’之選擇線281A 。圖2L中之距離D1’可與圖2H之距離D1相同或不同。作為一實例，距離D1’可類似於(例如，等於)距離D1且小於距離D3 (圖2H)。具有厚度T1’ (圖2L)之選擇線281A 可包括於圖2H至圖2K中展示之記憶體裝置200之任何變動中。舉例而言，具有厚度T1’之選擇線281A 可取代圖2H、圖2I及圖2J之選擇線281A 。 T1’之更大厚度容許形成部分343之程序期間之更多程序靈活性。如上文描述，部分343及344可包括具有不同導電類型之材料。舉例而言，部分343可包括n型多晶矽。部分344可包括p型多晶矽。如圖2H中展示，部分343可在柱331之片段351中之一位置(例如，接面) 347處接觸(例如，介接於)部分344。藉由形成具有相對大於另一選擇線(例如，緊鄰選擇線281A 之選擇線281B )之厚度(例如，T2)之厚度T1’之選擇線281A ，片段351處之部分344之長度(例如，通道長度 )(其與厚度T1’成比例)亦可經延伸而相對大於片段352處之部分344之長度。此更大長度可補償形成部分343之程序變動。舉例而言，一更大長度可容許形成部分343與選擇線281A 之間之一足夠重疊(N+接面重疊)而不將部分343朝向選擇線281B 延伸太遠。此一重疊可容許在一擦除操作期間產生足夠閘極引發之汲極洩漏(GIDL)電流且可在讀取及寫入操作期間使任何GIDL電流保持在相對低量。厚度T1’之大小(值)可取決於重疊之量。作為一實例，厚度T1’可係至多厚度T2之1.5倍。在另一實例中，厚度T1’可在厚度T2之1.5倍與厚度T2之2倍之間。在另一實例中，厚度T1’可大於厚度T2之2倍。 圖2M展示根據本文中描述之一些實施例之圖2H之記憶體裝置200之部分之一變動，其包括具有大於圖2H之厚度T1、T2、T3及T4之一厚度T4’之選擇線281’。圖2L中之距離D4’可與圖2H之距離D4相同或不同。作為一實例，距離D4’可類似於(例如，等於)距離D4且小於距離D3 (圖3H)。具有厚度T4’ (圖2M)之選擇線281’可包括於圖2H至圖2L中展示之記憶體裝置200之任何變動中。舉例而言，具有厚度T4’之選擇線281’可取代圖2H至圖2L中之選擇線281’。 如上文參考圖2A至圖2M描述，記憶體裝置200可包括雙選擇閘(例如，雙汲極選擇閘)且可係基於圖表200D及200E中展示之技術。上文描述之雙閘及偏壓技術之組合可容許記憶體裝置200達成在讀取、寫入及擦除操作期間優於一些習知記憶體裝置之改良。舉例而言，一些習知記憶體裝置可僅包括一記憶體胞串與一資料線之間之一個SGD選擇線。在此一習知記憶體裝置中，在一讀取或寫入操作期間，若SGD選擇線與一取消選擇區塊相關聯，則將0 V之一電壓提供至SGD選擇線。一習知記憶體裝置中所使用之相對低電壓(例如，0 V)可引起在資料線與SGD選擇線之間之位置附近發生一GIDL事件。其亦可增加資料線與SGD選擇線之間之耦合電容。此外，在此一習知記憶體裝置中之一擦除操作期間，將相對較高值之電壓施加至一選定區塊之資料線及SGD選擇線。此可引起在SGD選擇線附近發生一相對較高之電場應力。 如熟習此項技術者已知，對於一特定記憶體裝置之一區塊中之一讀取或寫入操作，GIDL電流(例如，太多GIDL電流)有時可係有害的。但在特定記憶體裝置之一區塊中之一擦除操作期間，GIDL電流有時可係有用的。本文中描述之記憶體裝置之結構及偏壓技術可幫助減少或抑制記憶體裝置200之一讀取或寫入操作期間之GIDL電流(例如，一取消選擇區塊中之GIDL電流)。其亦可幫助在記憶體裝置200之一擦除操作期間產生(例如，增加) GIDL電流(例如，一選定區塊中之GIDL電流)。 舉例而言，如上文參考圖表200D (圖2D)及圖表200E (圖2E)描述，圖2F中之區塊2031 (例如，取消選擇區塊)中之選擇線283A 及284A 可具備(例如，施加有)具有一相對較高值(例如，在一讀取操作期間V3 = 0.5 V ＞ 0 V，或在一寫入操作期間V7 = 2.3 V ＞ 0 V)之電壓(例如，V3或V7)。此較高電壓值可減少線270與選擇線283A 及284A 之各者(圖2F)之間之有效耦合電容。此亦可減少或抑制一讀取或寫入操作期間線270與選擇線283A 及284A 之各者之間之GIDL電流(例如，減少結構304與部分343之間之位置附近之GIDL電流)。 另外，如上文參考圖表200D (圖2D)及圖表200E (圖2E)描述，圖2F中之區塊2031 (例如，取消選擇區塊)中之選擇線283B 及284B 可具備(例如，施加有)具有一相對較低值(例如，在一讀取操作期間V4 = 0 V ＜ V3 = 0.5 V，或在一寫入操作期間V8 = 0 V ＜ V7 = 2.3 V)之電壓(例如，V4及V8)。此較低電壓值可減少可在選擇線283B 及284B 附近之位置處發生之次臨限值洩漏電流。 此外，如上文參考圖表200D (圖2D)及圖表200E (圖2E)描述，區塊2030 (例如，選定區塊)中之選擇線281A 及282A 可具備(例如，施加有)具有V9 = 10 V之一值之電壓。由於提供至信號BL (與線270相關聯)之電壓之值係20 V，故10 V之值可足以產生(例如，引起)足夠GIDL以輔助對區塊2030 執行之擦除操作。如上文參考圖表200D (圖2D)之描述所提及，圖表200D中展示之電壓之值係例示性值。因此，電壓V9之值可經選擇為不同於10 V之一替代值(例如，基於圖表200D中之提供至信號BL之電壓之值而選擇)，只要此一替代值可導致在記憶體裝置200之一選定區塊之一擦除操作期間產生足夠GIDL。 再者，如上文參考圖表200D (圖2D)及圖表200E (圖2E)描述，區塊2030 (選定區塊)中之選擇線281B 及282B 可在一擦除操作期間具備(例如，施加有)具有V10 = 14 V之一值之電壓。由於提供至信號BL (與線270相關聯)之電壓之值係20 V，故14 V之值可幫助減少可在對區塊2030 執行之一擦除操作期間在選擇線281B 附近(例如，在選擇線281B 與柱331之間之一位置處)及選擇線282B 附近(例如，在選擇線282B 與柱332之間之一位置處)發生之一電場應力。亦如上文描述，區塊2030 (選定區塊)中之選擇線281B 及282B 可替代地具備具有V10 = 10 V之一值之電壓。此電壓值可(例如，相對於提供至控制線2200 之5 V)足以幫助減少可在對區塊2030 執行之一擦除操作期間在選擇線281B 附近(例如，在選擇線281B 與控制線2200 之間之一位置處)發生之一電場應力。 因此，如上文參考圖2A至圖2M描述，本文中描述之記憶體裝置200之結構及偏壓技術(例如，基於圖2D之圖表200E及圖2E之圖表200E)可幫助減少或抑制在記憶體裝置200之一讀取或寫入操作期間一區塊(例如，選定區塊、取消選擇區塊或兩者)中之GIDL電流。本文中描述之記憶體裝置200之結構及偏壓技術亦可幫助在對記憶體裝置200之一區塊執行之一擦除操作期間提供足夠GIDL電流。 圖3A展示根據本文中描述之一些實施例之可係記憶體裝置200之一變動之一記憶體裝置300之一部分之一方塊圖。記憶體裝置300包括與記憶體裝置200之元件類似或相同之元件。為了簡潔起見，在圖3A之描述中未重複記憶體裝置200與300之間之類似或相同元件(其等在圖2A及圖3A中具有相同標記)之描述。 如圖3A中展示，記憶體裝置300可包括雙(例如，上及下)源極選擇線，包括選擇線281’A 、282’A 、283’A 及284’A (例如，上源極選擇線)以及選擇線281’B 、282’B 、283’B 及284’B 。此不同於其中記憶體裝置200僅具有與選擇電路241’至252’之各者相關聯之一個源極選擇線(例如，281’、282’、283’及284’)之圖2A之記憶體裝置200。在圖3A中，選擇線281’A 、282’A 、283’A 及284’A 可對應於圖2A之選擇線281’、282’、283’及284’。 在圖3A之記憶體裝置300中，選擇線281’A 、282’A 、283’A 及284’A 之各者可載送一單獨(例如，不同)信號SGSA 。選擇線281’B 、282’B 、283’B 及284’B 之各者可載送一單獨(例如，不同)信號SGSB 。選擇電路241’至252’之各者可共用兩個選擇線。舉例而言，選擇電路241’、243’及245’可共用選擇線281’A 及281’B 。選擇電路242’、244’及246’可共用選擇線282’A 及282B 。選擇電路243’、249’及251’可共用選擇線283’A 及283’B 。選擇電路248’、250’及252’可共用選擇線284’A 及284’B 。圖3A展示耦合至選擇線282A 之選擇線281A 及耦合至選擇線242A 之選擇線283A 。然而，類似於圖2A之記憶體裝置200，選擇線281A 及282A 可彼此去耦合，且選擇線283A 及284A 可彼此去耦合。 圖3B展示根據本文中描述之一些實施例之圖3A之記憶體裝置300之示意圖。記憶體裝置300包括與圖2B之記憶體裝置200之元件類似或相同之元件。為了簡潔起見，在圖3A之描述中未重複記憶體裝置200與300之間之類似或相同元件(其等在圖2B及圖3B中具有相同標記)之描述。 如圖3B中展示，選擇電路241’至252’之各者可包括雙選擇閘(例如，雙源極選擇閘)：選擇閘263之一者及選擇閘264之一者。類似於選擇閘263之各者，選擇閘264之各者亦可操作為一電晶體(例如，一FET)。 圖3B展示其中與選擇線281’A 相關聯之信號SGSA 及與選擇線282’A 相關聯之信號SGSA 係單獨信號且與選擇線283’A 相關聯之信號SGSA 及與選擇線284’A 相關聯之信號SGSA 係單獨信號之一實例。在記憶體裝置300之一變動中，與選擇線281’A 相關聯之信號SGSA 及與選擇線282’A 相關聯之信號SGSA 可係一共用信號(例如，可係相同信號)；且與選擇線283’A 相關聯之信號SGSA 及與選擇線284’A 相關聯之信號SGSA 可係一共用信號(例如，可係相同信號)。 圖3B展示其中與選擇線281’B 相關聯之信號SGSB 及與選擇線282’B 相關聯之信號SGSB 係單獨信號且與選擇線283’B 相關聯之信號SGSB 及與選擇線284’B 相關聯之信號SGSB 係單獨信號之一實例。在記憶體裝置300之一變動中，與選擇線281’B 相關聯之信號SGSB 及與選擇線282’B 相關聯之信號SGSB 可係一共用信號；且與選擇線283’B 相關聯之信號SGSB 及與選擇線284’B 相關聯之信號SGSB 可係一共用信號。 圖3C展示根據本文中描述之一些實施例之包括耦合於線270與線299之間之記憶體胞串231、232、237及238以及選擇電路241、242、247、248、241’、242’、247’及248’之圖3B之記憶體裝置300之一部分之一示意圖。圖3C中展示之記憶體裝置300之部分包括與圖2C之記憶體裝置200之元件類似或相同之元件。為了簡潔起見，在圖3C之描述中未重複記憶體裝置200與300之間之類似或相同元件之描述。 如圖3C中展示，選擇電路241’、242’、247’及248’之各者之選擇閘(例如，雙源極選擇閘) 263及264可串聯耦合於線299與記憶體胞串231、232、237及238當中之一各自記憶體胞串之間。選擇電路241’之選擇閘263具有可係選擇線281’A 之部分(例如，由選擇線281’A 之一部分形成)之一終端(例如，一電晶體閘極)。選擇電路241’之選擇閘264具有可係選擇線281’B 之部分(例如，由選擇線281’B 之一部分形成)之一終端(例如，一電晶體閘極)。選擇電路241’之選擇閘263及264可分別由提供至選擇線281’A 及281’B 之信號SGSA 及SGSB 控制(例如，接通或關斷)。類似地，如圖3C中展示，選擇電路242、247及248之各者之選擇閘263及264亦具有可係選擇線282’A 、283’A 、284’A 、282’B 、283’B 及284’B 當中之各自選擇線之部分(例如，由選擇線282’A 、283’A 、284’A 、282’B 、283’B 及284’B 當中之各自選擇線之部分形成)之終端(電晶體閘極)。 圖3D係展示根據本文中描述之一些實施例之在記憶體裝置300之讀取、寫入及擦除操作期間提供至信號BL、SGDA 、SGDB 、WL選定、WL未選定、SGSA 、SGSB 及SRC之電壓之例示性值之一圖表300D。圖表300D與圖表200D (圖2D)之間之差異包括在記憶體裝置300之讀取、寫入及擦除操作期間提供至信號SGSA 及SGSB 之電壓之值。在圖3D之圖表300D中展示之其他信號可具備具有與圖2D之圖表200D之值類似或相同之值之電壓。圖3D之以下描述使用在圖2D之描述中使用之相同假定(例如，選定及取消選擇區塊及串)。 在針對一選定區塊(例如，區塊2030 )之記憶體裝置300 (圖3C)之一讀取操作期間，與選定區塊之一選定串相關聯之圖3D中之信號SGSA 及SGSB 可具備(例如，加偏壓有)具有相同值之電壓，諸如SGSA = SGSB = 5 V。因此，在此實例中，與記憶體胞串231 (例如，選定串)相關聯之選擇線281’A 及281’B (圖3C)可具備具有5 V之相同值之電壓。因此，選擇電路241’之選擇閘263及264可接收具有5 V之相同值之電壓。與選定區塊之一取消選擇串相關聯之信號SGSA 及SGSB 可具備具有相同值之電壓，諸如SGSA = SGSB = 0 V。因此，在此實例中，與記憶體胞串232 (例如，取消選擇串)相關聯之選擇線282’A 及282’B 可具備具有0 V之相同值之電壓。因此，選擇電路242’之選擇閘263及264可接收具有0 V之相同值之電壓。 在針對一取消選擇區塊(例如，區塊2031 )之記憶體裝置200 (圖3C)之一讀取操作期間，與取消選擇區塊之全部串(例如，串237及238)相關聯之信號SGSA 及SGSB 可具備(例如，加偏壓有)具有相同值之電壓，諸如SGSA = SGSB = 0 V。因此，在此實例中，在區塊2031 (取消選擇區塊)中，選擇線283A 及284A 可具備具有0 V之相同值之電壓；且選擇線283B 及284B 可具備具有0 V之值之電壓。因此，選擇電路247及248之選擇閘263及264可接收具有0 V之相同值之電壓；且選擇電路247’及248’之選擇閘262可接收具有0 V之相同值之電壓。 在針對一選定區塊(例如，區塊2030 )之記憶體裝置200 (圖3C)之一寫入操作期間，與一選定串相關聯之信號SGSA 及SGSB 可具備(例如，加偏壓有)具有不同值之電壓，諸如SGSA = V13 = 2.3 V且SGSB = V14 = 0 V。因此，在此實例中，與記憶體胞串231 (選定串)相關聯之選擇線281A 及281B (圖3C)可分別具備具有2.3 V及0 V之值之電壓。因此，選擇電路241之選擇閘263及264可分別接收2.3 V及0 V之電壓。與一取消選擇串相關聯之信號SGSA 及SGSB 可具備具有不同值之電壓，諸如SGSA = V15 = 2.3 V且SGSB = V16 = 0 V。因此，在此實例中，與記憶體胞串232 (取消選擇串)相關聯之選擇線282A 及282B 可分別具備具有2.3 V及0 V之值之電壓。因此，選擇電路242’之選擇閘263及264可分別接收具有2.3 V及0 V之值之電壓。 在針對一取消選擇區塊(例如，區塊2031 )之記憶體裝置200 (圖3C)之一寫入操作期間，與區塊2031 之全部串相關聯之信號SGSA 及SGSB 可具備(例如，加偏壓有)具有不同值之電壓，諸如SGSA = V17 = 2.3 V且SGSB = V18 = 0 V。因此，在此實例中，在區塊2031 (取消選擇區塊)中，選擇線283A 及284A 可具備具有2.3 V之值之電壓；且選擇線283B 及284B 可具備具有0 V之值之電壓。因此，選擇電路247’及248’之選擇閘263之各者可接收具有2.3 V之一值之一電壓；選擇電路247’及248’之選擇閘264之各者可接收具有0 V之一值之一電壓。 在針對一選定區塊之記憶體裝置200 (圖3C)之一擦除操作期間，基於上文之假定且如圖3D之圖表300D中展示，與一選定串及一取消選擇串相關聯之信號SGSA 及SGSB 可具備具有不同值之電壓，諸如SGSA = V19 = 15 V且SGSB = V20 = 11 V。因此，在此實例中，在區塊2030 中，選擇線281A 及282A (圖3C)可具備具有15 V之值之電壓；且選擇線281B 及282B 可具備具有11 V之值之電壓。因此，選擇電路241’及242’之選擇閘263可接收具有15 V之值之電壓；且選擇電路241’及242’之選擇閘264可接收具有11 V之值之電壓。 在針對一取消選擇區塊之記憶體裝置300 (圖3C)之一擦除操作期間，可將區塊2031 (取消選擇區塊)之選擇線283A 及283B (圖3C)放置於一「浮動」狀態(在圖3D中展示為「F」)中。在浮動狀態中，選擇線283’A 、283’B 、284’A 及284B 上之電壓可具有與提供至信號BL (例如，在此實例中為信號BL0)之電壓之值(例如，近似20 V)成比例之值。因此，在一擦除操作中可將區塊2031 (取消選擇區塊)之選擇電路247’及248’之選擇閘263及264放置於浮動狀態中。 圖3E係展示根據本文中描述之一些實施例之當在記憶體裝置300之一變動中與選擇線281A 相關聯之信號SGDA 及與選擇線282A 相關聯之信號SGDA 可係單獨信號(例如，並非一共用信號)時在記憶體裝置300之讀取、寫入及擦除操作期間提供至記憶體裝置200之信號BL、SGDA 、SGDB 、WL選定、WL未選定、SGS及SRC之電壓之例示性值之一圖表300E。圖表300E可係圖表300D之一變動，其中信號SGDA 及SGDB 係單獨信號。因此，在圖表300E中，可將具有不同值之電壓提供至與選擇線281A 相關聯之信號SGDA 及與一選定區塊之一取消選擇串之選擇線282A 相關聯之信號SGDA 。圖表300E中之提供至信號之電壓之值可與圖2E之圖表200E中之值相同。 如圖表300E中展示般將電壓提供(例如，施加)至信號SGDA 、SGDB 、SGSA 及SGSB 可容許記憶體裝置300達成至少類似於(例如，更佳於)如上文參考圖2A至圖2E描述般由記憶體裝置200提供之改良之改良。舉例而言，本文中描述之記憶體裝置300之結構及偏壓技術(例如，基於圖3E之圖表300E)可幫助減少或抑制在記憶體裝置300之一讀取或寫入操作期間在一區塊中(例如，在一取消選擇區塊中及在與一選定區塊之取消選擇串相關聯之一部分中)之GIDL電流。在另一實例中，本文中描述之記憶體裝置300之結構及偏壓技術亦可幫助在對記憶體裝置300之一區塊執行之一擦除操作期間提供足夠GIDL電流且減少電場應力。 圖3F展示根據本文中描述之一些實施例之記憶體裝置300之一部分之一結構之一側視圖。圖3E中之記憶體裝置300之結構對應於圖3C中展示之記憶體裝置300之示意圖。圖3E中之記憶體裝置300之結構可係圖2F之記憶體裝置200之結構之一變動。為了簡潔起見，在圖3F之描述中未重複記憶體裝置200與300之間之類似或相同元件(其等在圖2F及圖3F中具有相同標記)之描述。圖3G展示根據本文中描述之一些實施例之圖3F之記憶體裝置300之一部分之一結構之一俯視圖。圖3F之記憶體裝置300與記憶體裝置200 (圖2F)之間之差異包括基板390與一各自記憶體胞串之間之雙選擇線(例如，選擇線281’A 、282’A 、283’A 及284’A 以及選擇線281’B 、282’B 、283’B 及284’B )，如圖3F中展示。 選擇線281’A 、282’A 、283’A 及284’A 可具有上文參考圖2A至圖2M描述之選擇線281’之任何變動(例如，材料、自其側壁至各自柱之距離及厚度)。選擇線281’B 、282’B 、283’B 及284’B 可具有上文參考圖2A至圖2M描述之選擇線281’之任何變動(例如，材料、自其側壁至各自柱之距離及厚度)。 記憶體裝置300可包括至少類似於記憶體裝置200之改良之改良。舉例而言，本文中描述之記憶體裝置300之結構及偏壓技術(例如，基於圖3D之圖表300D及圖3E之圖表300E)可幫助減少或抑制在記憶體裝置200之一讀取或寫入操作期間在一區塊(例如，選定區塊、取消選擇區塊或兩者)中之GIDL電流且在對記憶體裝置300之一選定區塊執行之一擦除操作期間提供足夠GIDL電流。 圖4A及圖4B分別展示根據本文中描述之一些實施例之包括三汲極選擇線及相關聯汲極選擇電晶體以及三源極選擇線及相關聯源極選擇電晶體之一記憶體裝置400之一部分之一示意圖及一結構。記憶體裝置400可係記憶體裝置300之一變動。為了簡潔起見，在圖4A及圖4B中僅展示記憶體裝置400之一部分。在圖4A及圖4B之描述中未重複記憶體裝置300與400之間之類似或相同元件(其等在圖3B、圖4A及圖4B中具有相同標記)之描述。記憶體裝置300與400之間之差異包括選擇線281C 及282C 、選擇閘266及與選擇線281C 及282C 之各者相關聯之一信號SGDC 之一添加以及選擇線281’C 及282’C 、選擇閘265及與選擇線281’C 及282’C 之各者相關聯之一信號SGSC 之一添加，如圖4A及圖4B中展示。如圖4A中展示，選擇線281’A 及282’A 可藉由一連接281’’’A (其可係類似於圖2A中之連接281’’A 之一直接或間接連接)而彼此連接。在圖4A中，記憶體裝置400可包括上文參考圖2A至圖3G描述之記憶體裝置200及300之變動。 在記憶體裝置400之一操作(例如，讀取、寫入或擦除操作)期間，信號SGDB 及SGDC 可具備與圖表300D (圖3D)或圖表300E (圖3E)中之提供至信號SGDB 之電壓相同之電壓，且信號SGSB 及SGSC 可具備與圖表300D (圖3D)或圖表300E (圖3E)中之提供至信號SGSB 之電壓相同之電壓。包括三選擇線(例如，汲極選擇線) 281A 、281B 及281C 及三選擇線(例如，源極選擇線) 281’A 、281’B 及281’C 可容許記憶體裝置400達成與上文參考圖2A至圖3G描述之記憶體裝置200或記憶體裝置300類似之改良。 圖5A至圖24展示根據本文中描述之一些實施例之形成記憶體裝置之程序。參考圖5A至圖24描述之程序可用於形成包括記憶體裝置200、300及400以及其等變動之記憶體裝置。熟習此項技術者可容易地知道形成記憶體裝置之一些程序及記憶體裝置(諸如圖5A至圖24中展示之記憶體裝置)之一些元件。因此，為了幫助集中於本文中描述之實施例，省略圖5A至圖24中展示之形成記憶體裝置之一些程序及用以完成該等記憶體裝置之額外程序。此外，為了簡潔起見，圖2至圖4B及圖5A至圖24當中之類似或相同元件被賦予相同標記。 圖5A及圖5B展示根據本文中描述之一些實施例之形成一記憶體裝置500之程序。圖5A展示在諸如藉由在選擇線281A 、281B 、281’A 、281’B 、282A 、282B 、282’A 及282’B 以及控制線2200 、2210 、2220 及2230 之導電材料(例如，層)之間沈積交替介電材料而形成選擇線281A 、281B 、281’A 、281’B 、282A 、282B 、282’A 及282’B 以及控制線2200 、2210 、2220 及2230 之後之記憶體裝置500。接著，可在交替導電材料及介電材料中形成柱孔521及522。在圖5A中，標記「N」係指可包括於選擇線281A 、281B 、281’A 、281’B 、282A 、282B 、282’A 及282’B 以及控制線2200 、2210 、2220 及2230 中之n型導電材料(例如，n型導電摻雜多晶矽)。使用n型材料作為一實例。可使用其他導電材料(例如，p型材料、金屬及其他導電材料)。圖5B展示在形成記憶體胞串231及232以及選擇閘261、262、263及264之後之記憶體裝置500。可在形成記憶體胞串231及232以及選擇閘261、262、263及264之後在柱孔521及522之各者中形成部分344 (例如，導電通道)及部分345 (例如，介電填料)。包括各自部分344及345之柱孔521及522分別係柱(材料柱) 531及532之部分。 如圖5B中展示，選擇閘261、262、263及264之各者可經形成使得其可具有一記憶體胞型結構，其係記憶體胞串231及232之記憶體胞之各者之類似或相同結構。選擇閘261、262、263及264之各者之記憶體胞型結構可簡化製造程序。其亦可容許選擇閘261、262、263及264之電程式化以便調整選擇閘261、262、263及264之臨限值電壓。此可改良在記憶體裝置500之操作期間選擇線281A 、281B 、281’A 、281’B 、282A 、282B 、282’A 及282’B 之偏壓。此外，由於選擇閘261及263之各者具有一記憶體胞型結構，故選擇閘261及263可不易受來自記憶體裝置500中所使用之GIDL擦除技術之降級之影響。 圖6A及圖6B展示根據本文中描述之一些實施例之形成一記憶體裝置600之程序。類似於記憶體裝置500 (圖5A及圖5B)，圖6A展示在形成選擇線281A 、281B 、281’A 、281’B 、282A 、282B 、282’A 及282’B 以及控制線2200 、2210 、2220 及2230 以及柱孔521及522之後之記憶體裝置600。在圖6A中，標記「P」係指p型導電材料(例如，p型導電摻雜多晶矽)。選擇線281A 、282A 、281’A 及282’A 可包括p型導電材料。圖6B展示在記憶體胞串231及232、選擇閘261、262、263及264之後之記憶體裝置600。亦形成柱(材料柱) 631及632。柱831及832之各者可包括各自部分344及345之材料。類似於記憶體裝置500 (圖5B)，記憶體裝置600之選擇閘262及264之各者可經形成使得其可具有一記憶體胞型結構。不同於記憶體裝置500之選擇閘261及263，記憶體裝置600之選擇閘261及263之各者可經形成使得其可具有一FET型結構。選擇閘262及264之各者之記憶體胞型結構可容許選擇閘262及264之電程式化以便調整選擇閘262及264之臨限值電壓。此可改良在記憶體裝置600之操作期間選擇線281B 、281’B 、282B 及282’B 之偏壓。 圖7A及圖7B展示根據本文中描述之一些實施例之形成一記憶體裝置700之程序。形成記憶體裝置700之程序類似於用於形成圖6B之記憶裝置600之程序。然而，在記憶體裝置700中，選擇閘261、262、263及264之各者可經形成使得其可具有一FET型結構。此結構可幫助維持記憶體裝置700之相對大小(例如，容許晶片大小保持不變)。 圖8A至圖8D展示根據本文中描述之一些實施例之形成一記憶體裝置800之程序，其包括在不同時間形成多個柱孔。圖8A展示在形成選擇線281B 、281’A 、281’B 、282B 、282’A 及282’B 以及控制線2200 、2210 、2220 及2230 之後之記憶體裝置800。可在形成選擇線281B 、281’A 、281’B 、282B 、282’A 及282’B 以及控制線2200 、2210 、2220 及2230 之後形成柱孔821及822。 圖8B展示在形成記憶體胞串231及232以及選擇閘262、263及264之後之記憶體裝置800。可在形成記憶體胞串231及232以及選擇閘262、263及264之後在柱孔821及822之各者中形成部分344及部分345’ (例如，介電填料)。如圖8B中展示，選擇閘262及264之各者可經形成使得其可具有一記憶體胞型結構。選擇閘263之各者可經形成使得其可具有一FET型結構。 圖8C展示在形成選擇線281A 及282A 之後之記憶體裝置800。可在形成選擇線281A 及282a之後形成柱孔821’及822’。 圖8D展示在形成選擇閘261之後之記憶體裝置800。選擇閘261之各者可經形成使得其可具有一FET型結構。可在形成選擇閘261之後形成部分343及345。部分343、344及345係一各自柱(諸如柱831或832)之部分。 圖9A至圖9D展示根據本文中描述之一些實施例之形成一記憶體裝置900之程序，其包括在不同時間形成多個柱孔。圖9A展示在形成選擇線281’A 、281’B 、282’A 、282’B 以及控制線2200 、2210 、2220 及2230 之後之記憶體裝置900。可在形成選擇線281’A 及281’B 以及控制線2200 、2210 、2220 及2230 之後形成柱孔921及922。 圖9B展示在形成記憶體胞串231及232以及選擇閘263及264之後之記憶體裝置900。可在形成記憶體胞串231及232以及選擇閘263及264之後在柱孔921及922之各者中形成部分344及部分345’ (例如，介電填料)。如圖9B中展示，選擇閘263及264之各者可經形成使得其可具有一FET型結構。 圖9C展示在形成選擇線281A 、282A 、281B 及282B 之後之記憶體裝置900。接著，可形成柱孔921’及922’。圖9D展示在形成選擇閘261及262之後之記憶體裝置900。選擇閘261及262之各者可經形成使得其可具有一FET型結構。可在形成選擇閘261及262之後形成部分343及345。部分343、344及345之材料係一各自柱(諸如柱931或932)之材料之部分。 圖10A至圖10D展示根據本文中描述之一些實施例之形成包括三個矽化物汲極選擇線之一記憶體裝置1000之程序。圖10A展示在形成選擇線281’A 、281’B 、281’C 、282’A 、282’B 及282’C 、選擇閘263、264及265、控制線2200 、2210 、2220 及2230 、記憶體胞串231及232、結構(例如，n型材料層) 280以及柱1031及1032之後之記憶體裝置1000。選擇閘263、264及265之各者可經形成使得其可具有一FET型結構。亦可形成部分344 (例如，導電通道)及部分345 (例如，介電填料)。部分344及345係一各自柱(諸如柱1031或1032)之部分。 圖10B展示在形成開口(例如，狹縫或切口) 1080 (例如，藉由在開口1080處蝕刻結構280之部分)從而導致選擇線281A 、281B 、281C 、282A 、282B 、282C 以及選擇閘261、262及266之形成之後之記憶體裝置1000。接著，可在開口1080中(例如，藉由沈積)形成材料1081。材料1081可包括鈷、鎳或其他導電材料。如圖10B中展示，選擇線281A 、281B 、281C 可包括n型材料(例如，n型多晶矽)。 圖10C展示在執行矽化程序之後且在自開口1080移除材料1081之後之記憶體裝置1000。矽化程序引起選擇線281A 、281B 、281C 、282A 、282B 、282C 之材料(例如，n型多晶矽)變為矽化物材料(例如，NiSi、CoSi或其他矽化物材料)。 圖10D展示在開口1080 (圖10C)中形成介電材料(例如，矽氧化物)之後之記憶體裝置1000。將矽化物材料提供給選擇線281A 、281B 、281C 、282A 、282B 及282C 可減少此等選擇線之電阻。 圖11A至圖11F展示根據本文中描述之一些實施例之形成包括三金屬汲極選擇線之一記憶體裝置1100之程序。類似於圖10A之記憶體裝置1000，圖11A展示在形成選擇線281’A 、281’B 、281’C 、282’A 、282’B 及282’C 、選擇閘263、264及265、控制線2200 、2210 及2220 及2230 、記憶體胞串231及232、柱孔1131及1132及結構(例如，材料層) 280之後之記憶體裝置1100。圖11A展示包括n型材料(例如，n型多晶矽)之結構280作為一實例。結構280可包括氮化矽。亦可形成部分344 (例如，導電通道)及部分345 (例如，介電填料)。部分344及345係一各自柱(諸如柱1131或1132)之部分。 圖11B展示在形成開口1180 (例如，藉由在開口1180處蝕刻結構280之部分)之後之記憶體裝置1100。此導致選擇線281A 、281B 、281C 、282A 、282B 及282C 以及選擇閘261、262及266之形成。 圖11C展示在移除選擇線281A 、281B 及281C 之材料之後之記憶體裝置1100。此在選擇線281A 、281B 及281C 之材料所處之位置處產生空隙。 圖11D展示在材料1181填充(例如，藉由沈積)在移除選擇線281A 、281B 、281C 、282A 、282B 及282C 之材料之位置(圖11C)處之空隙之後之記憶體裝置1100。材料1181可包括金屬或其他導電材料(例如，W、Ti、Ta、WN、TiN、TaN或其他導電材料)。 圖11E展示在形成開口1182 (例如，藉由在開口1182處蝕刻材料1181之部分)之後之記憶體裝置1100。在開口1182處移除材料1181之一部分。材料之剩餘部分包括於選擇線281A 、281B 、281C 、282A 、282B 及282C 中。 圖11F展示在開口1182 (圖11E)中形成介電材料(例如，矽氧化物)之後之記憶體裝置1100。將材料1181 (例如，金屬)提供給選擇線281A 、281B 、281C 、282A 、282B 及282C 可減少此等選擇線之電阻。 圖12A及圖12B展示根據本文中描述之一些實施例之形成包括具有記憶體胞型及FET型結構之一組合之三源極選擇電晶體之一記憶體裝置1200之程序。圖12A展示在形成選擇線281’A 、281’B 、218’C 、282’A 、282’B 及282’C 、控制線2200 、2210 、2220 及2230 以及柱孔1231及1232之後之記憶體裝置1200。圖12B展示在形成記憶體胞串231及232以及選擇閘263、264及265之後之記憶體裝置1200。可在柱孔1221及1222之各者中形成部分346 (例如，N+材料)、部分344 (例如，導電通道)及部分345 (例如，介電填料)。部分344及345係一各自柱(諸如柱1231或1232)之部分。如圖12B中展示，選擇線281’A 及282’A 之厚度可大於選擇線281’B 、218’C 、282’B 及282’C 之厚度。 選擇閘264及265之各者可經形成使得其可具有一記憶體胞型結構，其係記憶體胞串231及232之記憶體胞之各者之類似或相同結構。選擇閘263之各者可經形成使得其可具有一FET型結構。記憶體裝置1200之其他部分(例如，SGD選擇線及相關聯電晶體(例如，261、262及263))可由類似於上文參考圖5A至圖11F描述之任何程序之程序形成。圖12B中展示之選擇閘263、264及265之記憶體胞型及FET型結構之組合可容許選擇線281’B 、282’B 、281C 及282’C 相對薄。其亦可使程序路徑更容易。 圖13A及圖13B展示根據本文中描述之一些實施例之形成包括具有記憶體胞型及FET型結構之一組合之三源極選擇電晶體之一記憶體裝置1300之程序。圖13A展示在類似於圖12A之記憶體裝置1200之元件之形成之後之記憶體裝置1300。然而，如圖13B中展示，選擇閘264及265之各者可經形成使得其可具有一FET型結構。選擇閘263之各者可經形成使得其可具有一記憶體胞型結構，其係記憶體胞串231及232之記憶體胞之各者之類似或相同結構。記憶體裝置1300之其他部分(例如，SGD選擇線及相關聯電晶體(例如，261、262及263))可由類似於上文參考圖5A至圖11F描述之任何程序之程序形成。圖13B中展示之選擇閘263、264及265之記憶體胞型及FET型結構之組合可減少選擇線281’A 及282’A 之電阻。 圖14A及圖14B展示根據本文中描述之一些實施例之形成包括具有記憶體胞型及FET型結構之一組合之三源極選擇電晶體之一記憶體裝置1400之程序。圖14A展示在類似於圖12A之記憶體裝置1200之元件之形成之後之記憶體裝置1400。然而，如圖14B中展示，選擇閘263、264及265之各者可經形成使得其可具有一記憶體胞型結構，其係記憶體胞串231及232之記憶體胞之各者之類似或相同結構。記憶體裝置1400之其他部分(例如，SGD選擇線及相關聯電晶體(例如，261、262及263))可由類似於上文參考圖5A至圖11F描述之任何程序之程序形成。圖14B中展示之選擇閘263、264及265之記憶體胞類型及FET類型結構之組合可減少選擇線281’A 及282’a之電阻。 圖15展示根據本文中描述之一些實施例之包括三汲極選擇電晶體及三源極選擇電晶體之一記憶體裝置1500。可使用上文參考圖5A至圖14B描述之程序之任何組合形成記憶體裝置1500。如圖15中展示，記憶體裝置1500可包括與上文(圖2A至圖14B)描述之記憶體裝置之元件類似或相同之元件。因此，為了簡潔起見，此處未描述記憶體裝置1500之元件之描述。如圖15中展示，選擇閘265及266之各者可經形成使得其可具有一記憶體胞型結構，其係記憶體胞串231及232之記憶體胞之各者之類似或相同結構。選擇閘261、262、263及264之各者可經形成使得其可具有一FET型結構。選擇閘265及266之記憶體胞型結構可容許其等經電程式化以便調整選擇閘261、262及266之組合之臨限值電壓以及選擇閘263、264及265之組合之臨限值電壓。 圖16展示根據本文中描述之一些實施例之包括三汲極選擇電晶體及三源極選擇電晶體之一記憶體裝置1500。可使用上文參考圖5A至圖14B描述之程序之任何組合形成記憶體裝置1600。如圖16中展示，記憶體裝置1600可包括與上文(圖2A至圖14B)描述之記憶體裝置之元件類似或相同之元件。因此，為了簡潔起見，此處未描述記憶體裝置1600之元件之描述。如圖16中展示，選擇閘262、264、265及266之各者可經形成使得其可具有一記憶體胞型結構，其係記憶體胞串231及232之記憶體胞之各者之類似或相同結構。選擇閘261及263之各者可經形成使得其可具有一FET型結構。選擇閘262及264之記憶體胞型結構可容許其等經電程式化以便調整選擇閘261及262之組合之臨限值電壓以及選擇閘263及264之組合之臨限值電壓。 圖17至圖21展示根據本文中描述之一些實施例之形成包括具有不同電阻之選擇閘及控制線(其中選擇閘及控制線包括一金屬部分)之一記憶體裝置1700之程序。記憶體裝置1700可包括類似於上文參考圖2A至圖17描述之記憶體裝置之元件之元件(例如，記憶體胞、選擇閘、控制線及其他元件)。為了簡潔起見，自圖17至圖21省略此等元件之細節。 如圖17中展示，已經形成記憶體裝置1700之一些組件。舉例而言，已形成柱1731至1736。沿著柱1731至1736之片段形成選擇閘(例如，源極選擇閘) 1763及1764。已形成材料(導電材料層) 1720。在額外程序(下文描述)中，可在特定位置處分離材料1720以形成記憶體裝置1700之控制線(例如，存取線之部分)。材料1720可與上文參考圖2A至圖16描述之控制線(例如，控制線2200 、2210 、2220 及2230 )之材料(例如，n型多晶矽)類似或相同。 如圖17中展示，亦沿著柱1731至1736當中之一各自柱之一片段形成記憶體胞串1741至1746。記憶體胞串1741及1742可類似於上文參考圖2A至圖16描述之記憶體胞串231及232。 如圖17中展示，已形成材料(材料層) 1751及1752。可在額外程序(下文描述)中分離材料1751及1752以形成記憶體裝置1700之選擇閘(例如，汲極選擇閘)。材料1751及1752可與上文參考圖2A至圖16描述之選擇閘(例如，選擇閘261及262)之材料(例如，n型或p型多晶矽)類似或相同。可形成材料(例如，介電材料) 1780以容許額外程序，如下文描述。 圖18展示在形成選擇閘1861及1862之後之記憶體裝置1700。形成選擇閘1861及1862可包括(例如，藉由蝕刻)移除材料1751及1752之部分以在材料1751及1752之選擇性位置處形成開口(例如，狹縫) 1801至1807。如圖18中展示，開口1801、1803、1805及1807之各者與開口1802、1804及1806之各者不對稱(非對稱)。舉例而言，開口1801、1803、1805及1807之各者之寬度(自圖18之左側至右側)可大於開口1802、1804及1806之各者之寬度(自圖18之左側至右側)。因此，開口1801、1803、1805及1807之各者中之材料1751及1752之移除量可多於開口1802、1804及1806之各者中之材料1751及1752之移除量。此意謂可在選擇性位置(其等係使一個選擇閘與其他(例如，鄰近)選擇閘分離之位置)處非對稱地移除(例如，非對稱地蝕刻)材料1751及172，如圖18中展示。非對稱地移除材料1751及1752可容許執行額外程序以便引起選擇閘1861及1862之各者可具有具備不同電阻之導電材料，如下文描述。 圖19展示在開口1801、1803、1805及1807中形成材料1901之後之記憶體裝置1700。形成材料1901可包括在開口1801、1803、1805及1807中填充(例如，沈積)材料1901。材料1901可包括氧化物材料或在額外程序(下文描述)中可相對易於移除(例如，蝕刻)之其他材料。 圖20展示在用以分離區塊20030 及20031 之一區塊分離程序之後之記憶體裝置1700。區塊分離程序可包括移除邊緣2015及2016 (例如，區塊邊界)處之材料以形成記憶體裝置1700之區塊，諸如區塊20030 及20031 。圖20亦展示在形成控制線2021、2022、2023及2024(例如，在移除邊緣2015及2016處之材料之後形成)之後之記憶體裝置1700。圖20亦展示在自開口1801、1803、1805及1807 (例如，藉由蝕刻材料1901)移除材料1901之後之記憶體裝置1700。 圖20亦展示在選擇閘1861及1862之各者之一個側上形成(例如，僅在一個側壁上形成)凹槽2002之後之記憶體裝置1700。凹槽2002亦可形成於控制線2021、2022、2023及2024之各者之兩個側(例如，在邊緣2015及2016處之側)上。凹槽2002亦可形成於邊緣2015及2016處選擇閘1763及1764之各者之一個側上(例如，僅形成於一個側壁上)。如圖20中展示，凹槽2002可不形成於邊緣2015及2016處之兩個閘1763之間之選擇閘1763之側上。類似地，凹槽2002可不形成於邊緣2015及2016處之兩個閘1764之間之選擇閘1764之側上。 圖21展示在形成部分2102之後之記憶體裝置1700。形成部分2102以改良選擇閘1861及1862、控制線2021、2021、2023及2024、邊緣2015及2016處之兩個閘1763以及邊緣2015及2016處之兩個選擇閘1764之導電性(例如，減少電阻)。部分2102之各者可包括金屬。舉例而言，部分2102之各者可係一整個金屬部分。替代地，部分2102之各者之大部分可係金屬。形成部分2102可包括在開口1801、1803、1805及1807中形成(例如，藉由濺鍍而沈積)一障壁(例如，TiN之薄層)。接著，可在形成障壁之後形成金屬材料(例如，W或其他導電材料)。可在部分2102中同時形成(例如，藉由相同程序步驟形成)金屬材料。在形成金屬材料(例如，W)之後，可執行一額外分離程序以分離區塊(例如，在邊緣2015及2016處切割金屬材料(例如，W))。 如圖21中展示，選擇閘1861之各者可包括與部分2102之一者(部分2102當中之一各自部分)直接接觸之一部分2101。在選擇閘1861之各者中，部分2101係在形成開口1801至1807 (圖18)時未移除之圖17中之材料1751 (例如，n型或p型多晶矽)之剩餘部分。因此，選擇閘1861之各者可包括具有不同電阻之部分(例如，各自部分2101及2102)。舉例而言，部分2102 (例如，金屬)之各者可具有小於部分2101 (例如，n型或p型多晶矽)之各者之一電阻。 類似地，在圖21中，選擇閘1862之各者可包括與部分2102之一者(部分2102當中之一各自部分)直接接觸之一部分2101。在選擇閘1862之各者中，部分2101係在形成開口1801至1807 (圖18)時未移除之圖17中之材料1752 (例如，n型或p型多晶矽)之剩餘部分。因此，選擇閘1862之各者可包括具有不同電阻之部分(例如，各自部分2101及2102)。舉例而言，部分2102 (例如，金屬)之各者可具有小於部分2111 (例如，n型或p型多晶矽)之各者之一電阻。 如圖21中展示，控制線2021、2021、2023及2024之各者可包括在邊緣2015處之與部分2102之一者(邊緣2015處部分2102當中之一各自部分)直接接觸之一部分2111及在邊緣2016處之與部分2102之一者(邊緣2016處部分2102當中之一各自部分)直接接觸之一部分2111。在控制線2021、2021、2023及2024之各者中，在邊緣2015處之部分2111及在邊緣2016處之部分2111係在圖20中之邊緣2015及2016處之在執行區塊分離程序(圖20)時未移除之一各自材料1720 (例如，n型多晶矽)之剩餘部分。因此，控制線2021、2021、2023及2024之各者可包括具有不同電阻之部分(例如，在邊緣2015及2016處之各自部分2111及2102)。舉例而言，部分2102 (例如，金屬)之各者可具有小於部分2111 (例如，n型或p型多晶矽)之各者之一電阻。 如圖21中展示，選擇閘1763之各者可包括在邊緣2015處之與部分2102之一者(邊緣2015處部分2102當中之一各自部分)直接接觸之一部分2121及在邊緣2016處之與部分2102之一者(邊緣2016處部分2102當中之一各自部分)直接接觸之一部分2121。在邊緣2015及2016處之選擇閘1763之各者中，部分2121係在邊緣2015及2016處之在執行區塊分離程序(圖20)時未移除之選擇閘1763之導電材料(例如，n型或p型多晶矽)之剩餘部分。因此，在邊緣2015及2016處之選擇閘1763之各者可包括具有不同電阻之部分(例如，在邊緣2015及2016處之各自部分2121及2102)。舉例而言，部分2102 (例如，金屬)之各者可具有小於部分2121 (例如，n型或p型多晶矽)之各者之一電阻。 類似地，選擇閘1764之各者可包括在邊緣2015處之與部分2102之一者(邊緣2015處部分2102當中之一各自部分)直接接觸之一部分2121及在邊緣2016處之與部分2102之一者(邊緣2016處部分2102當中之一各自部分)直接接觸之一部分2121。在邊緣2015及2016處之選擇閘1764之各者中，部分2121係在邊緣2015及2016處之在執行區塊分離程序(圖20)時未移除之選擇閘1764之導電材料(例如，n型或p型多晶矽)之剩餘部分。因此，在邊緣2015及2016處之選擇閘1764之各者可包括具有不同電阻之部分(例如，在邊緣2015及2016處之各自部分2121及2102)。 圖22及圖23展示根據本文中描述之一些實施例之形成包括具有不同電阻之選擇閘及控制線(其中選擇閘及控制線包括矽化物部分)之一記憶體裝置2200之程序。可使用用於形成記憶體裝置1700至多圖20中展示之記憶體裝置1700之結構之類似或相同程序形成圖22中之記憶體裝置2200之結構。 圖23展示在形成部分2302之後之記憶體裝置2200。部分2302之各者可與部分2102、2111或2121當中之一各自部分直接接觸。形成部分2302以改良選擇閘1861及1862、控制線2021、2022、2023及2024、邊緣2015及2016處之兩個閘1763以及邊緣2015及2016處之兩個選擇閘1764之導電性(例如，減少電阻)。 不同於圖21中之部分2102 (例如，一金屬部分)之各者，圖23中之部分2302之各者可係矽化物部分。形成部分2302可包括執行矽化(例如，部分矽化)程序以形成如圖23中展示之部分2302。執行矽化程序可包括在凹槽2002中形成金屬(例如，Co、Ni或其他金屬材料)材料。接著，可在形成金屬材料之後執行一退火程序以便形成部分2302。 如圖23中展示，選擇閘1861及1862之各者可包括與部分2302之一者(部分2302當中之一各自部分)直接接觸之一部分2101。因此，選擇閘1861及1862之各者可包括具有不同電阻之部分(例如，各自部分2101及2302)。舉例而言，部分2302 (例如，矽化物)之各者可具有小於部分2101 (例如，n型或p型多晶矽)之各者之一電阻。 控制線2021、2021、2023及2024之各者可包括在邊緣2015處之與部分2302之一者(邊緣2015處部分2302當中之一各自部分)直接接觸之一部分2111及在邊緣2016處之與部分2302之一者(邊緣2016處部分2302當中之一各自部分)直接接觸之一部分2111。因此，控制線2021、2021、2023及2024之各者可包括具有不同電阻之部分(例如，在邊緣2015及2016處之各自部分2111及2302)。舉例而言，部分2302 (例如，矽化物)之各者可具有小於部分2111 (例如，n型或p型多晶矽)之各者之一電阻。 選擇閘1763及1764之各者可包括在邊緣2015處之與部分2302之一者(邊緣2015處部分2302當中之一各自部分)直接接觸之一部分2121及在邊緣2016處之與部分2302之一者(邊緣2016處部分2302當中之一各自部分)直接接觸之一部分2121。因此，選擇閘1763及1764之各者可包括具有不同電阻之部分(例如，在邊緣2015及2016處之各自部分2121及2302)。舉例而言，部分2302 (例如，矽化物)之各者可具有小於部分2121 (例如，n型或p型多晶矽)之各者之一電阻。 圖24展示一記憶體裝置2400，其可係圖21之記憶體裝置1700或圖23之記憶體裝置2200之一變動。如圖24中展示，記憶體裝置2400可包括部分2402。部分2402之各者可與選擇閘1763及1764之各者之部分2121當中之一各自部分直接接觸。因此，在記憶體裝置2400中，在邊緣2015及2016處之選擇閘1763及1764以及在邊緣2015與2016之間之選擇閘1763及1764可具有部分2402及2121。此不同於其中僅邊緣2015及2016處之選擇閘1763及1764具有不同電阻之部分(例如，圖21中之部分2102及2121以及圖23中之部分2302及2121)之圖21之記憶體裝置1700以及圖23之記憶體裝置2300。 在圖24中，形成部分2402可包括類似於用於形成記憶體裝置1700之部分2102 (圖21)之程序之程序或類似於用於形成記憶體裝置2200之部分2302 (圖23)之程序之程序。舉例而言，在圖24中，在形成定位於選擇閘1763及1764上方之元件(例如，記憶體胞串1741至1746、控制線2021、2021、2023及2024以及選擇閘1861及1862)之前，可使用類似於形成記憶體裝置1700 (圖21)之部分2102 (例如，金屬部分)之程序之程序來形成圖24之記憶體裝置2400之部分2402。替代地，在形成定位於選擇閘1763及1764上方之元件之前，可使用類似於形成記憶體裝置2200 (圖23)之部分2302 (例如，矽化物部分)之程序之程序來形成圖24之記憶體裝置2400之部分2402。因此，在記憶體裝置2400之選擇閘1763及1764中之部分2402之各者可係一金屬部分(例如，類似於圖21之部分2102之各者)或矽化物部分(例如，類似於圖23之部分2302之各者)。 圖24亦展示包括部分2404之記憶體裝置2400。部分2404之各者可係一金屬部分或矽化物部分。舉例而言，可使用類似於上文參考圖17至圖21描述之程序之程序形成部分2404，使得部分2404之各者可係一金屬部分(例如，類似於圖21之部分2102)。在另一實例中，可使用類似於上文參考圖22及圖23描述之程序之程序形成部分2404，使得部分2404之各者可係矽化物部分(例如，類似於圖23之部分2302)。因此，在記憶體裝置2400中，選擇閘1861及1862之各者可包括一多晶部分(例如，部分2101之一者)及一金屬或矽化物部分(例如，部分2404之一者)。類似地，控制線2021、2021、2023及2024之各者可包括一多晶部分(例如，部分2111之一者)及一金屬或矽化物部分(例如，部分2404之一者)。 與上文描述之記憶體裝置(例如，上文參考圖2A至圖3G描述之記憶體裝置200及300)中使用之偏壓技術類似或相同之偏壓技術可用於圖5A至圖24之記憶體裝置中。因此，除了結構之改良之外(例如，上文參考圖5A至圖24描述之汲極及源極選擇閘及控制線處之減少之電阻)，圖5A至圖24之記憶體裝置亦可包括類似於上文參考圖2A至圖3G描述之記憶體裝置200及300之操作之操作(例如，偏壓技術)之改良。 設備(例如，記憶體裝置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200)及方法(例如，與記憶體裝置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200相關聯之操作方法及形成此等記憶體裝置之方法(例如，程序))之圖解旨在提供各項實施例之結構之一般理解且不旨在提供可能使用本文中描述之結構之設備之全部元件及特徵之一完整描述。本文中之一設備係指(例如)一裝置(例如，記憶體裝置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200之任一者)或包括諸如記憶體裝置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200之任一者之一裝置之一系統(例如，一電腦、一蜂巢式電話或其他電子系統)。 可以數個方式(包括經由軟體模擬)實施上文參考圖1至圖24描述之任何組件。因此，上文描述之設備(例如，記憶體裝置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200或此等記憶體裝置之各者之部分，包括此等記憶體裝置中之一控制單元，諸如控制單元116 (圖1)及選擇電路241至252)可在本文中全部特性化為「模組」。此等模組可包括視需要及/或視情況用於各項實施例之特定實施方案之硬體電路、單及/或多處理器電路、記憶體電路、軟體程式模組及物件及/或韌體及其等之組合。舉例而言，此等模組可包括於諸如一軟體電信號模擬封裝、一功率使用及範圍模擬封裝、一電容-電感模擬封裝、一功率/熱消散模擬封裝、一信號傳輸-接收模擬封裝及/或用於操作或模擬各項潛在實施例之操作之軟體及硬體之一組合之一系統操作模擬封裝中。 記憶體裝置100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700及2200可包含於諸如高速電腦、通信及信號處理電路、單或多處理器模組、單或多嵌入式處理器、多核心處理器、訊息資訊交換機及特定應用模組(包括多層、多晶片模組)之設備(例如，電子電路)中。可進一步包括此等設備作為諸如電視機、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作站、無線電、視訊播放器、音訊播放器(例如，MP3 (動畫專家組、音訊層3)播放器)、車輛、醫療裝置(例如，心臟監測器、血壓監測器等)、機上盒及其他者之各種其他設備(例如，電子系統)內之子組件。 上文參考圖1至圖24描述之實施例包括使用串聯耦合於一導電線與一記憶體裝置之一第一記憶體胞串之間之第一選擇閘及第二選擇閘以及串聯耦合於導電線與記憶體裝置之一第二記憶體胞串之間之第三選擇閘及第四選擇閘之設備及方法。記憶體裝置可包括第一選擇線、第二選擇線、第三選擇線及第四選擇線以在記憶體裝置之一操作期間分別將第一電壓、第二電壓、第三電壓及第四電壓分別提供至第一選擇閘、第二選擇閘、第三選擇閘及第四選擇閘。第一電壓及第二電壓可具有一相同值。第三電壓及第四電壓可具有不同值。描述包括額外設備及方法之其他實施例。 在詳細描述及發明申請專利範圍中，由術語「至少一者」結合之一物項清單可意謂所列舉物項之任何組合。舉例而言，若列舉物項A、B及C，則片語「A、B及C之至少一者」可意謂僅A；僅B；僅C；A及B；A及C；B及C；或A、B及C。 上文描述及圖式繪示本發明之一些實施例以使熟習此項技術者能夠實踐本發明之實施例。其他實施例可併入結構、邏輯、電、程序及其他改變。實例僅代表可能變動。一些實施例之部分及特徵可包括於其他實施例之部分及特徵中或由其他實施例之部分及特徵取代。熟習此項技術者在閱讀且理解上文描述之後將明白諸多其他實施例。
100‧‧‧記憶體裝置
102‧‧‧記憶體陣列
103‧‧‧記憶體胞
104‧‧‧線
105‧‧‧線
107‧‧‧電壓產生器
108‧‧‧列存取電路
109‧‧‧行存取電路
110‧‧‧線
111‧‧‧線
112‧‧‧位址暫存器
114‧‧‧資料輸入/輸出電路
116‧‧‧控制電路
200‧‧‧記憶體裝置
200D‧‧‧圖表
200E‧‧‧圖表
202‧‧‧記憶體陣列
2030‧‧‧區塊
2031‧‧‧區塊
210‧‧‧記憶體胞
211‧‧‧記憶體胞
212‧‧‧記憶體胞
213‧‧‧記憶體胞
2200‧‧‧控制線
2201‧‧‧控制線
2210‧‧‧控制線
2211‧‧‧控制線
2220‧‧‧控制線
2221‧‧‧控制線
2230‧‧‧控制線
2231‧‧‧控制線
231‧‧‧記憶體胞串
232‧‧‧記憶體胞串
233‧‧‧記憶體胞串
234‧‧‧記憶體胞串
235‧‧‧記憶體胞串
236‧‧‧記憶體胞串
237‧‧‧記憶體胞串
238‧‧‧記憶體胞串
239‧‧‧記憶體胞串
240‧‧‧記憶體胞串
241‧‧‧選擇電路
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252’‧‧‧選擇電路
261‧‧‧選擇閘
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266‧‧‧選擇閘
270‧‧‧線
271‧‧‧線
272‧‧‧線
280‧‧‧結構
281’‧‧‧選擇線
281A‧‧‧選擇線
281’A‧‧‧選擇線
281’’A‧‧‧連接
281B‧‧‧選擇線
281’B‧‧‧選擇線
281C‧‧‧選擇線
281’C‧‧‧選擇線
282’‧‧‧選擇線
282A‧‧‧選擇線
282’A‧‧‧選擇線
282B‧‧‧選擇線
282’B‧‧‧選擇線
282C‧‧‧選擇線
282’C‧‧‧選擇線
283’‧‧‧選擇線
283A‧‧‧選擇線
283’A‧‧‧選擇線
283’’A‧‧‧連接
283B‧‧‧選擇線
283’B‧‧‧選擇線
284’‧‧‧選擇線
284A‧‧‧選擇線
284’A‧‧‧選擇線
284B‧‧‧選擇線
284’B‧‧‧選擇線
291‧‧‧記憶體胞串
292‧‧‧記憶體胞串
299‧‧‧線
300‧‧‧記憶體裝置
300D‧‧‧圖表
300E‧‧‧圖表
301‧‧‧部分
302‧‧‧部分
303‧‧‧部分
304‧‧‧結構
305‧‧‧結構
306‧‧‧結構
307‧‧‧結構
309‧‧‧層級
310‧‧‧層級
311‧‧‧層級
312‧‧‧層級
313‧‧‧層級
314‧‧‧層級
315‧‧‧層級
323‧‧‧側壁
331‧‧‧柱
332‧‧‧柱
333‧‧‧柱
334‧‧‧柱
339‧‧‧側壁
343‧‧‧部分
344‧‧‧部分
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345’‧‧‧部分
346‧‧‧部分
347‧‧‧位置
351‧‧‧片段
352‧‧‧片段
353‧‧‧片段
354‧‧‧片段
381’‧‧‧側壁
381A‧‧‧側壁
381B‧‧‧側壁
390‧‧‧基板
400‧‧‧記憶體裝置
500‧‧‧記憶體裝置
521‧‧‧柱孔
522‧‧‧柱孔
531‧‧‧柱
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600‧‧‧記憶體裝置
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700‧‧‧記憶體裝置
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821‧‧‧柱孔
821’‧‧‧柱孔
822‧‧‧柱孔
822’‧‧‧柱孔
831‧‧‧柱
832‧‧‧柱
900‧‧‧記憶體裝置
921‧‧‧柱孔
921’‧‧‧柱孔
922‧‧‧柱孔
922’‧‧‧柱孔
931‧‧‧柱
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1000‧‧‧記憶體裝置
1031‧‧‧柱
1032‧‧‧柱
1080‧‧‧開口
1081‧‧‧材料
1100‧‧‧記憶體裝置
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1132‧‧‧柱
1180‧‧‧開口
1181‧‧‧材料
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1200‧‧‧記憶體裝置
1221‧‧‧柱孔
1222‧‧‧柱孔
1231‧‧‧柱
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1300‧‧‧記憶體裝置
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1700‧‧‧記憶體裝置
1720‧‧‧材料
1731‧‧‧柱
1732‧‧‧柱
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1736‧‧‧柱
1741‧‧‧記憶體胞串
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1746‧‧‧記憶體胞串
1751‧‧‧材料
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1763‧‧‧選擇閘
1764‧‧‧選擇閘
1780‧‧‧材料
1801‧‧‧開口
1802‧‧‧開口
1803‧‧‧開口
1804‧‧‧開口
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1861‧‧‧選擇閘
1862‧‧‧選擇閘
1901‧‧‧材料
2002‧‧‧凹槽
20030‧‧‧區塊
20031‧‧‧區塊
2015‧‧‧邊緣
2016‧‧‧邊緣
2020‧‧‧控制線
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2022‧‧‧控制線
2023‧‧‧控制線
2101‧‧‧部分
2102‧‧‧部分
2111‧‧‧部分
2121‧‧‧部分
2200‧‧‧記憶體裝置
2302‧‧‧部分
2400‧‧‧記憶體裝置
2402‧‧‧部分
2404‧‧‧部分
BL0‧‧‧信號
BL1‧‧‧信號
BL2‧‧‧信號
D1‧‧‧距離
D1’‧‧‧距離
D2‧‧‧距離
D3‧‧‧距離
D4‧‧‧距離
D4’‧‧‧距離
D5‧‧‧距離
D6‧‧‧距離
D7‧‧‧距離
SGDA‧‧‧信號
SGDB‧‧‧信號
SGDC‧‧‧信號
SGS‧‧‧信號
SGSA‧‧‧信號
SGSB‧‧‧信號
SGSC‧‧‧信號
SRC‧‧‧信號
T1‧‧‧厚度
T1’‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
T4’‧‧‧厚度
Vcc‧‧‧供應電壓
Vss‧‧‧供應電壓
WL00‧‧‧信號
WL10‧‧‧信號
WL20‧‧‧信號
WL30‧‧‧信號
WL01‧‧‧信號
WL11‧‧‧信號
WL21‧‧‧信號
WL31‧‧‧信號
圖1展示根據本文中描述之一些實施例之呈一記憶體裝置之形式之一設備之一方塊圖。 圖2A展示根據本文中描述之一些實施例之包括具有記憶體胞串、選擇電路及雙汲極選擇線之一記憶體陣列之一記憶體裝置之一部分之一方塊圖。 圖2B展示根據本文中描述之一些實施例之包括雙汲極選擇閘之圖2A之記憶體裝置之一示意圖。 圖2C展示根據本文中描述之一些實施例之圖2B之記憶體裝置之一部分之一示意圖。 圖2D係展示根據本文中描述之一些實施例之在記憶體裝置之讀取、寫入及擦除操作期間提供至圖2A至圖2C之記憶體裝置之信號之電壓之例示性值之一圖表。 圖2E係根據本文中描述之一些實施例之提供至圖2A至圖2C之記憶體裝置之一變動之信號之電壓之例示性值之一圖表。 圖2F展示根據本文中描述之一些實施例之圖2A至圖2C之記憶體裝置之一部分之一結構之一側視圖。 圖2G展示根據本文中描述之一些實施例之圖2F之記憶體裝置之部分之結構之一俯視圖。 圖2H展示根據本文中描述之一些實施例之包括記憶體裝置之一些部分之側壁之圖2F之記憶體裝置之結構之一部分之細節。 圖2I至圖2M展示根據本文中描述之一些實施例之圖2H之記憶體裝置之一些部分之不同側壁之間之距離之變動及圖2H之記憶體裝置200之部分之選擇閘之厚度之變動。 圖3A展示根據本文中描述之一些實施例之包括雙汲極選擇線及雙源極選擇線之另一記憶體裝置(其可係圖2A之記憶體裝置之一變動)之一部分之一方塊圖。 圖3B展示根據本文中描述之一些實施例之包括雙汲極選擇閘及雙源極選擇閘之圖3A之記憶體裝置之一示意圖。 圖3C展示根據本文中描述之一些實施例之圖3B之記憶體裝置之一部分之一示意圖。 圖3D係展示根據本文中描述之一些實施例之在記憶體裝置之讀取、寫入及擦除操作期間提供至圖3A至圖3C之記憶體裝置之信號之電壓之例示性值之一圖表。 圖3E係根據本文中描述之一些實施例之提供至圖3A至圖3C之記憶體裝置之一變動之信號之電壓之例示性值之一圖表。 圖3F展示根據本文中描述之一些實施例之圖3A至圖3C之記憶體裝置之一部分之一結構之一側視圖。 圖3G展示根據本文中描述之一些實施例之圖3F之記憶體裝置之部分之結構之一俯視圖。 圖4A及圖4B分別展示根據本文中描述之一些實施例之包括三汲極選擇閘及三源極選擇閘之一記憶體裝置之一部分之一示意圖及一結構。 圖5A至圖16展示根據本文中描述之一些實施例之形成包括多個選擇閘之記憶體裝置之程序。 圖17至圖21展示根據本文中描述之一些實施例之形成包括各具有不同電阻之部分(例如，多晶部分及金屬部分)之汲極選擇閘之記憶體裝置之程序。 圖22及圖23展示根據本文中描述之一些實施例之形成包括各具有不同電阻之部分(例如，多晶部分及矽化物部分)之汲極選擇閘之記憶體裝置之程序。 圖24展示根據本文中描述之一些實施例之包括各具有不同電阻之部分之汲極選擇閘及源極選擇閘之一記憶體裝置。

Claims (45)

  1. 一種記憶體設備，其包含：一導電線；一第一記憶體胞串及一第二記憶體胞串；及一第一選擇閘及一第二選擇閘，其等串聯耦合於該導電線與該第一記憶體胞串之間，該第一選擇閘定位於該設備之一第一層級中，該第二閘定位於該設備之一第二層級中；一第三選擇閘及一第四選擇閘，其等串聯耦合於該導電線與該第二記憶體胞串之間，該第三選擇閘定位於該第一層級中，該第四選擇閘定位於該第二層級中；一第一選擇線，其在該設備之一操作期間將一第一電壓提供至該第一選擇閘；一第二選擇線，其在該操作期間將一第二電壓提供至該第二選擇閘，該第一電壓及該第二電壓具有一相同值；一第三選擇線，其在該操作期間將一第三電壓提供至該第三選擇閘；及一第四選擇線，其在該操作期間將一第四電壓提供至該第四選擇閘，該第三電壓及該第四電壓具有不同值。
  2. 如請求項1之記憶體設備，其進一步包含：第一控制線，其等耦合至該第一記憶體胞串；及第二控制線，其等耦合至該第二記憶體胞串，該等第二控制線不同於該等第一控制線，且該操作包括將資訊儲存於該第一記憶體胞串之一記憶體胞中之一操作及自該第一記憶體胞串之一記憶體胞讀取資訊之一操作之一者。
  3. 如請求項1之記憶體設備，其進一步包含由該第一記憶體胞串及該第二記憶體胞串共用之控制線，且該操作包括將資訊儲存於該第一記憶體胞串之一記憶體胞中之一操作及自該記憶體胞串之一記憶體胞讀取資訊之一操作之一者。
  4. 如請求項1之記憶體設備，其中：該第一選擇線在該設備之一額外操作期間將一第五電壓提供至該第一選擇閘；該第二選擇線在該額外操作期間將一第六電壓提供至該第二選擇閘，該第五電壓及該第六電壓具有一相同值；該第三選擇線在該額外操作期間將一第七電壓提供至該第三選擇閘；且該第四選擇線在該額外操作期間將一第八電壓提供至該第四選擇閘，該第七電壓及該第八電壓具有一相同值，且該第五電壓及該第七電壓具有不同值。
  5. 如請求項1之記憶體設備，其中由該設備之一相同信號提供該第一電壓及該第三電壓。
  6. 如請求項1之記憶體設備，其中由該設備之不同信號提供該第一電壓及該第三電壓。
  7. 如請求項1之記憶體設備，其進一步包含一基板，其中該第一記憶體胞串定位於該基板與該第一選擇閘及該第二選擇閘之間。
  8. 如請求項1之記憶體設備，其中該設備包含一記憶體裝置，該記憶體裝置包括記憶體胞之一第一區塊及記憶體胞之一第二區塊，該第一記憶體串包括於記憶體胞之該第一區塊中，該第二記憶體胞串包括於記憶體胞之該第二區塊中，且其中若記憶體胞之該第二區塊係一取消選擇區塊，則在該操作期間，該第三電壓具有大於該第四電壓之一值之一值。
  9. 如請求項1之記憶體設備，其中該設備包含一記憶體裝置，該記憶體裝置包括記憶體胞之一第一區塊及記憶體胞之一第二區塊，該第一記憶體串包括於記憶體胞之該第一區塊中，該第二記憶體胞串包括於記憶體胞之該第二區塊中，且其中若記憶體胞之該第二區塊係一選定區塊，則在一擦除操作期間，該第三電壓具有小於該第四電壓之一值之一值。
  10. 如請求項1之記憶體設備，其進一步包含一基板，其中該第一選擇閘及該第二選擇閘定位於該第一記憶體胞串與該基板之間。
  11. 如請求項1之記憶體設備，其進一步包含：一第五選擇閘，其與在該導電線與該第一記憶體胞串之間之該第一選擇閘及該第二選擇閘串聯耦合；及一第六選擇閘，其與在該導電線與該第二記憶體胞串之間之該第三選擇閘及該第四選擇閘串聯耦合。
  12. 如請求項1之記憶體設備，其中該第一選擇閘包括一第一部分及接觸該第一部分之一第二部分，且該第一部分及該第二部分具有不同電阻。
  13. 如請求項12之記憶體設備，其中該第一部分係一多晶矽部分且該第二部分係一金屬部分及矽化物部分之一者。
  14. 如請求項1之記憶體設備，其中該第一選擇閘、該第二選擇閘、該第三選擇閘及該第四選擇閘之各者包括一場效應電晶體結構。
  15. 如請求項1之記憶體設備，其中該第一選擇閘、該第二選擇閘、該第三選擇閘及該第四選擇閘之各者包括一電荷儲存元件。
  16. 如請求項1之記憶體設備，其中該第一記憶體胞串及該第二記憶體胞串之各者包括一記憶體胞，該記憶體胞包括一浮動閘極記憶體胞結構。
  17. 如請求項1之記憶體設備，其中該第一記憶體胞串及該第二記憶體胞串之各者包括一記憶體胞，該記憶體胞包括一電荷捕捉記憶體胞結構。
  18. 一種記憶體設備，其包含：一柱(pillar)，其在一導電材料區域與一源極之間延伸，該柱包括一第一片段(segment)、一第二片段及一第三片段，該第二片段介於該第一片段與該第三片段之間；一第一選擇閘，其沿著該柱之該第一片段定位且包括具有在距該柱之該第一片段之一第一距離處之側壁之一導電材料；一第二選擇閘，其沿著該柱之該第二片段定位且包括具有在距該柱之該第二片段之一第二距離處之一側壁之一導電材料；一記憶體胞串及複數個導電材料，其等沿著該柱之該第三片段定位，該複數個導電材料之各導電材料包括在距該柱之該第三片段之一第三距離處之側壁，該第三距離不同於該第一距離及該第二距離之各者，該第一選擇閘及該第二選擇閘在該設備之一操作期間接收具有不同值之電壓。
  19. 如請求項18之記憶體設備，其進一步包含耦合至額外複數個導電材料之一額外記憶體胞串，該額外複數個導電材料不同於沿著該柱之該第三片段定位之該複數個導電材料，其中該操作包括將資訊儲存於該額外記憶體胞串之一記憶體胞中之一操作及自該額外記憶體胞串之一記憶體胞讀取資訊之一操作之一者，且該複數個導電材料係該設備之第一控制線之部分，且該額外複數個導電材料係該設備之第二控制線之部分。
  20. 如請求項18之記憶體設備，其進一步包含一額外記憶體胞串，其中該複數個導電材料係該設備之控制線之部分，該額外記憶體胞串與沿著該柱之該第三片段定位之該記憶體胞串共用該等控制線，且該操作包括將資訊儲存於該額外記憶體胞串之一記憶體胞中之一操作及自該額外記憶體胞串之一記憶體胞讀取資訊之一操作之一者。
  21. 如請求項18之記憶體設備，其中該操作包括自該記憶體胞串之記憶體胞擦除資訊。
  22. 如請求項18之記憶體設備，其中該第三距離大於該第一距離及該第二距離之各者。
  23. 如請求項18之記憶體設備，其中該第一選擇閘介於該導電材料區域與該記憶體胞串之間，且該導電材料區域係該設備之一資料線之部分。
  24. 如請求項18之記憶體設備，其中該第一選擇閘介於該記憶體胞串與該源極之間。
  25. 如請求項18之記憶體設備，其中該第一選擇閘及該第二選擇閘之至少一者包括一金屬部分。
  26. 如請求項18之記憶體設備，其中該第一選擇閘及該第二選擇閘之至少一者包括矽化物部分。
  27. 一種記憶體設備，其包含：一柱，其在一導電材料區域與一源極之間延伸，該柱包括一第一片段、一第二片段及一第三片段，該第二片段介於該第一片段與該第三片段之間；一第一選擇閘，其沿著該柱之該第一片段定位，該第一選擇閘包括具有一第一厚度之一導電材料；一第二選擇閘，其沿著該柱之該第二片段定位，該第二選擇閘包括具有一第二厚度之一導電材料，該第一厚度大於該第二厚度；及一記憶體胞串及控制線，其等沿著該柱之該第三片段定位。
  28. 如請求項27之記憶體設備，其中該柱包括一第一導電類型之一第一材料及一第二導電類型之一第二材料，該第一材料在該柱之該第一片段中之一位置處接觸該第二材料。
  29. 如請求項28之記憶體設備，其中該第一導電類型包括n型，且該第二導電類型包括p型。
  30. 如請求項27之記憶體設備，其中該第一選擇閘及該第二選擇閘之至少一者之該導電材料包括一金屬部分。
  31. 如請求項27之記憶體設備，其中該第一選擇閘及該第二選擇閘之至少一者之該導電材料包括矽化物部分。
  32. 如請求項27之記憶體設備，其中該第一選擇閘及該第二選擇閘之至少一者之該導電材料包括一第一部分及一第二部分，該第一部分介於該柱與該第二部分之間，該第一部分包括多晶矽，且該第二部分包括金屬及矽化物之一者。
  33. 如請求項27之記憶體設備，其中該第一選擇閘及該第二選擇閘在該設備之一操作期間接收具有不同值之電壓。
  34. 一種記憶體設備，其包含：一柱，其在一導電材料區域與一源極之間延伸；一第一選擇閘，其沿著該柱之一第一片段定位，該第一選擇閘包括一第一導電部分及接觸該第一導電部分之一第二導電部分，該第一導電部分及該第二導電部分具有不同電阻；一第二選擇閘，其沿著該柱之一第二片段定位，該第二選擇閘包括一第一導電部分及接觸該第一導電部分之一第二導電部分，該第二選擇閘之該第一導電部分及該第二導電部分具有不同電阻；及一記憶體胞串及控制線，其等沿著該柱之一第三片段定位。
  35. 如請求項34之記憶體設備，其中在該第一選擇閘及該第二選擇閘之至少一者中，該第一導電部分係一多晶矽部分且該第二導電部分係一金屬部分。
  36. 如請求項34之記憶體設備，其中在該第一選擇閘及該第二選擇閘之至少一者中，該第一導電部分係一多晶矽部分且該第二導電部分係矽化物部分。
  37. 如請求項34之記憶體設備，其中該等控制線之至少一個導電線包括一第一導電部分及接觸該至少一個導電線之該第一導電部分之一第二導電部分，該至少一個導電線之該第一導電部分及該第二導電部分具有不同電阻。
  38. 如請求項37之記憶體設備，其中該至少一個導電線之該第二導電部分包括一金屬部分或矽化物部分。
  39. 如請求項34之記憶體設備，其中該第一選擇閘及該第二選擇閘在該設備之一操作期間接收具有不同值之電壓。
  40. 一種用於操作一記憶體設備之方法，該方法包含：在一記憶體裝置之一操作期間將一第一電壓施加至該記憶體裝置之一第一選擇線，該第一選擇線耦合至該記憶體裝置之一第一選擇閘；在該操作期間將一第二電壓施加至該記憶體裝置之一第二選擇線，該第一電壓及該第二電壓具有一相同值，該第二選擇線耦合至該記憶體裝置之一第二選擇閘，該第一選擇閘定位於該設備之一第一層級中，該第二閘定位於該設備之一第二層級中，該第一選擇閘及該第二選擇閘串聯耦合於一資料線與該記憶體裝置之一第一記憶體胞串之間；在該操作期間將一第三電壓施加至一記憶體裝置之一第三選擇線，該第三選擇線耦合至該記憶體裝置之第三選擇閘；及在該操作期間將一第四電壓施加至該記憶體裝置之一第四選擇線，該第三電壓及該第四電壓具有不同值，該第四選擇線耦合至該記憶體裝置之一第四選擇閘，該第三選擇閘定位於該設備之該第一層級中，該第四閘定位於該設備之該第二層級中，該第三選擇閘及該第四選擇閘串聯耦合於該資料線與該記憶體裝置之一第二記憶體胞串之間。
  41. 如請求項40之用於操作一記憶體設備之方法，其中該第一記憶體胞及該第二記憶體胞耦合至相同存取線。
  42. 如請求項40之用於操作一記憶體設備之方法，其中該第一記憶體胞串及該第二記憶體胞串耦合至不同存取線。
  43. 如請求項40之用於操作一記憶體設備之方法，其進一步包含：在該操作期間自該第一記憶體胞串之一記憶體胞讀取資訊。
  44. 如請求項40之用於操作一記憶體設備之方法，其進一步包含：在該操作期間將資訊儲存於該第一記憶體胞串之一記憶體胞中。
  45. 如請求項40之用於操作一記憶體設備之方法，其進一步包含：在該記憶體裝置之一額外操作期間將一第五電壓施加至該第一選擇線及該第三選擇線；及在該額外操作期間將一第六電壓施加至該第二選擇線及該第四選擇線，該第五電壓及該第六電壓具有不同值。
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