JP2008192708A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１において、データ線５０の延在方向に隣接する複数個のメモリセルユニット２０の第１の選択トランジスタ２２の各々の制御電極を一体化し第１の選択信号線７１を構成し、第２の選択トランジスタ２３の各々の制御電極を一体化し第２の選択信号線７２を構成する。第１の選択信号線７１に対して、第２の選択信号線は、データ線５０の延在方向に半配列ピッチ分ずれている。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、特に複数個のメモリセルを電気的に直列に接続したメモリストリングスの一端に選択トランジスタを介してデータ線が電気的に接続された構造を備えた不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置、特に電気的にデータ消去が可能であり、しかも大記憶容量化が可能であるＮＡＮＤ型フラッシュメモリの開発が進められている。ＮＡＮＤ型フラッシュメモリは、複数個のメモリセルユニットを規則的に配列してメモリセルアレイを構築している。メモリセルユニットの一端にはソース線が接続され、他端にはデータ線が接続されている。

１つのメモリセルユニットは、複数個のメモリセルを電気的に直列に接続したメモリストリングスと、メモリストリングスの一端に電気的に接続されたソース側選択トランジスタと、メモリストリングスの他端に電気的に接続されたドレイン側選択トランジスタとを備えている。ソース側選択トランジスタのソース領域にはソース線が接続され、ゲート電極には例えば共通の信号線が接続されている。ドレイン側選択トランジスタのドレイン領域にはデータ線が接続され、ゲート電極にはドレイン側選択信号線（ドレイン側セレクトゲートライン）が接続されている。メモリストリングスのそれぞれのメモリセルは電荷蓄積領域を有するトランジスタにより構成され、このトランジスタのゲート電極にはワード線が接続されている。電荷蓄積領域にはデータとなる電荷を蓄積することができる。

ワード線は、メモリストリングスのメモリセルの配列間隔と同一の配列間隔において、メモリセルの配列方向とは直行する方向に延在している。データ線は、ワード線の延在方向に配列されたメモリセルユニットの配列間隔と同一の配列間隔において、メモリセルの配列方向と同一方向に延在している。ソース側選択信号線は、メモリストリングスの一端のメモリセルに接続されたワード線に隣接し、このワード線と同一方向に延在している。ドレイン側選択信号線は、メモリストリングスの他端のメモリセルに接続されたワード線に隣接し、このワード線と同一方向に延在している。ソース側選択信号線及びドレイン側選択信号線には、ワード線と同一導電層において同一導電性材料、具体的には製造プロセス上の高温度熱処理に耐え得るゲート材が使用されている。

この種のＮＡＮＤ型フラッシュメモリに関しては、例えば下記特許文献１に記載されている。

特開２００２−２９９４７８号公報

前述のＮＡＮＤ型フラッシュメモリにおいては、以下の点について配慮がなされていなかった。ＮＡＮＤ型フラッシュメモリの大記憶容量化に伴い、メモリセルのセルサイズがシュリンク化される傾向にある。このシュリンク化に合わせてワード線のラインアンドスペースの寸法も小さくなり、ドレイン側選択信号線の配線幅が減少する傾向にある。このため、ドレイン側選択信号線の抵抗値が増大し、特にデータ読み出し動作速度が低下する。

同様に、メモリセルのセルサイズのシュリンク化に伴い、メモリセルユニット幅並びにメモリセルユニット間隔が減少する傾向にあり、データ線の配線幅が減少する傾向にある。このため、データ線の抵抗値が増大し、特にデータ読み出し動作速度が低下する。

本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することにある。更に、本発明の他の目的は、選択信号線の抵抗値を減少することにより、データ読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することにある。更に本発明の他の目的は、データ線の抵抗値を減少することにより、データ読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することにある。

上記課題を解決するために、本発明の実施の形態に係る第１の特徴は、不揮発性半導体記憶装置において、データ線と、電荷蓄積領域を持つメモリセルが複数個電気的に直列に接続された第１のメモリストリングスを有し、その一端からデータ線に電気的に直列に接続された第１の選択トランジスタ及び第２の選択トランジスタを有する第１のメモリセルユニットと、第１のメモリストリングスと同一構造を持つ第２のメモリストリングスを有し、その一端からデータ線に電気的に直列に接続された第３の選択トランジスタ及び第４の選択トランジスタを有し、第１のメモリセルユニットに隣接する第２のメモリセルユニットと、第１のメモリストリングスと同一構造を持つ第３のメモリストリングスを有し、その一端からデータ線に電気的に直列に接続された第５の選択トランジスタ及び第６の選択トランジスタを有し、第２のメモリセルユニットに隣接する第３のメモリセルユニットと、第１のメモリセルユニットの第１の選択トランジスタのゲート電極及び第２のメモリセルユニットの第３の選択トランジスタのゲート電極に電気的に接続された第１の選択信号線と、第２のメモリセルユニットの第４の選択トランジスタのゲート電極及び第３のメモリセルユニットの第６の選択トランジスタのゲート電極に電気的に接続された第２の第２の選択信号線とを備える。

本発明の実施の形態に係る第２の特徴は、不揮発性半導体記憶装置において、電荷蓄積領域を持つメモリセルが複数個電気的に直列に接続されるとともに基板表面上にメモリセルが積層された第１のメモリストリングスを有し、第１のメモリストリングス上においてその一端に電気的に直列に接続されたエンハンスメント型の第１の選択トランジスタ及び第１の選択トランジスタ上においてそれに電気的に直列に接続されたディプレッション型の第２の選択トランジスタを有する第１のメモリセルユニットと、第１のメモリストリングスと同一構造を持つ第２のメモリストリングスを有し、第２のメモリストリングス上においてその一端に電気的に直列に接続されたディプレッション型の第３の選択トランジスタ及び第３の選択トランジスタ上においてそれに電気的に直列に接続されたエンハンスメント型の第４の選択トランジスタを有し、第１のメモリセルユニットに隣接して配設された第２のメモリセルユニットと、第１の選択トランジスタ及び第３の選択トランジスタに接続された第１の選択信号線と、第２の選択トランジスタ及び第４の選択トランジスタに接続された第２の選択信号線と、第１のメモリセルユニット上及び第２のメモリセルユニット上に跨って配設され、第１のメモリセルユニットの第２の選択トランジスタ及び第２のメモリセルユニットの第４の選択トランジスタに電気的に接続されたデータ線とを備える。

本発明によれば、動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することができる。更に、本発明によれば、選択信号線の抵抗値を減少することができ、データ読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することができる。更に、本発明によれば、データ線の抵抗値を減少することができ、データ読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態は、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリに本発明を適用した例を説明するものである。

（第１の実施の形態）
本発明の第１の実施の形態は、ＮＡＮＤ型フラッシュメモリの選択トランジスタ及びそれを選択する選択信号線に本発明を適用した例を説明するものである。

［ＮＡＮＤ型フラッシュメモリのシステム全体の構成］
図６に示すように、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２と、セレクトゲートドライバ７と、セレクトゲートデコーダ８と、ワード線ドライバ３と、ワード線デコーダ４と、センスアンプ５と、カラムデコーダ６とを備えている。

セレクトゲートドライバ７及びセレクトゲートデコーダ８はメモリセルアレイ２の右辺（第１の辺）に沿って配設されている。セレクトゲートドライバ７は、メモリセルアレイ２において、図６中、左右方向に延在し、上下方向に等間隔に配列される選択信号線７０を駆動する（選択又は非選択する）。セレクトゲートデコーダ８はセレクトゲートドライバ７の駆動制御を行う。

ワード線ドライバ３及びワード線デコーダ４はメモリセルアレイ２の右辺に対向する左辺（第２の辺）に沿って配設されている。ワード線ドライバ３はワード線３０を駆動する（選択又は非選択する）。ワード線デコーダ４はワード線ドライバ３を駆動制御する。

センスアンプ５及びカラムデコーダ６はメモリセルアレイ２の右辺と左辺との間に挟まれた上辺（第３の辺）及び下辺（第４の辺）に沿って分割配置されている。すなわち、センスアンプ５は２つに分割されたセンスアンプ５Ａ及び５Ｂにより構成され、カラムデコーダ６は２つに分割されたカラムデコーダ６Ａ及び６Ｂにより構成されている。センスアンプ５Ａ及びカラムデコーダ６Ａはメモリセルアレイ２の上辺に沿って配設され、センスアンプ５Ｂ及びカラムデコーダ６Ｂはメモリセルアレイ２の下辺に沿って配設されている。センスアンプ５Ａ、５Ｂは、いずれもデータ線５０に接続され、メモリセルアレイ２のメモリセルに記憶されたデータをデータ線５０を通して読み出し増幅する。カラムデコーダ６はセンスアンプ５を駆動制御する。

［ＮＡＮＤ型フラッシュメモリのメモリセルユニットの回路構成］
メモリセルアレイ２には、図５に示すメモリセルユニット２０が行列状に配列されている。メモリセルユニット２０は、電気的に直列に接続された複数個のメモリセル２１１、２１２、２１３及び２１４を有するメモリストリングス（メモリセル列）２１と、メモリストリングス２１の一端のメモリセル２１１のソースに電気的に直列に接続された選択トランジスタ２４と、メモリストリングス２１の他端のメモリセル２１４のドレインに電気的に直列に接続された第１（又は第３又は第５）の選択トランジスタ２２と、この第１の選択トランジスタ２２のドレインに電気的に直列に接続された第２（又は第４又は第６）の選択トランジスタ２３とを備えている。

メモリストリングス２１のそれぞれのメモリセル２１１−２１４は、いずれも同一構造を有し、少なくとも電荷蓄積領域を有するトランジスタ、更に詳細にはｎチャネル導電型絶縁ゲート型電界効果トランジスタ（IGFET）により構成されている。メモリセル２１１のドレインはメモリセル２１２のソースに、メモリセル２１２のドレインはメモリセル２１３のソースに、メモリセル２１３のドレインはメモリセル２１４のソースに、それぞれ電気的に接続されている。メモリセル２１１の制御電極（ゲート電極）はワード線３１に、メモリセル２１２の制御電極はワード線３２に、メモリセル２１３の制御電極はワード線３３に、メモリセル２１４の制御電極はワード線３４に、それぞれ電気的に接続されている。第１の実施の形態において、メモリストリングス２１は、４個のメモリセル２１１−２１４を電気的に直列に接続しているが、本発明は、この接続数に限定されるものではなく、例えば８個、１６個、…等、バイト構成を構築する接続数を備えてもよい。メモリセル２１１−２１４の具体的デバイス構造については後述する。

選択トランジスタ２４のドレインは前述のようにメモリセル２１１のソースに電気的に接続され、選択トランジスタ２４のソースはソース線５１に電気的に接続されている。選択トランジスタ２４はｎチャネル導電型IGFETにより構成されている。第１の選択トランジスタ２２のソースは前述のようにメモリセル２１４のドレインに電気的に接続され、第１の選択トランジスタ２２のドレインは第２の選択トランジスタ２３のソースに電気的に接続されている。第２の選択トランジスタ２２のドレインはデータ線５０に電気的に接続されている。第１の選択トランジスタ２２、第２の選択トランジスタ２３は、いずれもｎチャネル導電型IGFETにより構成され、第１の実施の形態においていずれもエンハンスメント型の閾値電圧に設定されている。

第１の実施の形態においては、例えばメモリセルユニット２０（２）、メモリセルユニットに２０（３）及びメモリセルユニット２０（４）が、１本（同一）のデータ線５０に電気的に並列に接続され、更にこの１本のデータ線５０の延在方向に隣接して配列されている。メモリセルユニット２０（２）の第１の選択トランジスタ２２の制御電極（ゲート電極）と、メモリセルユニット２０（２）に隣接する次段のメモリセルユニット２０（３）の第１の選択トランジスタ（第３の選択トランジスタ）２２の制御電極とが電気的に接続され、これらの制御電極は第１の選択信号線７１に電気的に接続されている。更に、メモリセルユニット２０（３）の第２の選択トランジスタ（第４の選択トランジスタ）２３の制御電極と、メモリセルユニット２０（３）に隣接する次段のメモリセルユニット２０（４）の第２の選択トランジスタ（第６の選択トランジスタ）２３の制御電極とが電気的に接続され、これらの制御電極は第２の選択信号線７２に電気的に接続されている。つまり、１本のデータ線５０に電気的に並列に接続されかつ互いに隣接する３つのメモリセルユニット２０（２）、２０（３）及び２０（４）において、中央のメモリセルユニット２０（３）を中心に見ると、第１の選択トランジスタ２２の制御電極が配列前段のメモリセルユニット２０（２）の第１の選択トランジスタ２２の制御電極とともに第１の選択信号線７１に接続され、第２の選択トランジスタ２３の制御電極が配列後段のメモリセルユニット２０（４）の第２の選択トランジスタ２３の制御電極とともに第２の選択信号線７２に接続されている。

更に、表現を代えれば、１本のデータ線５０に接続された隣接するメモリセルユニット２０（２）の第１の選択トランジスタ２２の制御電極とメモリセルユニット２０（３）の第１の選択トランジスタ２２の制御電極とが１本の第１の選択信号線７１に接続され、同一の１本のデータ線５０に接続された隣接するメモリセルユニット２０（３）の第２の選択トランジスタ２３の制御電極とメモリセルユニット２０（４）の第２の選択トランジスタ２３の制御電極とが１本の第２の選択信号線７２に接続される。そして、メモリセルユニット２０の配列ピッチ分ずらして、第１の選択信号線７１と第２の選択信号線７２とが重複して配列されている。

第１の実施の形態において、このデータ線５０と、それに接続される３つのメモリセルユニット２０（２）、２０（３）及び２０（４）と、それらの第１の選択トランジスタ２２に接続される第１の選択信号線７１及び第２の選択トランジスタ２３に接続される第２の選択信号線７２とを含む回路要素並びに接続構造は、メモリセルアレイ２内の繰り返し配列パターンの基本構成である。なお、第１の実施の形態においては、メモリセルユニット２０のメモリストリングス２１とデータ線５０との間に２つの電気的に直列に接続された第１の選択トランジスタ２２及び第２の選択トランジスタ２３を備えた例を説明したが、本発明は、２個の選択トランジスタ２２及び２３に限定されるものではなく、電気的に直列に接続された３個以上の選択トランジスタを備えてもよい。この場合、第１の選択信号線７１及び第２の選択信号線７２に加えて、更に少なくとも第３の選択信号線が必要である。

［セレクトゲートドライバ及びセレクトゲートデコーダの回路構成］
図５に示すように、セレクトゲートドライバ７は、第１の選択信号線７１に接続された第１のドライバ７５と、第２の選択信号線７２に接続された第２のドライバ７６とを備えている。第１のドライバ７５、第２のドライバ７６はいずれもｐチャネル導電型IGFET及びｎチャネル導電型IGFETを有する相補型IGFETにより構成されている。ｐチャネル導電型IGFETのドレイン及びｎチャネル導電型IGFETのドレインは第１の選択信号線７１又は第２の選択信号線７２に接続されている。ｐチャネル導電型IGFETのソースは電源端子Ｖｄｄに接続され、ｎチャネル導電型IGFETのソースは基準電源Ｖｓｓに接続されている。ｐチャネル導電型IGFETの制御電極（ゲート電極）及びｎチャネル導電型IGFETの制御電極はセレクトゲートデコーダ８に接続されている。

セレクトゲートデコーダ８は、図５に示すように、セレクトゲートドライバ７の第１のドライバ７５に接続された第１のデコーダ８５と、第２のドライバ７６に接続された第２のデコーダ８６とを備えている。第１のデコーダ８５、第２のデコーダ８６のそれぞれは２入力ＮＡＮＤゲート回路により構成されている。隣接する第１のデコーダ８５と第２のデコーダ８６の一方の入力端子には同一のアドレス信号が入力される結線が施されている。

［メモリセルユニット、メモリセル及び選択トランジスタの概略構造］
次に、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の詳細な構造を、前述の図５を参照しつつ、図１乃至図４及び図１８を用いて説明する。ここで、図１は層間絶縁膜等も含めたＮＡＮＤ型フラッシュメモリ１の要部の詳細な構造を示す断面図である。図２及び図３はＮＡＮＤ型フラッシュメモリ１の要部の主要な構成要素のみを示す概略断面図である。図２の断面図は図１に示すメモリセルアレイ２の断面図に対応している。図４は図２及び図３に示すＮＡＮＤ型フラッシュメモリ１の平面図である。図１８は、特にメモリストリングス２１部分の構造を説明するために用いており、製造プロセス中の工程断面図である。

ＮＡＮＤ型フラッシュメモリ１は基板１００を主体に構成されている。基板１００には、例えばｐ型シリコン単結晶基板、又は表面部分にｐ型ウエル領域（図示しない。）を有するｐ型若しくはｎ型シリコン単結晶基板を実用的に使用することができる。メモリセルアレイ２とそれ以外の周辺回路との間、周辺回路を構築する半導体素子間等には素子間分離領域１０１が配設されている。周辺回路とは、具体的にはワード線ドライバ３、ワード線デコーダ４、センスアンプ５、カラムデコーダ４、セレクトゲートドライバ７及びセレクトゲートデコーダ８が少なくもと含まれる。素子間分離領域１０１には、第１の実施の形態において、シャロートレンチアイソレーション（ＳＴＩ）構造が採用されている。すなわち、素子間分離領域１０１は、基板１００の表面から深さ方向に向かって形成されたトレンチ１０１Ａと、このトレンチ１０１Ａに充填された絶縁体１０１Ｂとを備えている。この素子間分離領域１０１は基板１００の深さ方向に絶縁分離距離を稼ぎ、基板１００の表面において占有面積を減少することができる。

ソース線５１はメモリセルアレイ２において基板１００の主面部に配設されている。第１の実施の形態において、ソース線５１は抵抗値が低く設定された高不純物密度を有するｎ型半導体領域（ｎ型拡散領域）により構成されている。

メモリセルユニット２０の選択トランジスタ２４はｎチャネル導電型IGFETにより構成されている。すなわち、選択トランジスタ２４は、基板１００のソース線５１上に配設された制御電極（ゲート電極）２４１と、制御電極２４１の上面から下面に向かって配設された貫通孔（メモリホール）２４６の内側壁に配設されたゲート絶縁膜２４２と、貫通孔２４６の内側壁（制御電極２４１の外側壁）にゲート絶縁膜２４２を介して埋設されたチャネル形成領域２４３と、チャネル形成領域２４３の一端とソース線５１との間に双方に対して電気的に接続された主電極領域（例えばソース領域）２４４と、チャネル形成領域２４３の他端とメモリストリングス２１との間に双方に対して電気的に接続された主電極領域（例えばドレイン領域）２４５とを備えている。チャネル形成領域２４３の外側壁はすべて制御電極２４１により取り囲まれ、チャネル形成領域２４３は円柱形状（若しくは三角柱以上の多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、選択トランジスタ２４のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。第１の実施の形態において、主電極領域２４４、２４５は、いずれもチャネル形成領域２４３と同一導電性材料（ゲート電極材料例えばＳｉ）により形成され、一体的に形成されている。

メモリストリングス２１のメモリセル２１１は選択トランジスタ２４上に配設されている。すなわち、メモリセル２１１は、制御電極（コントロールゲート電極）２１１１と、制御電極２１１１の上面から下面に向かって配設された貫通孔（メモリホール）２１１６の内側壁に配設された電荷蓄積領域２１１２と、貫通孔２１１６の内側壁（制御電極２１１１の外側壁）に電荷蓄積領域２１１２を介して埋設されたチャネル形成領域２１１３と、ソース２１１４及びドレイン２１１５とを備えている。チャネル形成領域２１１３の外側壁はすべて制御電極２１１１により取り囲まれ、チャネル形成領域２１１３は、選択トランジスタ２４のチャネル形成領域２４３と同様に円柱形状（若しくは多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、メモリセル２１１のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。第１の実施の形態おいて、制御電極２１１１は、メモリセルアレイ２に配設された最も下層のワード線３１と同一導電性材料により構成され、かつ同一導電層により構成されている。つまり、制御電極２１１１とワード線３１とは一体的に構成されている。更に、第１の実施の形態において、メモリセル２１１の電荷蓄積領域２１１２にはSANOS構造が採用されている。ここで、SANOS構造とは、例えば、制御電極２１１１がSi膜、チャネル形成領域２１１３がSi膜により構成され、制御電極２１１１とチャネル形成領域２１１３との間に前者から後者にかけてAl₂O₃膜、Si₃N₄膜、SiO₂膜を順次積層した複合膜構造である。この電荷蓄積領域２１１２は、チャネル形成領域２１１３に接するSiO₂膜がトンネル絶縁膜及びゲート絶縁膜として機能し、SiO₂膜とSi₃N₄膜との界面にメモリセル２１１のデータとなる電荷を蓄積する。ソース２１１４はデータ線５０とソース線５１との間に流れる読み出し電流の供給部であり、ドレイン２１１５は排出部である。ソース２１１４は選択トランジスタ２４の主電極領域２４５に電気的に接続されている。ソース２１１４及びドレイン２１１５においては、ソース領域及びドレイン領域の特に「領域」は第１の実施の形態においては存在しない。

メモリセル２１２はメモリセル２１１上に配設されている。メモリセル２１２は、基本的にはメモリセル２１１と同一構造において構成されており、制御電極２１２１と、制御電極２１２１の上面から下面に向かって配設された貫通孔２１２６の内側壁に配設された電荷蓄積領域２１２２と、貫通孔２１２６の内側壁（制御電極２１２１の外側壁）に電荷蓄積領域２１２２を介して埋設されたチャネル形成領域２１２３と、ソース２１２４及びドレイン２１２５とを備えている。チャネル形成領域２１２３の外側壁はすべて制御電極２１２１により取り囲まれ、チャネル形成領域２１２３は、円柱形状（若しくは多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、メモリセル２１２のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。第１の実施の形態おいて、制御電極２１２１は、メモリセルアレイ２に配設された最下層から２番目のワード線３２と同一導電性材料により構成され、かつ同一導電層により構成されている。制御電極２１２１とワード線３２とは一体的に構成されている。更に、第１の実施の形態において、メモリセル２１２の電荷蓄積領域２１２２にはSANOS構造が採用されている。ソース２１２４はメモリセル２１１の主電極領域２１１５に電気的に接続されている。

メモリセル２１３はメモリセル２１２上に配設されている。メモリセル２１３は、基本的にはメモリセル２１１と同一構造において構成されており、制御電極２１３１と、制御電極２１３１の上面から下面に向かって配設された貫通孔２１３６の内側壁に配設された電荷蓄積領域２１３２と、貫通孔２１３６の内側壁（制御電極２１３１の外側壁）に電荷蓄積領域２１３２を介して埋設されたチャネル形成領域２１３３と、ソース２１３４及びドレイン２１３５とを備えている。チャネル形成領域２１３３の外側壁はすべて制御電極２１３１により取り囲まれ、チャネル形成領域２１３３は、円柱形状（若しくは多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、メモリセル２１３のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。第１の実施の形態おいて、制御電極２１３１は、メモリセルアレイ２に配設された最下層から３番目のワード線３３と同一導電性材料により構成され、かつ同一導電層により構成されている。制御電極２１３１とワード線３３とは一体的に構成されている。更に、第１の実施の形態において、メモリセル２１３の電荷蓄積領域２１３２にはSANOS構造が採用されている。ソース２１３４はメモリセル２１２の主電極領域２１３５に電気的に接続されている。

メモリセル２１４はメモリセル２１３上に配設されている。メモリセル２１４は、基本的にはメモリセル２１１と同一構造において構成されており、制御電極２１４１と、制御電極２１４１の上面から下面に向かって配設された貫通孔２１３６の内側壁に配設された電荷蓄積領域２１４２と、貫通孔２１４６の内側壁（制御電極２１４１の外側壁）に電荷蓄積領域２１４２を介して埋設されたチャネル形成領域２１４３と、ソース２１４４及びドレイン２１４５とを備えている。チャネル形成領域２１４３の外側壁はすべて制御電極２１４１により取り囲まれ、チャネル形成領域２１４３は、円柱形状（若しくは多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、メモリセル２１４のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。第１の実施の形態おいて、制御電極２１４１は、メモリセルアレイ２に配設された最下層から３番目のワード線３３と同一導電性材料により構成され、かつ同一導電層により構成されている。制御電極２１４１とワード線３４とは一体的に構成されている。更に、第１の実施の形態において、メモリセル２１４の電荷蓄積領域２１４２にはSANOS構造が採用されている。ソース２１４４はメモリセル２１３の主電極領域２１３５に電気的に接続されている。

メモリセルユニット２０の第１の選択トランジスタ２２はｎチャネル導電型IGFETにより構成されている。第１の選択トランジスタ２２は、メモリセル２１４上に配設された制御電極（ゲート電極）２２１と、制御電極２２１の上面から下面に向かって配設された貫通孔（メモリホール）２２６の内側壁に配設されたゲート絶縁膜２２２と、貫通孔２２６の内側壁（制御電極２２１の外側壁）にゲート絶縁膜２２２を介して埋設されたチャネル形成領域２２３と、チャネル形成領域２２３の一端とメモリセル２１４のドレイン２１４５との間に双方に対して電気的に接続された主電極領域（例えばソース領域）２２４と、チャネル形成領域２２３の他端に対して電気的に接続された主電極領域（例えばドレイン領域）２２５とを備えている。チャネル形成領域２２３の外側壁はすべて制御電極２２１により取り囲まれ、チャネル形成領域２２３は円柱形状（若しくは三角柱以上の多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、第１の選択トランジスタ２２のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。隣接する２個の第１の選択トランジスタ２２の制御電極２２１、詳細に表現すればデータ線５０の延在方向に隣接する２個のメモリセルユニット２０のそれぞれの第１の選択トランジスタ２２の制御電極２２１は、両者間にスペースを介在させずに一体化されている。この制御電極２２１は、第１の選択信号線７１と同一導電性材料により構成され、かつ同一導電層により構成されている。すなわち、データ線５０の延在方向に隣接する２本の第１の選択信号線７１は、両者間にスペースを介在させずに一体化され、両者のライン部分にスペース部分を加えた広い配線幅により構成されている。例えば、ライン寸法とスペース寸法とが同一の場合、第１の実施の形態においては、２本分のライン寸法に１つのスペース寸法を加えた配線幅を１本の第１の選択信号配線７１が備えているので、１本の第１の選択信号線７１の抵抗値は約２分の１以下で約３分の１になる。第１の実施の形態において、主電極領域２２４、２２５は、いずれもチャネル形成領域２２３と同一導電性材料（ゲート電極材料例えばＳｉ）により形成され、一体的に形成されている。

第２の選択トランジスタ２３はｎチャネル導電型IGFETにより構成されている。第２の選択トランジスタ２３は、第１の選択トランジスタ２２上に配設された制御電極（ゲート電極）２３１と、制御電極２３１の上面から下面に向かって配設された貫通孔（メモリホール）２３６の内側壁に配設されたゲート絶縁膜２３２と、貫通孔２３６の内側壁（制御電極２３１の外側壁）にゲート絶縁膜２３２を介して埋設されたチャネル形成領域２３３と、チャネル形成領域２３３の一端と第１の選択トランジスタ２２の主電極領域２２５との間に双方に対して電気的に接続された主電極領域（例えばソース領域）２３４と、チャネル形成領域２３３の他端に対して電気的に接続された主電極領域（例えばドレイン領域）２３５とを備えている。チャネル形成領域２３３の外側壁はすべて制御電極２３１により取り囲まれ、チャネル形成領域２３３は円柱形状（若しくは三角柱以上の多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、第２の選択トランジスタ２３のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。隣接する２個の第２の選択トランジスタ２３の制御電極２３１、詳細に表現すればデータ線５０の延在方向に隣接する２個のメモリセルユニット２０のそれぞれの第２の選択トランジスタ２３の制御電極２３１は、両者間にスペースを介在させずに一体化されている。この制御電極２３１は、第２の選択信号線７２と同一導電性材料により構成され、かつ同一導電層により構成されている。すなわち、データ線５０の延在方向に隣接する２本の第２の選択信号線７２は、両者間にスペースを介在させずに一体化され、両者のライン部分にスペース部分を加えた広い配線幅により構成され、第１の選択信号線７１の配列ピッチに対して２分の１ピッチずれて配列されている。第１の選択信号線７１の抵抗値と同様に、第２の選択信号線７２の抵抗値は約３分の１になる。

データ線５０は、第２の選択トランジスタ２３上に配設され、第２の選択トランジスタ２３の主電極領域２２５に電気的に接続されている。データ線５０には、例えばダマシーン法により形成され、例えばバリアメタル膜とその上に積層された低抵抗配線材料具体的にはCu膜又はCu合金膜との積層膜を実用的に使用することができる。

図１の右側に示すように、周辺回路を構築するｎチャネル導電型IGFET２６は、基板１００の主面部に配設され、この基板１００の主面部に形成されたチャネル形成領域２６３と、このチャネル形成領域２６３上のゲート絶縁膜２６２と、ゲート絶縁膜２６２上の制御電極（ゲート電極）２６１と、制御電極２６１の両側において基板１００の主面部に配設された主電極領域（例えば、ソース領域）２６４及び主電極領域（例えば、ドレイン領域）２６５とを備えている。なお、図示しないが、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１において、周辺回路は相補型IGFETにより構成されており、ｎチャネル導電型IGFET２６と、同様の構造において反対導電型のｐチャネル導電型IGFETが配設されている。

図６に示すように、前述のメモリセルアレイ２に配設されたワード線３０はメモリセルユニット２０を規則的に一定数配列したメモリブロック毎に分割されている。各々のメモリブロック内においては、メモリブロックの全域を切れ目無く覆う平膜形状のワード線３０が配設されている。図１及び図６に示すように、第１の実施の形態において、ワード線３０のワード線３１−３４は、それらの上層配線との間の接続領域を少なくとも確保するために、最下層から最上層に向かって平面サイズを順次小さく設定している。同図６に示すように、ワード線３１−３４の断面構造は階段形状若しくはピラミッド形状により構成されている。ワード線３１−３４の接続領域はメモリセルアレイ２の周辺若しくは周辺回路の領域まで引き延ばされている。この接続領域において、ワード線３１−３４は配線５５及び５６に電気的に接続されている。配線５５及び５６は、例えば配線５５と同一導電性材料により構成され、かつ同一導電層において構成されている。配線５６は図６に示すワード線ドライバ３に電気的に接続されている。

［ＮＡＮＤ型フラッシュメモリの製造方法］
次に、前述の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の製造方法を図７乃至図２８を用いて説明する。

まず最初に、基板１００が準備される（図７参照。）。基板１００にはｐ型ウエル領域を有するシリコン単結晶基板を実用的に使用することができる。次に、メモリセルアレイ２と周辺回路との間、周辺回路を構築する半導体素子間等において、基板１００の表面部分に素子分離領域１０１が形成される。素子分離領域１０１の形成には、まずリアクティブイオンエッチング（RIE）を用いて基板１００の主面部にトレンチ１０１Ａが形成される。引き続き、このトレンチ１０１Ａの内部に絶縁体１０１Ｂが埋設されることにより、素子分離領域１０１を形成することができる。

次に、メモリセルアレイ２の形成領域において、ソース線５１の一部が形成される（図７参照。）。ソース線５１は、基板１００の主面部にｎ型不純物を導入し、このｎ型不純物を活性化することにより形成される。ｎ型不純物の導入には、例えばイオン注入法、固相拡散法等を実用的に使用することができる。

次に、メモリセルアレイ２の形成領域において、選択トランジスタ２４を形成するために、基板１００の主面上（ソース線５１の表面上）に絶縁膜２４０１、制御電極２４１、絶縁膜２４０２、絶縁膜２４０３のそれぞれが順次積層され、パターンニングされる（図７参照。）。更に、周辺回路の形成領域において、周辺回路を構築するｎチャネル導電型IGFET２６を形成するために、ゲート絶縁膜２６２、制御電極２６１、絶縁膜２６０２、絶縁膜２６０３のそれぞれが順次積層され、パターンニングされる。第１の実施の形態において、絶縁膜２４０１及びゲート絶縁膜２６２は、同一製造工程において形成され、例えば４０ｎｍ−６０ｎｍ程度の膜厚を有するシリコン酸化膜により形成される。制御電極２４１及び２６１は、同一製造工程において形成され、例えば１８０ｎｍ−２２０ｎｍ程度の膜厚を有するシリコン多結晶膜により形成される。絶縁膜２４０２及び絶縁膜２６０２は、同一製造工程において形成され、例えば１０ｎｍ−３０ｎｍ程度の膜厚を有するテトラエトキシシラン（TEOS）膜により形成される。絶縁膜２４０３及び絶縁膜２６０３は、同一製造工程において形成され、例えばキャップ絶縁膜として使用するために８０ｎｍ−１２０ｎｍ程度の膜厚を有するシリコン窒化膜により形成される。

次に、周辺回路の形成領域において、基板１００の主面部であって、ｎチャネル導電型IGFET２６の制御電極２６１の両側に主電極領域２６４の一部及び主電極領域２６５の一部（符号は付けない。）を形成する（図７参照。）。この主電極領域２６４の一部及び主電極領域２６５の一部は、チャネル形成領域２６３側に引き延ばされた低不純物密度領域であり、エクステンション構造若しくはLDD（lightly doped drain）構造を構成する。主電極領域２６４の一部及び主電極領域２６５の一部は、例えば絶縁膜２６０３（実際にはそのパターンニング用マスク（図示しない。））を用いて、ｎ型不純物をイオン注入法により導入することにより形成する。なお、このｎ型不純物は、メモリセルアレイ２の形成領域において、制御電極２４１の両側であって、基板１００の主面部にも導入される。

次に、周辺回路の形成領域において、ｎチャネル導電型IGFET２６の制御電極２６１の側壁にサイドウォールスペーサ２６０５が形成される（図７参照。）。このサイドウォールスペーサ２６０５を形成する工程と同一製造工程において、メモリセルアレイ２の形成領域において、制御電極２４１の側壁にサイドウォールスペーサ２４０５が形成される。サイドウォールスペーサ２４０５及び２６０５は、例えばTEOS膜を堆積した後、この堆積した膜厚に相当する分、TEOS膜にリアクティブイオンエッチング（RIE）等の異方性エッチングを行い形成する。引き続き、周辺回路の形成領域において、ｎチャネル導電型IGFET２６の制御電極２６１の両側にｎ型不純物を高不純物密度で導入し、主電極領域２６４及び主電極領域２６５を完成させる。ここで、主電極領域２６４及び主電極領域２６５が形成された結果、ｎチャネル導電型IGFET２６を完成させることができる。ｎ型不純物は、メモリセルアレイ２の形成領域において、制御電極２４１の両側であって、基板１００の主面部にも導入される。

次に、メモリセルアレイ２の形成領域及び周辺回路の形成領域を含む基板１００の全面において、絶縁膜２４０３上及び絶縁膜２６０３上に絶縁膜１１０が形成される。引き続き、図７に示すように、この絶縁膜１１０上に表面が平坦化された絶縁膜１１１が形成される。絶縁膜１１０には、例えばバリア膜として機能するシリコン窒化膜を実用的に使用することができる。絶縁膜１１１には、例えば層間絶縁膜として機能するシリコン酸化膜を実用的に使用することができる。絶縁膜１１１の表面は、ケミカルメカニカルポリッシング（CMP）により研磨され、平坦化される。この平坦化において、下層の絶縁膜１１０はストッパとして使用される。

次に、メモリセルアレイ２の形成領域であって、行列状にメモリセルユニット２０が配列される部分において、絶縁膜１１０、２４０３、２４０２、制御電極２４１、絶縁膜２４０１のそれぞれを貫通し、ソース線５１の表面を露出させる貫通孔（メモリホール）２４６を形成する（図８参照。）。貫通孔２４６の形成には例えばRIE等の異方性エッチングを実用的に使用することができる。貫通孔２４６の開口形状は例えば円形状であり、この貫通孔２４６の内径は例えば２０ｎｍ−１５０ｎｍに設定されている。引き続き、貫通孔２４６を通してソース線５１の主面部にｎ型不純物を導入し、このｎ型不純部を活性化することにより、図８に示すように、選択トランジスタ２４の主電極領域（例えば、ソース領域）２４４が形成される。主電極領域２４４はソース線５１と同一導電型の半導体領域により形成されているので、主電極領域２４４とソース線５１との間は電気的に接続される。例えば、ｎ型不純物には例えばＡｓ（砒素）が使用され、このＰはイオン注入法によりソース線５１の主面部に導入される。イオン注入法において、ドーズ量は３×１０¹⁵atoms／cm²に設定され、注入エネルギは１５ｋｅＶ−４５ｋｅＶに設定される。なお、ｎ型不純物の活性化は後の製造工程のアニールにより行ってもよい。

図９に示すように、少なくともメモリセルアレイ２の形成領域において、貫通孔２４６内に露出する制御電極２４１の側壁にゲート絶縁膜２４２が形成される。ゲート絶縁膜２４２には、例えば低圧化学的気相堆積（LPCVD）法により成膜した、５ｎｍ−２０ｎｍ程度の膜厚を有するシリコン酸化膜を実用的に使用することができる。このシリコン酸化膜は第１の実施の形態において基板１００の全面に形成される。

図１０に示すように、少なくともメモリセルアレイ２の形成領域において、貫通孔２４６内の制御電極２４１の側壁にゲート絶縁膜２４２を介在して第１の導電性材料２４３ａを形成する。この第１の導電性材料２４３ａは、ゲート絶縁膜２４２の選択的除去に使用するエッチングマスクを形成するとともに、選択トランジスタ２４のチャネル形成領域２４３を形成する。第１の導電性材料２４３ａには、例えば１０ｎｍ−２０ｎｍ程度の膜厚を有する、CVD法により成膜したシリコン非晶質膜を実用的に使用することができる。第１の導電性材料２４３ａはシリコン多結晶膜でもよいが、シリコン非晶質膜においては、結晶粒界が存在しないので、抵抗値を制御する不純物の不必要な拡散を抑制することができる。

貫通孔２４６の内壁に沿ったゲート絶縁膜２４２上に第１の導電性材料２４３ａからなるサイドウォールスペーサ（２４３ａ）が形成される（図１１参照。）。このサイドウォールスペーサは、第１の導電性材料２４３ａに、その堆積した膜厚に相当する分、RIE等の異方性エッチングを行うことにより形成する。サイドウォールスペーサを形成することにより、貫通孔２４６の底面に形成されたゲート絶縁膜２４２の表面を露出することができる。また、サイドウォールスペーサは貫通孔２４６の内壁の段差部分にのみ形成され、それ以外の絶縁膜１１１上の第１の導電性材料２４３ａはサイドウォールスペーサを形成するとともに除去される。

貫通孔２４６内の底面において露出されたゲート絶縁膜２４２が除去され、図１１に示すように、貫通孔２４６内のサイドウォールスペーサにより周囲を規定された領域内において主電極領域２４４（ソース線５１）の表面が露出される。ゲート絶縁膜２４２の除去には、サイドウォールスペーサ（２４３ａ）、絶縁膜２４０３、絶縁膜１１１等をエッチングマスクとして用い、RIE等の異方性エッチング若しくは等方性エッチングにより形成することができる。

図１２に示すように、貫通孔２４６内に埋設され、この貫通孔２４６の底面において主電極領域２４４に接続される第２の導電性材料２４３ｂが形成される。この第２の導電性材料２４３ｂ及び既に形成された第１の導電性材料（サイドウォールスペーサ）２４３ａにより、選択トランジスタ２４のチャネル形成領域２４３を形成することができる。第２の導電性材料２４３ｂには、例えば貫通孔２４６の内部が完全に埋め込まれる膜厚を有する、CVD法により成膜したシリコン非晶質膜を実用的に使用することができる。この第２の導電性材料２４３ｂの表面はその堆積後に例えばCMP法により研磨され、第１の実施の形態において、第２の導電性材料２４３ｂの表面の高さは絶縁膜２４０３の表面の高さに一致させている。

更に、第２の導電性材料２４３ｂ（及び第１の導電性材料２４３ａ）にはｎ型不純物が導入され、このｎ型不純物の導入によりチャネル形成領域２４３及び主電極領域（例えば、ドレイン領域）２４５が形成される。第１の実施の形態において、チャネル形成領域２４３の形成には、ｎ型不純物として３×１０¹¹atoms／cm²−７×１０¹¹atoms／cm²程度のドーズ量に設定されたＰを用い、２１０ｋｅＶ−２３０ｋｅＶの注入エネルギ、２４０ｋｅＶ−２６０ｋｅＶ程度の注入エネルギ、２７０ｋｅＶ−２９０ｋｅＶ程度の注入エネルギの３段階に分けてｎ型不純物が導入される。つまり、チャネル形成領域２４３は、基板１００の表面に対して垂直方向に均一なｎ型不純物密度を持って形成される。主電極領域２４５の形成には、ｎ型不純物として２×１０¹⁵atoms／cm²−４×１０¹⁵atoms／cm²程度のドーズ量に設定されたＡｓ（砒素）を用い、３０ｋｅＶ−５０ｋｅＶの注入エネルギにおいてｎ型不純物が導入される。これらのｎ型不純物は高速熱アニール（RTA： rapid. thermal anneal）を行うことにより活性化される。

メモリセルアレイ２の形成領域及び周辺回路の形成領域を含む基板１００の表面上の全域であって、絶縁膜１１１上に絶縁膜１１２、１１３のそれぞれが順次形成される（図１３参照。）。絶縁膜１１２、１１３はいずれもメモリセルストリングスの貫通孔（メモリホール）を形成する際のエッチングストッパ膜として使用される。絶縁膜１１２には例えばTEOS膜を実用的に使用することができ、絶縁膜１１３には例えばシリコン窒化膜を実用的に使用することができる。

図１３に示すように、メモリセルアレイ２の形成領域及び周辺回路の形成領域を含む基板１００の表面上の全域であって、絶縁膜１１３上に導電膜３１０、絶縁膜１１４、導電膜３２０、絶縁膜１１５、導電膜３３０、絶縁膜１１６、導電膜３４０、絶縁膜１１７のそれぞれを順次積層する。導電膜３１０、３２０、３３０、３４０はそれぞれワード線３１、３２、３３、３４を形成する。これらの導電膜３１０、３２０、３３０、３４０には、ゲート電極材料具体的には例えば２０ｎｍ−１５０ｎｍ程度の膜厚を有するシリコン非晶質膜を実用的に使用することができる。シリコン非晶質膜は例えばCVD法により成膜される。絶縁膜１１４−１１７のそれぞれは、導電層３１０と導電層３２０との間等の層間絶縁膜として使用され、例えば２０ｎｍ−１５０ｎｍ程度の膜厚を有するシリコン酸化膜を実用的に使用することができる。シリコン酸化膜は例えばCVD法により成膜される。なお、導電膜３１０、３２０、３３０、３４０は第１の実施の形態において４層であるが、メモリストリングス２１のメモリセルの配列数により導電膜の層数は適宜変更される。例えば、メモリストリングス２１において８個のメモリセルが配列されている場合には導電膜は８層になり、又１６個のメモリセルが配列されている場合には導電膜は１６層になる。

図１４に示すように、メモリセルアレイ２の形成領域であって、選択トランジスタ２４の主電極領域２４５上つまりメモリセルユニット２０の配列位置において、貫通孔（メモリホール）２１１６、２１２６、２１３６及び２１４６を形成する。貫通孔２１１６は導電膜３１０に形成され、貫通孔２１２６は導電膜３２０に形成され、貫通孔２１３６は導電膜３３０に形成され、貫通孔２１４６は導電膜３４０に形成される。これらの貫通孔２１１６、２１２６、２１３６及び２１４６は、例えばフォトリソグラフィ技術により形成したエッチングマスクを用い、RIE等の異方性エッチングを導電膜３４０、３３０、３２０、３１０のそれぞれに行うことにより形成される。貫通孔２１１６等の形成の際には絶縁膜１１７−１１４のそれぞれも順次エッチングされる。最も下層に位置する導電膜３１０に貫通孔２１１６を形成する際には導電膜３１０の下地の絶縁膜１１３及び１１２がエッチングストッパとして使用される。貫通孔２１１６を形成した後には、この貫通孔２１１６をエッチングマスクとして絶縁膜１１３及び１１２が順次エッチングにより除去され、選択トランジスタ２４の主電極領域２４５の表面が露出される。第１の実施の形態において、貫通孔２１１６、２１２６、２１３６、２１４６のそれぞれの開口形状は例えば円形状により形成され、その開口寸法は例えば直径２０ｎｍ−１５０ｎｍに設定される。

メモリセルアレイ２の形成領域において、少なくとも貫通孔２１１６の内壁の導電膜３１０上、貫通孔２１２６の内壁の導電膜３２０上、貫通孔２１３６の内壁の導電膜３３０上、貫通孔２１４６の内壁の導電膜３４０上を含む、絶縁膜１１７上の全面に電荷蓄積膜１１８を形成する（図１５参照。）。電荷蓄積膜１１８は、メモリセル２１１において電荷蓄積領域２１１２、メモリセル２１２において電荷蓄積領域２１２２、メモリセル２１３において電荷蓄積領域２１３２、メモリセル２１４において電荷蓄積領域２１４２として使用される。更に、電荷蓄積膜１１８は、これらメモリセル２１２−２１４において、トンネル絶縁膜並びにゲート絶縁膜として機能する。第１の実施の形態において、メモリセル２１１−２１４にはSANOS構造が採用されており、電荷蓄積膜１１８は、例えば８ｎｍ−１２ｎｍ程度の膜厚を有するアルミナ（Al₂O₃）膜、８ｎｍ−１２ｎｍ程度の膜厚を有するシリコン窒化膜、３ｎｍ−５ｎｍ程度の膜厚を有するシリコン酸化膜のそれぞれを順次積層した複合膜により形成される。このような複合膜においては、シリコン窒化膜とシリコン酸化膜との界面若しくはその近傍が電荷蓄積領域として機能し、シリコン酸化膜がトンネル絶縁膜並びにゲート絶縁膜として機能する。

図１５に示すように、電荷蓄積膜１１８上に導電膜１１９が形成される。この導電膜１１９は、メモリセル２１１のチャネル形成領域２１１３の一部、メモリセル２１２のチャネル形成領域２１２３の一部、メモリセル２１３のチャネル形成領域２１３３の一部、メモリセル２１４のチャネル形成領域２１４３の一部として使用される。更に、導電膜１１９は、メモリセル２１１と選択トランジスタ２４との間を電気的に接続する貫通孔を形成するエッチングマスクとして機能する。導電膜１１９には、ゲート電極材料、例えば８ｎｍ−１５ｎｍ程度の膜厚を有するシリコン非晶質膜を実用的に使用することができる。

導電膜１１９に、その堆積した膜厚に相当する分、RIE等の異方性エッチングを行い、メモリセルアレイ２の形成領域において貫通孔２１１６、２１２６、２１３６、２１４６の内壁（側壁）にサイドウォールスペーサとして導電膜１１９を残存させる。貫通孔２１４６の周囲の平坦領域並びに貫通孔２１１６内の選択トランジスタ２４の主電極領域２４５上の導電膜１１９はサイドウォールスペーサを形成する際に除去される。引き続き、図１６に示すように、導電膜１１９（サイドウォールスペーサ）をエッチングマスクとして用い、導電膜１１９の周囲に露出する絶縁膜１１８を除去する。絶縁膜１１８の除去には例えばRIE等の異方性エッチングを実用的に使用することができる。特に貫通孔２１１６内において選択トランジスタ２４の主電極領域２４５上の絶縁膜１１８が除去され、メモリストリングス２１のメモリセル２１１と選択トランジスタ２４との間を電気的に接続する貫通孔（特に符号は付けない。）を形成することができる。この後、サイドウォールスペーサとして使用した導電膜１１９に不純物を導入する。この不純物は、チャネル形成領域の一部として使用する目的において、導電膜１１９の抵抗値を低減する。不純物には例えばＰが使用される。このＰは、１×１０¹¹atoms／cm²−３×１０¹¹atoms／cm²程度のドーズ量と、４ｋｅＶ−６ｋｅＶの注入エネルギとにおいて、基板１００の表面に対して垂直以外の適切な角度を付け、例えば４方向から導電膜１１９に導入される。

図１７に示すように、メモリセルアレイ２の形成領域において、貫通孔２１１６、２１２６、２１３６及び２１４６の内部を埋設する導電膜１２０が形成される。導電膜１２０は、メモリセルアレイ２の形成領域において少なくとも貫通孔２１１６、２１２６、２１３６及び２１４６が完全に埋設されるまで、絶縁膜１１７上の全面に形成される。この導電膜１２０には例えばゲート電極材料、具体的にはCVD法により成膜されたシリコン非晶質膜を実用的に使用することができる。導電膜１２０はその堆積後に絶縁膜１１７の表面が露出するまで平坦化される。この平坦化にはCMP法又はエッチング法が使用される。平坦化の後、導電膜１２０には抵抗値を低減する不純物又はメモリセル２１４の主電極領域（例えばドレイン領域）を形成するｎ型不純物が導入される。このｎ型不純物には例えばＡｓが使用される。このＡｓは、３×１０¹⁵atoms／cm²−７×１０¹⁵atoms／cm²程度のドーズ量と、３５ｋｅＶ−４５ｋｅＶの注入エネルギとにおいて、導電膜１２０に導入される。これらのｎ型不純物は、例えば９５０℃−９７０℃程度の温度において８秒−１２秒程度の時間のRTAを行うことにより活性化される。導電膜１２０は、メモリセル２１１においてチャネル形成領域２１１３として使用され、メモリセル２１２においてチャネル形成領域２１２３として使用され、メモリセル２１３においてチャネル形成領域２１３３として使用され、メモリセル２１４においてチャネル形成領域２１４３として使用される。ここでの工程が終了すると、メモリセル２１１、２１２、２１３及び２１４が完成し、これらメモリセル２１１等を有するメモリストリングス２１が完成する。

図１８に示すように、メモリセルアレイ２の形成領域、又は更に周辺回路の形成領域の一部において、ワード線３０が形成される。以下の手順により、ワード線３０を形成することができる。まず最初に、絶縁膜１１７上にフォトリソグラフィ技術によりマスク１２１ａが形成され、このマスク１２１ａをエッチングマスクとして用い、絶縁膜１１７、最上層の導電膜３４０、絶縁膜１１６、導電膜３３０、絶縁膜１１５、導電膜３２０、絶縁膜１１４、最下層の導電膜３１０のそれぞれが順次パターンニングされる。ここで、最下層の導電膜３１０からワード線３１を形成することができる。パターンニングは例えばRIE等の異方性エッチングにより行われる。また、マスク１２１ａには複数回のパターンニングにも耐える例えば３μｍ−４μｍ程度の膜厚を有するフォトレジスト膜が使用される。同図１８において、マスク１２１ａ（マスク１２１ｂ、１２１ｃ及び１２１ｄ）は破線により示している。引き続き、マスク１２１ａにスリミング処理が行われる。スリミング処理とは、マスク１２１ａに積極的にサイドエッチングを行い、マスク１２１ａの外形サイズを縮小した新たなマスク１２１ｂを形成する処理である。サイドエッチング量は、例えば少なくともワード線３１の周縁部とこのワード線３１上に配設される配線との間の接続領域を確保することができる寸法に相当する。

引き続き、マスク１２１ｂをエッチングマスクとして用い、絶縁膜１１７、最上層の導電膜３４０、絶縁膜１１６、導電膜３３０、絶縁膜１１５、導電膜３２０のそれぞれが順次パターンニングされる。ここで、導電膜３２０からワード線３２を形成することができる。パターンニングは同様に異方性エッチングにより行われる。次に、マスク１２１ｂにスリミング処理が行われ、マスク１２１ｂからマスク１２１ｃが形成される。引き続き、マスク１２１ｃをエッチングマスクとして用い、絶縁膜１１７、最上層の導電膜３４０、絶縁膜１１６、導電膜３３０のそれぞれが順次パターンニングされる。ここで、導電膜３３０からワード線３３を形成することができる。パターンニングは同様に異方性エッチングにより行われる。次に、マスク１２１ｃにスリミング処理が行われ、マスク１２１ｃからマスク１２１ｄが形成される。引き続き、マスク１２１ｄをエッチングマスクとして用い、絶縁膜１１７、最上層の導電膜３４０のそれぞれが順次パターンニングされる。ここで、導電膜３４０からワード線３４を形成することができる。パターンニングは同様に異方性エッチングにより行われる。これらの一連の工程が完了すると、最下層のワード線３１から最上層のワード線３４に向かって徐々に外形寸法が小さくなる、階段形状若しくはピラミッド形状を有するワード線３０を形成することができる。なお、ワード線３１はメモリセル２１１の制御電極２１１１と同一導電層において一体に形成されているので、ワード線３１が完成するとメモリセル２１１の制御電極２１１１が完成する。同様に、ワード線３２が完成するとメモリセル２１２の制御電極２１２１が完成し、ワード線３３が完成するとメモリセル２１３の制御電極２１３１が完成し、ワード線３４が完成するとメモリセル２１４の制御電極２１４１が完成する。更に、第１の実施の形態において、選択トランジスタ２４の制御電極２４１、それに接続された選択信号線、メモリセル２１１の制御電極２１１１、それに接続されたワード線３１、メモリセル２１２の制御電極２１２１、それに接続されたワード線３２、メモリセル２１３の制御電極２１３１、それに接続されたワード線３３、メモリセル２１４の制御電極２１４１、それに接続されたワード線３４はいずれもシリコン非晶質膜により形成されているが、これらのシリコン非晶質膜は成膜後の熱処理においてシリコン多結晶膜に変換される。

図１９に示すように、メモリセルアレイ２の形成領域及び周辺回路の形成領域において、ワード線３１の側面上、絶縁膜１１４上、ワード線３２の側面上、絶縁膜１１５上、ワード線３３の側面上、絶縁膜１１６上、ワード線３４の側面上、絶縁膜１１７上を含む、基板１００上の全面に絶縁膜１２２が形成される。絶縁膜１２２はワード線３０とその上層配線との間の電気的な接続を行う接続孔を形成する際のエッチングストッパとして機能する。この絶縁膜１２２には例えばシリコン窒化膜を実用的に使用することができる。

図２０に示すように、メモリセルアレイ２の形成領域に形成されたワード線３０の段差形状を緩和する目的において、特に周辺回路の形成領域に絶縁膜１２３を形成する。絶縁膜１２３は周辺回路の形成領域の凹形状部分が完全に埋設される膜厚において基板１００の全面上に成膜され、この後、周辺回路の形成領域に埋設された絶縁膜１２３の表面の高さがワード線３０上の絶縁膜１２２の表面の高さに一致するように、絶縁膜１２３の表面が平坦化される。平坦化には例えばCMP法が使用される。

次に、第１の選択トランジスタ２２、第１の選択信号線７１、第２の選択トランジスタ２３、第２の選択信号線７２のそれぞれを形成する。まず最初に、第１の選択トランジスタ２２及び第１の選択信号線７１を形成する目的において、図２１に示すように、少なくともメモリセルアレイ２の形成領域において、絶縁膜１２２上及び絶縁膜１２３上を含む基板１００の全面上に絶縁膜１２４、導電膜２２０、絶縁膜１２５、絶縁膜１２６のそれぞれを順次積層する。絶縁膜１２４には例えばCVD法により成膜された４０ｎｍ−６０ｎｍ程度の膜厚を有するシリコン酸化膜が使用される。導電膜２２０は、第１の選択トランジスタ２２の制御電極２２１及び第１の選択信号線７１を形成する目的において、例えばゲート電極材料具体的にはCVD法により成膜された１００ｎｍ−３００ｎｍ程度の膜厚を有するシリコン多結晶膜を使用する。絶縁膜１２５には例えばCVD法により成膜された１０ｎｍ−３０ｎｍ程度の膜厚を有するTEOS膜が使用される。絶縁膜１２６には例えばCVD法又はスパッタリング法により成膜された５０ｎｍ−１５０ｎｍ程度の膜厚を有するシリコン窒化膜が使用される。

図２２に示すように、最上層の絶縁膜１２６をパターンニングし、第１の選択トランジスタ２２の形成領域及び第１の選択信号線７１の形成領域に絶縁膜１２６を残存させ、それ以外の領域の絶縁膜１２６は除去される。パターンニングは、フォトリソグラフィ技術により絶縁膜１２６上に形成された図示しないマスクを用い、RIE等の異方性エッチングにより行われる。ここで、絶縁膜１２６は、データ線５０（図１参照。）の延在方向に隣接する２個のメモリセルユニット２０に跨って残存され、第１の選択トランジスタ２２及び第１の選択信号線７１を形成するマスクとして機能する。

図２３に示すように、絶縁膜１２６の側壁にサイドウォールスペーサ１２７が形成される。サイドウォールスペーサ１２７は、絶縁膜を堆積した後、その堆積した膜厚に相当する分、絶縁膜にRIE等の異方性エッチングを行い、絶縁膜１２６の側壁にのみ絶縁膜を残存させることにより形成される。サイドウォールスペーサ１２７には、例えばCVD法又はスパッタリング法により成膜された２０ｎｍ−４０ｎｍ程度の膜厚を有するシリコン窒化膜を実用的に使用することができる。サイドウォールスペーサ１２７は、フォトリソグラフィ技術により得られる最小加工寸法に比べて更に小さい加工寸法において第１の選択信号線７１間の離間寸法を縮小することができ、絶縁膜１２６の幅寸法すなわち第１の選択信号線７１の配線幅寸法を拡張することができる。

図２４に示すように、絶縁膜１２６及びサイドウォールスペーサ１２７をエッチングマスクとして用い、それらの下層の絶縁膜１２５、導電膜２２０、絶縁膜１２４のそれぞれを順次パターンニングする。このパターンニングにより、導電膜２２０から第１の選択信号線７１を形成することができる。パターンニングには例えばRIE等の異方性エッチングを使用することができる。引き続き、第１の選択信号線７１の周囲に絶縁膜１２８が埋設される（図２５参照。）。絶縁膜１２８は、第１の選択信号線７１の周囲が完全に埋設される程度の膜厚を有する絶縁膜を堆積し、この絶縁膜に第１の選択信号線７１上の絶縁膜１２６の表面が露出するまで平坦化することにより形成される。この平坦化には例えばCMP法が使用される。

次に、第２の選択トランジスタ２３及び第２の選択信号線７２を形成する目的において、前述の図２１に示す工程と同様に、少なくともメモリセルアレイ２の形成領域において、絶縁膜１２６上及び絶縁膜１２８上を含む基板１００の全面上に絶縁膜１３０、導電膜２３０、絶縁膜１３１、絶縁膜１３２のそれぞれを順次積層する（図２５参照。）。絶縁膜１３０には例えばCVD法により成膜された４０ｎｍ−６０ｎｍ程度の膜厚を有するシリコン酸化膜が使用される。導電膜２３０は、第２の選択トランジスタ２３の制御電極２３１及び第２の選択信号線７２を形成する目的において、例えばゲート電極材料具体的にはCVD法により成膜された１００ｎｍ−３００ｎｍ程度の膜厚を有するシリコン多結晶膜を使用する。絶縁膜１３１には例えばCVD法により成膜された１０ｎｍ−３０ｎｍ程度の膜厚を有するTEOS膜が使用される。絶縁膜１３２には例えばCVD法又はスパッタリング法により成膜された５０ｎｍ−１５０ｎｍ程度の膜厚を有するシリコン窒化膜が使用される。

前述の図２２に示す工程と同様に、最上層の絶縁膜１３２をパターンニングし、第２の選択トランジスタ２３の形成領域及び第１の選択信号線７２の形成領域に絶縁膜１３２を残存させ、それ以外の領域の絶縁膜１３２は除去される（図２５参照。）。パターンニングには、フォトリソグラフィ技術及びエッチング技術が使用される。ここで、絶縁膜１３２は、データ線５０（図１参照。）の延在方向に隣接する２個のメモリセルユニット２０に跨って残存されるとともに、前述の絶縁膜１２６（第１の選択トランジスタ２２及び第１の選択信号線７１を形成するマスク）に対して２分の１のピッチずれを持ち、第２の選択トランジスタ２３及び第２の選択信号線７２を形成するマスクとして機能する。

前述の図２３に示す工程と同様に、絶縁膜１３２の側壁にサイドウォールスペーサ１３３を形成する（図２５参照。）。サイドウォールスペーサ１３３は、絶縁膜を堆積した後、その堆積した膜厚に相当する分、絶縁膜にRIE等の異方性エッチングを行い、絶縁膜１３２の側壁にのみ絶縁膜を残存させることにより形成される。サイドウォールスペーサ１３３には、例えばCVD法又はスパッタリング法により成膜された２０ｎｍ−４０ｎｍ程度の膜厚を有するシリコン窒化膜を実用的に使用することができる。サイドウォールスペーサ１３３は、フォトリソグラフィ技術により得られる最小加工寸法に比べて更に小さい加工寸法において第２の選択信号線７２間の離間寸法を縮小することができ、絶縁膜１３２の幅寸法すなわち第２の選択信号線７２の配線幅寸法を拡張することができる。

前述の図２４に示す工程と同様に、絶縁膜１３２及びサイドウォールスペーサ１３３をエッチングマスクとして用い、それらの下層の絶縁膜１３１、導電膜２３０、絶縁膜１３０のそれぞれを順次パターンニングする（図２５参照。）。このパターンニングにより、導電膜２３０から第２の選択信号線７２を形成することができる。パターンニングには例えばRIE等の異方性エッチングを使用することができる。引き続き、図２５に示すように、第２の選択信号線７２の周囲に絶縁膜１３４が埋設される。絶縁膜１３４は、第２の選択信号線７２の周囲が完全に埋設される程度の膜厚を有する絶縁膜を堆積し、この絶縁膜に第２の選択信号線７２上の絶縁膜１３２の表面が露出するまで平坦化することにより形成される。この平坦化には例えばCMP法が使用される。

メモリセルアレイ２の形成領域において、第２の選択信号線７２を貫通する貫通孔（メモリホール）２３６及びその貫通孔２３６に連通し第１の選択信号線７１を貫通する貫通孔（メモリホール）２２６を形成する（図２６参照。）。貫通孔２３６及び貫通孔２２６は、前述の図８に示す選択トランジスタ２４の貫通孔２４６を形成する工程と同様な方法により、例えばフォトリソグラフィ技術により形成したマスクを用いてRIE等の異方性エッチングを行うことにより形成する。貫通孔２３６及び２２６の開口形状は例えば円形状であり、この貫通孔２３６及び２２６の内径は例えば２０ｎｍ−１５０ｎｍに設定されている。引き続き、貫通孔２３６内に露出する第２の選択信号線７２（第２の選択トランジスタ２３の制御電極２３１）の側面上にゲート絶縁膜２３２を形成するとともに、貫通孔２２６内に露出する第１の選択信号線７１（第１の選択トランジスタ２２の制御電極２２１）の側面上にゲート絶縁膜２２２を形成する（図２６参照。）。ゲート絶縁膜２３２及び２２２には、例えばLPCVD法により成膜した、５ｎｍ−２０ｎｍ程度の膜厚を有するシリコン酸化膜を実用的に使用することができる。このシリコン酸化膜は第１の実施の形態において基板１００の全面に形成される。

前述の図１０に示す工程から図１２に示す工程と同様に、メモリセルアレイ２の形成領域において、貫通孔２３６内の制御電極２３１の側壁にゲート絶縁膜２３２を介在してサイドウォールスペーサ２３３ａを形成するとともに、貫通孔２２６内の制御電極２２１の側壁にゲート絶縁膜２２２を介在してサイドウォールスペーサ２２３ａを形成する（図２６参照。）。このサイドウォールスペーサ２３３ａ及び２２３ａは、同一導電層により形成され、貫通孔２２６の底部のゲート絶縁膜２２２の選択的除去に使用するエッチングマスクを形成するとともに、第１の選択トランジスタ２２のチャネル形成領域２２３及び第２の選択トランジスタ２３のチャネル形成領域２３３を形成する。サイドウォールスペーサ２３３ａ及び２２３ａには、例えば１０ｎｍ−２０ｎｍ程度の膜厚を有する、CVD法により成膜したシリコン非晶質膜を実用的に使用することができる。引き続き、サイドウォールスペーサ２３３ａ及び２２３ａをエッチングマスクとして用い、貫通孔２２６内の底面において露出されたゲート絶縁膜２２２が除去され（図２６参照。）、貫通孔２２６内においてメモリセル２１４のドレイン２１４５の表面が露出される。

引き続き、貫通孔２２６内に埋設され、この貫通孔２２６の底面においてメモリセル２１４のドレイン２１４５に接続される第２の導電性材料２２３ｂが形成されるとともに、貫通孔２３６内に埋設され、第２の導電性材料２２３ｂに連接された第２の導電性材料２３３ｂが形成される。第２の導電性材料２２３ｂ及び２３３ｂは同一導電層により形成される。この第２の導電性材料２２３ｂ及び既に形成されたサイドウォールスペーサ（第１の導電性材料）２２３ａにより、第１の選択トランジスタ２２のチャネル形成領域２２３を形成することができる。更に、第２の導電性材料２３３ｂ及び既に形成されたサイドウォールスペーサ（第１の導電性材料）２３３ａにより、第２の選択トランジスタ２３のチャネル形成領域２３３を形成することができる。第２の導電性材料２２３ｂ及び２３３ｂには、例えば貫通孔２２６及び２３６の内部が完全に埋め込まれる膜厚を有する、CVD法により成膜したシリコン非晶質膜を実用的に使用することができる。特に、第２の導電性材料２３３ｂの表面はその堆積後に例えばCMP法により研磨され、第１の実施の形態において、第２の導電性材料２３３ｂの表面の高さは絶縁膜１３２の表面の高さに一致させている。

更に、第２の導電性材料２２３ｂ（及びサイドウォールスペーサ２２３ａ）及び第２の導電性材料２３３ｂ（及びサイドウォールスペーサ２３３ｂ）にはｎ型不純物が導入される。このｎ型不純物の導入により、第１の選択信号線７１が形成された領域において、チャネル形成領域２２３、主電極領域２２４（例えば、ソース領域）及び主電極領域２２５（例えば、ドレイン領域）が形成される。更に、ｎ型不純物の導入により、第２の選択信号線７２が形成された領域において、チャネル形成領域２３３、主電極領域２３４（例えば、ソース領域）及び主電極領域２３５（例えば、ドレイン領域）が形成される。第１の実施の形態において、ｎ型不純物にはＰ及びＡｓの双方が使用される。Ｐは、３×１０¹¹atoms／cm²−７×１０¹¹atoms／cm²程度のドーズ量に設定され、２１０ｋｅＶ−２３０ｋｅＶの注入エネルギ、２４０ｋｅＶ−２６０ｋｅＶ程度の注入エネルギ、２７０ｋｅＶ−２９０ｋｅＶ程度の注入エネルギの３段階に分けて導入される。つまり、チャネル形成領域２２３及び２３３は、基板１００の表面に対して垂直方向に均一なｎ型不純物密度を持って形成される。Ａｓは、４×１０¹⁵atoms／cm²−６×１０¹⁵atoms／cm²程度のドーズ量に設定され、３０ｋｅＶ−５０ｋｅＶの注入エネルギにおいて導入される。Ａｓの導入は主に第２の選択トランジスタ２３の主電極領域２３５を形成する。これらのｎ型不純物はRTAを行うことにより活性化される。RTAは、９５０℃−９７０℃の温度において、８秒−１２秒行う。これら一連の製造工程が完了することにより、図２６に示すように、第１の選択トランジスタ２２及び第２の選択トランジスタ２３を完成させることができる。

メモリセルアレイ２の形成領域及び周辺回路の形成領域を含む、基板１００の全面上に層間絶縁膜１４０を形成する（図２７参照。）。層間絶縁膜１４０には例えばシリコン酸化膜を実用的に使用することができる。引き続き、図２７に示すように、メモリセルアレイ２の形成領域において層間絶縁膜１４０にデータ線５１を埋設する溝１４２を形成するとともに、周辺回路の形成領域において層間絶縁膜１４０にワード線３０とワード線ドライバ３（図６参照。）とを接続する配線を埋設する溝１４１を形成する。溝１４１及び１４２は、例えばフォトリソグラフィ技術により形成したマスクを用い、RIE等の異方性エッチングにより形成される。

図２８に示すように、周辺回路の形成領域（又はメモリセルアレイ２の形成領域）において、層間絶縁膜１４０の溝１４１内において、ワード線３０の表面に達する接続孔（コンタクトホール）１４３を形成する。具体的には、絶縁膜１３４、１２８、１２３、１２２及び１１４を貫通しワード線３１の表面に達する接続孔１４３と、絶縁膜１３４、１２８、１２３、１２２及び１１５を貫通しワード線３２の表面に達する接続孔１４３と、絶縁膜１３４、１２８、１２３、１２２及び１１６を貫通しワード線３３の表面に達する接続孔１４３と、絶縁膜１３４、１２８、１２３、１２２及び１１７を貫通しワード線３４の表面に達する接続孔１４３（図示していない。）が形成される。また、図示しないが、これら接続孔１４３を形成する工程と同一製造工程において、周辺回路を構成するｎチャネル導電型IGFET２６に接続する接続孔が形成される。

前述の図１に示すように、メモリセルアレイ２の形成領域において層間絶縁膜１４０に形成された溝１４２にデータ線５０を埋設するとともに、周辺回路の形成領域において層間絶縁膜１４０に形成された溝１４１に接続孔１４３を通してワード線３０に接続する配線５６を埋設する。データ線５０及び配線５６は同一導電層において同一導電性材料により形成される。すなわち、データ線５０、配線５６は、いずれも溝１４２、溝１４１に各々埋設するダマシーン法により形成されている。データ線５０、配線５６には、例えばバリアメタル膜及びその上に積層した銅膜若しくは銅合金膜の複合膜を実用的に使用することができる。なお、図１に示す第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１はデータ線５０及び配線５６を有する１層配線構造を示しているが、本発明は、この層数に限定されるものではなく、２層以上の配線構造を備えてもよい。

［メモリセルユニットの選択動作］
次に、前述の図５に示すＮＡＮＤ型フラッシュメモリ１において、メモリセルアレイ２のメモリセルユニット２０の選択動作を簡単に説明する。ここでは、メモリセルユニット２０（３）を選択する場合を説明する。

まず最初に、メモリセルユニット２０（２）及び２０（３）を選択するセレクトゲートデコーダ８の第１のデコーダ８５にアドレス信号が入力される。同時に、メモリセルユニット２０（３）及び２０（４）を選択する第２のデコーダ８６に同一アドレス信号が入力される。このアドレス信号の入力に基づき、第１のデコーダ８５はセレクトゲートドライバ７の第１のドライバ７５を駆動し、第１のドライバ７５は第１の選択信号線７１を選択する。同時に、第２のデコーダ８６は第２のドライバ７６を駆動し、第２のドライバ７６は第２の選択信号線７２を選択する。第１の選択信号線７１が選択されると、メモリセルユニット２０（３）の第１の選択トランジスタ（第３の選択トランジスタ）２２が選択され導通状態になる。更に、第２の選択信号線７２が選択されると、メモリセルユニット２０（３）の第２の選択トランジスタ（第４の選択トランジスタ）２３が選択され導通状態になる。すなわち、メモリセルユニット２０（３）においては、第１の選択トランジスタ２２及び第２の選択トランジスタ２３が選択され、メモリストリングス２１とデータ線５０との間が電気的に接続される。つまり、メモリセルユニット２０（３）が選択状態になる。選択状態にあるメモリセルユニット２０（３）においては、データ線５０から情報となる電流を流すことができるので、メモリストリングス２１中のメモリセル２１１−２１４のいずれか、例えばメモリセル２１１が選択されていれば、そのメモリセル２１１のデータを読み出すことができる。

一方、メモリセルユニット２０（３）の第１の選択トランジスタ（第３の選択トランジスタ）２２とそれに隣接するメモリセルユニット２０（２）の第１の選択トランジスタ（第１の選択トランジスタ）２２とは同一の第１の選択信号線７１に接続され、メモリセルユニット２０（２）の第１の選択トランジスタ２２は選択され導通状態になる。ここで、メモリセルユニット２０（２）の第２の選択トランジスタ（第２の選択トランジスタ）２３は非選択であり非導通状態であるので、メモリセルユニット２０（２）は結果として非選択状態になる。更に、メモリセルユニット２０（３）の第２の選択トランジスタ（第４の選択トランジスタ）２３とそれに隣接するメモリセルユニット２０（４）の第２の選択トランジスタ（第６の選択トランジスタ）２３とは同一の第２の選択信号線７２に接続され、メモリセルユニット２０（４）の第２の選択トランジスタ２３は選択され導通状態になる。ここで、メモリセルユニット２０（４）の第１の選択トランジスタ（第５の選択トランジスタ）２２は非選択であり非導通状態であるので、メモリセルユニット２０（４）は結果として非選択状態になる。

以上説明したように、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、データ線５０が延在する方向に配列された複数個のメモリセルユニット２０に跨った配線幅を有する第１の選択信号線７１及び第２の選択信号線７２を配設し、跨ったメモリセルユニット２０の個数に対応した第１の選択トランジスタ２２及び第２の選択トランジスタ２３をメモリセルユニット２０内に直列に組み込むことにより、第１の選択信号線７１及び第２の選択信号線７２の配線幅を増加することができる。この配線幅の増加に伴い、第１の選択信号線７１及び第２の選択信号線７２の電気抵抗値を減少することができるので、特にデータ読み出し動作速度の高速化を実現することができる。なお、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、データ線５０が延在する方向に隣接する２個のメモリセルユニット２０に跨って第１の選択信号線７１及び第２の選択信号線７２を配設したが、本発明は、これに限定されるものではなく、３個以上のメモリセルユニット２０に跨って選択信号線を配設してもよい。この場合、選択信号線は３層以上になる。

（第２の実施の形態）
本発明の第２の実施の形態は、ＮＡＮＤ型フラッシュメモリ１のデータ線５０に本発明を適用した例を説明するものである。なお、第２の実施の形態並びに後述する第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１において、前述の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の構成要素と同一構成要素は同一符号を付け、その説明は重複するので省略する。

［ＮＡＮＤ型フラッシュメモリのシステム全体の構成］
図２９に示すように、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２と、セレクトゲートドライバ７と、セレクトゲートデコーダ８と、ワード線ドライバ３と、ワード線デコーダ４と、センスアンプ５と、カラムデコーダ６とを備えている。

セレクトゲートドライバ７は第１のセレクトゲートドライバ７Ａ及び第２のセレクトゲートドライバ７Ｂに２分割されている。第１のセレクトゲートドライバ７Ａはメモリセルアレイ２の右辺（第１の辺）に沿って配設され、第２のセレクトゲートドライバ７Ｂはメモリセルアレイ２の右辺に対向する左辺（第２の辺）に沿って配設されている。セレクトゲートデコーダ８は第１のセレクトゲートデコーダ８Ａ及び第２のセレクトゲートデコーダ８Ｂに２分割されている。第１のセレクトゲートデコーダ８Ａはメモリセルアレイ２の右辺に第１のセレクトゲートドライバ７Ａを介在させて配設されている。第２のセレクトゲートデコーダ８Ｂはメモリセルアレイ２の左辺に第２のセレクトゲートドライバ７Ｂを介在させて配設されている。第１のセレクトゲートドライバ７Ａは、メモリセルアレイ２において、図２９中、左右方向に延在し、上下方向に等間隔に配列される第２の選択信号線（上層の選択信号線）７２を駆動する（選択又は非選択する。）。第２のセレクトゲートドライバ７Ｂは、メモリセルアレイ２において、左右方向に延在し、上下方向に等間隔に配列される第１の選択信号線（下層の選択信号線）７２を駆動する（選択又は非選択する。）。第１のセレクトゲートデコーダ８Ａは第１のセレクトゲートドライバ７Ａの駆動制御を行い、第２のセレクトゲートデコーダ８Ｂは第２のセレクトゲートドライバ７Ｂの駆動制御を行う。第２の実施の形態においては、第１の選択信号線７１とその上層に重複させて第２の選択信号線７２とを配設し、第１の選択信号線７１を駆動する第２のセレクトゲートドライバ７Ｂがメモリセルアレイ２の左辺に配列され、第２の選択信号線７２を駆動する第１のセレクトゲートドライバ７Ａがメモリセルアレイ２の右辺に配列されている。

ワード線ドライバ３及びワード線デコーダ４はメモリセルアレイ２の右辺と左辺との間に挟まれた上辺（第３の辺）に沿って配設されている。ワード線ドライバ３はワード線３０を駆動する（選択又は非選択する）。ワード線デコーダ４はワード線ドライバ３を駆動制御する。

センスアンプ５及びカラムデコーダ６はメモリセルアレイ２の右辺と左辺との間に挟まれた下辺（第４の辺）に沿って分割配置されている。センスアンプ５は、データ線５０に接続され、メモリセルアレイ２のメモリセルに記憶されたデータをデータ線５０を通して読み出し増幅する。カラムデコーダ６はセンスアンプ５を駆動制御する。

［ＮＡＮＤ型フラッシュメモリのメモリセルユニットの回路構成］
メモリセルアレイ２には、図３０に示すメモリセルユニット２０が行列状に配列されている。メモリセルユニット２０は、前述の第１の実施の形態に係るメモリセルユニット２０と同様に、電気的に直列に接続された複数個のメモリセル２１１、２１２、２１３及び２１４を有するメモリストリングス（メモリセル列）２１と、メモリストリングス２１の一端のメモリセル２１１のソースに電気的に直列に接続された選択トランジスタ２４と、メモリストリングス２１の他端のメモリセル２１４のドレインに電気的に直列に接続された第１（又は第３）の選択トランジスタ２２と、この第１の選択トランジスタ２２のドレインに電気的に直列に接続された第２（又は第４）の選択トランジスタ２３とを備えている。

メモリストリングス２１のそれぞれのメモリセル２１１−２１４は、いずれも同一構造を有し、少なくとも電荷蓄積領域を有するトランジスタ、更に詳細にはｎチャネル導電型絶縁ゲート型IGFETにより構成されている。メモリセル２１１のドレインはメモリセル２１２のソースに、メモリセル２１２のドレインはメモリセル２１３のソースに、メモリセル２１３のドレインはメモリセル２１４のソースに、それぞれ電気的に接続されている。メモリセル２１１の制御電極はワード線３１に、メモリセル２１２の制御電極はワード線３２に、メモリセル２１３の制御電極はワード線３３に、メモリセル２１４の制御電極はワード線３４に、それぞれ電気的に接続されている。第２の実施の形態において、メモリストリングス２１は、４個のメモリセル２１１−２１４を電気的に直列に接続しているが、本発明は、第１の実施の形態と同様に、この接続数に限定されるものではなく、例えば８個、１６個、…等、バイト構成を構築する接続数を備えてもよい。メモリセル２１１−２１４の具体的デバイス構造については後述する。

選択トランジスタ２４のドレインは前述のようにメモリセル２１１のソースに電気的に接続され、選択トランジスタ２４のソースはソース線５１に電気的に接続されている。選択トランジスタ２４はｎチャネル導電型IGFETにより構成されている。第１の選択トランジスタ２２のソースは前述のようにメモリセル２１４のドレインに電気的に接続され、第１の選択トランジスタ２２のドレインは第２の選択トランジスタ２３のソースに電気的に接続されている。第２の選択トランジスタ２２のドレインはデータ線５０に電気的に接続されている。第１の選択トランジスタ２２、第２の選択トランジスタ２３は、いずれもｎチャネル導電型IGFETにより構成されている。第２の実施の形態において、第１の選択トランジスタ２２には、エンハンスメント型の閾値電圧を有する第１の選択トランジスタ２２（Ｅ）と、ディプレッション型の閾値電圧を有する第１の選択トランジスタ２２（Ｄ）の２種類が設定されている。第２の選択トランジスタ２３には、ディプレッション型の閾値電圧を有する第２の選択トランジスタ２３（Ｄ）と、エンハンスメント型の閾値電圧を有する第２の選択トランジスタ２３（Ｅ）との２種類が設定されている。１つのメモリセルユニット２０は、エンハンスメント型の閾値電圧を有する第１の選択トランジスタ（第１の選択トランジスタ）２２（Ｅ）及びディプレッション型の閾値電圧を有する第２の選択トランジスタ（第２の選択トランジスタ）２３（Ｄ）の組み合わせにより構成されている。更に、他の１つのメモリセルユニット２０は、ディプレッション型の閾値電圧を有する第１の選択トランジスタ（第３の選択トランジスタ）２２（Ｄ）及びエンハンスメント型の閾値電圧を有する第２の選択トランジスタ（第４の選択トランジスタ）２３（Ｅ）の組み合わせになっている。

第２の実施の形態においては、例えばメモリセルユニット２０（１）及びメモリセルユニット２０（２）が、１本（同一）のデータ線５０に電気的に並列に接続され、更にこの１本のデータ線５０の配列方向（配線幅方向）に隣接して配列されている。この１本のデータ線５０に接続された一方のメモリセルユニット２０（１）はエンハンスメント型の閾値電圧を有する第１の選択トランジスタ２２（Ｅ）とディプレッション型の閾値電圧を有する第２の選択トランジスタ２３（Ｄ）との組み合わせである。同一の１本のデータ線５０に接続された他の一方のメモリセルユニット２０（２）はディプレッション型の閾値電圧を有する第１の選択トランジスタ２２（Ｄ）とエンハンスメント型の閾値電圧を有する第２の選択トランジスタ２３（Ｅ）との組み合わせである。この１本のデータ線５０とそれに接続される２個のメモリセルユニット２０との接続構造は、メモリセルアレイ２において繰り返しパターンの基本パターンになる。すなわち、次段に配列された１本のデータ線５０には、第１の選択トランジスタ２２（Ｅ）と第２の選択トランジスタ２３（Ｄ）との組み合わせを有するメモリセルユニット２０（３）及び第１の選択トランジスタ２２（Ｄ）と第２の選択トランジスタ２３（Ｅ）との組み合わせを有するメモリセルユニット２０（４）が電気的に並列に接続されている。

メモリセルユニット２０（１）、２０（２）、２０（３）、２０（４）、…のそれぞれの第１の選択トランジスタ２２（Ｅ）及び２２（Ｄ）の制御電極は第１の選択信号線７１に接続されている。メモリセルユニット２０（１）、２０（２）、２０（３）、２０（４）、…のそれぞれの第２の選択トランジスタ２２（Ｄ）及び２２（Ｅ）の制御電極は第２の選択信号線７２に接続されている。

更に、表現を代えれば、メモリセルユニット２０（１）とそれにデータ線５０の幅方向に隣接して配列されたメモリセルユニット２０（２）に跨って１本のデータ線５０が配設されている。更に、メモリセルユニット２０（１）のメモリストリングス２１とデータ線５０との間には閾値電圧が異なる第１の選択トランジスタ２２（Ｅ）及び第２の選択トランジスタ２３（Ｄ）が配列され、メモリセルユニット２０（２）のメモリストリングス２１とデータ線５０との間には閾値電圧が異なる第１の選択トランジスタ２２（Ｄ）及び第２の選択トランジスタ２３（Ｅ）が配列されている。

なお、第２の実施の形態においては、２個のメモリセルユニット２０（１）及び２０（２）に１本のデータ線５０が接続された例を説明したが、本発明は、３個以上のメモリセルユニット２０に１本のデータ線５０を接続してもよい。この場合、１つのメモリセルユニット２０のメモリストリングス２１とデータ線５０との間には３個の電気的に直列に接続された選択トランジスタが配列される。

［セレクトゲートドライバ及びセレクトゲートデコーダの回路構成］
同図３０に示すように、セレクトゲートドライバ７は、第１の選択信号線７１に接続された第１のドライバ７Ｂと、第２の選択信号線７２に接続された第２のドライバ７Ａとを備えている。第１のドライバ７Ｂ、第２のドライバ７Ａはいずれもｐチャネル導電型IGFET及びｎチャネル導電型IGFETを有する相補型IGFETにより構成されている。ｐチャネル導電型IGFETのドレイン及びｎチャネル導電型IGFETのドレインは第１の選択信号線７１又は第２の選択信号線７２に接続されている。ｐチャネル導電型IGFETのソースは電源端子Ｖｄｄに接続され、ｎチャネル導電型IGFETのソースは基準電源Ｖｓｓに接続されている。第１のドライバ７Ｂを構成するｐチャネル導電型IGFETの制御電極（ゲート電極）及びｎチャネル導電型IGFETの制御電極はセレクトゲートデコーダ８のデコーダ８Ｂに接続されている。第２のドライバ７Ａを構成するｐチャネル導電型IGFETの制御電極及びｎチャネル導電型IGFETの制御電極はセレクトゲートデコーダ８のデコーダ８Ａに接続されている。

［メモリセルユニット、メモリセル及び選択トランジスタの概略構造］
次に、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の詳細な構造を、図３１乃至図３３を用いて説明する。ここで、図３１及び図３２はＮＡＮＤ型フラッシュメモリ１の要部の主要な構成要素のみを示す断面図である。図３４は図３１及び図３２に示すＮＡＮＤ型フラッシュメモリ１の平面図である。なお、第２の実施の形態に係るメモリセルユニット２の選択トランジスタ２４及びメモリストリングス２１（メモリセル２１１−２１４）の構造は、前述の図１乃至図４及び図１８に示す第１の実施の形態に係るメモリセルユニット２の選択トランジスタ２４及びメモリストリングス２１（メモリセル２１１−２１４）の構造と同一であるので、ここでの説明は省略する。

メモリセルユニット２０の第１の選択トランジスタ２２はｎチャネル導電型IGFETにより構成されている。第１の選択トランジスタ２２は、メモリセル２１４上に配設された制御電極（ゲート電極）２２１と、制御電極２２１の上面から下面に向かって配設された貫通孔（メモリホール）２２６の内側壁に配設されたゲート絶縁膜２２２と、貫通孔２２６の内側壁（制御電極２２１の外側壁）にゲート絶縁膜２２２を介して埋設されたチャネル形成領域２２３と、チャネル形成領域２２３の一端とメモリセル２１４のドレイン２１４５との間に双方に対して電気的に接続された主電極領域（例えばソース領域）２２４と、チャネル形成領域２２３の他端に対して電気的に接続された主電極領域（例えばドレイン領域）２２５とを備えている。チャネル形成領域２２３の外側壁はすべて制御電極２２１により取り囲まれ、チャネル形成領域２２３は円柱形状（若しくは三角柱以上の多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、第１の選択トランジスタ２２のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。第１の選択トランジスタ２２は、チャネル形成領域２２３に導入されるｎ型又はｐ型不純物によってエンハンスメント型の閾値電圧又はディプレッション型の閾値電圧に調整されている。

メモリセルユニット２０の第２の選択トランジスタ２３は、第１の選択トランジスタ２２と同様に、ｎチャネル導電型IGFETにより構成されている。第２の選択トランジスタ２３は、第１の選択トランジスタ２２上に配設された制御電極（ゲート電極）２３１と、制御電極２３１の上面から下面に向かって配設された貫通孔（メモリホール）２３６の内側壁に配設されたゲート絶縁膜２３２と、貫通孔２３６の内側壁（制御電極２３１の外側壁）にゲート絶縁膜２３２を介して埋設されたチャネル形成領域２３３と、チャネル形成領域２３３の一端と第１の選択トランジスタ２２の主電極領域２２５との間に双方に対して電気的に接続された主電極領域（例えばソース領域）２３４と、チャネル形成領域２３３の他端に対して電気的に接続された主電極領域（例えばドレイン領域）２３５とを備えている。チャネル形成領域２３３の外側壁はすべて制御電極２３１により取り囲まれ、チャネル形成領域２３３は円柱形状（若しくは三角柱以上の多角柱形状）において基板１００の表面に対して垂直方向に延在する。つまり、第２の選択トランジスタ２３のチャネル長方向は基板１００の表面に対して垂直方向に設定されている。第２の選択トランジスタ２３は、チャネル形成領域２３３に導入されるｐ型又はｎ型不純物によってディプレッション型の閾値電圧又はエンハンスメント型の閾値電圧に調整されている。第２の選択トランジスタ２３の主電極領域２３５はデータ線５０に接続されている。

データ線５０は、隣接する２個のメモリセルユニット２０、詳細に表現すればデータ線５０の配線幅方向に隣接する２個のメモリセルユニット２０（１）及び２０（２）に跨って配設され、このメモリセルユニット２０（１）及び２０（２）に電気的に並列に接続されている。同様に、隣接する２個のメモリセルユニット２０（３）及び２０（４）に跨って次列のデータ線５０が配設され、このデータ線５０はメモリセルユニット２０（３）及び２０（４）に電気的に並列に接続されている。隣接する２個のメモリセルユニット２０（５）及び２０（６）に跨って更に次列のデータ線５０が配設され、このデータ線５０はメモリセルユニット２０（５）及び２０（６）に電気的に並列に接続されている。すなわち、データ線５０は、その配線幅方向に隣接する２個のメモリセルユニット２０に両者間のスペースを介在させずに一体化され、両者のライン部分にスペース部分を加えた広い配線幅により構成されている。従って、データ線５０の配線幅が実効的に約３倍になるので、データ線５０の抵抗値を約３分の１に減少することができる。

［メモリセルユニットの選択動作］
次に、前述の図３０に示すＮＡＮＤ型フラッシュメモリ１において、メモリセルアレイ２のメモリセルユニット２０の選択動作を簡単に説明する。ここでは、メモリセルユニット２０（１）を選択する場合を説明する。

まず最初に、メモリセルユニット２０（１）、２０（２）、２０（３）、２０（４）、…を選択する第１のセレクトゲートデコーダ８Ａ及び第２のセレクトゲートデコーダ８Ｂにアドレス信号が入力される。第１のセレクトゲートデコーダ８Ａへのアドレス信号の入力に基づき第１のセレクトゲートドライバ７Ａが駆動され、この第１のセレクトゲートドライバ７Ａの駆動に基づき第２の選択信号線７２がロウ（Ｌ）レベルに選択される。一方、第２のセレクトゲートデコーダ８Ｂへのアドレス信号の入力に基づき第２のセレクトゲートドライバ７Ｂが駆動され、この第２のセレクトゲートドライバ７Ｂの駆動に基づき第１の選択信号線７１がハイ（Ｈ）レベルに選択される。

第１の選択信号線７１が選択されると、メモリセルユニット２０（１）、２０（３）、２０（５）、…のエンハンスメント型の閾値電圧を有する第１の選択トランジスタ２２（Ｅ）が選択され導通状態になる。第１の選択信号線７１に同様に接続されているメモリセルユニット２０（２）、２０（４）、２０（６）、…のディプレッション型の閾値電圧を有する第１の選択トランジスタ２２（Ｄ）は非選択となり非導通状態になる。一方、第２の選択信号線７２が選択されると、メモリセルユニット２０（１）、２０（３）、２０（５）、…のディプレッション型の閾値電圧を有する第２の選択トランジスタ２３（Ｄ）が選択され導通状態になる。第２の選択信号線７２に同様に接続されているメモリセルユニット２０（２）、２０（４）、２０（６）、…のエンハンスメント型の閾値電圧を有する第２の選択トランジスタ２３（Ｅ）は非選択となり非導通状態になる。つまり、第１の選択信号線７１及び第２の選択信号線７２を選択することにより、メモリセルユニット２０（１）、２０（３）、２０（５）、…の第１の選択トランジスタ２２（Ｅ）及び第２の選択トランジスタ２３（Ｄ）が導通状態になる。

カラムデコーダ６によりメモリセルユニット２０（１）及び２０（２）に接続されたデータ線５０が選択されると、メモリセルユニット２０（２）の第１の選択トランジスタ２２（Ｄ）及び第２の選択トランジスタ２３（Ｅ）はいずれも非導通状態にあるので、メモリセルユニット２０（１）のみが選択される。つまり、選択状態にあるメモリセルユニット２０（１）においては、データ線５０から情報となる電流を流すことができるので、メモリストリングス２１中のメモリセル２１１−２１４のいずれか、例えばメモリセル２１１が選択されていれば、そのメモリセル２１１のデータを読み出すことができる。

以上説明したように、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、データ線５０の配線幅方向において配列された複数個のメモリセルユニット２０に跨った配線幅を有するデータ線５０を配設し、跨ったメモリセルユニット２０の個数に対応した第１の選択トランジスタ２２及び第２の選択トランジスタ２３をメモリセルユニット２０内に直列に組み込み、更に１本のデータ線５０に接続される複数個のメモリセルユニット２０のいずれかを選択する第１の選択トランジスタ２２及び第２の選択トランジスタ２３の閾値電圧を調節することにより、データ線５０の配線幅を増加することができる。この配線幅の増加に伴い、データ線５０の電気抵抗値を減少することができるので、特にデータ読み出し動作速度の高速化を実現することができる。なお、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、データ線５０の配線幅方向に隣接する２個のメモリセルユニット２０に跨ってデータ線５０を配設したが、本発明は、これに限定されるものではなく、３個以上のメモリセルユニット２０に跨ってデータ線５０を配設してもよい。この場合、選択信号線は３層以上になり、メモリセルユニット２０のメモリストリングス２１とデータ線５０との間には３個以上の選択トランジスタが電気的に直列に接続される。

なお、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の製造方法は基本的には第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の製造方法と同様であるので、ここでの製造方法の説明は省略する。

（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１と第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１とを組み合わせ例を説明するものである。すなわち、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１は、選択トランジスタ及びそれを選択する選択信号線とデータ線とに本発明を適用した例を説明するものである。

［メモリセルユニット、メモリセル及び選択トランジスタの概略構造］
第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の詳細な構造を、図３４乃至図３６を用いて説明する。ここで、図３４及び図３５はＮＡＮＤ型フラッシュメモリ１の要部の主要な構成要素のみを示す断面図である。図３６は図３４及び図３５に示すＮＡＮＤ型フラッシュメモリ１の平面図である。なお、第３の実施の形態に係るメモリセルユニット２の選択トランジスタ２４及びメモリストリングス２１（メモリセル２１１−２１４）の構造は、前述の図１乃至図４及び図１８に示す第１の実施の形態に係るメモリセルユニット２の選択トランジスタ２４及びメモリストリングス２１（メモリセル２１１−２１４）の構造と同一であるので、ここでの説明は省略する。

第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、メモリセルユニット２０のメモリストリングス２１の最上層のメモリセル２１４とデータ線５０との間に、第１の選択トランジスタ２２、第２の選択トランジスタ２３、更に第３の選択トランジスタ２８及び第４の選択トランジスタ２９が配設されている。第１の選択トランジスタ２２、第２の選択トランジスタ２３、第３の選択トランジスタ２８、第４の選択トランジスタ２９のそれぞれは、メモリセル２１４からデータ線５０に向かって、電気的に直列に接続されている。

データ線５０の延在方向に隣接する２個のメモリセルユニット２０の第１の選択トランジスタ２２においては、前述の第１の実施の形態に係る第１の選択トランジスタ２２と同様に、制御電極（ゲート電極）が互いに電気的に接続され、この制御電極は第１の選択信号線７１に電気的に接続されている。更に、データ線５０の配線幅方向に隣接する２個のメモリセルユニット２０の第１の選択トランジスタ２２においては、前述の第２の実施の形態に係る第１の選択トランジスタ２２と同様に、制御電極が互いに電気的に接続され、この制御電極は第１の選択信号線７１に電気的に接続されている。これらデータ線５０の延在方向及び配線幅方向に隣接する合計４個のメモリセルユニット２０が１本のデータ線５０に電気的に接続され、この４個のメモリセルユニット２０の合計４個の第１の選択トランジスタ２２はすべてエンハンスメント型の閾値電圧に設定されている。４個のメモリセルユニット２０は基本配列単位としてメモリセルアレイ２において行列状に複数配列されている。

データ線５０の延在方向に隣接する２個のメモリセルユニット２０の第２の選択トランジスタ２３においては、前述の第１の実施の形態に係る第２の選択トランジスタ２３と同様に、制御電極（ゲート電極）が互いに電気的に接続され、この制御電極は第２の選択信号線７２に電気的に接続されている。更に、データ線５０の配線幅方向に隣接する２個のメモリセルユニット２０の第２の選択トランジスタ２３においては、前述の第２の実施の形態に係る第２の選択トランジスタ２３と同様に、制御電極が互いに電気的に接続され、この制御電極は第２の選択信号線７２に電気的に接続されている。第２の選択信号線７２は、データ線５０の延在方向に第１の選択信号線７１の配列ピッチに対して半配列ピッチ（１メモリセルユニット２０）分ずれて配列されている。第２の選択トランジスタ２３はすべてエンハンスメント型の閾値電圧に設定されている。

データ線５０の延在方向に隣接する２個のメモリセルユニット２０の第３の選択トランジスタ２８においては、第１の選択トランジスタ２２と同様に、制御電極（ゲート電極）が互いに電気的に接続され、この制御電極は第３の選択信号線７３に電気的に接続されている。更に、データ線５０の配線幅方向に隣接する２個のメモリセルユニット２０の第３の選択トランジスタ２８においては、前述の第２の実施の形態に係る第１の選択トランジスタ２２と同様に、制御電極が互いに電気的に接続され、この制御電極は第３の選択信号線７３に電気的に接続されている。第３の選択信号線７３は、データ線５０の延在方向に第１の選択信号線７１の配列ピッチに対して同一配列ピッチにおいて配列されている。第３の選択トランジスタ２８はすべてエンハンスメント型の閾値電圧に設定されている。

データ線５０の延在方向に隣接する２個のメモリセルユニット２０の第４の選択トランジスタ２９においては、第２の選択トランジスタ２３と同様に、制御電極（ゲート電極）が互いに電気的に接続され、この制御電極は第４の選択信号線７４に電気的に接続されている。更に、データ線５０の配線幅方向に隣接する２個のメモリセルユニット２０の第４の選択トランジスタ２９においては、前述の第２の実施の形態に係る第２の選択トランジスタ２３と同様に、制御電極が互いに電気的に接続され、この制御電極は第４の選択信号線７４に電気的に接続されている。第４の選択信号線７４は、データ線５０の延在方向に第２の選択信号線７２の配列ピッチに対して同一配列ピッチにおいて配列されている。第４の選択トランジスタ２９はすべてエンハンスメント型の閾値電圧に設定されている。

以上説明したように、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、データ線５０が延在する方向に配列された複数個のメモリセルユニット２０に跨った配線幅を有する第１の選択信号線７１、第２の選択信号線７２、第３の選択信号線７３及び第４の選択信号線７４を配設し、跨ったメモリセルユニット２０の個数に対応した第１の選択トランジスタ２２、第２の選択トランジスタ２３、第３の選択トランジスタ２８及び第４の選択トランジスタ２９をメモリセルユニット２０内に直列に組み込むことにより、第１の選択信号線７１乃至第４の選択信号線７４の配線幅を増加することができるとともに、データ線５０の配線幅を増加することができる。つまり、この配線幅の増加に伴い、第１の選択信号線７１及び第２の選択信号線７２の電気抵抗値並びにデータ線５０の電気抵抗値を減少することができるので、特にデータ読み出し動作速度の高速化を実現することができる。

（その他の実施の形態）
本発明は、前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更し得ることは勿論である。例えば、本発明は、前述の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１において、メモリセルユニット２０のメモリストリングス２１とデータ線５０との間に、前述の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１のエンハンスメント型の閾値電圧を有する選択トランジスタとディプレッション型の閾値電圧を有する選択トランジスタとを組み込むことができる。また、本発明は、ＮＡＮＤ型フラッシュメモリ１に限定されるものではなく、EPROM、ROM等の不揮発性半導体記憶装置に適用することができる。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置の要部の詳細断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の要部の概略断面図（図４に示すＦ２−Ｆ２線により切った断面図）である。 第１の実施の形態に係る不揮発性半導体記憶装置の要部の概略断面図（図４に示すＦ３−Ｆ３線により切った断面図）である。 図１に示す不揮発性半導体記憶装置の要部の概略平面図である。 第１の実施の形態に係る不揮発性半導体記憶装置のシステムの要部の回路図である。 第１の実施の形態に係る不揮発性半導体記憶装置のシステム全体の構成図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する第１の工程断面図である。 第２の工程断面図である。 第３の工程断面図である。 第４の工程断面図である。 第５の工程断面図である。 第６の工程断面図である。 第７の工程断面図である。 第８の工程断面図である。 第９の工程断面図である。 第１０の工程断面図である。 第１１の工程断面図である。 第１２の工程断面図である。 第１３の工程断面図である。 第１４の工程断面図である。 第１５の工程断面図である。 第１６の工程断面図である。 第１７の工程断面図である。 第１８の工程断面図である。 第１９の工程断面図である。 第２０の工程断面図である。 第２１の工程断面図である。 第２２の工程断面図である。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置のシステム全体の構成図である。 第２の実施の形態に係る不揮発性半導体記憶装置のシステムの要部の回路図である。 第２の実施の形態に係る不揮発性半導体記憶装置の要部の概略断面図（図３３に示すＦ３１−Ｆ３１線により切った断面図）である。 第２の実施の形態に係る不揮発性半導体記憶装置の要部の概略断面図（図３３に示すＦ３２−Ｆ３２線により切った断面図）である。 図３１及び図３２に示す不揮発性半導体記憶装置の要部の概略平面図である。 本発明の第４の実施の形態に係る不揮発性半導体記憶装置の要部の概略断面図（図３６に示すＦ３４−Ｆ３４線により切った断面図）である。 第４の実施の形態に係る不揮発性半導体記憶装置の要部の概略断面図（図３６に示すＦ３５−Ｆ３５線により切った断面図）である。 図３４及び図３５に示す不揮発性半導体記憶装置の要部の概略平面図である。

符号の説明

１ ＮＡＮＤ型フラッシュメモリ
２ メモリセルアレイ
３ ワード線ドライバ
４ ワード線デコーダ
５ センスアンプ
６ カラムデコーダ
７ セレクトゲートドライバ
８ セレクトゲートデコーダ
２０ メモリセルユニット
２１ メモリストリングス
２１４−２１４ メモリセル
２２ 第１の選択トランジスタ
２３ 第２の選択トランジスタ
２４ 選択トランジスタ
２８ 第３の選択トランジスタ
２９ 第４の選択トランジスタ
３０、３１−３４ ワード線
５０ データ線
７０ 選択信号線
７１ 第１の選択信号線
７２ 第２の選択信号線
７３ 第３の選択信号線
７４ 第４の選択信号線

Claims (5)

1. データ線と、
   電荷蓄積領域を持つメモリセルが複数個電気的に直列に接続された第１のメモリストリングスを有し、その一端から前記データ線に電気的に直列に接続された第１の選択トランジスタ及び第２の選択トランジスタを有する第１のメモリセルユニットと、
   前記第１のメモリストリングスと同一構造を持つ第２のメモリストリングスを有し、その一端から前記データ線に電気的に直列に接続された第３の選択トランジスタ及び第４の選択トランジスタを有し、前記第１のメモリセルユニットに隣接する第２のメモリセルユニットと、
   前記第１のメモリストリングスと同一構造を持つ第３のメモリストリングスを有し、その一端から前記データ線に電気的に直列に接続された第５の選択トランジスタ及び第６の選択トランジスタを有し、前記第２のメモリセルユニットに隣接する第３のメモリセルユニットと、
   前記第１のメモリセルユニットの前記第１の選択トランジスタの制御電極及び前記第２のメモリセルユニットの前記第３の選択トランジスタの制御電極に電気的に接続された第１の選択信号線と、
   前記第２のメモリセルユニットの前記第４の選択トランジスタの制御電極及び前記第３のメモリセルユニットの前記第６の選択トランジスタの制御電極に電気的に接続された第２の第２の選択信号線と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記第１のメモリストリングス乃至前記第３のメモリストリングスは基板表面上に積層された複数個の前記メモリセルにより構成され、前記第１の選択トランジスタ、前記第３の選択トランジスタ及び前記第５の選択トランジスタは、前記第１のメモリストリングス乃至前記第３のメモリストリングス上の第１の層に配設され、前記第２の選択トランジスタ、前記第４の選択トランジスタ及び前記第６の選択トランジスタは、前記第１の層上の第２の層に配設され、前記データ線は前記第２の層上に配設され、前記第１の選択信号線は、前記第１の層に配設され、前記第１の選択トランジスタの配列部分から前記第３の選択トランジスタの配列部分までの配線幅を有し、前記第２の選択信号線は、前記第２の層に配設され、前記第４の選択トランジスタの配列部分から前記第６の選択トランジスタの配列部分までの配線幅を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１のメモリセルユニット乃至前記第３のメモリセルユニットが配列されたメモリセルアレイと、
   前記メモリセルアレイの第１の辺に沿って配設され、前記第１の選択信号線を駆動する第１のドライバ及び前記第２の選択信号線を駆動する第２のドライバを有するセレクトゲートドライバと、
   前記セレクトゲートドライバの駆動制御を行うセレクトゲートデコーダと、
   前記メモリセルアレイの前記第１の辺に対向する第２の辺に沿って配設され、前記第１のメモリストリングス乃至前記第３のメモリストリングスのそれぞれの前記メモリセルに接続されるワード線を駆動するワード線ドライバと、
   前記ワード線ドライバの駆動制御を行うワード線デコーダと、
   前記メモリセルアレイの前記第１の辺と前記第２の辺との間の第３の辺及びこの第３の辺に対向する第４の辺に各々沿って分割配置され、前記データ線を選択するカラムデコーダと、
   前記第３の辺及び前記第４の辺に各々沿って分割配置され、前記データ線に接続されるセンスアンプと、
   を更に備えたことを特徴とする請求項２又は請求項３に記載の不揮発性半導体記憶装置。
4. 電荷蓄積領域を持つメモリセルが複数個電気的に直列に接続されるとともに基板表面上に前記メモリセルが積層された第１のメモリストリングスを有し、前記第１のメモリストリングス上においてその一端に電気的に直列に接続されたエンハンスメント型の第１の選択トランジスタ及び前記第１の選択トランジスタ上においてそれに電気的に直列に接続されたディプレッション型の第２の選択トランジスタを有する第１のメモリセルユニットと、
   前記第１のメモリストリングスと同一構造を持つ第２のメモリストリングスを有し、前記第２のメモリストリングス上においてその一端に電気的に直列に接続されたディプレッション型の第３の選択トランジスタ及び前記第３の選択トランジスタ上においてそれに電気的に直列に接続されたエンハンスメント型の第４の選択トランジスタを有し、前記第１のメモリセルユニットに隣接して配設された第２のメモリセルユニットと、
   前記第１の選択トランジスタ及び前記第３の選択トランジスタに接続された第１の選択信号線と、
   前記第２の選択トランジスタ及び前記第４の選択トランジスタに接続された第２の選択信号線と、
   前記第１のメモリセルユニット上及び前記第２のメモリセルユニット上に跨って配設され、前記第１のメモリセルユニットの前記第２の選択トランジスタ及び前記第２のメモリセルユニットの前記第４の選択トランジスタに電気的に接続されたデータ線と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
5. 前記第１のメモリセルユニット及び前記第２のメモリセルユニットが配列されたメモリセルアレイと、
   前記メモリセルアレイの第１の辺に沿って配設され、前記第１のメモリセルユニットの前記第１の選択トランジスタ及び前記第２のメモリセルユニットの前記第３の選択トランジスタを駆動する第１のセレクトゲートドライバと、
   前記第１のセレクトゲートドライバの駆動制御を行う第１のセレクトゲートデコーダと、
   前記メモリセルアレイの前記第１の辺に対向する第２の辺に沿って配設され、前記第１のメモリセルユニットの前記第２の選択トランジスタ及び前記第２のメモリセルユニットの前記第４の選択トランジスタを駆動する第２のセレクトゲートドライバと、
   前記第２のセレクトゲートドライバの駆動制御を行う第２のセレクトゲートデコーダと、
   前記メモリセルアレイの前記第１の辺と前記第２の辺との間の第３の辺に沿って配設され、前記第１のメモリストリングス及び第２のメモリストリングスのそれぞれの前記メモリセルに接続されるワード線を駆動するワード線ドライバと、
   前記ワード線ドライバの駆動制御を行うワード線デコーダと、
   前記メモリセルアレイの前記第３の辺に対向する第４の辺に沿って配設され、前記データ線を選択するカラムデコーダ及び前記データ線に接続されたセンスアンプと、
   を備えたことを特徴とする請求項４に記載の不揮発性半導体記憶装置。

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