WO2012168981A1 - 半導体記憶装置 - Google Patents

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WO2012168981A1
WO2012168981A1 PCT/JP2011/003285 JP2011003285W WO2012168981A1 WO 2012168981 A1 WO2012168981 A1 WO 2012168981A1 JP 2011003285 W JP2011003285 W JP 2011003285W WO 2012168981 A1 WO2012168981 A1 WO 2012168981A1
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channel
gate
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笹子　佳孝
勝治 木下
晃 小田部
小林　孝
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株式会社日立製作所
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Definitions

  • the present invention relates to a semiconductor memory device.
  • phase change memories using chalcogenide materials as recording materials have been actively studied.
  • a phase change memory is a type of resistance change memory that stores information using the fact that recording materials between electrodes have different resistance states.
  • the phase change memory stores information using the fact that the resistance value of a phase change material such as Ge 2 Sb 2 Te 5 is different between an amorphous state and a crystalline state.
  • the resistance is high in the amorphous state and low in the crystalline state. Therefore, reading is performed by applying a potential difference to both ends of the element, measuring the current flowing through the element, and determining the high resistance state / low resistance state of the element.
  • phase change memory data is rewritten by changing the electrical resistance of the phase change film to a different state by Joule heat generated by current.
  • the reset operation that is, the operation of changing to a high resistance amorphous state is performed by flowing a large current for a short time to dissolve the phase change material, and then rapidly decreasing and rapidly cooling the current.
  • the set operation that is, the operation of changing to a low-resistance crystalline state is performed by flowing a current sufficient for maintaining the phase change material at the crystallization temperature for a long time.
  • this phase change memory is suitable for miniaturization because the current required to change the state of the phase change film decreases as the miniaturization progresses. For this reason, research is actively conducted.
  • Patent Document 1 discloses a multilayer structure in which a plurality of gate electrode materials and insulating films are alternately stacked, and a plurality of through-holes penetrating all layers are collectively processed.
  • a structure in which a gate insulating film, a channel layer, and a phase change film are formed and processed inside the through hole is disclosed.
  • the phase change memory described in Patent Document 1 has the following problems. This is because the upper and lower electrode wirings are processed in stripes at the same pitch as the memory cells, so the electrode wiring width is narrow, and the contacts connecting the electrode wiring and peripheral circuits can only be as large as the wiring width. The resistance is increased. As a result, when the memory cell is operated by supplying a current, the voltage drops at the contact portion, and the voltage necessary for the operation increases. As a result, the peripheral circuit increases and the reliability of the memory cell decreases. The problem is particularly serious when the memory cell is miniaturized and the wiring width is narrowed, and when the depth of the contact hole is increased by stacking multiple layers. Memory cell miniaturization and multilayer stacking are indispensable for increasing capacity.
  • Patent Document 2 discloses a method for bundling metal wiring by performing ion implantation using a mask so that adjacent selection transistors are of an enhancement type and a depletion type.
  • ions are implanted and diffused by ion implantation, it becomes difficult to make adjacent selection transistors into enhancement type and depletion type as miniaturization progresses.
  • an object of the present invention is to reduce contact resistance in a memory cell array suitable for miniaturization.
  • a plurality of word lines extending in the X direction parallel to the main surface of the semiconductor substrate, a plurality of diode layers provided above the plurality of word lines, A first gate semiconductor layer extending in the Y direction parallel to the principal surface of the first electrode and extending above the plurality of diode layers, and an insulating layer extending in the Y direction and provided above the first gate semiconductor layer.
  • a plurality of second gate semiconductor layers stacked on each other, and a third gate semiconductor layer extending in the Y direction and provided above the plurality of second gate semiconductor layers, and periodically provided in the X direction.
  • a plurality of second channel layers that are periodically provided in the Y direction and are electrically connected to the first channel layer, and a first gate insulation on the + X side of side surfaces of the plurality of second gate semiconductor layers.
  • the first channel layer is provided on the ⁇ X side via the first gate insulating film layer and periodically provided in the Y direction.
  • a plurality of third channels electrically connected to Of the plurality of second gate semiconductor layers on the ⁇ X side via the first gate semiconductor layer and the third channel layer, periodically provided in the Y direction, and electrically connected to the first channel layer.
  • a plurality of second variable resistance material layers made of a material whose resistance value changes depending on a flowing current, and a plurality of word lines that are provided vertically above each of the plurality of word lines with respect to the main surface of the semiconductor substrate.
  • a plurality of bit lines electrically connected to the extension, the plurality of second channels and the plurality of third channels, and each of the plurality of word lines is bound to another word line, and the plurality of bit lines
  • Each of the first and second bit lines is bundled with another bit line, and two bit lines provided vertically above each of the two word lines to be bundled among the plurality of word lines are electrically separated.
  • a semiconductor memory device a plurality of word lines extending in the X direction parallel to the main surface of the semiconductor substrate, and each extending in the Y direction parallel to the main surface of the semiconductor substrate and intersecting the X direction
  • a first gate semiconductor layer provided above the plurality of word lines
  • a plurality of second gate semiconductor layers extending in the Y direction and provided above the first gate semiconductor layer and stacked on each other via an insulating layer
  • a third gate semiconductor layer extending in the Y direction and provided above the plurality of second gate semiconductor layers, a plurality of stacked bodies periodically provided in the X direction, and a plurality of first gate semiconductor layers
  • a plurality of first channel layers that are electrically connected to the word line and provided with an insulating layer therebetween, and the + X side and the ⁇ X side among the side surfaces of the plurality of second gate semiconductor layers and the third gate semiconductor layers
  • a plurality of first gate insulating films provided on the substrate Of the plurality of second gate semiconductor layers and the third gate semiconductor layers on the +
  • a plurality of second channel layers connected to each other, and provided on the + X side of the side surfaces of the plurality of second gate semiconductor layers via the first gate semiconductor layer and the second channel layer, and periodically provided in the Y direction.
  • a first variable resistance material layer made of a material electrically connected to the first channel layer and having a resistance value changed by a flowing current, and -X of side surfaces of the plurality of second gate semiconductor layers and the third gate semiconductor layers
  • a plurality of third channel layers which are provided on the side through the first gate insulating film layer and periodically provided in the Y direction and electrically connected to the first channel layer; and a plurality of second gate semiconductor layers
  • the first gate half on the -X side of the side A second variable resistance material layer provided via the body layer and the third channel layer, periodically provided in the Y direction, electrically connected to the first channel layer, and made of a material whose resistance value changes according to a flowing current
  • a plurality of bits provided vertically above each of the plurality of word lines with respect to the main surface of
  • a first plate provided above the semiconductor substrate and a second plate provided above the first plate are each in a Y direction parallel to the main surface of the semiconductor substrate.
  • a first gate semiconductor layer extending and provided above the first plate; a plurality of second gate semiconductor layers extending in the Y direction and provided above the first gate semiconductor layer and stacked on each other via an insulating layer;
  • a plurality of third gate semiconductor layers extending in the Y direction and provided above the plurality of second gate semiconductor layers, and provided periodically in the X direction parallel to the main surface of the semiconductor substrate and intersecting the Y direction.
  • a plurality of first channel layers provided via an insulating layer between the plurality of first gate semiconductor layers, the + X side of the side surfaces of the plurality of second gate semiconductor layers and the third gate semiconductor layers, and -Provided on the X side
  • a plurality of first gate insulating film layers, and a plurality of second gate semiconductor layers and third gate semiconductor layers provided on the + X side of the side surfaces of the first gate insulating film layers via the first gate insulating film layers and periodically provided in the Y direction.
  • a plurality of second channel layers electrically connected to the first channel layer and the second plate, and the first gate semiconductor layer and the second channel layer on the + X side of the side surfaces of the plurality of second gate semiconductor layers.
  • a first variable resistance material layer made of a material that is periodically provided in the Y direction and is electrically connected to the first channel layer, the resistance value of which is changed by a flowing current, and a plurality of second gate semiconductors Of the side surfaces of the layer and the third gate semiconductor layer, provided on the ⁇ X side via the first gate insulating film layer, periodically provided in the Y direction, and electrically connected to the first channel layer and the second plate
  • a first transistor layer that selects two of the first transistors; a second transistor layer that is provided between the first transistor layer and the first gate semiconductor layer and that selects two adjacent ones of the plurality of first channels in the Y direction; It is characterized by having.
  • contact resistance can be reduced in a memory cell array suitable for miniaturization.
  • FIG. 3 is an equivalent circuit diagram of the phase change memory according to the first embodiment of the present invention. It is a figure explaining the reset operation
  • FIG. 1 is a partial three-dimensional schematic diagram of a semiconductor memory device according to a first embodiment of the present invention, showing a part of a memory cell array, wiring, and contacts.
  • Word line 2 contact hole LC connecting word line 2 and the peripheral circuit
  • polysilicon layer 40p doped with p-type impurities
  • polysilicon layer 50p doped with low-concentration impurities
  • n-type impurities Diode layer PD composed of polysilicon layer 60p, memory cell gate polysilicon layers 21p, 22p, 23p, and 24p, selection transistor gate polysilicon layers 81p and 82p, and metal wiring for supplying power to the memory cell gate polysilicon layer GL1, GL2, GL3, GL4, memory cell gate polysilicon layers 21p, 22p, 23p, 24p, and contacts GC1, GC2, GC3, GC4, and bit line 3, respectively connecting the wirings GL1, GL2, GL3, GL4. This portion is shown in FIG.
  • Two adjacent word lines 2 are bundled outside the memory array (electrically short-circuited), and a contact hole LC is formed in the bundled portion MLC to be connected to a peripheral circuit. . Since the LC is formed in the wiring bundling portion MLC, it can be formed larger than the width of each wiring. For this reason, the resistance of the contact LC is lower than that in the case where the contact LC is formed in the width of one wiring.
  • FIG. 2 is a three-dimensional schematic diagram in a case where a large capacity is promoted by stacking the MAs of FIG. A structure similar to that shown in FIG. 1 is stacked and the word lines 2 and 202 are bound together. Although not shown, the bit lines 3 and 203 are also bound on the opposite side of the MA.
  • lowering the contact LC to the word lines 2 and 202 and the bit lines 3 and 203 is particularly beneficial when stacking the memory array MA as shown in FIG. is there.
  • the position of the metal wiring moves away from the semiconductor substrate on which the peripheral circuit is formed, and the resistance of the contact connecting the peripheral circuit and the metal wiring of the MA increases.
  • an increase in contact resistance can be suppressed.
  • Each of the word lines 2 is bundled with another word line 2.
  • FIG. 2 in a configuration in which a plurality of memory arrays are stacked, contacts between the memory arrays can be provided in the binding portion of the word lines 2, and an increase in contact resistance between the memory arrays is suppressed. This is possible.
  • the bit line 3 is similarly bound to other bit lines 3.
  • the word line 2 and the bit line 3 must not be bundled with the same pattern. That is, the wiring bundling pattern shown in FIG. 1 is provided 2 vertically above each of the word lines to be bundled (in the + Z direction when taking the Z axis perpendicular to the main surface of the semiconductor substrate).
  • the bit lines 3 of the book are electrically isolated.
  • the word line 2 and the bit line 3 are (1) each of the word lines is bundled with another word line, and (2) each of the bit lines is bundled with another bit line. (3)
  • the two bit lines provided vertically above each of the two word lines to be bound are electrically separated. Such a feature makes it possible to provide a contact at each bundling portion of the word line and the bit line, thereby reducing the contact resistance.
  • FIG. 3 shows the memory array MA extracted from FIG.
  • a diode layer PD made of polysilicon is provided on the plurality of word lines 2 extending in the X direction.
  • the diode layer PD is periodically provided in the X direction via an insulating film (not shown).
  • the diode layer PD may also be extended in the X direction. is there.
  • the stacked films of the gate polysilicon layers 81p, 21p, 22p, 23p, 24p, 82p and the insulating film layers 11, 12, 13, 14, 15, 71 are striped in the Y direction perpendicular to the extending direction of the word line 2. Patterned.
  • the bit line 3 has a stripe shape extending in the X direction parallel to the word line 2 and is disposed on the insulating film 71 via an n-type polysilicon layer 48p.
  • Insulating film layer 10 is a layer for preventing diffusion between phase change material layer 7 and channel polysilicon layer 8p.
  • An insulating film layer 91 is buried between the phase change material layers 7 on both sides.
  • a gate insulating film layer 9 and a channel polysilicon layer 8p are stacked on the upper side wall of the insulating film layer 15 and the gate polysilicon layer 82p, and on the side wall of the insulating film layer 71.
  • An insulating film layer 92 is buried between the channel polysilicon layers 8p on both sides.
  • the polysilicon layer 42p is further connected to the wiring 2 through the polysilicon layer 41p.
  • the memory array (MA) of FIG. 3 includes the first gate semiconductor layer (81p) extending in the Y direction and provided above the diode layer (PD), and the first gate semiconductor layer extending in the Y direction.
  • a stacked body including the semiconductor layer (82p) is periodically provided in the X direction.
  • a first channel layer (41p) provided between the first gate semiconductor layers via an insulator and electrically connected to the diode layer PD, and side surfaces of the second gate semiconductor layer and the third gate semiconductor layer A plurality of first gate insulating film layers (9) provided on the + X side and ⁇ X side, and the side surfaces of the second gate semiconductor layer and the third gate semiconductor layer on the + X side via the first gate semiconductor layer
  • a plurality of second channel layers (8p + X) provided periodically in the Y direction and electrically connected to the first channel layer, and a plurality of third channel layers (8p similarly provided on the ⁇ X side) -X), provided on the + X side of the side surface of the second gate semiconductor layer via the first gate insulating film layer and the second channel layer, periodically provided in the Y direction, and the resistance value varies depending on the flowing current
  • a plurality of materials 1 has a variable resistance material layer, as well as a plurality of second variable resistance material layer provided on the -X side.
  • the first gate semiconductor layer and the first channel layer form a first X selection transistor layer that performs selection in the X direction.
  • the third gate semiconductor layer, the second channel, and the third channel form a second X selection transistor layer.
  • the second gate semiconductor layer, the second channel and the first variable resistance material layer, and the second gate semiconductor layer, the third channel and the second variable resistance material layer form memory cells (SMC, USMC), respectively.
  • the semiconductor memory device of the present invention stores information by utilizing the fact that the phase change material such as Ge 2 Sb 2 Te 5 included in the phase change material layer 7 has different resistance values between the amorphous state and the crystalline state.
  • the resistance is high in the amorphous state and low in the crystalline state. Therefore, reading can be performed by determining a high resistance state and a low resistance state of the element by applying a potential difference to both ends of the resistance variable element and measuring a current flowing through the element.
  • the operation of changing the phase change material from the amorphous state, which is a high resistance state, to the crystalline state, which is a low resistance state, that is, the set operation is to heat the phase change material in the amorphous state to a temperature higher than the crystallization temperature for about 10 ⁇ 6 seconds.
  • the phase change material in a crystalline state can be brought into an amorphous state by heating it to a temperature equal to or higher than the melting point to make it liquid and then rapidly cooling it.
  • the insulating film layer 31 is an insulating film embedded in the space between the PDs, which is omitted in FIGS.
  • 0V 0 V is applied in any case of the reset operation, the set operation, and the read operation).
  • 0 V is applied to the gate line GL1 to which the selected cell SMC is connected, and the transistor whose channel is the channel polysilicon layer 8p is turned off.
  • 5 V is applied to the gate lines GL2, GL3, and GL4 to which the selected cell SMC is not connected, and the transistor is turned on.
  • 0V is applied to the bit line BL1, and 5, 4, and 2V are applied to the word line WL1 during reset operation, set operation, and read operation, respectively.
  • the gate polysilicon of the selection transistor applies 5 V to the gate connected to the SMC, that is, STGLU1, and turns the transistor on.
  • 0 V is applied to the gate on the side to which SMC is not connected, that is, STGLU2, to turn off the transistor.
  • STGLU2 the gate on the side to which SMC is not connected
  • the resistance of the channel is low when the transistor is ON, and the resistance of the channel polysilicon layer 8p of STGL1 in the ON state is also low. Regardless of the state of the phase change material layer 7 in the USMC 1 portion, substantially the same current can flow.
  • SMC since the transistor is in an OFF state, a current flows through the phase change material layer 7.
  • the operation is performed by changing the resistance value of the phase change material 7 by the current flowing through the phase change material layer 7 by SMC.
  • the current value flowing through the phase change material layer 7 is determined by SMC and the operation is performed.
  • FIG. 5 shows an equivalent circuit diagram of the memory cell array portion of FIG. From the above, it can be seen that the selection operation in the Z direction is possible.
  • ⁇ X direction selection operation> 6 shows a cross-sectional view in the XZ plane of FIG. 3, and shows the relationship between the selection transistor and the gate wirings GL1, GL2, GL3, and GL4 when performing the reset operation, the set operation, and the read operation. Similar to FIG. 4, the potential of WLn, 5/4 / 2V, is the potential at the time of reset operation, set operation, and read operation, respectively. Similarly, the notation of the potentials of the other terminals in FIG. 6 sequentially represents the potentials during the reset operation, the set operation, and the read operation. When only the STGLDm is turned on in the lower selection transistor and the STGLU1 is turned on in the upper selection transistor, the path through which the current flows is limited to only the path including the selected cell SMC.
  • the X selection transistor layer TXL1 including the first gate semiconductor layer and the first channel, the third gate semiconductor layer and the second channel, and the X selection transistor layer TXL2 including the third gate semiconductor layer and the second channel.
  • the memory array MA can be selected in the X direction.
  • the X selection transistor layer TXL1 simultaneously selects the + X side and ⁇ X side channel layers. For example, as shown in FIG. 6, when 5/5 / 5V is applied to STGLDm, channel layers 8p + X1 and 8p ⁇ X1 are selected and electrically connected to diode layer PD. However, these two channel layers are not selected by the X selection transistor layer TXL1.
  • the channel layers 8p + X1 and 8p-X2 can be electrically connected to the diode layer PD at the same time, and the channel layers 8p-X1 and 8p + X2 can be electrically connected to the diode layer PD at the same time. It is because it is possible to be connected to.
  • the X selection transistor layer TXL2 selects two channel layers. For example, as shown in FIG. 6, when 5/5 / 5V is applied to STGLU1, only channel layers 8p-X2 and 8p + X3 are selected. Therefore, there are only two channel layers selected by the X selection transistor layer TXL2 that are directly connected via the insulating film.
  • one channel layer can be selected in the X direction by shifting the gate semiconductor layer to be selected by one in the X direction.
  • four of 8p + X1, 8p-X1, 8p + X2, and 8p-X2 are selected in TXL1, and two of 8p-X2 and 8p + X3 are selected in TXL2, and the other channel layers are in a non-selected state.
  • the channel layer that is in the selected state and through which the current flows is only 8p-X2 selected by both TXL1 and TXL2. Accordingly, the X direction selection operation is possible with the configuration of this embodiment.
  • FIG. 7 shows a cross section of the memory array MA of FIG. 3 in the YZ plane, particularly at the polysilicon 8p.
  • the potential of the pair (WLn ⁇ 1, WLn) and the pair (BLn ⁇ 2, BLn ⁇ 1) is set to 5/4/2 V during the reset operation, the set operation, and the read operation. All other wiring potentials are set to 0V. Since a forward bias is applied to PD between WLn and BLn, a current flows. Since no potential flows between WLn ⁇ 1 and BLn ⁇ 1, between WLn + 1 and BLn + 1, etc., no current flows. Since a reverse bias is applied to PD between WLn-2 and BLn-2, no current flows. Therefore, it can be seen that the Y direction can be selected with such a configuration.
  • the configuration according to the present embodiment enables the selection operation in all directions of X, Y, and Z, and only the selected cell SMC can be operated.
  • the potentials of the pair (WLn ⁇ 1, WLn) and the pair (BLn ⁇ 2, BLn ⁇ 1) are set to 5/4 / 2V during the reset operation, the set operation, and the read operation, and (BLn, The operation of applying 0V to the pair BLn + 1), setting all other lower wirings to 0V, and setting all other upper wirings to 5/4 / 2V is also possible.
  • the selected chain need not be limited to the chain between WLn and BLn.
  • the potential of reset operation, set operation, read operation is 5/4 / 2V, and all other wiring potentials are 0V
  • the coordinates of Xn and Z direction are the same WLn
  • Two chains can be selected between BLn and WLn-4 and BLn-4.
  • FIG. 8 shows a layout of the word line 2, the bit line 3, and the contact LC to them for realizing the wiring connection of FIG. Two adjacent lines are bound, and a contact LC is formed in the binding portion MLC having a large area.
  • the contacts of the word line 2 and the bit line 3 are respectively formed on one side of the array.
  • the bit line 3 is omitted in order to clearly show the layout of the word line 2.
  • FIGS. 7 and 8 two adjacent word lines are bound together, two adjacent bit lines are bound together, and two of the word lines are bound vertically above.
  • the two bit lines provided in are electrically isolated from each other. With such a configuration, it is possible to realize the selection operation in the Y direction while reducing the contact resistance in each bundling portion of the word line and the bit line.
  • the connection pattern can be made simpler than other connection methods described later.
  • the bundling method of the word line 2 and the bit line 3 is not limited to the method shown in FIGS.
  • An example of another method is shown in FIGS.
  • FIG. 9 shows a cross section of the polysilicon 8p in the YZ plane of FIG.
  • the word lines 2 are bundled with two adjacent lines, but the bit lines 3 are bundled every other line.
  • 5/4 / 2V is applied to the pair (WLn-1, WLn) at the time of reset operation, set operation, and read operation, BL1 connected by the path including the selected cell is 0V, and the other BL2 is The same potential as that of the pair (WLn-1, WLn) is applied.
  • FIG. 10 shows a layout corresponding to the bundling method of FIG. All contacts of the wiring 2 are formed on one side. In the upper wiring 3, even-numbered and odd-numbered ones are bound on both sides of the array to form a contact.
  • Each contact LC is formed in a binding portion MLC having an increased area. Since a large contact LC can be formed, the resistance can be reduced. Furthermore, compared to the layout according to FIG. 8, only two contacts corresponding to BL1 and BL2 are required, so the number of contacts can be reduced. Also, the number of driver circuits can be reduced because there are only two driver circuits corresponding to BL1 and BL2.
  • the bundling method according to FIGS. 9 and 10 is characterized in that two adjacent word lines are bundled, and odd-numbered and even-numbered bit lines are bundled. With such a feature, it is possible to reduce contact resistance and further reduce the number of contacts and the number of driver circuits.
  • the selected cell need not be limited to the chain of WLn and BL1.
  • the pair of (WLn ⁇ 1, WLn), (WLn + 1, WLn + 2), BL2 potential is set to 5 at the time of reset operation, set operation, and read operation. / 4 / 2V, and all other wiring potentials are set to 0V.
  • Two chains can be selected: a chain between WLn and BL1 and a chain between WLn + 2 and BL1 having the same X-direction and Z-direction coordinates.
  • FIG. 11 shows a cross section of the polysilicon 8p as viewed in the Y direction.
  • the word line 2 binds three continuous lines.
  • the bit lines 3 are bundled in two. (5n / 2V) is applied to the set of (WLn-1, WLn, WLn + 1) at the time of reset operation, set operation, and read operation, and BL1 connected by the path including the selected cell is 0V, and other BL2 , BL3 apply the same potential as the set of (WLn-1, WLn, WLn + 1). Since a forward bias is applied to PD between WLn and BL1, a current flows.
  • FIG. 12 shows a layout corresponding to the bundling method of FIG. Each contact LC is formed in a binding portion MLC having an increased area. Since a large contact LC can be formed, the resistance can be reduced. Furthermore, compared with the layouts of FIGS. 8 and 10, there is an effect of reducing the number of driver circuits for driving the word lines.
  • the selected cells need not be limited to the chain of WLn and BL1.
  • the group of (WLn-1, WLn, WLn + 1), the group of (WLn + 2, WLn + 3, WLn + 4), and the potentials of BL2 and BL3 are reset.
  • 5/4 / 2V is set and all other wiring potentials are set to 0V.
  • Two chains can be selected: a chain between WLn and BL1 and a chain between WLn + 3 and BL1 having the same coordinates in the X and Z directions.
  • FIG. 13 summarizes the voltage conditions for realizing the selection operation in the Y direction with respect to the three types of wiring bundling methods of the first embodiment.
  • the semiconductor memory device can reduce the contact resistance because the contacts LC can be formed by bundling the wires, and compared with the case where the contacts are formed for each wire. This is advantageous when the stacking of MAs is promoted.
  • FIG. 14 compares how the contact resistance is increased with respect to the number of MA stacks in the prior art and the technique of the present invention. By using the technique of the present invention, the number of stacked MAs can be increased, and the capacity increase of the semiconductor memory device can be promoted.
  • FIG. 15 shows a modification of the diode layer PD.
  • the diode PD is processed into a pillar shape and exists only in the lower part of the portion from which the laminated film such as 21p to 24p is removed, but may extend in the X direction.
  • the X direction is selected by the method described in FIG.
  • FIG. 16 is a partial three-dimensional schematic diagram of the semiconductor memory device according to the second embodiment of the present invention, and shows a part of a memory cell array, wiring, and contacts.
  • Example 2 differs in that no diode layer PD is used.
  • 17A and 17B are views showing a cross section in the Y direction of the second embodiment, and show a cross section of the polysilicon 8p. Both the lower electrode wiring (word line) 2 and the upper electrode wiring (bit line) 3 are bound together in the same manner as in FIG.
  • the word lines WLn are connected to each other.
  • 5/4/2 V is applied to the two word lines including the reset operation, the set operation, and the read operation.
  • 0V is applied to BLn on the opposite side of WLn through the selected cell. A current flows because a potential difference is generated between WLn and BLn.
  • the word line whose number in the Y direction is n or less and the bit line whose number is n-1 or less are all applied with 5/4 / 2V during reset operation, set operation, and read operation, respectively.
  • a word line with n + 1 or more and a bit line with n or more apply 0 V at the time of reset operation, set operation, and read operation.
  • the current does not flow because the potential is equal except for between WLn and BLn.
  • the Y direction can be selected because a current can flow only between WLn and BLn by the above driving method.
  • the Y direction can be selected because a current can flow only between WLn-1 and BLn-1 by the above driving method.
  • the X direction is selected by the method described in FIG.
  • each of the plurality of word lines (2) extending in the X direction parallel to the main surface of the semiconductor substrate is parallel to the main surface of the semiconductor substrate and intersects the X direction.
  • a plurality of first channel layers (81p) provided between the plurality of stacked bodies and the plurality of first gate semiconductor layers through an insulating layer and electrically connected to the word line, and a plurality of second gates
  • the semiconductor layer and the third gate semiconductor layer ;
  • a plurality of first gate insulating film layers (9) provided on the + X side and -X side of the surface, and a first gate insulating film on the + X side of the side surfaces of the plurality of second gate semiconductor layers and the third gate semiconductor layer
  • a plurality of second channel layers (8p + X) provided through the layers and periodically provided in the Y direction and electrically connected to the first channel layer, and + X of side surfaces of the plurality of second gate semiconductor layers
  • the first gate semiconductor layer and the second channel layer are provided on the side, provided periodically in the Y direction, electrically connected to the first channel layer, and made of a material whose resistance value is changed by a flowing current.
  • variable resistance material layer (7) and provided on the ⁇ X side of the side surfaces of the plurality of second gate semiconductor layers and the third gate semiconductor layers via the first gate insulating film layer, and periodically provided in the Y direction Electrically connected to the first channel layer Of the plurality of third channel layers (8p-X) and the side surfaces of the plurality of second gate semiconductor layers provided on the ⁇ X side via the first gate semiconductor layer and the third channel layer and periodically in the Y direction.
  • a second variable resistance material layer (7) made of a material that is electrically connected to the first channel layer and has a resistance value changed by a flowing current, and a plurality of word lines with reference to the main surface of the semiconductor substrate.
  • a plurality of bit lines (3) provided in the vertical direction and extending in the X direction and electrically connected to the plurality of second channels and the plurality of third channels, and each of the plurality of word lines Are bound two by two, and each of the plurality of bit lines is bound by two adjacent ones, and two of the plurality of word lines are provided vertically above each of the two electrically coupled.
  • the bit lines are electrically separated It is separated.
  • the memory can be operated by flowing a current in the reverse direction by switching the voltage relationship between the upper and lower wirings. That is, the driver can switch between a first operation in which the first potential is higher than the second potential and a second operation in which the first potential is lower than the second potential, and the third potential is changed from the fourth potential. It is further characterized in that it can be switched between a third operation for setting a high potential and a fourth operation for setting the third potential to be lower than the fourth potential.
  • the vertical memory array when the chain is selected, when the upper electrode (bit line) is set to 0 V and a positive voltage is applied to the lower electrode (word line) to operate, it is close to the bit line.
  • the voltage applied to the selected cell is different between the case of selecting a cell and the case of selecting a distant cell, the characteristics are varied.
  • the voltage applied to the selected cell is different because of the parasitic resistance (channel resistance) of the non-selected cell in the selected chain.
  • the selected cell need not be limited to the chain between WLn and BLn.
  • 5/4 / 2V is applied to WLn-1 and WLn during reset operation, set operation, and read operation, respectively, If all the potentials are set to 0V, it is possible to select two places, a chain between WLn and BLn and a chain between WLn-1 and BLn-1 having the same coordinates in the X and Z directions.
  • the wiring and contact layout can be the same as in FIG. Since the resistance of the contact LC can be reduced, the number of stacked MA layers can be increased, and the capacity increase of the semiconductor memory device can be promoted.
  • FIG. 18 shows a modification of the bundling portion, in which a part of the memory cell array, wiring, and contacts is shown.
  • the wiring is finely processed in accordance with the cell pitch in the MA and is bound by the binding portion MLC outside the MA, but may be bound inside.
  • the shape of each wiring in the XY plane can be made closer to a rectangle, and not only can the resistance of the contact LC be reduced, but also the word lines and bit lines can be thickened. Resistance can also be reduced.
  • the layout of the contact LC in the MLC section can be the same as in FIG. With such a configuration, the resistance of the contact LC can be reduced, so that the number of stacked MA layers can be increased, and the capacity of the semiconductor memory device can be increased.
  • the electrode wiring is processed into a stripe shape in order to realize selection in the Y direction, but it may be formed into a plate shape.
  • both selection in the X direction and selection in the Y direction may be performed by a selection transistor.
  • FIG. 19 shows a selection transistor that realizes selection in the Y direction, which includes a two-stage stripe gate extending in the X direction, silicons 141p to 144p on pillars divided in both the X and Y directions, a gate insulating film, and the like. .
  • a selection transistor that realizes selection in the Y direction, which includes a two-stage stripe gate extending in the X direction, silicons 141p to 144p on pillars divided in both the X and Y directions, a gate insulating film, and the like.
  • FIG. 19 shows a selection transistor that realizes selection in the Y direction, which includes a two-stage stripe gate extending in the X direction, silicons 141p to 144p on pillars divided in both the X and Y directions, a gate insulating film, and the like.
  • the selection operation in the Y direction in the present embodiment is provided between the first plate (102) and the plurality of first gate semiconductor layers (81p), and the Y direction among the plurality of first channels (41p).
  • the first transistor layer (TYL1) that selects two adjacent to each other and the two adjacent to each other in the Y direction are selected between the first transistor layer and the first gate semiconductor layer.
  • the second transistor layer (TYL2) In particular, two of the first channels selected by the first transistor layer are different from two selected by the second transistor layer.
  • FIG. 20 shows a selection transistor that realizes selection in the X direction, which includes a one-stage stripe gate extending in the Y direction, silicon 145p and 146p on pillars separated in both the X and Y directions, a gate insulating film, and the like.
  • a select transistor STG3, a chain cell array, a bit line 3, and the like are shown.
  • FIG. 20 by applying an ON voltage only to STG3 and n at the first stage selection gate, only the two channel silicon 145p on both sides of the gate can be turned on. Furthermore, only one chain shown in FIG. 20 can be selected by applying an ON voltage only to STG4 and n + 1 with the second selection transistor. That is, the configuration and selection operation in the X direction are the same as those in FIG.
  • the first plate (102) provided above the semiconductor substrate and the second plate (103) provided above the first plate are respectively formed on the semiconductor substrate.
  • the first gate semiconductor layer (81p) extending in the Y direction parallel to the main surface of the first plate and provided above the first plate, and the first gate semiconductor layer extending in the Y direction and provided above the first gate semiconductor layer via the insulating layer.
  • first channel layers (41p) provided via an insulating layer between the plurality of first gate semiconductor layers and the plurality of stacked bodies periodically provided in the X direction that is parallel to the main surface of the first layer.
  • a plurality of second channel layers (8p + X) provided on the + X side of the side surface via the first gate insulating film layer, periodically provided in the Y direction, and electrically connected to the first channel layer and the second plate ), And is provided on the + X side among the side surfaces of the plurality of second gate semiconductor layers via the first gate semiconductor layer and the second channel layer, periodically provided in the Y direction, and electrically connected to the first channel layer
  • a first variable resistance material layer (7) made of a material whose resistance value changes depending on a flowing current, and a
  • a first transistor layer that is provided between the first plate and the plurality of first gate semiconductor layers and selects two adjacent ones in the Y direction among the plurality of first channels.
  • (TYL1) and a second transistor layer (TYL2) provided between the first transistor layer and the first gate semiconductor layer and selecting two adjacent ones in the Y direction among the plurality of first channels. It is characterized by.
  • FIG. 21 is a partial three-dimensional schematic diagram of the semiconductor memory device of this embodiment. In FIG. 21, for simplicity, the structure between STG1, the structure between STG2, and the structure between stacked bodies are omitted.
  • either one of the upper and lower electrodes may be at a higher potential during operation. That is, as in the second embodiment, the memory cell can be operated with an upward current or the memory cell can be operated with a downward current.
  • the MLC portion can be enlarged, so that the contact LC can be further increased. Therefore, since the resistance of the contact LC can be further reduced, the number of stacked MA layers can be increased, and the increase in capacity of the semiconductor memory device can be promoted.
  • the upper metal wiring and the lower metal wiring are separately formed in the respective layers.
  • the upper electrode wiring in the lower MA layer and the lower part of the upper MA layer are formed.
  • the electrode wiring can be shared as shown in FIG. Which of the upper and lower MA layers is selected can be selected by a selection transistor.
  • the layout of the MLC section can use the same system as in the first to third embodiments.
  • the contact LC can also be increased. Therefore, since the resistance of the contact LC can be reduced, the number of stacked MA layers can be increased, and the capacity increase of the semiconductor memory device can be promoted.
  • Electrode wiring 3 103, 203 Electrode wiring 40pp Polysilicon layer 50p doped with p-type impurities Polysilicon layers 60p, 61p, 62pn with low impurity concentration Polysilicon layer 7 doped with n-type impurities, 207 Phase change material layer 8p, 8p + X1, 8p + X2, 8p + X3, 8p-X1, 8p-X2, 208p Channel polysilicon layer 41p, 241p, 141p, 143p, 145p, 147p Channel polysilicon layer 42p, 242p, 48p, 142p, 144p 146p, 148p N-type impurity doped polysilicon layers 9, 209 Gate insulating film layers 10, 210 Insulating film layers 11, 12, 13, 14, 15 Insulating film layers 21p, 22p, 23p, 24p, 81p, 82p Gate polysilicon layers 221p, 222p, 2 23p, 224p, 281p, 282p Gate polysilicon layers 221

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

　微細化に好適かつコンタクト抵抗を低減した半導体記憶装置を提供する目的で、メモリアレイ（ＭＡ）の配線構造を以下の通りとする。すなわち、ワード線（２）とビット線（３）とを平行に延伸させ、ワード線のそれぞれを他のワード線と結束し、ビット線のそれぞれを他のビット線と結束し、ワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本のビット線を電気的に分離する。係る構成によって、配線の結束部（ＭＬＣ）においてより大きなコンタクトを形成可能となり、微細化に適したメモリアレイにおいてコンタクト抵抗を低減することが可能となる。

Description

半導体記憶装置
　本発明は半導体記憶装置に関する。
　近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリの一種である。
　相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。
　相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
　これらの抵抗変化型素子を利用したメモリを高集積化する方法として、特許文献１にゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。
　また、相変化メモリでは無くＮＡＮＤフラッシュメモリに関する文献ではあるが、選択トランジスタがエンハンスメント型、ディプレッション型になるようにマスクを用いてイオン打込みを行い、金属配線を結束することによって、ビット線の抵抗を低減し性能向上を実現する技術が特許文献２に開示されている。
特開２００８－１６０００４号公報 特開２００８－１９２７０８号公報
　しかしながら、特許文献１に記載の相変化メモリには、以下のような課題が存在する。それは、上下の電極配線がメモリセルのピッチと同ピッチでストライプ状に加工されているため電極配線幅が狭く、電極配線と周辺回路を接続するコンタクトが配線幅程度の大きさにしかできずコンタクト抵抗が大きくなることである。その結果、電流を流してメモリセルを動作させる際にコンタクト部で電圧降下し動作に必要な電圧が高くなってしまう。その結果周辺回路の増大やメモリセルの信頼性が低下することになる。特にメモリセルを微細化し配線幅が狭くなる場合、そして多層積層しコンタクト孔の深さが深くなる場合に問題は深刻である。メモリセルの微細化と多層積層化は大容量化に必須である。
　特許文献２は、隣接する選択トランジスタがエンハンスメント型、ディプレッション型になるようにマスクを用いてイオン打込みを行い、金属配線を結束する方法を開示している。しかしながら、イオン打込みで打ち込まれイオンは拡散するため、微細化が進むと、隣接する選択トランジスタをエンハンスメント型、ディプレッション型に作り分けるのが難しくなる。
　そこで、本発明の目的は、微細化により好適なメモリセルアレイにおいて、コンタクト抵抗を低減することである。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　第１に、半導体記憶装置であって、半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、複数のワード線の上方に設けられる複数のダイオード層と、それぞれが、半導体基板の主面に平行かつＸ方向と交差するＹ方向に延伸し複数のダイオード層の上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられ、ダイオード層と電気的に接続される複数の第１チャネル層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第１抵抗変化材料層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち－Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第３チャネル層と、複数の第２ゲート半導体層の側面のうち－Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第２抵抗変化材料層と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸、複数の第２チャネルおよび複数の第３チャネルと電気的に接続される複数のビット線と、を有し、複数のワード線のそれぞれは、他のワード線と結束され、複数のビット線のそれぞれは、他のビット線と結束され、複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。
　第２に、半導体記憶装置であって、半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、それぞれが、半導体基板の主面に平行かつＸ方向と交差するＹ方向に延伸し複数のワード線の上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられ、ワード線と電気的に接続される複数の第１チャネル層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち－Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第３チャネル層と、複数の第２ゲート半導体層の側面のうち－Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸し、複数の第２チャネルおよび複数の第３チャネルと電気的に接続される複数のビット線と、を有し、複数のワード線のそれぞれは、隣接する２本ずつ結束され、複数のビット線のそれぞれは、隣接する２本ずつ結束され、複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。
　第３に、半導体記憶装置であって、半導体基板の上方に設けられる第１プレートと、第１プレートの上方に設けられる第２プレートと、それぞれが、半導体基板の主面に平行なＹ方向に延伸し第１プレートの上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、半導体基板の主面に平行かつＹ方向と交差するＸ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられる複数の第１チャネル層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第２チャネル層と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち－Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第３チャネル層と、複数の第２ゲート半導体層の側面のうち－Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、第１プレートと複数の第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第１トランジスタ層と、第１トランジスタ層と第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第２トランジスタ層と、を有することを特徴とする。
　本発明により、微細化により好適なメモリセルアレイにおいて、コンタクト抵抗を低減することができる。
本発明の実施例１のメモリセルアレイの一部立体模式図である。 本発明の実施例１のメモリセルアレイの一部立体模式図である。 本発明の実施例１のメモリセルアレイの一部立体模式図である。 本発明の実施例１の相変化メモリの高抵抗化、および低抵抗化動作を説明する図である。 本発明の実施例１の相変化メモリの等価回路図である。 本発明の実施例１のメモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１のメモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線のコンタクト部のレイアウトを説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線への動作時の印加電圧を説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線のコンタクト部のレイアウトを説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線への動作時の印加電圧を説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線のコンタクト部のレイアウトを説明する図である。 本発明の実施例１のメモリセルアレイの上部電極配線、下部電極配線の印加電圧をまとめて説明する図である。 本発明の実施例１の半導体記憶装置の効果を示した図である。 本発明の実施例１のメモリセルアレイの変形例の一部立体模式図である。 本発明の実施例２のメモリセルアレイの一部立体模式図である。 (ａ)(ｂ)は、本発明の実施例２のメモリセルアレイの上部電極配線、下部電極配線への動作時の印加電圧を説明する図である。 本発明の実施例１または２のメモリセルアレイの変形例の一部立体模式図である。 本発明の実施例３のメモリセルアレイの一部断面図である。 本発明の実施例３のメモリセルアレイの一部断面図である。 本発明の実施例３のメモリセルアレイの一部立体模式図である。 本発明の実施例４のメモリセルアレイの一部立体模式図である。
　以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
　＜メモリアレイ構成＞
図１は本発明の実施例１の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。ワード線２、ワード線２と周辺回路とを接続するコンタクト孔ＬＣ、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるダイオード層ＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層８１ｐ、８２ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ビット線３から構成される部分が図１に示されている。
　ワード線２は、隣り合う２本どうしがメモリアレイの外側で結束されていて（電気的に短絡されていて）、その結束部ＭＬＣにコンタクト孔ＬＣが形成されていて周辺回路と接続されている。ＬＣは配線の結束部ＭＬＣに形成されるので、個々の配線幅よりも大きく形成することができる。このため、コンタクトＬＣの抵抗は、配線１本の幅に形成する場合と比較して低抵抗である。
　図示されていないが、ビット線３についてもＭＡの反対側で隣合う２本どうしがメモリアレイの外側で結束されていて、その結束部ＭＬＣにコンタクト孔ＬＣが形成されていて周辺回路と接続されている。ワード線２に形成されるコンタクトＬＣと同様に配線１本の幅に形成する場合と比較して低抵抗である。　図２は、図１のＭＡを積層することで大容量化を推進した場合の立体模式図である。図１と同様の構造を積層し、ワード線２、２０２を結束した構造になっている。図示していないがビット線３、２０３もＭＡの反対側で結束されている。後述するように、ワード線２、２０２、ビット線３、２０３へのコンタクトＬＣを低抵抗にすることは、特に図２のようにメモリアレイＭＡを積層し大容量化を推進する場合に有益である。メモリアレイＭＡを積層していくと金属配線の位置は周辺回路が形成されている半導体基板から上層に離れることになり、周辺回路とＭＡの金属配線を接続するコンタクトの抵抗が増大する。図２のＬＣのように大きなコンタクトを用いることで、コンタクト抵抗の増大を抑制することができる。
　ここで、ワード線２およびビット線３の結束方法を説明する。ワード線２のそれぞれは、他のワード線２と結束される。係る構成によって、図２に示すように、複数のメモリアレイを積層した構成において、メモリアレイ間のコンタクトをワード線２の結束部に設けることが可能となり、メモリアレイ間のコンタクト抵抗の増大を抑制しうるためである。図２では簡単のため省略しているが、ビット線３についても同様に、他のビット線３と結束される。
　その際に、ワード線２とビット線３とを、同一のパタンで結束してはいけない。すなわち、図１に示す配線の結束パタンにおいては、ワード線のうち結束される２本のそれぞれの鉛直上方（半導体基板の主面に垂直にＺ軸を取った場合、＋Ｚ方向）に設けられる２本のビット線３が、電気的に分離されることを特徴とする。係る特徴を有することで、後述する選択トランジスタとの組み合わせによりＹ方向の選択動作を実現するためである（選択動作の詳細は後述する）。
　以上をまとめると、本実施例に係るワード線２とビット線３は、（１）ワード線のそれぞれが他のワード線と結束され、（２）ビット線のそれぞれが他のビット線と結束され、（３）結束される２本のワード線のそれぞれの鉛直上方に設けられる２本のビット線が電気的に分離されることを特徴とする。係る特徴によって、ワード線およびビット線のそれぞれの結束部分にコンタクトを設けることが可能となり、コンタクト抵抗を低減しうる。
　図３は図１のうち、特にメモリアレイＭＡの部分を抜き出して示した図である。Ｘ方向に延伸する複数のワード線２の上にポリシリコンからなるダイオード層ＰＤが設けられている。ここで、ダイオード層ＰＤはＸ方向において絶縁膜（図示しない）を介して周期的に設けられているが、図１５のように、ダイオード層ＰＤもＸ方向に延伸する構成にすることも可能である。ゲートポリシリコン層８１ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、８２ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、ワード線２の延伸方向と垂直なＹ方向にストライプ状にパターニングされている。
　ビット線３はワード線２と平行なＸ方向に延伸するストライプ形状で、絶縁膜７１上にｎ型ポリシリコン層４８ｐを介して配置されている。
　ゲートポリシリコン層８１ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、８２ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分ではビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７が順に積層される。絶縁膜層１０は、相変化材料層７とチャネルポリシリコン層８ｐ間の拡散を防止するための層である。両面の相変化材料層７の間には絶縁膜層９１が埋め込まれている。絶縁膜層１５の側壁の上部とゲートポリシリコン層８２ｐ、絶縁膜層７１の側壁ではゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８２ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層４２ｐの上表面とチャネルポリシリコン層８ｐが接触している。ポリシリコン層４２ｐは更にポリシリコン層４１ｐを介して配線２に繋がっている。
　このように、図３のメモリアレイ（ＭＡ）は、Ｙ方向に延伸しダイオード層（ＰＤ）の上方に設けられる第１ゲート半導体層（８１ｐ）と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁膜（１１～１５）を介して互いに積層される複数の第２ゲート半導体層（２１ｐ～２４ｐ）と、Ｙ方向に延伸し第２ゲート半導体層の上方に設けられる第３ゲート半導体層（８２ｐ）と、を有する積層体が、Ｘ方向に周期的に設けられる構成を有する。
　そして、第１ゲート半導体層の間に絶縁体を介して設けられ、ダイオード層ＰＤと電気的に接続される第１チャネル層（４１ｐ）と、第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層（９）と、第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層（８ｐ＋Ｘ）と、同様に－Ｘ側に設けられる複数の第３チャネル層（８ｐ－Ｘ）と、第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、流れる電流によって抵抗値が変化する材料からなる複数の第１抵抗変化材料層と、同様に－Ｘ側に設けられる複数の第２抵抗変化材料層とを有する。ここで、第１ゲート半導体層および第１チャネル層は、Ｘ方向の選択を行う第１のＸ選択トランジスタ層をなす。第３ゲート半導体層、第２チャネルおよび第３チャネルも同様に、第２のＸ選択トランジスタ層をなす。第２ゲート半導体層、第２チャネルおよび第１抵抗変化材料層、並びに、第２ゲート半導体層、第３チャネルおよび第２抵抗変化材料層は、それぞれメモリセル（ＳＭＣ、ＵＳＭＣ）をなす。
　係る構成によって、最小加工寸法をＦとしたとき、Ｘ方向の２Ｆ周期に＋Ｘ側とーＸ側の２つのメモリセルを形成することが可能となり、よりメモリセルの微細化に寄与しうるものである。また、３次元的なメモリアレイＭＡが記憶素子として機能するためには、Ｘ、Ｙ、Ｚのそれぞれの方向における選択動作が可能であれば良いが、上述のメモリアレイ構成によって係る選択動作が可能である。その理由については後述する。
　本発明の半導体記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
　相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０－６秒程度以上保持することで結晶状態にすることでできる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。
　＜Ｚ方向の選択動作＞
図４では、図３のメモリセルアレイＭＡのＸＺ平面における断面のうち一部分を抜き出して示している。絶縁膜層３１は、図１、２、３では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。
　このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる（以下の説明で、単に「０Ｖ」と言った場合には、リセット動作時、セット動作時、読み出し動作時のどの場合でも０Ｖを印加することを意味する）。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ３、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５、４、２Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬＵ１に５Ｖを印加しトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬＵ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。また、ダイオードＰＤ直上の選択トランジスタでは、選択セルと反対側のＳＴＧＬＤｍだけをＯＮ状態にする。なお金属配線３直下の選択トランジスタゲートは、２本飛ばしで結束され、金属配線ＳＴＧＬＵ１、ＳＴＧＬＵ２、ＳＴＧＬＵ３に接続される。それに対して、ダイオードＰＤ直上の選択トランジスタは１本ごとに金属配線に接続され、独立な電位を給電できるようにする。
　非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬＵ２がゲートポリシリコン層８２ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。図５には、図４のメモリセルアレイ部の等価回路図を示す。以上より、Ｚ方向の選択動作が可能であることがわかる。
　＜Ｘ方向の選択動作＞
図６では、図３のＸＺ平面における断面図を示しており、リセット動作、セット動作、読出し動作を行う際の、選択トランジスタと、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の関係を示している。図４と同様に、ＷＬｎの電位、５／４／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図６の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。下側の選択トランジスタでは、ＳＴＧＬＤｍだけをＯＮ状態にし、上側の選択トランジスタではＳＴＧＬＵ１をＯＮ状態にすると、電流が流れるパスは選択セルＳＭＣを含む経路だけに限られる。
　以上をまとめると、第１ゲート半導体層および第１チャネルを含むＸ選択トランジスタ層ＴＸＬ１と、第３ゲート半導体層および第２チャネル、並びに第３ゲート半導体層および第２チャネルを含むＸ選択トランジスタ層ＴＸＬ２によって、メモリアレイＭＡのＸ方向の選択動作が可能となる。
　その理由は以下の通りである（以下、チャネル層８ｐのうち、各ゲート半導体層を含む積層体の＋Ｘ側に設けられるものを８ｐ＋Ｘ、－Ｘ側に設けられるものを８ｐ－Ｘのように表記する。末尾の数字は添番である）。
　Ｘ選択トランジスタ層ＴＸＬ１は、その＋Ｘ側および－Ｘ側のチャネル層を同時に選択する。例えば図６のように、ＳＴＧＬＤｍに５／５／５Ｖを印加すると、チャネル層８ｐ＋Ｘ１および８ｐ－Ｘ１が選択され、ダイオード層ＰＤと電気的に接続される。しかし、Ｘ選択トランジスタ層ＴＸＬ１で選択されるチャネル層はこれら２つだけではない。チャネル層４１ｐおよびポリシリコン層４２ｐによって、チャネル層８ｐ＋Ｘ１と８ｐ－Ｘ２は同時にダイオード層ＰＤと電気的に接続されることが可能であり、チャネル層８ｐ－Ｘ１と８ｐ＋Ｘ２は同時にダイオード層ＰＤと電気的に接続されることが可能であるためである。すなわち、ＳＴＧＬＤｍに５／５／５Ｖが印加された際に選択されるチャネル層は、８ｐ＋Ｘ１、８ｐ－Ｘ１、８ｐ＋Ｘ２、８ｐ－Ｘ２の４つであり、Ｘ選択トランジスタ層ＴＸＬ１は、都合４つのチャネル層を選択するトランジスタ層である。
　これに対し、Ｘ選択トランジスタ層ＴＸＬ２が選択するチャネル層は２つである。例えば図６のように、ＳＴＧＬＵ１に５／５／５Ｖが印加された場合に選択されるチャネル層は８ｐ－Ｘ２と８ｐ＋Ｘ３だけである。従って、Ｘ選択トランジスタ層ＴＸＬ２によって選択されるチャネル層は、絶縁膜を介して直接接続されている２つだけである。
　これらを踏まえると、図６のように、Ｘ選択トランジスタ層ＴＸＬ１とＴＸＬ２において、選択状態とするゲート半導体層をＸ方向に１つずらすことで、Ｘ方向に１つのチャネル層を選択可能となる。図６においては、ＴＸＬ１において８ｐ＋Ｘ１、８ｐ－Ｘ１、８ｐ＋Ｘ２、８ｐ－Ｘ２の４つが、ＴＸＬ２において８ｐ－Ｘ２と８ｐ＋Ｘ３の２つが選択状態となり、他のチャネル層は非選択状態となるため、結果として選択状態となり電流が流れるチャネル層は、ＴＸＬ１とＴＸＬ２の両者によって選択される８ｐ－Ｘ２のみである。従って、本実施例の構成によりＸ方向の選択動作が可能となる。
　＜Ｙ方向の選択動作および第１の結束方法＞
図７は、図３のメモリアレイＭＡのＹＺ平面における断面のうち、特にポリシリコン８ｐでの断面を示している。例えば、（ＷＬｎ－１，ＷＬｎ）のペアと、（ＢＬｎ－２，ＢＬｎ－１）のペアの電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとする。他の配線電位は全て０Ｖとする。ＷＬｎとＢＬｎの間はＰＤに順バイアスが印加されるので電流が流れる。ＷＬｎ－１とＢＬｎ－１の間、ＷＬｎ＋１とＢＬｎ＋１の間などは等電位であるために電流は流れない。ＷＬｎ－２とＢＬｎ－２の間はＰＤに逆バイアスが印加されるので電流は流れない。従って、係る構成で、Ｙ方向の選択が可能なことが分かる。
　このように、本実施例に係る構成によって、Ｘ，Ｙ、Ｚの全ての方向の選択動作が可能となり、選択セルＳＭＣだけを動作させることが可能なことがわかる。
　なお、例えば、（ＷＬｎ－１，ＷＬｎ）のペアと、（ＢＬｎ－２，ＢＬｎ－１）のペアの電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、（ＢＬｎ，ＢＬｎ＋１）のペアに０Ｖを印加し、他の下部配線は全て０Ｖ、他の上部配線は全て５／４／２Ｖとするなどの動作も可能である。
　なお、選択チェインはＷＬｎとＢＬｎの間のチェインだけに限る必要はなく、たとえば（ＷＬｎ－１，ＷＬｎ）、（ＷＬｎ－５，ＷＬｎ－４）、（ＢＬｎ－２，ＢＬｎ－１）、（ＢＬｎ－６，ＢＬｎ－５）の電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、他の配線電位を全て０Ｖとすると、Ｘ方向とＺ方向の座標が同一のＷＬｎとＢＬｎの間のチェインとＷＬｎ－４とＢＬｎ－４の間にチェインの２か所を選択できる。
　図８には図７の配線接続を実現するためのワード線２、ビット線３及びそれらへのコンタクトＬＣのレイアウトを示す。それぞれ隣接２本ずつを結束し、面積が大きくなった結束部ＭＬＣにコンタクトＬＣを形成する。図８ではワード線２、ビット線３のコンタクトをそれぞれアレイの一方で形成している。なお、ワード線２のレイアウトを明確に示すために図８のＡにおいてはビット線３を省いて図示している。
　このように、図７および８においては、ワード線のそれぞれが隣接する２本ずつ結束され、ビット線のそれぞれが隣接する２本ずつ結束され、かつワード線のうち結束される２本の鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。係る構成によって、ワード線およびビット線のそれぞれの結束部においてコンタクト抵抗を低減しつつ、Ｙ方向の選択動作を実現することが可能となる。その上で、後述する他の結線方法と比較して、結線パタンをより平易にできる。
　＜第２の結束方法＞
ワード線２、ビット線３の結束方法は、図７、８の方法だけには限られない。別の方法の例を図９、１０に示す。図９は図３のＹＺ平面における断面のうち特にポリシリコン８ｐでの断面を示している。ワード線２は図７と同様に隣接する２本どうしを結束するが、ビット線３は１本おきに結束している。（ＷＬｎ－１，ＷＬｎ）のペアにリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、選択セルが含まれる経路で接続されるＢＬ１は０Ｖ、もう一方のＢＬ２は（ＷＬｎ－１，ＷＬｎ）のペアと同じ電位を印加する。ＷＬｎ、ＢＬ１間はＰＤに順バイアスが印加されるので電流が流れる。ＷＬｎ－１、ＢＬ２間は等電位なので電流が流れない。ＷＬｎ－２、ＢＬ１間なども等電位なので電流が流れない。ＷＬｎ＋１、ＢＬ２間などはＰＤに逆バイアスが印加されるので電流が流れない。したがってＷＬｎ、ＢＬ１間だけに電流を流すことができ、図７、８の例と同様にＹ方向の選択が可能である。図１０に図９の結束方式に対応するレイアウトを示す。配線２のコンタクトは全て片側で形成している。上部配線３は偶数番目と奇数番目をそれぞれアレイの両側で結束しコンタクトを形成している。それぞれのコンタクトＬＣは、面積が大きくなった結束部ＭＬＣに形成する。大きなコンタクトＬＣを形成できるので抵抗を低減でき、さらに、図８に係るレイアウトと比較して、ＢＬ１とＢＬ２に対応した２つのコンタクトがあれば良いので、コンタクト数を低減できる。また、ドライバ回路についても、ＢＬ１、ＢＬ２に対応した２つがあれば良いので個数を低減できる。
　このように図９および１０に係る結束方法は、ワード線のそれぞれが隣接する２本ずつ結束され、ビット線のうち奇数本目どうし、偶数本目どうしが結束されることを特徴とする。係る特徴により、コンタクト抵抗を低減し、さらにコンタクト数とドライバ回路数を削減することが可能となる。
　なお、選択セルはＷＬｎ、ＢＬ１のチェインだけに限る必要はなく、たとえば（ＷＬｎ－１，ＷＬｎ）、（ＷＬｎ＋１，ＷＬｎ＋２）のペア、ＢＬ２の電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、他の配線電位を全て０Ｖとする。Ｘ方向とＺ方向の座標が同一のＷＬｎ、ＢＬ１間のチェインとＷＬｎ＋２、ＢＬ１間のチェインの２か所を選択できる。
　＜第３の結束方法＞
更に別の結束方法の例を図１１、１２に示す。図１１はＹ方向で見た断面でポリシリコン８ｐでの断面を示している。ワード線２は連続する３本を結束する。ビット線３は２本とばしで結束する。（ＷＬｎ－１，ＷＬｎ，ＷＬｎ＋１）の組にリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、選択セルが含まれる経路で接続されるＢＬ１は０Ｖ、他のＢＬ２、ＢＬ３は（ＷＬｎ－１，ＷＬｎ，ＷＬｎ＋１）の組と同じ電位を印加する。ＷＬｎ、ＢＬ１間はＰＤに順バイアスが印加されるので電流が流れる。ＷＬｎ－１、ＢＬ２間とＷＬｎ＋１、ＢＬ３間は等電位なので電流が流れない。ＷＬｎ－３、ＢＬ１間なども等電位なので電流が流れない。ＷＬｎ＋２、ＢＬ２間、ＷＬｎ－２、ＢＬ３間などはＰＤに逆バイアスが印加されるので電流が流れない。したがってＷＬｎ、ＢＬ１間だけに電流を流すことができ、図７、８の例、図９、１０の例と同様にＹ方向の選択が可能である。図１２に図１１の結束方式に対応するレイアウトを示す。それぞれのコンタクトＬＣは、面積が大きくなった結束部ＭＬＣに形成する。大きなコンタクトＬＣを形成できるので抵抗を低減できる。さらに、図８や図１０のレイアウトと比較して、ワード線を駆動するドライバ回路数を削減する効果がある。
　このように、図１１および１２に係る結束方法は、ワード線のそれぞれが隣接する３本ずつ結束され、ビット線のうち３ｍ本目、（３ｍ＋１）本目、（３ｍ＋２）本目（ｍは自然数）が結束されることを特徴とする。係る構成によって、コンタクト抵抗を低減しつつ、ワード線を駆動するドライバ回路数の削減が可能となる。
　なお、選択セルはＷＬｎ、ＢＬ１のチェインだけに限る必要はなく、たとえば（ＷＬｎ－１，ＷＬｎ，ＷＬｎ＋１）の組と、（ＷＬｎ＋２，ＷＬｎ＋３，ＷＬｎ＋４）の組、ＢＬ２、ＢＬ３の電位をリセット動作時、セット動作時、読出し動作時に５／４／２Ｖとし、他の配線電位を全て０Ｖとする。Ｘ方向とＺ方向の座標が同一のＷＬｎ、ＢＬ１間のチェインとＷＬｎ＋３、ＢＬ１間のチェインの２か所を選択できる。
　＜結束方法および選択動作のまとめ＞
図１３に、実施例１の３種類の配線結束方法に対して、Ｙ方向の選択動作を実現するための電圧条件をまとめる。
　本実施例１の半導体記憶装置は、配線を結束してコンタクトＬＣを大きく形成することができるのでコンタクト抵抗を低減することができ、配線１本ごとにコンタクトを形成する場合と比較して図２のようにＭＡの積層を推進していく場合に有利である。図１４に従来技術と本発明の技術でのＭＡ積層数に対するコンタクト抵抗の増大の仕方を比較する。本発明の技術を用いることでよりＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
　＜ダイオード層の変形例＞
図１５に、ダイオード層ＰＤの変形例を示す。図３では、ダイオードＰＤはピラー形状に加工され、２１ｐ～２４ｐなどの積層膜が除去された部分の下部だけに存在したが、Ｘ方向に延在していても良い。係る構成によって、ピラー形状への加工工程や、絶縁膜３１を充填する工程を省略し、製造コストを低減することが可能となる。ただし、図１５でＹ方向に隣接するＰＤ間では分断されている必要がある。Ｘ方向は図６で説明した方法で選択する。
　金属配線の結束方法は、既に述べたものと同様の方法を用いることができ、その結果、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
　図１６は本発明の実施例２の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。実施例１と比較して、実施例２はダイオード層ＰＤを用いていない点が異なる。図１７（ａ）（ｂ）は実施例２のＹ方向の断面を示した図であり、ポリシリコン８ｐでの断面を示している。　下部電極配線（ワード線）２、上部電極配線（ビット線）３、ともに図７と同様に隣接する２本どうしを結束する。
　図１７（ａ）のように、２本ずつ結束されたワード線のうち番号が大きい側（この場合はｎ番目のワード線ＷＬｎ）に選択チェインが接続されている場合は、そのワード線ＷＬｎを含む２本のワード線に、リセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加する。選択セルを介してＷＬｎの反対側のＢＬｎには０Ｖを印加する。ＷＬｎ、ＢＬｎ間には電位差が生じるため電流が流れる。
　また、ダイオードが存在しないので、選択セルが含まれる電極間以外で電流が流れないようにする。具体的には、Ｙ方向の番号がｎ以下のワード線とｎ－１以下のビット線は全てリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、Ｙ方向に番号がｎ＋１以上のワード線とｎ以上のビット線は全てリセット動作時、セット動作時、読出し動作時に０Ｖを印加する。これにより、ＷＬｎ、ＢＬｎ間以外は等電位になるため電流が流れない。
　以上の駆動方式によって、ＷＬｎ、ＢＬｎ間のみに電流を流せるので、Ｙ方向の選択が可能であることが分かる。
　図１７（ｂ）のように、２本ずつ結束されたワード線ののうち番号が小さい側（この場合はｎ－１番目のワード線ＷＬｎ－１）に選択チェインが接続されている場合は、そのワード線ＷＬｎ―１を含む２本のワード線に、リセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加する。選択セルを介してＷＬｎ－１の反対側のＢＬｎ－１には０Ｖを印加する。ＷＬｎ－１、ＢＬｎ－１間には電位差が生じるため電流が流れる。ダイオードが存在しないため、選択セルが含まれる電極間以外で電流が流れないようにするため、Ｙ方向の番号がｎ－２以下のワード線とｎ－１以下のビット線は全てリセット動作時、セット動作時、読出し動作時にそれぞれ０Ｖを印加し、Ｙ方向に番号がｎ－１以上のワード線とｎ以上のビット線は全てリセット動作時、セット動作時、読出し動作時に５／４／２Ｖを印加する。これによりＷＬｎ－１、ＢＬｎ－１間以外は等電位になるため電流が流れない。
　以上の駆動方式によって、ＷＬｎ―１、ＢＬｎ－１間のみに電流を流せるので、Ｙ方向の選択が可能であることが分かる。
　なお、図１７（ａ）（ｂ）のどちらの場合も、Ｘ方向は図６で説明した方法で選択する。
　このように、本実施例に係る半導体記憶装置は、半導体基板の主面に平行なＸ方向に延伸する複数のワード線（２）それぞれが、半導体基板の主面に平行かつＸ方向と交差するＹ方向に延伸し複数のワード線の上方に設けられる第１ゲート半導体層（８１ｐ）と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層（２１ｐ～２４ｐ）と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層（８２ｐ）と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられ、ワード線と電気的に接続される複数の第１チャネル層（８１ｐ）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層（９）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第２チャネル層（８ｐ＋Ｘ）と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層（７）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち－Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続される複数の第３チャネル層（８ｐ－Ｘ）と、複数の第２ゲート半導体層の側面のうち－Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層（７）と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸、複数の第２チャネルおよび複数の第３チャネルと電気的に接続される複数のビット線（３）と、を有し、複数のワード線のそれぞれは、隣接する２本ずつ結束され、複数のビット線のそれぞれは、隣接する２本ずつ結束され、複数のワード線のうち電気的に結束される２本のそれぞれの鉛直上方に設けられる２本のビット線は、電気的に分離されることを特徴とする。
　係る構成によって、コンタクト抵抗を低減しつつ、さらに、ダイオード層ＰＤを排除することが可能となる。
　その際のドライバの印加電圧としては、第２チャネルまたは第３チャネルのうち、Ｙ方向に並んだｍ番目の積層体と第１ゲート絶縁膜層を介して接続されるものを選択する際に（ｍは、２≦ｍ≦Ｎ―１である整数）、
（ａ）ｍ番目の積層体と電気的に接続されるワード線が、（ｍ―１）番目の積層体と電気的に接続されるワード線と結束されている場合は、ｍ番目以下の積層体に接続されるワード線のそれぞれ、および、（ｍ―１）番目以下の積層体に接続されるビット線のそれぞれに、第１電位を印加し、（ｍ＋１）番目以上の積層体に接続されるワード線のそれぞれ、および、ｍ番目の積層体に接続されるビット線のそれぞれに、第１電位と異なる第２電位を印加する。
　また、（ｂ）ｍ番目の積層体と電気的に接続されるワード線が、（ｍ＋１）番目の積層体と電気的に接続されるワード線と結束されている場合は、ｍ番目以上の積層体に接続されるワード線のそれぞれ、および、（ｍ＋１）番目以上の積層体に接続されるビット線のそれぞれに、第３電位を印加し、（ｍ―１）番目以下の積層体に接続されるワード線のそれぞれ、および、（ｍ―１）番目以下の積層体に接続されるビット線のそれぞれに、第３電位と異なる第４電位を印加する。
　係る電圧印加により、選択動作を実現できるためである。
　なお、本実施例ではダイオードＰＤが無いため電圧関係を上下の配線で入れ換えることにより、逆方向に電流を流してメモリを動作させることもできる。すなわち、ドライバは、第１電位を第２電位より高電位とする第１動作と、第１電位を第２電位より低電位とする第２動作とを切り替えられ、第３電位を第４電位より高電位とする第３動作と、第３電位を第４電位より低電位とする第４動作とを切り替えられることをさらなる特徴とする。縦型のメモリアレイの動作では、チェインが選択された場合に上側の電極（ビット線）を０Ｖにして下側の電極（ワード線）に正電圧を印加して動作させる場合、ビット線に近いセルを選択する場合と遠いセルを選択する場合で選択セルに印加される電圧が異なるので特性にばらつきを生じさせる。選択セルに印加される電圧が異なるのは選択チェイン内の非選択セルの寄生抵抗（チャネル抵抗）によるものである。ビット線に近いセルを選択する場合とワード線に近いセルを選択する場合で、ビット線、ワード線に電位を入れ換えることで選択チェイン内の非選択セルの寄生抵抗起因のばらつきを抑制することができる。
　また、選択セルはＷＬｎ、ＢＬｎの間のチェインだけに限る必要はなく、たとえばＷＬｎ－１とＷＬｎにリセット動作時、セット動作時、読出し動作時にそれぞれ５／４／２Ｖを印加し、他の配線電位を全て０ＶとするとＸ方向とＺ方向の座標が同一のＷＬｎ、ＢＬｎ間のチェインとＷＬｎ－１、ＢＬｎ－１間のチェインの２か所を選択できる。
　配線とコンタクトのレイアウトは図８と同様にできる。コンタクトＬＣの抵抗を低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
　＜結束部の変形例＞
　図１８は結束部の変形例であり、メモリセルアレイ、配線、コンタクトの一部が示されている。
　図７、８や図１６の例では、配線をＭＡ内のセルのピッチに合せて微細加工し、ＭＡの外部において結束部ＭＬＣで結束していたが、内部でも結束されていて良い。係る構成によって、各配線のＸＹ平面における形状をより長方形に近いものとすることが可能となり、コンタクトＬＣの抵抗を低減できるのみならず、ワード線、ビット線を太くできるのでワード線、ビット線の抵抗も低減できる。
　ダイオード層ＰＤを用いる場合も用いない場合も、ＭＬＣ部のコンタクトＬＣのレイアウトは図８と同様にできる。係る構成によって、コンタクトＬＣの抵抗を低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
　実施例１、２では、Ｙ方向の選択を実現するために電極配線をストライプ状に加工していたが、プレート状にすることもできる。そのためにはＸ方向の選択とＹ方向の選択の両方を選択トランジスタで行えば良い。
　図１９は、Ｙ方向の選択を実現する選択トランジスタで、Ｘ方向に延在する２段のストライプゲートとＸ方向、Ｙ方向ともに分断されたピラー上のシリコン１４１ｐ～１４４ｐ、ゲート絶縁膜などからなる。図１９に示すように、１段目のＹ選択トランジスタ層ＴＹＬ１でＳＴＧ１，ｍだけにＯＮ電圧を印加することで、ゲートの両側の２か所のチャネルシリコン１４１ｐだけがＯＮ状態にできる。更に２段目のＹ選択トランジスタ層ＴＹＬ２で、ＳＴＧ２，ｍ＋１だけにＯＮ電圧を印加することで、下部電極１０２と電気的に導通するのは端子Ｔｙ，ｍ，２だけとなる。
　このように、本実施例におけるＹ方向の選択動作は、第１プレート（１０２）と複数の第１ゲート半導体層（８１ｐ）の間に設けられ、複数の第１チャネル（４１ｐ）のうちＹ方向に隣接する２つを選択する第１トランジスタ層（ＴＹＬ１）と、第１トランジスタ層と第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第２トランジスタ層（ＴＹＬ２）により実現される。特に、第１チャネルのうち、第１トランジスタ層によって選択される２つと、第２トランジスタ層によって選択される２つとは異なる。
　図２０は、Ｘ方向の選択を実現する選択トランジスタであってＹ方向に延在する１段のストライプゲートとＸ方向、Ｙ方向ともに分断されたピラー上のシリコン１４５ｐ、１４６ｐ、ゲート絶縁膜などからなる選択トランジスタＳＴＧ３と、チェインセルアレイ、ビット線３などを示している。図２０に示すように、１段目の選択ゲートでＳＴＧ３，ｎだけにＯＮ電圧を印加することでゲートの両側の２か所チャネルシリコン１４５ｐだけをＯＮ状態にできる。更に２段目の選択トランジスタで、ＳＴＧ４，ｎ＋１だけにＯＮ電圧を印加することで、図２０に示すただ１つのチェインを選択することができる。すなわち、Ｘ方向の構成および選択動作は図６と同様である。
　このように、本実施例に係る半導体記憶装置は、半導体基板の上方に設けられる第１プレート（１０２）と、第１プレートの上方に設けられる第２プレート（１０３）と、それぞれが、半導体基板の主面に平行なＹ方向に延伸し第１プレートの上方に設けられる第１ゲート半導体層（８１ｐ）と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層（２１ｐ～２４ｐ）と、Ｙ方向に延伸し複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層（８２ｐ）と、を有し、半導体基板の主面に平行かつＹ方向と交差するＸ方向に周期的に設けられる複数の積層体と、複数の第１ゲート半導体層の間に絶縁層を介して設けられる複数の第１チャネル層（４１ｐ）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層（９）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち＋Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第２チャネル層（８ｐ＋Ｘ）と、複数の第２ゲート半導体層の側面のうち＋Ｘ側に第１ゲート半導体層および第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層（７）と、複数の第２ゲート半導体層および第３ゲート半導体層の側面のうち－Ｘ側に第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層および第２プレートと電気的に接続される複数の第３チャネル層（８ｐ－Ｘ）と、複数の第２ゲート半導体層の側面のうち－Ｘ側に第１ゲート半導体層および第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層（７）と、第１プレートと複数の第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第１トランジスタ層（ＴＹＬ１）と、第１トランジスタ層と第１ゲート半導体層の間に設けられ、複数の第１チャネルのうちＹ方向に隣接する２つを選択する第２トランジスタ層（ＴＹＬ２）と、を有することを特徴とする。
　係る構成によって、図１９の選択方式でＹ方向を選択し、図２０の選択方式でＸ方向を選択するようにできる。Ｘ、Ｙ方向ともに選択動作を実現するために電極２を分離し独立な電位を印加する、あるいは電極３を分離し独立な電位を印加するといったことが必要なくなるので、電極２、電極３はプレート状にすることができる。図２１が本実施例の半導体記憶装置の一部立体模式図である。図２１においては、簡単のためＳＴＧ１間の構造、ＳＴＧ２間の構造、および積層体間の構造を省略している。
　実施例２と同様に、ダイオードＰＤが無いため、動作時には上下の電極の電位はどちらが高い電位でも良い。すなわち実施例２と同様に、上向きの電流でメモリセルを動作させることも下向きの電流でメモリセルを動作させることも可能である。
　また、実施例１および２と比較して、ワード線２、ビット線３はそれぞれ全ての配線どうしで結束されているのでＭＬＣ部を大きくできるのでコンタクトＬＣもさらに大きくできる。したがってコンタクトＬＣの抵抗をさらに低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
　図２の例ではＭＡを積層する際に、上部の金属配線と下部の金属配線をそれぞれの層で別々に形成していたが、下のＭＡ層の上部電極配線と、上のＭＡ層の下部電極配線を図２２のように共用することもできる。上下どちらのＭＡ層を選択するかは選択トランジスタで選べる。
　ＭＬＣ部のレイアウトは実施例１～３と同様の方式を用いることができる。コンタクトＬＣも大きくできる。したがってコンタクトＬＣの抵抗を低減できるので、ＭＡ積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。
２、１０２、２０２　電極配線
３、１０３、２０３　電極配線
４０ｐ　ｐ型不純物がドープされたポリシリコン層
５０ｐ　不純物濃度が低いポリシリコン層
６０ｐ、６１ｐ、６２ｐ　ｎ型不純物がドープされたポリシリコン層
７、２０７　相変化材料層
８ｐ、８ｐ＋Ｘ１、８ｐ＋Ｘ２、８ｐ＋Ｘ３、８ｐ－Ｘ１、８ｐ－Ｘ２、２０８ｐ　チャネルポリシリコン層
４１ｐ、２４１ｐ、１４１ｐ、１４３ｐ、１４５ｐ、１４７ｐ　チャネルポリシリコン層
４２ｐ、２４２ｐ、４８ｐ、１４２ｐ、１４４ｐ、１４６ｐ、１４８ｐ　ｎ型不純物がドープされたポリシリコン層
９、２０９　ゲート絶縁膜層
１０、２１０　絶縁膜層
１１、１２、１３、１４、１５　絶縁膜層
２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐ、８２ｐ　ゲートポリシリコン層
２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２８１ｐ、２８２ｐ　ゲートポリシリコン層
３１、３２　絶縁膜層
７１、２７１　絶縁膜層
９１、９２、９３　絶縁膜層
ＭＡ　メモリアレイ
ＢＬ、ＢＬ１、ＢＬ３　ビット線
ＷＬｎ－６、ＷＬｎ－５、ＷＬｎ－４、ＷＬｎ－３、ＷＬｎ－２、ＷＬｎ－１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２、ＷＬｎ＋３、ＷＬｎ＋４、ＷＬｎ＋５　ワード線
ＭＬＣ　配線結束領域
ＬＣ　配線結束領域に至るコンタクト
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４　ゲート電極へのコンタクト
ＧＣ２１、ＧＣ２２、ＧＣ２３、ＧＣ２４　ゲート電極へのコンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４　ゲート電極に給電するための金属配線
ＧＬ２１、ＧＬ２２、ＧＬ２３、ＧＬ２４　ゲート電極に給電するための金属配線
ＳＴＧＬＵ１、ＳＴＧＬＵ２、ＳＴＧＬＵ３　選択トランジスタのゲートに給電するための金属配線
ＳＴＧＬＤｍ、ＳＴＧＬＤｍ＋１　選択トランジスタのゲートに給電するための金属配線
ＳＭＣ　選択メモリセル
ＵＳＭＣ、ＵＳＭＣ１、ＵＳＭＣ２、ＵＳＭＣ３　非選択メモリセル
ＰＤ　ダイオード層
ＳＴＧ１，ｎ、ＳＴＧ１，ｎ＋１　選択トランジスタゲート
ＳＴＧ２，ｎ、ＳＴＧ２，ｎ＋１、ＳＴＧ２，ｎ＋２　選択トランジスタゲート
ＳＴＧ３，ｍ、ＳＴＧ３，ｍ＋１　選択トランジスタゲート
ＳＴＧ４，ｍ、ＳＴＧ４，ｍ＋１、ＳＴＧ４，ｍ＋２　選択トランジスタゲート
Ｔｘ，ｎ，１、Ｔｘ，ｎ，２、Ｔｘ，ｎ＋１，１、Ｔｘ，ｎ＋１，２　端子
Ｔｙ，ｍ，１、Ｔｙ，ｍ，２、Ｔｙ，ｍ＋１，１、Ｔｙ，ｍ＋１，２　端子
ＳＴＧ１、ＳＴＧ２、ＳＴＧ３、ＳＴＧ４、ＳＴＧ５　選択トランジスタゲート
Ｘ，Ｙ、Ｚ　方向
ＴＸＬ１、ＴＸＬ２　Ｘ選択トランジスタ層
ＴＹＬ１、ＴＹＬ２　Ｙ選択トランジスタ層

Claims (15)

  1. 　半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、
    　前記複数のワード線の上方に設けられる複数のダイオード層と、
    　それぞれが、前記半導体基板の主面に平行かつ前記Ｘ方向と交差するＹ方向に延伸し前記複数のダイオード層の上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し前記複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、
    　前記複数の第１ゲート半導体層の間に絶縁層を介して設けられ、前記ダイオード層と電気的に接続される複数の第１チャネル層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第２チャネル層と、
    　前記複数の第２ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層および前記第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第１抵抗変化材料層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち－Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第３チャネル層と、
    　前記複数の第２ゲート半導体層の側面のうち－Ｘ側に前記第１ゲート半導体層および前記第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第２抵抗変化材料層と、
    　前記半導体基板の主面を基準として前記複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸し、前記複数の第２チャネルおよび前記複数の第３チャネルと電気的に接続される複数のビット線と、を有し、
    　前記複数のワード線のそれぞれは、他の前記ワード線と結束され、
    　前記複数のビット線のそれぞれは、他の前記ビット線と結束され、
    　前記複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本の前記ビット線は、電気的に分離されることを特徴とする半導体記憶装置。
  2. 　請求項１において、
    　前記複数のワード線のそれぞれは、隣接する２本ずつ結束され、
    　前記複数のビット線のそれぞれは、隣接する２本ずつ結束されることを特徴とする半導体記憶装置。
  3. 　請求項１において、
    　前記複数のワード線のそれぞれは、隣接する２本ずつ結束され、
    　前記複数のビット線のうち奇数本目は結束され、
    　前記複数のビット線のうち偶数本目は結束されることを特徴とする半導体記憶装置。
  4. 　請求項１において、
    　前記複数のワード線のそれぞれは、隣接する３本ずつ結束され、
    　前記複数のビット線のうち３ｍ本目（ｍは自然数）は結束され、
    　前記複数のビット線のうち（３ｍ＋１）本目は結束され、
    　前記複数のビット線のうち（３ｍ＋２）本目は結束されることを特徴とする半導体記憶装置。
  5. 　請求項１において、
    　前記複数のダイオード層のそれぞれは、Ｘ方向に延伸することを特徴とする半導体記憶装置。
  6. 　請求項１において、
    　前記複数のダイオード層のそれぞれは、Ｘ方向において絶縁膜を介して周期的に設けられることを特徴とする半導体記憶装置。
  7. 　請求項１において、
    　前記複数のワード線、前記複数のビット線、前記複数のダイオード層、前記複数の積層体、前記複数の第１ゲート絶縁膜層、前記複数の第１チャネル層、前記複数の第１抵抗変化材料層、前記第１トランジスタ層、および前記第２トランジスタ層を含むメモリアレイが複数個互いに積層され、
    　前記複数のメモリアレイ間のコンタクトは、前記複数のワード線のそれぞれが結束される部分および前記複数のビット線のそれぞれが結束される部分に設けられることを特徴とする半導体記憶装置。
  8. 　半導体基板の主面に平行なＸ方向に延伸する複数のワード線と、
    　それぞれが、前記半導体基板の主面に平行かつ前記Ｘ方向と交差するＹ方向に延伸し前記複数のワード線の上方に設けられる第１ゲート半導体層と、Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、Ｙ方向に延伸し前記複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、Ｘ方向に周期的に設けられる複数の積層体と、
    　前記複数の第１ゲート半導体層の間に絶縁層を介して設けられ、前記ワード線と電気的に接続される複数の第１チャネル層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第２チャネル層と、
    　前記複数の第２ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート半導体層および前記第２チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち－Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続される複数の第３チャネル層と、
    　前記複数の第２ゲート半導体層の側面のうち－Ｘ側に前記第１ゲート半導体層および前記第３チャネル層を介して設けられ、Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、
    　前記半導体基板の主面を基準として前記複数のワード線のそれぞれの鉛直上方に設けられ、Ｘ方向に延伸、前記複数の第２チャネルおよび前記複数の第３チャネルと電気的に接続される複数のビット線と、を有し、
    　前記複数のワード線のそれぞれは、隣接する２本ずつ結束され、
    　前記複数のビット線のそれぞれは、隣接する２本ずつ結束され、
    　前記複数のワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本の前記ビット線は、電気的に分離されることを特徴とする半導体記憶装置。
  9. 　請求項８において、
    　前記複数のワード線および前記複数のビット線のそれぞれに駆動電位を印加するドライバをさらに有し、
    　前記Ｙ方向に、Ｎ個の前記積層体が並んで設けられ（Ｎは、Ｎ≧２である整数）、
    　前記第２チャネルまたは前記第３チャネルのうち、前記Ｙ方向に並んだｍ番目の前記積層体と前記第１ゲート絶縁膜層を介して接続されるものを選択する際に（ｍは、２≦ｍ≦Ｎ―１である整数）、
    （ａ）ｍ番目の前記積層体と電気的に接続される前記ワード線が、（ｍ―１）番目の前記積層体と電気的に接続される前記ワード線と結束されている場合は、
    　前記ドライバは、
    　ｍ番目以下の前記積層体に接続される前記ワード線のそれぞれ、および、（ｍ―１）番目以下の前記積層体に接続される前記ビット線のそれぞれに、第１電位を印加し、
    　（ｍ＋１）番目以上の前記積層体に接続される前記ワード線のそれぞれ、および、ｍ番目の前記積層体に接続される前記ビット線のそれぞれに、前記第１電位と異なる第２電位を印加し、
    （ｂ）ｍ番目の前記積層体と電気的に接続される前記ワード線が、（ｍ＋１）番目の前記積層体と電気的に接続される前記ワード線と結束されている場合は、
    　前記ドライバは、
    　ｍ番目以上の前記積層体に接続される前記ワード線のそれぞれ、および、（ｍ＋１）番目以上の前記積層体に接続される前記ビット線のそれぞれに、第３電位を印加し、
    　（ｍ―１）番目以下の前記積層体に接続される前記ワード線のそれぞれ、および、（ｍ―１）番目以下の前記積層体に接続される前記ビット線のそれぞれに、前記第３電位と異なる第４電位を印加することを特徴とする半導体記憶装置。
  10. 　請求項９において、
    　前記ドライバは、前記第１電位を前記第２電位より高電位とする第１動作と、前記第１電位を前記第２電位より低電位とする第２動作とを切り替えられ、
    　前記ドライバは、前記第３電位を前記第４電位より高電位とする第３動作と、前記第３電位を前記第４電位より低電位とする第４動作とを切り替えられることを特徴とする半導体記憶装置。
  11. 　請求項８において、
    　前記複数のワード線、前記複数のビット線、前記複数の積層体、前記複数の第１ゲート絶縁膜層、前記複数の第１チャネル層、前記複数の第１抵抗変化材料層、前記第１トランジスタ層、および前記第２トランジスタ層メモリアレイが複数個互いに積層され、
    　前記複数のメモリアレイ間のコンタクトは、前記複数のワード線のそれぞれが結束される部分および前記複数のビット線のそれぞれが結束される部分に設けられることを特徴とする半導体記憶装置。
  12. 　請求項８において、
    　前記第１電位と前記第３電位は等しく、
    　前記第２電位と前記第４電位は等しいことを特徴とする半導体記憶装置。
  13. 　半導体基板の上方に設けられる第１プレートと、
    　前記第１プレートの上方に設けられる第２プレートと、
    　それぞれが、前記半導体基板の主面に平行なＹ方向に延伸し前記第１プレートの上方に設けられる第１ゲート半導体層と、前記Ｙ方向に延伸し第１ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第２ゲート半導体層と、前記Ｙ方向に延伸し前記複数の第２ゲート半導体層の上方に設けられる第３ゲート半導体層と、を有し、前記半導体基板の主面に平行かつ前記Ｙ方向と交差するＸ方向に周期的に設けられる複数の積層体と、
    　前記複数の第１ゲート半導体層の間に絶縁層を介して設けられる複数の第１チャネル層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側および－Ｘ側に設けられる複数の第１ゲート絶縁膜層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層および前記第２プレートと電気的に接続される複数の第２チャネル層と、
    　前記複数の第２ゲート半導体層の側面のうち＋Ｘ側に前記第１ゲート半導体層および前記第２チャネル層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第１抵抗変化材料層と、
    　前記複数の第２ゲート半導体層および前記第３ゲート半導体層の側面のうち－Ｘ側に前記第１ゲート絶縁膜層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層および前記第２プレートと電気的に接続される複数の第３チャネル層と、
    　前記複数の第２ゲート半導体層の側面のうち－Ｘ側に前記第１ゲート半導体層および前記第３チャネル層を介して設けられ、前記Ｙ方向に周期的に設けられ、前記第１チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第２抵抗変化材料層と、
    　前記第１プレートと前記複数の第１ゲート半導体層の間に設けられ、前記複数の第１チャネルのうち前記Ｙ方向に隣接する２つを選択する第１トランジスタ層と、
    　前記第１トランジスタ層と前記第１ゲート半導体層の間に設けられ、前記複数の第１チャネルのうち前記Ｙ方向に隣接する２つを選択する第２トランジスタ層と、を有することを特徴とする半導体記憶装置。
  14. 　請求項１３において、
    　前記第１プレート、前記第２プレート、前記複数の積層体、前記複数の第１ゲート絶縁膜層、前記複数の第１チャネル層、前記複数の第２チャネル層、前記複数の第３チャネル層、前記複数の第１抵抗変化材料層、前記複数の第２抵抗変化材料層、前記第１トランジスタ層、および前記第２トランジスタ層を含むメモリアレイが複数個互いに積層され、
    　前記複数のメモリアレイ間のコンタクトは、前記第１プレートおよび前記第２プレートに設けられることを特徴とする半導体記憶装置。
  15. 　請求項１３において、
    　前記複数の第１チャネルのうち、前記第１トランジスタ層によって選択される２つと、前記第２トランジスタ層によって選択される２つとは、異なることを特徴とする半導体記憶装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014188484A1 (ja) * 2013-05-20 2014-11-27 株式会社日立製作所 半導体記憶装置
US9293508B2 (en) 2011-10-07 2016-03-22 Hitachi, Ltd. Semiconductor storage device and method of fabricating same
US9391268B2 (en) 2012-06-04 2016-07-12 Hitachi, Ltd. Semiconductor storage device
US9905756B2 (en) 2014-02-03 2018-02-27 Hitachi, Ltd. Semiconductor storage device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101994309B1 (ko) * 2013-03-27 2019-09-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
JP6271460B2 (ja) 2015-03-02 2018-01-31 東芝メモリ株式会社 半導体記憶装置
US9768233B1 (en) 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US10037800B2 (en) 2016-09-28 2018-07-31 International Business Machines Corporation Resistive memory apparatus using variable-resistance channels with high- and low-resistance regions
CN111564169B (zh) * 2020-04-30 2022-05-17 北京大学 三维垂直阻变存储器阵列及其操作方法、装置、设备及介质
US11763857B2 (en) * 2021-05-14 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
CN113571544A (zh) * 2021-07-09 2021-10-29 杭州电子科技大学 高集成度相变存储器阵列结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2010165982A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 半導体記憶装置
WO2011074545A1 (ja) * 2009-12-17 2011-06-23 株式会社日立製作所 半導体記憶装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1321941B1 (en) * 2001-12-21 2005-08-17 Kabushiki Kaisha Toshiba Magnetic random access memory with stacked memory cells
KR100612872B1 (ko) * 2004-11-16 2006-08-14 삼성전자주식회사 채널의 물성이 인가전압에 따라 가변적인 트랜지스터와 그제조 및 동작 방법
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2012070096A1 (ja) 2010-11-22 2012-05-31 株式会社日立製作所 不揮発性記憶装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2010165982A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 半導体記憶装置
WO2011074545A1 (ja) * 2009-12-17 2011-06-23 株式会社日立製作所 半導体記憶装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293508B2 (en) 2011-10-07 2016-03-22 Hitachi, Ltd. Semiconductor storage device and method of fabricating same
US9391268B2 (en) 2012-06-04 2016-07-12 Hitachi, Ltd. Semiconductor storage device
WO2014188484A1 (ja) * 2013-05-20 2014-11-27 株式会社日立製作所 半導体記憶装置
JP5982565B2 (ja) * 2013-05-20 2016-08-31 株式会社日立製作所 半導体記憶装置
US9478284B2 (en) 2013-05-20 2016-10-25 Hitachi, Ltd. Semiconductor storage device
US9905756B2 (en) 2014-02-03 2018-02-27 Hitachi, Ltd. Semiconductor storage device

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