WO2011074545A1 - 半導体記憶装置およびその製造方法 - Google Patents

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WO2011074545A1
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笹子　佳孝
島　明生
悟 半澤
小林　孝
勝治 木下
高浦　則克
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株式会社日立製作所
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Definitions

  • the present invention relates to a semiconductor memory device and a manufacturing method thereof, and more particularly, to a nonvolatile semiconductor memory device capable of storing information and electrically rewriting using a substance whose electrical characteristics change by passing a current through an element.
  • phase change memory has been studied as an alternative to flash memory, which is approaching the limit of miniaturization, and phase change memory using chalcogenide material as a recording material is actively studied as an example. Yes.
  • the memory structure of the phase change memory has a recording material sandwiched between metal electrodes.
  • the phase change memory is a resistance change type memory that stores information using the fact that recording materials between electrodes have different resistance states.
  • the phase change memory stores information using the fact that the resistance value of a phase change material such as Ge 2 Sb 2 Te 5 is different between an amorphous state and a crystalline state.
  • the resistance is high in the amorphous state and low in the crystalline state. Therefore, reading is performed by applying a potential difference to both ends of the element, measuring the current flowing through the element, and determining the high resistance state / low resistance state of the element.
  • phase change memory data is rewritten by changing the electrical resistance of the phase change film to a different state by Joule heat generated by current.
  • the reset operation that is, the operation of changing to a high resistance amorphous state is performed by flowing a large current for a short time to dissolve the phase change material, and then rapidly decreasing and rapidly cooling the current.
  • the set operation that is, the operation of changing to a low-resistance crystal state is performed by flowing a current sufficient for maintaining the crystallization temperature of the phase change material for a long time. Since this phase change memory is suitable for miniaturization in principle because the current required to change the state of the phase change film decreases as the miniaturization progresses, research is actively conducted.
  • Patent Document 1 discloses a multilayer structure in which a plurality of gate electrode materials and insulating films are alternately stacked, and a plurality of through-holes penetrating all layers are collectively processed.
  • a structure in which a gate insulating film, a channel layer, and a phase change film are formed and processed inside the through hole is disclosed.
  • Non-Patent Document 1 discloses a NAND flash memory having a structure similar to that of Patent Document 1.
  • phase change memory described in Patent Document 1 has the following problems.
  • the first problem is that a selection transistor for selecting one unit cell is formed of a vertical transistor.
  • This selection transistor is provided with a plurality of selection transistors for one source line, and it is necessary to select these selection transistors independently. Therefore, it is necessary to separate the gate electrode with the insulating film, and a gap is formed in the source line direction, which hinders improvement of the degree of integration.
  • the second problem is that in the memory portion, the memory film and the channel film are formed after the through holes are formed first.
  • the through hole is formed first in this way, a memory film and a channel layer are formed toward the center of the through hole.
  • the through-hole is buried and the memory film or the channel film cannot be formed. It is possible. In this case, it is necessary to widen the through hole. In this case, it is necessary to widen both the vertical direction and the horizontal direction, and it becomes impossible to maintain the minimum processing dimension in both directions. As a result, the memory cell cannot be made smaller.
  • Non-Patent Document 1 information is generated by holding electrons flowing through the channel in the charge trapping film between the gate electrode and the channel by applying a high voltage to the gate electrode. Therefore, the principle of writing is greatly different from that of a memory using a resistance variable element in which a current is supplied to the memory element. For this reason, the technology applied to the NAND flash memory cannot be applied to a memory using a resistance variable element as it is.
  • a stacked body in which semiconductor layers and insulating layers to be gates are alternately stacked, and a gate insulating film layer, a channel layer, and a resistance change material layer formed on a side surface of the stacked body are provided. Further, a diode is used as the selection element. Thereby, the integration degree can be improved.
  • a word line, a bit line, and a gate wiring corresponding to a plurality of layers are controlled in common, a memory is selected in parallel, and a switch for selecting the plurality of layers is provided.
  • the drive circuit for each word line, bit line, gate wiring, and control line for the layer selection switch can be reduced, the area of the drive circuit can be reduced, and the bit cost can be reduced.
  • the semiconductor device has a first semiconductor layer and a second semiconductor layer to be a gate, a first insulating film layer and a second insulating film layer, and the first semiconductor layer, the second semiconductor layer, and the first insulating film
  • a gate insulating film layer, a channel layer, and a variable resistance material layer are provided in a region surrounded by the layer and the second insulating film layer.
  • both ends of the gate insulating film layer, the channel layer, and the variable resistance material layer are provided in contact with the first insulating film layer and the second insulating film layer.
  • the processing dimension can be determined regardless of the thickness of the gate insulating film layer, the channel layer, and the resistance change material layer, and the cell area can be reduced. Bit cost can be reduced.
  • two current paths and a phase change area are provided in an area where the bit line and the word line intersect, and each current path is controlled independently. Thereby, the number of bits provided in a region where one bit line and a word line intersect can be increased, and the bit cost can be reduced.
  • a memory chain connected in a chain and a diode for selecting the memory chain are connected in series to each of a plurality of regions where a plurality of word lines and a plurality of bit lines intersect.
  • the bit cost of a semiconductor memory device can be reduced.
  • FIG. 1 is an overall plan view of a semiconductor memory device of the present invention. It is a partial three-dimensional schematic diagram of the semiconductor memory device of Example 1 of the present invention. It is a three-dimensional schematic diagram of the memory cell array of Embodiment 1 of the present invention. It is a figure explaining high resistance and low resistance operation
  • 3 is a circuit diagram illustrating a reset operation, a set operation, and a read operation of the memory cell array according to the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a reset operation, a set operation, and a read operation of the memory cell array according to the second embodiment of the present invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention.
  • (A) is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention.
  • (B) is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is a partial cross section figure which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is a partial cross section figure which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is a partial cross section figure which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention.
  • FIG. 1 It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention. It is a partial cross section figure which showed an example of the manufacturing method of the semiconductor memory device of Example 2 of this invention.
  • (A) is a plan view illustrating a polysilicon grain boundary and a current path
  • (b) is a cross-sectional view illustrating a polysilicon grain boundary and a current path
  • (c) is a diagram illustrating a polysilicon grain boundary and a current path. It is a top view demonstrated
  • (d) is sectional drawing explaining the polysilicon grain boundary and the electric current path
  • FIG. 10 is a circuit diagram illustrating a reset operation, a set operation, and a read operation of the memory cell array according to the third embodiment of the present invention. It is the figure which showed the effect of Example 3 of this invention.
  • It is a partial three-dimensional schematic diagram of the semiconductor memory device of Example 4 of the present invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 4 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 4 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 4 of this invention. It is the partial three-dimensional schematic diagram which showed an example of the manufacturing method of the semiconductor memory device of Example 4 of this invention.
  • the semiconductor memory device includes a plurality of different I / O interfaces 1001 including an input / output buffer for exchanging data with the outside, and a memory cell array 1002.
  • a wiring selector 1008 for selecting from among the wirings and a control unit 1009 for controlling the entire apparatus are provided.
  • a reading unit 1010 having a sense amplifier or the like is connected to the wiring selector 1008.
  • the control unit 1009 selects a voltage for writing data with the voltage selector 1007, generates a voltage pulse with one of the power supplies 1003 to 1006, and performs wiring.
  • a voltage pulse is supplied to a predetermined wiring of the memory cell array 1002 using the selector 1008. Thereby, the input data is written to the phase change memory cell of the memory cell array.
  • the control unit 1009 selects a data read voltage with the voltage selector 1007 and generates a voltage with one of the power supplies 1003 to 1006. Then, a voltage is supplied to a predetermined wiring of the memory cell array 1002 by the wiring selector 1008. As a result of supplying the voltage, the read current is read by the reading unit 1010 and the stored data is reproduced, and the data is supplied to the external device via the control unit 1009 and the I / O interface 1001.
  • FIG. 2 is a partial three-dimensional schematic diagram of the semiconductor memory device of the first embodiment, showing a part of the memory cell array, wiring, and contacts.
  • a word line 2 made of metal wiring, a contact hole WLC connecting the word line 2 and the wiring selector of FIG.
  • Polysilicon diode PD composed of polysilicon layer 6p doped with n-type impurities, gate polysilicon layers 21p, 22p, 23p, 24p, metal wirings GL1, GL2, GL3, GL4 for supplying power to gate polysilicon, gate poly Contacts GC1, GC2, GC3, GC4 connecting the silicon layers 21p, 22p, 23p, 24p and the wirings GL1, GL2, GL3, GL4, contacts GLC1, GL2, GL3, GL4, contacts GLC1, GLC2, GLC3, GLC4, bit line 3 made of metal wiring A contact hole BLC connecting the bit line 3 and the wiring selector of FIG.
  • FIG. 3 is a diagram specifically showing a portion of the memory array MA in FIG.
  • Polysilicon diodes PD are periodically formed on the plurality of word lines 2 in the extending direction of the word lines 2. Between the bit line 3 and the polysilicon diode PD, holes (connection holes) penetrating the gate polysilicon layers 21p, 22p, 23p, 24p and the inter-gate insulating film layers 11, 12, 13, 14, 15 are formed.
  • a gate insulating film 9, a channel polysilicon layer 8p, and a phase change material layer 7 are buried in the hole. The hole is formed in a region where the word line 2 and the bit line 3 intersect.
  • the semiconductor memory device of the present invention stores information by utilizing the fact that the phase change material such as Ge 2 Sb 2 Te 5 included in the phase change material layer 7 has different resistance values between the amorphous state and the crystalline state.
  • the resistance is high in the amorphous state and low in the crystalline state. Therefore, reading can be performed by determining a high resistance state and a low resistance state of the element by applying a potential difference to both ends of the resistance variable element and measuring a current flowing through the element.
  • FIG. 4 is a diagram showing the temperature change of the recording layer during the rewrite operation of the phase change memory according to the first embodiment of the present invention.
  • Operation to change the phase change material from the high resistance amorphous state to the low resistance crystalline state that is, the set operation, conversely from the low resistance crystalline state to the high resistance amorphous state
  • the changing operation that is, the resetting operation is performed by applying a temperature change as shown in FIG. 4 to the phase change material.
  • the phase change material in an amorphous state can be brought into a crystalline state by heating to a temperature higher than the crystallization temperature and holding it for about 10 ⁇ 6 seconds or longer.
  • the phase change material in a crystalline state can be brought into an amorphous state by heating it to a temperature equal to or higher than the melting point to make it liquid and then rapidly cooling it.
  • FIG. 5 is a diagram showing a part of the memory cell array extracted from the first embodiment. Further, a top view of one gate polysilicon layer 21p and an equivalent circuit diagram corresponding to a part of the memory cell array are shown side by side.
  • the insulating film 32 is omitted in FIGS. 2 and 3 for easy understanding, but is an insulating film embedded in the space between the PDs.
  • the operation of the memory cell is performed as follows. 0 V is applied to the gate line GL1 to which the selected cell SMC is connected, and the transistor whose channel is the channel polysilicon 8p is turned off. 5 V is applied to the gate lines GL2, GL3, and GL4 to which the non-selected cell USMC is connected, and the transistor is turned on.
  • 0V is applied to the bit line BL1, and 5, 4, and 2V are applied to the word line WL1 during reset operation, set operation, and read operation, respectively.
  • the resistance of the channel is low when the transistor is ON, so that the current flows through the channel polysilicon 8p. Regardless of the state of the phase change material 7 in the USMC portion, substantially the same current can flow.
  • SMC the current flows through the phase change material 7 because the transistor is in the OFF state.
  • the operation is performed by changing the resistance value of the phase change material 7 by the current flowing through the phase change material 7 by SMC.
  • the current value flowing through the phase change material 7 is determined by SMC and the operation is performed.
  • the memory cell array according to the first embodiment includes a plurality of bit lines, word lines, vertical chain memories, and polysilicon diodes PD. Therefore, in the reset operation, the set operation, and the read operation, as shown in FIG. 6, for example, the potentials of the bit lines BL1, BL2, BL3, BL4, the word lines WL1, WL2, WL3, and the gate lines GL1, GL2, GL3, GL4 are set. This is done by controlling. As in FIG. 5, the potential of WL1 and 5/4 / 2V are the potentials during the reset operation, the set operation, and the read operation, respectively. Similarly, the notation of the potentials of the other terminals in FIG.
  • the potentials of the bit line and the word line are both 5V during the reset operation, 4V during the set operation, and both during the read operation. Since it is 2V and there is no potential difference, no current flows.
  • the bit line side is connected to BL1 and the word line side is connected to WL2 or WL3, the potential of the bit line and the word line is 0 V during reset operation, set operation, and read operation, and there is no potential difference. Current does not flow.
  • 0V and 5V are applied to the word line and the bit line, respectively, during reset operation, and the word line and bit line are used during the set operation.
  • 0V and 4V are applied, respectively, and 0V and 2V are applied to the word line and the bit line, respectively, in the read operation.
  • a voltage is applied in the reverse bias direction of the polysilicon diode PD that selects the vertical chain memory.
  • the withstand voltage of the PD can be made to be greater than 5V, so that no current flows.
  • a forward bias is applied to the PD so that a current flows only in the vertical chain memory in which the bit line side is connected to BL1 and the word line side is connected to WL1. Since the SMC in the vertical chain can be selected and operated by the method described in FIG. 5, the SMC in the result memory array can be selected and operated.
  • each vertical chain memory is formed in a region where the word line 2 and the bit line 3 intersect. Therefore, a so-called cross-point type memory can be obtained. As a result, the area of the memory cell on the plane can be reduced, the integration can be further increased, and the bit cost can be reduced.
  • the diode PD is used as in the present embodiment, a signal line for controlling the selection transistor becomes unnecessary, and the area outside the memory array portion can be reduced.
  • the potential during reset operation, set operation, and read operation is 5/4 / 2V.
  • the potential increases in the order of the reset operation, the set operation, and the read operation, the voltage required for the operation varies depending on the circuit element used, and is not limited to a voltage of 5/4 / 2V. .
  • the chain type memory array using the phase change element 7 includes gate polysilicon layers 21p, 22p, 23p, and 24p and insulating film layers 11, 12, 13, 14, and 15 that are alternately formed.
  • the channel polysilicon layer 8p and the phase change element are continuously provided on these side surfaces. By controlling the gate voltage, the current flowing through the channel polysilicon layer 8p or the phase change element 7 can be switched, and information can be stored in the phase change element.
  • This chain type phase change memory cell array is stacked in three dimensions in the height direction with respect to the semiconductor substrate.
  • This stacked body has connection holes for connecting the gate polysilicon layers 21p, 22p, 23p, and 24p formed alternately and the upper and lower surfaces of the insulating film layers 11, 12, 13, 14, and 15, respectively.
  • the gate insulating film layer 9 formed so as to cover the gate polysilicon layer and the insulating film layer and the phase change element 7 formed so as to cover the gate insulating film layer 9 are provided on the side surface of the gate insulating film. .
  • this configuration increases the number of memory cells included in one vertical chain memory, thereby increasing the number of memory cells that commonly use a set of bit lines BL and word lines WL, and reducing the bit cost. it can.
  • phase change material layer is formed so as to cover the channel layer (the gate, the channel, and the phase change material layer are formed in this order).
  • the phase change material layer since the channel is formed in the substrate, the phase change material layer must be formed above the gate. Therefore, since it is necessary to bypass the gate, a contact for connecting the channel layer and the phase change material layer is required.
  • the phase change material layer is formed so as to cover the channel layer. Therefore, there is no need to bypass the gate, and further miniaturization can be achieved by not providing a contact, leading to a reduction in bit cost.
  • the insulating film layers 11, 12, 13, 14, 15 may be made thinner than the gate polysilicon layers 21p, 22p, 23p, 24p. With this configuration, the length in the vertical direction of the channel polysilicon layer 8p formed on the surface of the insulating film layers 11, 12, 13, 14, and 15 that is not easily affected by the gate voltage in the channel polysilicon layer 8p. Therefore, the rewrite operation can be performed with a low current by reducing the conductance of the current path in the channel portion.
  • the insulating film layers 11, 12, 13, 14, 15 can be made too thin to such an extent that thermal disturbance does not occur, and a material having a high dielectric constant such as SiN can be used for the insulating film layer. Yes.
  • Amorphous silicon layer 5a doped with n-type impurities and amorphous silicon layer 6a doped with n-type impurities are sequentially formed.
  • the formed film is processed into a striped pattern extending in the word line direction. Since the amorphous silicon layers 4a, 5a, and 6a are collectively processed in a self-aligned manner from the word line, there is no stacking misalignment between the word line and each layer of the amorphous silicon pillar in the word line direction. Therefore, the reliability of the memory rewriting operation can be improved.
  • the space of FIG. 8 is filled with an insulating film 31 as shown in FIG. Thereafter, as shown in FIG. 10, it is processed into a stripe shape perpendicular to the extending direction of the word line 2. At this time, only the insulating film 31 and the amorphous silicon layers 4a, 5a, and 6a are processed, and the word line 2 formed of tungsten is not processed.
  • the upper insulating films 31 and 32 are removed by chemical mechanical polishing (CMP) to expose the upper surface of 6a.
  • CMP chemical mechanical polishing
  • the insulating films 31 and 32 are omitted for easy understanding.
  • the insulating film layer 11, the amorphous silicon layer 21a, the insulating film layer 12, the amorphous silicon layer 22a, the insulating film layer 13, the amorphous silicon layer 23a, the insulating film layer 14, the amorphous silicon layer 24a, and the insulating film layer 15 are sequentially formed.
  • a hole 50 is formed from the upper surface of the laminated film formed in FIG. 13 to the upper surface of the amorphous silicon pillar 6a.
  • the area of the upper surface portion of the amorphous silicon layer 6a may be substantially the same as the area of the lower surface portion of the hole 50.
  • the space width of the amorphous silicon layer 6a is reduced to reduce the area of the upper surface portion of the amorphous silicon layer 6a.
  • the area may be increased (or the width of the amorphous silicon layer 6a in the word line direction and the bit line direction may be larger than the width of the hole 50 in the word line direction and the bit line direction).
  • insulating films 31 and 32 are buried around the amorphous silicon layers 4a, 5a, and 6a as described in FIGS.
  • the positions of the lower surface portion of the hole 50 and the upper surface portion of the amorphous silicon layer 6a are shifted, not only the amorphous silicon layer but also the insulating film layers 31 and 32 may be removed in the etching for forming the hole 50.
  • materials having different etching selection ratios may be used for the insulating film layer 11 and the insulating film layers 31 and 32.
  • the insulating film layers 31 and 32 are prevented from being accidentally etched from the vicinity of the interface of the amorphous silicon layer 6a, and another substance does not enter the space generated by the etching. As a result, the reliability of the memory operation can be improved.
  • the above effect can be obtained by using SiN for the insulating film layer 11 and SiO 2 for the insulating film layers 31 and 32.
  • an insulating film 9 is formed so as not to completely fill the hole 50.
  • This insulating film 9 becomes a gate insulating film.
  • 16 is a cross-sectional view taken along a plane perpendicular to the semiconductor substrate along the word line 2 in FIG.
  • the insulating film 9 on the insulating film 15 and the insulating film 9 at the bottom of the hole 50, that is, the upper surface of the amorphous silicon 6a are removed by etch back.
  • 18 is a cross-sectional view taken along the word line 2 in FIG.
  • an amorphous silicon layer 8a to be a channel polysilicon layer 8p and an insulating film 51 are formed. As shown in FIG. 19, the amorphous silicon layer 8 a is formed such that the hole 50 is not completely filled, and the insulating film 51 is formed so as to completely fill the hole 50. 20 is a cross-sectional view taken along a plane perpendicular to the semiconductor substrate along the word line 2 in FIG.
  • n-type impurities such as arsenic (As) or phosphorus (P) are implanted by ion implantation to dope the amorphous silicon layer 8a on the upper surface.
  • the ion-doped portion is an amorphous silicon layer 38a.
  • the depth to which As or P is doped reaches not only the upper surface of the insulating film layer 15 but also a part of the side surface. This is to suppress an increase in contact resistance with the bit line 3 to be described later.
  • the amorphous silicon layer 8a formed on the side surface portion of the amorphous silicon layer 24a is not doped so as not to disturb the gate operation of the amorphous silicon layer 24a.
  • the amorphous silicon layers 4a, 5a, 6a, 8a, 38a, 21a, 22a, 23a, and 24a are crystallized and the impurities contained therein are activated by heat treatment.
  • the amorphous silicon layers 4a, 5a, 6a, 8a, 38a, 21a, 22a, 23a, and 24a are polysilicon layers 4p, 5p, 6p, 8p, 38p, 21p, 22p, 23p, and 24p, respectively. Become.
  • the insulating film 51 is removed, and the polysilicon layers 8p and 38p are exposed.
  • the phase change material 7 is deposited so that the holes 50 are completely embedded.
  • the phase change material 7 is stopped before the holes 50 are completely embedded, and an insulating material is further formed to form the holes 50 so that they are completely embedded. You may make it the structure which has material.
  • the gate is turned off and a current flows through the phase change material 7 during the memory operation, the insulating material is formed inside the phase change material 7 so that no current flows in the portion where the insulating material is formed. Therefore, it is possible to partially limit the path of the current flowing through the phase change material 7 and reduce the region in which the resistance value changes. As a result, the memory operation can be performed with a small current.
  • the phase change material 7 on the upper surface is removed by etch back. At that time, the altitude of the uppermost surface of the phase change material 7 is set lower than that of the uppermost surface of the insulating film 15.
  • the BLC in FIG. 2 that is, the contact BLC for connecting the bit line 3 and the peripheral circuit formed on the semiconductor substrate is formed.
  • a material to be processed later is formed on the bit line 3.
  • the material to be later processed into the bit line 3 and the n-type polysilicon layer 38p are processed into a stripe shape extending in the direction perpendicular to the word line 2 to expose the uppermost surface of the insulating film layer 15, and FIG.
  • the bit line 3 is configured.
  • FIG. 27 is a cross-sectional view taken along the word line 2 of FIG. 26, and the elevation of the uppermost surface of the phase change material 7 is made lower than that of the uppermost surface of the insulating film 15, so that the bit line of FIG. 3 is partially embedded in the hole 50.
  • FIG. 28 is a sectional view taken along the bit line 3 of FIG.
  • the height of the upper surface of the phase change material 7 is made higher than the lower surface of the insulating film 15 and lower than the upper surface of the insulating film 15, and part of the bit line material 3 is changed in phase.
  • the structure formed so that it may touch the upper surface of the material 7 can be taken. With this configuration, even if misalignment occurs in the stack between the bit line 3 and the phase change material 7, the area where the bit line 3 in contact with the upper surface of the phase change material 7 contacts does not change. Therefore, there is an effect that an increase in resistance value due to a decrease in contact area can be suppressed.
  • the gate polysilicon layer at the end of the memory array is processed so as to form a contact to each layer as shown in FIG.
  • the drawing shows an example in which four layers of gate polysilicon are stacked, but the number of layers is not limited to four, and the number of layers can be arbitrarily determined.
  • FIG. 30 shows the effect of the first embodiment. Even if the number of stacked layers is increased, the gate insulating film and the phase change material layer can be formed at a time, so the number of processes per unit memory cell can be reduced and the number of steps can be reduced, effectively reducing the bit cost by stacking. it can.
  • a resistance variable material whose resistance value changes depending on the current in the memory cell, it can be operated at a lower voltage than a flash memory, so it can be easily miniaturized and the bit cost can be reduced when the number of stacked layers is the same. Can be reduced.
  • the diode PD is used as a selection element for selecting the vertical chain, the degree of integration can be improved and the bit cost can be reduced.
  • the gate polysilicon layers 21p, 22p, 23p, 24p, and 61p which are components of the memory array of the vertical chain memory, the insulating film layer 11 between the polysilicon diode PD and the gate polysilicon, the gate poly
  • insulating film layers 12, 13, 14, 15 between silicon layers, and an insulating film 71 between gate polysilicon and a bit line 3 are processed in a stripe shape in parallel with a word line 2 is shown.
  • FIG. 31 is a partial three-dimensional schematic diagram of the semiconductor memory device of the second embodiment.
  • FIG. 3 is a diagram showing a part of a memory cell array, wiring, and contacts.
  • a word line 2 made of metal wiring, a contact hole WLC connecting the word line 2 and the wiring selector of FIG.
  • a polysilicon diode PD composed of a polysilicon layer 6p doped with an n-type impurity, gate polysilicon layers 21p, 22p, 23p, and 24p of a memory cell, a gate polysilicon layer 61p of a select transistor, and a gate polysilicon layer of a memory cell
  • FIG. 31 shows a portion constituted by an insulating film layer 11 between 21 p, insulating film layers 12, 13, 14, 15 between the gate polysilicon layers, and an insulating film 71 between the gate polysilicon layer 61p and the bit line 3.
  • Some components, ie, GLC4, STGLC1, and STGLC2 are not shown hidden behind the wirings GL1, GL2, etc., but GLC1, GLC2, and GLC3 are connected to the lower portions of GL1, GL2, and GL3, respectively. It is connected to the lower part of GL4, STGL1, and STGL2.
  • the gate polysilicon layer 61p of the selection transistor is connected to two wirings STGL1 and STGL2 that are insulated from each other every other stripe, and can independently apply a voltage.
  • FIG. 32 is a diagram showing a part of the memory array MA extracted from FIG.
  • Polysilicon diodes PD are periodically formed on the plurality of word lines 2 in the extending direction of the word lines 2.
  • the laminated film of the gate polysilicon layers 21p, 22p, 23p, 24p, 61p and the insulating film layers 11, 12, 13, 14, 15, 71 is patterned in a stripe shape in a direction parallel to the word line 2,
  • the line portions of the stripes of the stacked layers of the polysilicon layers 21p, 22p, 23p, 24p, 61p and the insulating film layers 11, 12, 13, 14, 15, 71 are directly above the space between the word lines, and the gate polysilicon layer 21p, Space portions of the stripes of the laminated film of 22p, 23p, 24p, 61p and the insulating film layers 11, 12, 13, 14, 15, 71 are arranged immediately above the word lines.
  • the bit line 3 has a stripe shape extending in a direction perpendicular to the word line 2 and
  • Insulating film layer 10 is a layer for preventing diffusion between phase change material layer 7 and channel polysilicon layer 8p.
  • An insulating film layer 91 is buried between the phase change material layers 7 on both sides.
  • a gate insulating film layer 9 and a channel polysilicon layer 8p are stacked on the upper side wall of the insulating film layer 15 and the gate polysilicon layer 61p and below the insulating film layer 71.
  • An insulating film layer 92 is buried between the channel polysilicon layers 8p on both sides, and a gate insulating film layer 9 and a channel polysilicon layer 38p are stacked above the insulating film layer 71.
  • An insulating film layer 92 is buried between the channel polysilicon layers 8p on both sides.
  • the surface and channel polysilicon layer 8p are in contact.
  • the bit line 3 and the polysilicon diode PD are connected to the gate polysilicon layers 21p, 22p, 23p, 24p, 61p and the insulating film layers 11, 12, via the polysilicon layer 38p, the channel polysilicon layer 8p, and the polysilicon diode PD. 13, 14, 15, 71 are connected on the side surfaces on both sides of the laminated film.
  • FIG. 33 shows an extracted part of the memory cell array MA of the second embodiment. Further, a top view and an equivalent circuit diagram of the gate polysilicon layer 21p are shown side by side.
  • the insulating film layer 32 is an insulating film embedded in the space between PDs, which is omitted in FIGS. 31 and 32 for the sake of clarity.
  • the operation of the memory cell is performed as follows. 0 V is applied to the gate line GL1 to which the selected cell SMC is connected, and the transistor whose channel is the channel polysilicon layer 8p is turned off. 5 V is applied to the gate lines GL2, GL3, and GL4 to which the selected cell SMC is not connected, and the transistor is turned on.
  • 0V is applied to the bit line BL1, and 5, 4, and 2V are applied to the word line WL1 during reset operation, set operation, and read operation, respectively.
  • the gate polysilicon of the selection transistor makes the gate connected to the SMC, that is, STGL1, 5V to turn on the transistor.
  • 0 V is applied to the gate on the side where the SMC is not connected, that is, STGL2, to turn off the transistor.
  • the resistance of the channel is low when the transistor is ON, and the resistance of the channel polysilicon layer 8p of STGL1 in the ON state is also low. Regardless of the state of the phase change material layer 7 in the USMC 1 portion, substantially the same current can flow.
  • SMC since the transistor is in an OFF state, a current flows through the phase change material layer 7.
  • the operation is performed by changing the resistance value of the phase change material 7 by the current flowing through the phase change material layer 7 by SMC.
  • the current value flowing through the phase change material layer 7 is determined by SMC and the operation is performed.
  • the transistors of the unselected cell USMC2 and the unselected cell USMC3 have the same gate voltage as the transistors of SMC and USMC1, respectively, the transistor of USMC2 is in the OFF state and the transistor of USMC3 is in the ON state. Since the selection transistor in which STGL2 is connected to the gate polysilicon layer 61p is in the OFF state, no current flows through USMC2 and USMC3. Therefore, the current flows through the phase change material layer 7 only in the SMC, and a selective operation is possible.
  • the memory cell array according to the second embodiment includes a plurality of bit lines, word lines, a vertical chain memory, and a polysilicon diode PD.
  • the potential of WL1 and 5/4 / 2V are potentials at the time of reset operation, set operation, and read operation, respectively.
  • the notation of the potentials of the other terminals in FIG. 34 also sequentially represents the potentials during the reset operation, the set operation, and the read operation.
  • the potentials of the bit line and the word line are both 5V during the reset operation, 4V during the set operation, and both during the read operation. Since it is 2V and there is no potential difference, no current flows.
  • bit line side In a vertical chain memory in which the bit line side is connected to BL1 and the word line side is connected to WL2 or WL3, the potential of the bit line and the word line is 0 V during reset operation, set operation, and read operation, and there is no potential difference. Current does not flow.
  • bit line side In a vertical chain memory in which the bit line side is connected to BL2, BL3, or BL4, and the word line side is connected to WL2 or WL3, 0V and 5V are applied to the word line and the bit line, respectively, during reset operation, and the word line and bit line are used during the set operation.
  • 0V and 4V are applied, respectively, and 0V and 2V are applied to the word line and the bit line, respectively, in the read operation.
  • a voltage is applied in the reverse bias direction of the polysilicon diode PD that selects the vertical chain memory.
  • the withstand voltage of the PD can be made to be greater than 5V, so that no current flows.
  • the SMC in the vertical chain can be selected and operated by the method described in FIG. 33, the SMC in the result memory array can be selected and operated.
  • FIG. 33 shows a cross-sectional view of the vertical chain memory in the horizontal plane.
  • the phase change material layer 7 is in contact with the first region and the surface of the other channel polysilicon layer 8p facing each other by the insulating layer 91 formed inside the connection hole. Separated into areas. Further, a switch for turning on and off the current flowing in the two channel polysilicon layers 8p is provided on each current path, and the current flowing in the left and right phase change material layers is independently controlled. ing. With this configuration, when the channel polysilicon layer 8p formed on one surface is turned off by the gate operation, a current flows in the first region of the phase change material layer 7, but the other channel polysilicon layer 8p facing the other Current does not flow in the second region in contact with the surface.
  • a configuration in which the left and right gate wirings GL1, GL2, GL3, and GL4 are independently controlled may be employed. Even in this case, the left and right current paths formed in one connection hole can be controlled independently, and the bit cost can be reduced.
  • the diode PD serves as a selection element that selects the vertical chain memory connected by the potential relationship between the word line 2 and the bit line 3. Therefore, in this embodiment, it can be said that the two vertical chain memories share one diode. With this configuration, the number of bits for one diode PD can be increased, leading to a reduction in bit cost.
  • each layer formed in the connection hole is in contact with an insulating layer that separates the connection hole. That is, the phase change material layer 7 and the like are formed on the side surface of the polysilicon layer 24p, but the direction in which the film thickness increases by crystal growth is the direction in which the two surfaces face each other. It is formed in a direction to fill the space between the two facing surfaces. With this configuration, unlike the memory cell of Patent Document 1 and Example 1, a film is not formed in the direction of filling from all directions toward the center of the hole.
  • the direction in which the thickness of the film is increased by crystal growth is only the direction in which the two faces face each other, and therefore, in the direction orthogonal to the direction in which the two faces face each other, the width is set in consideration of the thickness of the film to be formed.
  • the perpendicular direction does not depend on the thickness of the film to be formed, and can be formed with the minimum processing dimension. Therefore, the cell density per unit area can be increased, and the bit cost can be reduced.
  • 4a, an amorphous silicon layer 5a doped with low-concentration impurities, and an amorphous silicon layer 6a doped with n-type impurities are sequentially formed. Thereafter, the formed film is processed into a striped pattern extending in the word line direction and embedded with an insulating film 31.
  • the amorphous silicon layers 4a, 5a, and 6a are collectively processed in a self-aligned manner from the word line, there is no stacking misalignment between the word line and each layer of the amorphous silicon pillar in the word line direction. Therefore, the reliability of the memory rewriting operation can be improved.
  • the upper portion of the insulating film 31 is removed and planarized by CMP, and the upper surface of the amorphous silicon layer 6a is exposed as shown in FIG.
  • the layer 15, the amorphous silicon layer 61a, and the insulating film layer 71 are formed in this order.
  • the stacked film formed in FIG. 36 is processed into a stripe shape parallel to the extending direction of the word line 2.
  • the insulating film layer 11, the amorphous silicon layer 21a, the insulating film layer 12, the amorphous silicon layer 22a, the insulating film layer 13, the amorphous silicon layer 23a, the insulating film layer 14, the amorphous silicon layer 24a, the insulating film layer 11, the amorphous silicon layer 21a, the insulating film layer 12, and the insulating film layer 21 are formed immediately above the word line 2. Processing is performed so that the stripe space portion of the laminated film including the film layer 15, the amorphous silicon layer 61 a, and the insulating film layer 71 is disposed.
  • the laminated film composed of the layer 61 a and the insulating film layer 71 may be made thin with respect to the insulating material 31.
  • the stripe space portion of the laminated film can be prevented from becoming shorter than the amorphous silicon layers 4a, 5a, 6a, and then in the bit line direction.
  • the stripe processing it is possible to prevent the amorphous silicon layers 4a, 5a, and 6a from remaining without being partially removed, and to improve the reliability of the memory operation.
  • an insulating film 9 is formed so as not to completely fill the space processed in FIG. Thereafter, as shown in FIG. 39, the insulating film 9 on the insulating film 71 and the insulating film 9 on the upper surface of the amorphous silicon 6a are removed by etch back.
  • an amorphous silicon layer 8a to be the channel polysilicon layer 8p and an insulating film layer 51 are formed. As shown in FIG. 40, the amorphous silicon layer 8a is formed so as not to completely fill the space, and the insulating film layer 51 is formed so as to completely fill the space.
  • the doped amorphous silicon layer is amorphous silicon 38a.
  • the doping of As or P is performed so as not to spread below the upper surface of the amorphous silicon layer 61a.
  • the amorphous silicon layers 4a, 5a, 6a, 8a, 38a, 21a, 22a, 23a, and 24a are crystallized by activation of the impurities contained therein, and the insulating film 51 is removed.
  • the amorphous silicon layers 4a, 5a, 6a, 8a, 38a, 21a, 22a, 23a, and 24a are heat-treated to form polysilicon layers 4p, 5p, 6p, 8p, 38p, 21p, and 22p, respectively. , 23p, 24p.
  • the insulating film layer 10 and the phase change material layer 7 are formed so that the space is not completely buried.
  • the insulating film layer 91 is formed so that the space is completely buried.
  • the height of the uppermost surface of the phase change material layer 7 is lower than the height of the uppermost layer of the insulating film layer 15 and higher than the height of the lowermost layer of the insulating film layer 15 by etch back. To do.
  • the reason why the height is lower than the uppermost layer of the insulating film layer 15 is to prevent a current from flowing to the source / drain via the phase change material layer 7 when the gate of the gate polysilicon layer 61p is turned off. . Further, when the gate of the polysilicon 24p formed immediately below the insulating film layer 15 is turned off, the elevation to the source / drain via the phase change material layer 7 is made higher than the altitude of the lowermost layer of the insulating film layer 15.
  • the insulating film layer 91 is also partially removed at the same time.
  • an insulating film layer 92 is buried as shown in FIG. 46, and the uppermost surface of the polysilicon layer 38p is exposed by etch back as shown in FIG.
  • the BLC of FIG. 31 that is, the contact BLC for connecting the bit line 3 and the peripheral circuit formed on the semiconductor substrate is formed. Thereafter, a material to be processed later is formed on the bit line 3 as shown in FIG.
  • the layer 91 and the polysilicon layers 6p, 5p, and 4p are processed into stripes extending in a direction perpendicular to the word line 2.
  • FIG. 49 is a cross section seen from the extending direction of the word line 2 in FIG. 49
  • FIG. 52 is a cross section along the space of the word line 2 in FIG.
  • the polysilicon diode PD is formed in a self-aligned manner with respect to both the word line 2 and the bit line 3.
  • the patterns of the channel polysilicon layer 8p, the phase change material layer 7 and the insulating film layer 10 of the vertical chain memory are formed in a self-aligned manner with respect to the bit line 3. Compared to the case of sequentially forming layers having a specific shape, it is possible to prevent misalignment at the time of stacking and to increase the reliability of the memory rewriting operation. Further, by processing all the parts from the bit line 3 to the upper surface of the word line 2, the polysilicon diode PD can be formed in a self-aligned manner with respect to the bit line 3. Therefore, since the number of masks for the processing process can be reduced, the manufacturing cost can be reduced.
  • the gate polysilicon at the end of the memory array is processed so that contacts to each layer can be formed as shown in FIG. 2, and the whole including the portion processed into stripes is embedded with an interlayer insulating film.
  • the contacts GLC1, GLC2, GLC3, GLC4, STGLC1, and STGLC2 connecting the peripheral circuit and the peripheral circuit are formed to constitute a semiconductor memory device.
  • the amorphous silicon layer 61a is disposed above the amorphous silicon layers 21a, 22a, 23a, and 24a. However, the amorphous silicon layer 61a is disposed more than the amorphous silicon layers 21a, 22a, 23a, and 24a. It is possible to control the left and right channel polysilicon layers 9 in FIG. However, by disposing the amorphous silicon layer 61a on the upper portion as in this embodiment, there is an effect of reducing the process of embedding an insulating material in the connection hole and processing it into a stripe shape.
  • the amorphous silicon layer to be the channel polysilicon layer is formed in one step, but it is also possible to form the film in two or more steps.
  • an amorphous silicon layer 88a is formed before the insulating film layer 9 is removed.
  • the amorphous silicon layer 88a and the insulating film layer 9 on the insulating film layer 71 and the upper surface of the amorphous silicon layer 6a are removed by etching back.
  • the insulating film layer 9 and the amorphous silicon layer 88a on the side wall of the space are not removed.
  • an amorphous silicon layer 89a is formed so that the space is not completely filled. Thereafter, the same processes as in FIGS. 40 to 53 are performed to configure the nonvolatile semiconductor memory device.
  • FIG. 56 is a cross-sectional view along the bit line 3 when an amorphous silicon layer serving as a channel polysilicon layer is formed in two or more steps.
  • channel polysilicon is formed by crystallizing one amorphous silicon layer
  • polysilicon grains may be formed as shown in FIGS. 57 (a) and 57 (b).
  • the grain boundary GRB1 completely shields the channel current path when the transistor is in the ON state, the channel resistance becomes extremely large. If the channel resistance is large, the set operation and the reset operation of the phase change material layer 7 are performed. Therefore, it is necessary to apply a higher voltage so that a sufficient current flows.
  • the method of forming the amorphous silicon layer to be the channel polysilicon layer by dividing into two or more times The amorphous silicon layer 88a is formed before the insulating film layer 9 is removed, and then the insulating film layer 9 on the upper surface of the amorphous silicon layer 6a is removed by etch back, whereby the surface of the insulating film layer 9 formed on the side wall portion. Since an amorphous silicon layer 88 a is formed, this amorphous silicon layer 88 a serves as a protective film for the insulating film layer 9. Thereby, damage to the insulating film layer 9 which is a gate insulating film can be reduced, and the reliability of the gate operation can be improved.
  • the amorphous silicon layer 88a When the amorphous silicon layer 88a is used as a protective film for the insulating film layer 9, the amorphous silicon layer 88a formed on the upper surface of the amorphous silicon layer 6a is removed together with the insulating film layer 9. Therefore, only the amorphous silicon layer 89a formed thereafter remains on the upper surface of the amorphous silicon layer 6a, and only that portion becomes a single layer. On the other hand, when the amorphous silicon layer 89a is used for bypassing the grain boundary, the effect can be obtained even if the amorphous silicon layers 88a and 89a are formed after the insulating film layer 9 is removed. A structure in which two channel layers are provided on the upper surface may be employed.
  • the insulating film layer 11 the amorphous silicon layer 21a, the insulating film layer 12, the amorphous silicon layer 22a, the insulating film layer 13, the amorphous silicon layer 23a, and the insulating film layer are used.
  • the insulating film layer 9 the channel polysilicon (8p or 88p and 89p), the insulating film layer in the space portion of the laminated film composed of the amorphous silicon layer 24a, the insulating film layer 15, the amorphous silicon layer 61a, and the insulating film layer 71. 10
  • the phase change material layer 7 and the insulating film layers 91 and 92 are embedded.
  • the insulating film layer 10 can be removed as shown in FIG. This can be realized by not forming the insulating film layer 10 in the step of FIG.
  • the presence of the insulating film layer 10 can prevent diffusion between the channel polysilicon 8p and the phase change material layer 7, but a memory operation can be performed without using the insulating film layer 10. With this configuration, the process of forming the insulating film layer 10 can be omitted. Therefore, the bit cost can be reduced with respect to the configuration in which the insulating film layer 10 is provided.
  • the insulating film layer 11, the amorphous silicon layer 21a, the insulating film layer 12, the amorphous silicon layer 22a, the insulating film layer 13, the amorphous silicon layer 23a, the insulating film layer 14, the amorphous silicon layer 24a, the insulating film It is also possible not to form the channel polysilicon layer in the space portion of the laminated film composed of the layer 15, the amorphous silicon layer 61a, and the insulating film layer 71. This can be realized by depositing the phase change material layer 7 so that the space is not completely filled after the step of FIG.
  • the source / drain path is formed by using a configuration in which a channel polysilicon layer 8p is formed between the gate insulating film layer 9 and the phase change material layer 7.
  • a part of the phase change material layer 7 may be used for the channel path without providing 8p. In this case, apart from the storage region, a part of the phase change material layer 7 functions as a channel layer.
  • the process of forming the channel polysilicon layer 8p can be omitted. Therefore, the bit cost can be reduced with respect to the configuration in which the channel operation is performed using the channel polysilicon layer 8p.
  • the phase change material layer 7 is connected to each other between adjacent memory cells in the substrate vertical direction. It is also possible to divide each memory cell. 60 to 76 show an example of a method of manufacturing a semiconductor memory device in which the phase change material layer 7 is divided for each memory cell.
  • the insulating film layer 11 the amorphous silicon layer 21a, the insulating film layer 12, the amorphous silicon layer 22a, the insulating film layer 13, the amorphous silicon layer 23a, the insulating film layer 14, the amorphous silicon layer 24a, and the insulating film layer. 15.
  • the laminated film composed of the amorphous silicon layer 61a and the insulating film layer 71 is processed into a stripe shape, the amorphous silicon is isotropically etched as shown in FIG. 60 to obtain amorphous silicon 21a, 22a, 23a, 24a. , 61a is constricted.
  • the insulating film layer 9 is formed so that the space is not completely filled as shown in FIG. Thereafter, as shown in FIG.
  • the insulating film 9 on the insulating film 71 and the insulating film 9 on the upper surface of the amorphous silicon 6a are removed by etching back to form an amorphous silicon layer 8a which becomes the channel polysilicon layer 8p.
  • As or P is ion-implanted obliquely with an inclination in which the angle ⁇ from the vertical direction of the silicon substrate is smaller than the angle ⁇ MAX.
  • the amorphous silicon layer 8 a on the right side wall of the insulating film layers 11, 12, 13, 14, 15, 71 and the amorphous silicon layer 8 a on the upper surface of the insulating film layer 71 are doped with As or P as an n-type impurity. This is performed in order to reduce the resistance of the n-type polysilicon layer 38p on the side wall portion and to facilitate the flow of current flowing through the n-type polysilicon layer 38p.
  • FIG. 63 As or P is ion-implanted obliquely with an inclination in which the angle ⁇ from the vertical direction of the silicon substrate is smaller than the angle ⁇ MAX.
  • the amorphous silicon layer 8a on the left side wall of the insulating film layers 11, 12, 13, 14, 15, 71 and the amorphous silicon layer 8a on the upper surface of the insulating film layer 71 are doped with As or P as an n-type impurity.
  • an insulating film layer 51 is formed so as to completely fill the space as shown in FIG.
  • the amorphous silicon layers 4a, 5a, 6a, 8a, 38a, 21a, 22a, 23a, and 24a are crystallized by activation of the impurities contained therein, and the insulating film 51 is removed.
  • the amorphous silicon layers 4a, 5a, 6a, 8a, 38a, 21a, 22a, 23a, and 24a are formed of polysilicon layers 4p, 5p, 6p, 8p, 38p, 21p, 22p, 23p, and 24p, respectively. Become.
  • the phase change material layer 7 is formed so that the space is not completely buried as shown in FIG.
  • the insulating film layer 52 is formed so that the space is completely buried.
  • the height of the uppermost surface of the phase change material layer 7 is made lower than the height of the uppermost layer of the insulating film layer 15 and higher than the height of the lowermost layer by etch back.
  • the insulating film layer 52 is also partially removed at the same time.
  • the insulating film 52 is removed so that the phase change material layer 7 remains only on the side walls of the gate polysilicons 21p, 22p, 23p, and 24p. Further, an insulating film layer 91 is buried as shown in FIG. 71, and the uppermost surface of the polysilicon layer 38p is exposed by etch back as shown in FIG.
  • the BLC of FIG. 31, that is, the contact BLC for connecting the bit line 3 and the peripheral circuit formed on the semiconductor substrate is formed.
  • a material to be processed later is formed on the bit line 3 as shown in FIG.
  • the material and n-type polysilicon layer 38p, the insulating film layer 92, the channel polysilicon layer 8p, the phase change material layer 7, the insulating film layer 91, the polysilicon layers 6p, 5p, and 4p are processed as word lines.
  • 2 is processed into a stripe shape extending in a direction perpendicular to 2.
  • a stacked film and a gate insulating film layer of the gate polysilicon layers 21p, 22p, 23p, 24p, 61p and the insulating film layers 11, 12, 13, 14, 15, 71 in the processed portions 9 remains without being processed, but the channel polysilicon layers 8p and 38p and the phase change material layer 7 in the processed portion are removed.
  • the polysilicon diode PD on the word line 2 is also removed together with the stripe processing to form a space portion.
  • the cross section along the word line 2 is as shown in FIG. 73, and the cross section along the space of the word line 2 is as shown in FIG.
  • Example 2 In the drawing of Example 2, an example in which four layers of gate polysilicon layers of memory cells are stacked is shown, but the number of stacked layers may be five or more.
  • the semiconductor memory device can form the gate insulating film and the phase change material layer at a time even when the number of stacked layers is increased. Therefore, the bit cost due to the stacking can be effectively reduced.
  • the diodes 4p to 6p formed in the lower layer are processed in a lump, so that the number of steps per unit cell can be further reduced, so that the bit cost due to the stacking can be effectively reduced.
  • bit cost can be further reduced when the number of stacked layers is the same.
  • Example 3 shows an example in which a large capacity is realized by further stacking vertical chain memories which are stacked memories.
  • FIG. 75 is a partial three-dimensional schematic diagram of the semiconductor memory device according to the third embodiment, in which a part of one layer of the stacked vertical chain memory is extracted and shown.
  • FIG. 75 shows a part of the memory cell array, wiring, and contacts.
  • a word line 2 made of metal wiring, a contact hole WLC connecting the word line 2 and the wiring selector of FIG. 1, a polysilicon layer 4p doped with p-type impurities, and a polysilicon layer 5p doped with low-concentration impurities
  • Polysilicon diode PD comprising polysilicon layer 6p doped with n-type impurities, gate polysilicon layers 21p, 22p, 23p, 24p of memory cells, gate polysilicon layer 61p of selection transistors, gate polysilicon 62p of layer selection transistors , Metal wirings GL1, GL2, GL3, GL4 for supplying power to the gate polysilicon layer of the memory cell, metal wirings STGL1, STGL2 for supplying power to the gate polysilicon layer 61p of the selection transistor, and gate polysilicon layer of the layer selection transistor Metal wiring for supplying power to 61p TL, memory cell gate polysilicon layers 21
  • FIG. 76 is a cross-sectional view parallel to the bit line 3 in which a portion of the memory array MA is particularly extracted from FIG.
  • the structure differs from that of the second embodiment in that a gate polysilicon layer 62p is added.
  • Polysilicon diodes PD are periodically formed on the plurality of word lines 2 in the extending direction of the word lines 2.
  • the laminated film of the gate polysilicon layers 21p, 22p, 23p, 24p, 61p, 62p and the insulating film layers 11, 12, 13, 14, 15, 71, 72 is patterned in a stripe shape in a direction parallel to the word line 2.
  • the stripe line portion of the laminated film of the gate polysilicon layers 21p, 22p, 23p, 24p, 61p, 62p and the insulating film layers 11, 12, 13, 14, 15, 71, 72 is directly above the space between the word lines. Furthermore, the stripe space portion of the laminated film of the gate polysilicon layers 21p, 22p, 23p, 24p, 61p, 62p and the insulating film layers 11, 12, 13, 14, 15, 71, 72 is disposed immediately above the word line. ing.
  • the bit line 3 has a stripe shape extending in a direction perpendicular to the word line 2 and is disposed on the insulating film 72 via n-type polysilicon 38p.
  • the gate insulating film layer 9 and the channel polysilicon layer 8p are stacked on the upper side wall of the insulating film layer 15 and the gate polysilicon layer 61p, the insulating film layer 71, and the side walls of the gate polysilicon layer 62p and the insulating film layer 72.
  • An insulating film layer 92 is buried between the channel polysilicon layers 8p on both sides.
  • the altitude of the lowermost surface of the insulating film layer 92 is set to be lower than the altitude of the uppermost layer of the insulating film layer 15 and higher than the altitude of the lowermost layer of the insulating film layer 15. This has been described with reference to FIG. The reason is the same.
  • bit line 3 is polysilicon formed on the side surfaces on both sides of the laminated film of the gate polysilicon layers 21p, 22p, 23p, 24p, 61p, 62p and the insulating film layers 11, 12, 13, 14, 15, 71, 72. It is connected to the polysilicon diode PD through the layer 38p and the channel polysilicon layer 8p.
  • processing is performed in a stripe shape in the bit line direction.
  • bit line 3 is processed in a stripe shape
  • gate insulating film layer 9 remains without being processed
  • channel polysilicon layers 8p and 38p, phase change material layer 7 and insulating film layer 10 in the processed portion are removed.
  • the polysilicon diode PD on the word line 2 is also removed together with the stripe processing to form a space portion. After that, an insulator is formed in the space portion generated by the stripe processing described above.
  • Example 3 the vertical chain memory layers of FIG. 75 are stacked as shown in FIG. 77, and the wirings are connected to each other.
  • the second vertical chain memory layer that is, the upper vertical chain memory layer is the same as the first layer, the word line 202 made of metal wiring, and the contact hole for connecting the word line 202 and the word line 2 WLC2, a polysilicon layer 204p doped with p-type impurities, a polysilicon layer 205p doped with low-concentration impurities, and a polysilicon layer 206p doped with n-type impurities, a gate diode of a memory cell Silicon layers 221p, 222p, 223p, 224p, gate polysilicon layer 261p of the selection transistor, gate polysilicon 262p of the layer selection transistor, metal wirings GL21, GL22, GL23, GL24 for supplying power to the gate polysilicon layer of the memory cell, Select transistor gate polysilicon layer
  • polysilicon diodes PD are periodically formed on the plurality of word lines 202 in the extending direction of the word lines 2. Yes.
  • the stacked films of the gate polysilicon layers 221p, 222p, 223p, 224p, 261p, 262p and the insulating film layers 211, 212, 213, 214, 215, 271, 272 are patterned in a stripe shape in a direction parallel to the word line 202.
  • the stripe line portion of the laminated film of the gate polysilicon layers 221p, 222p, 223p, 224p, 261p, 262p and the insulating film layers 211, 212, 213, 214, 215, 271, 272 is directly above the space between the word lines.
  • the stripe space portion of the laminated film of the gate polysilicon layers 221p, 222p, 223p, 224p, 261p, 262p and the insulating film layers 211, 212, 213, 214, 215, 271, 272 is disposed immediately above the word line 202.
  • the bit line 203 has a stripe shape extending in a direction perpendicular to the word line, and is arranged on the insulating film 272 via n-type polysilicon 38p.
  • the material layers 207 are sequentially stacked, and an insulating film layer 291 for limiting a path of a current flowing in the phase change material layer 7 is embedded between the phase change material layers 207 on both sides.
  • the gate insulating film layer 209 and the channel polysilicon layer 208p are stacked on the upper side wall of the insulating film layer 215 and the gate polysilicon layer 261p, the insulating film layer 271, and the side wall of the gate polysilicon layer 262p and the insulating film layer 272.
  • An insulating film layer 292 is buried between the channel polysilicon layers 208p on both sides, and a gate insulating film layer 209 and a channel polysilicon layer 238p are stacked on the insulating film layer 272.
  • An insulating film layer 292 is buried between the channel polysilicon layers 208p.
  • the altitude of the lowermost surface of the insulating film layer 292 is set to be lower than the altitude of the uppermost layer of the insulating film layer 215 and higher than the altitude of the lowermost layer of the insulating film layer 215. This was explained in FIG. The reason is the same.
  • bit line 203 is formed at the bottom of the lower portion of the bit line 203 in the space portion of the laminated film of the gate polysilicon layers 221p, 222p, 223p, 224p, 261p, 262p and the insulating film layers 211, 212, 213, 214, 215, 271, 272, polysilicon is formed.
  • the upper surface of layer 206p is in contact with channel polysilicon layer 208p.
  • the bit line 203 is polysilicon formed on both side surfaces of the laminated film of the gate polysilicon layers 21p, 22p, 23p, 24p, 61p, 62p and the insulating film layers 11, 12, 13, 14, 15, 71, 72.
  • a polysilicon diode PD is connected through the layer 238p and the channel polysilicon layer 208p.
  • processing is performed in a stripe shape in the bit line direction.
  • bit line 3 is processed into a stripe shape, a laminated film of gate polysilicon layers 221p, 222p, 223p, 224p, 261p, 262p and insulating film layers 211, 212, 213, 214, 215, 271, 272 in the processed portion
  • gate insulating film layer 9 remains without being processed, channel polysilicon layers 208p and 238p, phase change material layer 207, and insulating film layer 210 in the processed portion are removed.
  • the polysilicon diode PD on the word line 202 is also removed together with the above-described stripe processing to form a space portion. After that, an insulator is formed in the space portion generated by the stripe processing described above.
  • the semiconductor memory device of the third embodiment has two vertical chain memory layers. Therefore, for example, as shown in FIG. 79, the reset operation, the set operation, and the read operation are performed by bit lines BL1, BL2, BL3, BL4, word lines WL1, WL2, WL3, gate lines GL1, GL2, GL3, GL4, and gate lines. This is done by controlling the potentials of STGL1, STGL2, and layer selection gates STL, STL2. As explained in FIG. 77, in the first and second vertical chain memories, bit lines, word lines, gate wirings of memory cells, and gate wirings of selection transistors are connected to a wiring selector in a state of being connected to each other. Has been.
  • Only the layer selection transistor has the first and second layers connected to the wiring selector without being connected to each other. Therefore, the same potential is supplied to the bit line, the word line, the gate wiring of the memory cell, and the gate wiring of the selection transistor in the first and second vertical chain memories, and only the first and second layers of the layer selection transistor are supplied. Different potentials can be supplied by the eyes.
  • the potential of WL1 and 5/4 / 2V are potentials at the time of reset operation, set operation, and read operation, respectively.
  • the notation of the potentials of the other terminals in FIG. 34 also sequentially represents the potentials during the reset operation, the set operation, and the read operation.
  • about 5 V is applied to the layer selection transistor of the vertical chain memory layer including the selected cell, and in the case of FIG. 79, the first layer selection transistor is turned on.
  • Other layer selection transistors in the vertical chain memory layer in the case of FIG. 79, about 0 V is applied to STL2 to turn off the second layer selection transistor. By doing so, it is possible to prevent current from flowing through the second-layer vertical chain memory.
  • the potential of the bit line and the word line is 5V during the reset operation. Both are 4V during the set operation and 2V during the read operation, and no current flows because there is no potential difference.
  • the potential of the bit line and the word line is 0 V during reset operation, set operation, and read operation, and there is no potential difference. Current does not flow.
  • 0V and 5V are applied to the word line and the bit line, respectively, during reset operation, and the word line and bit line are used during the set operation.
  • 0V and 4V are applied, respectively, and 0V and 2V are applied to the word line and the bit line, respectively, in the read operation.
  • a voltage is applied in the reverse bias direction of the polysilicon diode PD constituting the vertical chain memory.
  • the withstand voltage of the PD can be made to be greater than 5V, so that no current flows.
  • a forward bias is applied to the PD so that a current flows only at a location where the bit line side is connected to BL1 and the word line side is connected to WL1. Since the SMC in the vertical chain can be selected and operated by the method described in FIG. 33 of the second embodiment, the SMC in the result memory array can be selected and operated.
  • the number of gates whose voltage must be controlled independently increases according to the number of stacks. It increases rapidly as the number increases.
  • a vertical chain memory including a plurality of memory layers is stacked as in the third embodiment, a plurality of terminals that need voltage control independently, that is, only one layer selection gate is added. Since a memory layer can be added, as shown in FIG. 80, it is possible to remarkably suppress an increase in the area of peripheral circuits, particularly the wiring selector, when the number of stacked layers is increased. Thereby, it is possible to efficiently realize cost reduction by stacking memory elements.
  • Example 4 In the first to third embodiments, contacts GC1, GC2, GC3, GC4 that connect the gate polysilicon layers 21p, 22p, 23p, 24p of the vertical chain memory and the metal wirings GL1, GL2, GL3, GL4, respectively, and the gate of the selection transistor
  • the space for forming the contacts STGC1 and STGC2 connecting the polysilicon layer 61p and the wirings STGL1 and STGL2, and the gate polysilicon layers 21p, 22p, 23p, 24p, and 61p are sequentially reduced in the protruding amount in the word line extending direction. It was formed by processing into a stepped shape.
  • the amount of protrusion of the bottommost gate polysilicon from the end of the memory array MA increases in proportion to the number of stacked gates. Since the protruding portion cannot form a memory cell, an extra area other than the memory array increases. Therefore, if the area can be reduced, the occupation ratio of the memory array can be increased, and the cost can be reduced.
  • the fourth embodiment provides a method in which the amount of protrusion of the gate polysilicon from the memory array MA for the contact formation region to the gate polysilicon is small even when the number of stacked layers is increased.
  • the gate polysilicon layers 21p, 22p, 23p, and 24p which are components of the memory array of the vertical chain memory, and the insulating film layer 11 between the polysilicon diode PD and the gate polysilicon, the gate poly
  • An example of a semiconductor memory device in which insulating film layers 12, 13, and 14 between silicon layers, and an insulating film between gate polysilicon and a bit line 3 are processed in a stripe shape in parallel with the word line 2 in the memory array MA portion is shown. .
  • FIG. 81 is a partial three-dimensional schematic diagram of the semiconductor memory device according to the fourth embodiment. Some of the memory cell array, wiring, and contacts are shown. A word line 2 made of metal wiring, a contact hole WLC connecting the word line 2 and the wiring selector of FIG.
  • a polysilicon diode PD composed of a polysilicon layer 6p doped with an n-type impurity, gate polysilicon layers 21p, 22p, 23p, and 24p of a memory cell, a gate polysilicon layer 61p of a select transistor, and a gate polysilicon layer of a memory cell
  • FIG. 81 shows a portion composed of
  • the wirings GL1, GL2, GL3, and GL4 are connected to the wiring selector via GLC1, GLC2, GLC3, and GLC4. Further, the wirings STGL1 and STGL2 are connected to the wiring selector via STGLC1 and STGLC2.
  • the gate polysilicon layers 21p, 22p, 23p, 24p, and 61p are illustrated as being connected every other line. Stripe patterns that appear to be isolated are similarly connected on the opposite side of the word line direction of MA. Therefore, GL1, GL2, GL3, GL4, and STGL2 are similarly connected through GC1, GC2, GC3, GC4, and STGC2, respectively. Therefore, the gate polysilicon layer 21p of the memory cell has all adjacent stripe patterns connected to the same wiring GL1. The same applies to the gate polysilicon layers 22p, 23p, and 24p.
  • the gate polysilicon layer 61p of the selection transistor is connected to two wirings STGL1 and STGL2 that are insulated from each other every other stripe, so that a voltage can be applied independently.
  • FIG. 81 the step structure of the gate polysilicons 21p, 22p, 23p, 24p, and 61p for forming the contacts GC1, GC2, GC3, GC4, and STGC1 is shown in the extending direction of the bit line 3.
  • GL1, GL2, GL3, GL4, STGL1, and STGL2 are formed in a direction parallel to the word line 2.
  • gate polysilicon can be formed in a staircase shape with the amount of protrusion from the MA being constant, and can be connected to the gate power supply wiring by a contact.
  • the memory array MA portion has the same structure as that of the second embodiment, and the shape of the gate polysilicon around the MA and the peripheral portions such as contacts and wirings are different.
  • the manufacturing process up to FIG. 36 is the same as that of the second embodiment.
  • the insulating films 11, 12, 13, 14, 15, 71 are silicon nitride films.
  • TiN titanium nitride
  • FIG. 82 the contact forming portion 301 to the polysilicon 21p, 22p, 23p, 24p, 61p in FIG. 81 is removed (FIG. 82). In the MA area, 301 is left as it is.
  • a silicon oxide film 302 serving as a hard mask is formed, and a known lithography and dry etching technique so that the final shape in FIG. 81 of the lowermost gate polysilicon 21p in the space portion 301 is formed. (FIG. 83).
  • the silicon nitride film 71 and the gate polysilicon 61p are sequentially processed by dry etching (FIG. 84).
  • the hard mask 302 is isotropically etched by, for example, wet etching.
  • the hard mask 302 is etched in the lateral direction as the film thickness decreases, as shown in FIG.
  • the other exposed portions that is, the hard mask 301, the silicon nitride film 71, the gate polysilicon 61p, and the silicon nitride film 15 are prevented from being etched.
  • the silicon nitride films 71 and 15 and the gate polysilicons 61p and 24p are sequentially processed by dry etching using the hard mask 301 and 302 whose size is reduced by wet etching as a mask (FIG. 86).
  • the semiconductor memory device shown in FIG. 81 can be manufactured through the same steps as those shown in FIGS.
  • a manufacturing process of a gate contact formation portion is added as compared with the second embodiment.
  • the increase in the area of the semiconductor memory device accompanying the increase in the number of stacked layers can be suppressed, This is advantageous in reducing the bit cost when there are many.
  • the diode PD is used as the selection element.
  • a vertical transistor can be provided in the selection element.
  • the vertical transistor is positioned below the memory portion as in Patent Document 1, it is necessary to form the through hole of the memory portion after the vertical transistor is formed. It is necessary to align the positions of the through holes. Further, since the channel layer of the vertical transistor and the channel layer of the memory portion are formed twice, the contact resistance at the boundary portion is increased. Therefore, the fifth embodiment provides a method that can form the vertical transistor and the memory portion together.
  • FIG. 88 and 89 are drawings showing Example 5.
  • FIG. 88 is a cross-sectional view of the structure of the fifth embodiment in the bit line direction
  • FIG. 89 is a cross-sectional view of the structure of the fifth embodiment in a direction orthogonal to the bit line direction.
  • the structure of the fifth embodiment basically corresponds to the structures of the first and second embodiments, and a description of common portions is omitted.
  • the gate polysilicon layer 25p serving as the gate of the selection element is provided on the gate polysilicon layers 21p, 22p, 23p, and 24p serving as the gate of the memory cell transistor. Further, as shown in FIG. 88, this gate polysilicon layer 25p is separated by an insulating film for each through hole in the bit line direction. With this structure, one through hole can be selected by selecting one of the bit lines 3 and one of the gate polysilicon layers 25p.
  • the metal wiring 2 functioning as the word line becomes the source line, and the gate polysilicon layer 25p corresponds to the word line. This source line has a plate structure and is common to all the through holes.
  • an insulating film layer 11 On the metal wiring 2 having a plate structure, an insulating film layer 11, an amorphous silicon layer 21a, an insulating film layer 12, an amorphous silicon layer 22a, an insulating film layer 13, an amorphous silicon layer 23a, an insulating film layer 14, an amorphous silicon layer 24a,
  • the insulating film layer 15 and the amorphous silicon layer 25a are formed in this order, and then the amorphous silicon 25a that becomes the gate of the selection transistor is processed into a stripe shape.
  • the upper surface is flattened by the CMP method.
  • the gate insulating film 9, the channel silicon 8p, and the phase change material 7 can be embedded in the hole by performing the same steps as those in FIGS. 14 to 25 of the first embodiment.
  • phase change material 7 in the elevation portion of the gate polysilicon 25p is removed and embedded with the insulating film 92.
  • 88 and 89 can be completed by forming a metal film to be the bit line 3 and processing it into a stripe shape in a direction perpendicular to the selection transistor.
  • the gate polysilicon layer 25p serving as the gate of the selection transistor and the continuous channel layer 38p on the side walls of the gate polysilicon layers 21p, 22p, 23p, and 24p serving as the gate of the memory cell transistor Matching is not required, and the contact resistance of the channel layer is not a problem.
  • the present invention has been described on the assumption of a phase change memory using a chalcogenide material for the memory element, the material of the memory element is not limited and is not limited to the phase change memory, but a magnetoresistive random access memory or a resistive element.
  • the present invention can also be applied to various semiconductor memories whose electrical characteristics are changed by passing a current through the element, such as a memory.
  • the present invention has been described on the premise that polysilicon is used for a gate polysilicon layer for performing a gate operation and a channel polysilicon layer 8p serving as a source / drain path.
  • the gate polysilicon layer and the channel polysilicon layer have been described.
  • the material is not limited, and the present invention can be realized by applying a semiconductor material capable of performing a gate operation.
  • bit line and “bit line” are used.
  • both are selection lines used to select one vertical chain memory. Accordingly, the positional relationship and the like may be reversed, and it is needless to say that a read circuit such as a sense amplifier need not be connected to the bit line side.
  • Amorphous silicon layer 5a doped with p-type impurities Amorphous silicon layer 6a doped with low-concentration impurities 4a Amorphous silicon layer doped with n-type impurities 4p Polysilicon doped with p-type impurities Layer 5p Polysilicon layer 6pn doped with low-concentration impurities 7polysilicon layer doped with n-type impurities 7 phase change material layer 8a amorphous silicon layer 8p channel polysilicon layer 9 gate insulating film layer 10 insulating film layers 11 and 12 , 13, 14, 15, 16 Insulating film layers 21a, 22a, 23a, 24a Amorphous silicon layers 21p, 22p, 23p, 24p, 25p Polysilicon layers 30, 31, 32, 33 Insulating film layers 38a Doped with n-type impurities Amorphous silicon layer 38pn doped with n-type impurities Polysilicon layer 50 Insulating film and holes 51, 52 formed in the silicon layer Insulating film layers 61a,

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Abstract

　半導体記憶装置及びその製造方法に関し、抵抗変化材料を利用したメモリのビットコストの低減を実現する。その手段として、基板と、基板の上方の第１ワード線２と、基板の高さ方向にＮ＋１層（Ｎ≧１）の第１ゲート間絶縁層１１乃至１５とＮ層の第１半導体層２１ｐ乃至２４ｐとが交互に積層され、第１ワード線２より上方の第１積層体と、第１ワード線２と交差方向に延在し、積層体より上方の第１ビット線３と、Ｎ＋１層の第１ゲート間絶縁層１１乃至１５の側面とＮ層の前記第１半導体層２１ｐ乃至２４ｐの側面の第１ゲート絶縁層９と、第１ゲート絶縁層９の側面の第１チャネル層８ｐと、第１チャネル層の側面の第１抵抗変化材料層７と、を有し、第１抵抗変化材料層７は、第１ワード線２と第１ビット線３が交差する領域にある。また、選択素子にポリシリコンダイオードＰＤを用いる。

Description

半導体記憶装置およびその製造方法
　本発明は半導体記憶装置及びその製造方法に関し、特に電流を素子に流すことにより電気的特性が変化する物質を利用して、情報を記憶し、電気的書き換えが可能な不揮発性半導体記憶装置に関する。
　近年、微細化の限界に近付いているフラッシュメモリに代わるメモリとして、抵抗変化型メモリが研究されており、その中の一例として、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリのメモリ構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリである。
　相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。
　相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなるため、原理上、微細化に向いているため、研究が盛んに行われている。
　これらの抵抗変化型素子を利用したメモリを高集積化する方法として、特許文献１にゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。
　なお、本発明と関連のある文献として、非特許文献１がある。非特許文献１では特許文献１と同様の構造のＮＡＮＤ型フラッシュメモリが開示されている。
特開２００８－１６０００４号公報
Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　ｔｅｃｈｎｏｌｏｇｙ，　ｐｐ．１３６－１３７　（２００９）．
　しかしながら、特許文献１に記載の相変化メモリには、以下のような課題が存在する。
　まず、第１の課題は、一つのユニットセルを選択する選択トランジスタが縦型トランジスタで形成されている点である。この選択トランジスタは、１本のソース線に対し複数の選択トランジスタが設けられており、これらの選択トランジスタは、それぞれ独立して選択できるようにする必要がある。従って、ゲート電極を絶縁膜で分離する必要があり、ソース線方向に隙間ができてしまい、集積度を向上させる妨げになっている。
　次に、第２の課題は、メモリ部において、先に貫通孔を形成した後に、メモリ膜やチャネル膜を形成している点である。このように先に貫通孔を形成すると、貫通孔の中心に向かってメモリ膜やチャネル層が形成されることになる。ここで、微細化が進み貫通孔が小さくなり、貫通孔の大きさに対してメモリ膜やチャネル膜の膜厚が厚いと貫通孔が埋まってしまい、メモリ膜やチャネル膜を形成することができないことが考えられる。そうすると貫通孔を広げる必要があるが、この場合、縦方向・横方向の両方について広げる必要があり、両方向に対し、最少加工寸法を維持することができなくなる。その結果、メモリセルを小さくすることができなくなる。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　なお、非特許文献１に示されているＮＡＮＤ型フラッシュメモリは、ゲート電極に高電圧を印加することで、ゲート電極とチャネルの間にある電荷トラップ膜にチャネルを流れる電子を保持させることで情報を書き込むため、電流を記憶素子にそのものに流す抵抗変化型素子を用いたメモリとはその書き込み原理が大きく異なる。そのため、ＮＡＮＤ型フラッシュメモリで適用した技術をそのまま抵抗変化型素子を用いたメモリには適用できない。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　第１の手段として、ゲートとなる半導体層と絶縁層を交互に積層した積層体と、積層体の側面に形成されたゲート絶縁膜層、チャネル層、抵抗変化材料層を有する。更に、選択素子としてダイオードを用いる。これにより、集積度を向上させることができる。
　第２の手段として、複数の層の対応するワード線、ビット線、ゲート配線を共通に制御し、並列してメモリを選択すると共に、複数の層を選択するスイッチを設ける。これにより、各ワード線、ビット線、ゲート配線、及び、層選択スイッチの制御線の駆動回路を減少させることができ、駆動回路の面積を減少させることができ、ビットコスト低減となる。
　第３の手段として、ゲートとなる第１半導体層及び第２半導体層と、第１絶縁膜層及び第２絶縁膜層とを有し、第１半導体層、第２半導体層、第１絶縁膜層、第２絶縁膜層で囲まれる領域にゲート絶縁膜層、チャネル層、抵抗変化材料層を設ける。また、ゲート絶縁膜層、チャネル層、抵抗変化材料層の両端は、第１絶縁膜層、第２絶縁膜層に接するように設ける。これにより、第１絶縁膜層、第２絶縁膜層が並ぶ方向においては、ゲート絶縁膜層、チャネル層、抵抗変化材料層の膜厚に関係なく、加工寸法を決定でき、セル面積を低減でき、ビットコストを低減できる。
　第４の手段として、ビット線とワード線が交差する領域に、２つの電流経路及び相変化領域を設け、夫々の電流経路を独立して制御する。これにより、一つのビット線とワード線が交差する領域に設けられるビット数を増やすことができ、ビットコストを低減できる。
　第５の手段として、複数のワード線と複数のビット線の交差する複数の領域の夫々に、チェイン状に接続されたメモリチェインと、メモリチェインを選択するダイオードを直列に接続する。これにより、メモリセルの面積を小さくすることが可能となり、ビットコストを低減できる。
　本発明により、半導体記憶装置のビットコストを低減することができる。
本発明の半導体記憶装置の全体平面図である。 本発明の実施例１の半導体記憶装置の一部立体模式図である。 本発明の実施例１のメモリセルアレイの立体模式図である。 本発明の相変化メモリの高抵抗化、および低抵抗化動作を説明する図である。 本発明の実施例１のメモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例１のメモリセルアレイのリセット動作、セット動作、読出し動作を説明した回路図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例１の効果を示した図である。 本発明の実施例２の半導体記憶装置の一部立体模式図である。 本発明の実施例２のメモリセルアレイの立体模式図である。 本発明の実施例２のメモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施例２のメモリセルアレイのリセット動作、セット動作、読出し動作を説明した回路図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 （ａ）は本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。（ｂ）は本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部断面図である。 （ａ）はポリシリコン粒界と電流経路を説明した平面図であり、（ｂ）はポリシリコン粒界と電流経路を説明した断面図であり、（ｃ）はポリシリコン粒界と電流経路を説明した平面図であり、（ｄ）はポリシリコン粒界と電流経路を説明した断面図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部断面図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例２の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例３の半導体記憶装置の一部立体模式図である。 本発明の実施例３のメモリセルアレイの一部断面図である。 本発明の実施例３の半導体記憶装置の一部立体模式図である。 本発明の実施例３のメモリセルアレイの一部断面図である。 本発明の実施例３のメモリセルアレイのリセット動作、セット動作、読出し動作を説明した回路図である。 本発明の実施例３の効果を示した図である。 本発明の実施例４の半導体記憶装置の一部立体模式図である。 本発明の実施例４の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例４の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例４の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例４の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例４の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例４の半導体記憶装置の製造方法の一例を示した一部立体模式図である。 本発明の実施例５のメモリセルアレイの一部断面図である。 本発明の実施例５のメモリセルアレイの一部断面図である。
　以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
　（実施例１）
　図１に示したように、本発明の実施例１の半導体記憶装置は、外部とのデータのやり取りを行うための入出力バッファなどを備えるＩ／Ｏインタフェース１００１と、メモリセルアレイ１００２と、異なる複数の電圧を供給するための複数の電源１００３～１００６と、電源１００３～１００６からの電圧を選ぶ電圧セレクタ１００７と、電圧セレクタ１００７からの出力の接続先をメモリセルアレイ１００２のビット線とワード線などの配線の内から選ぶ配線セレクタ１００８と、装置全体の制御を行う制御部１００９とを備える。配線セレクタ１００８には、センスアンプ等を有する読み取り部１０１０が接続される。
　外部装置から、Ｉ／Ｏインタフェース１００１へデータの入力がある場合、制御部１００９は、電圧セレクタ１００７でデータの書き込み用の電圧を選び、電源１００３～１００６のいずれかで電圧パルスを生成し、配線セレクタ１００８を用いてメモリセルアレイ１００２の所定の配線に電圧パルスを供給する。これにより、メモリセルアレイの相変化メモリセルへ入力されたデータを書き込む。
　外部装置から、データの読み出しの信号がＩ／Ｏインタフェース１００１へ入力されると、制御部１００９は、電圧セレクタ１００７でデータの読み出し用の電圧を選び、電源１００３～１００６のいずれかで電圧を生成し、配線セレクタ１００８でメモリセルアレイ１００２の所定の配線に電圧を供給する。電圧を供給した結果、読み出された電流は読み取り部１０１０で読み取られ、これが記憶されたデータの再生となり、制御部１００９、Ｉ／Ｏインタフェース１００１を介して、外部装置へデータが供給される。
　図２は実施例１の半導体記憶装置の一部立体模式図でありメモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線２、ワード線２と図１の配線セレクタとを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐからなるポリシリコンダイオードＰＤ、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、ゲートポリシリコンに給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４と配線セレクタを接続するコンタクトＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４、金属配線からなるビット線３、ビット線３と図１の配線セレクタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤとゲートポリシリコン層２１の間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、ゲートポリシリコン層２４ｐとビット線３の間の絶縁膜１５から構成される部分が図２に示されている。
　図３は、図２のうちのメモリアレイＭＡの部分を特に抜き出して示した図である。複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ビット線３とポリシリコンダイオードＰＤの間には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐとゲート間絶縁膜層１１、１２、１３、１４、１５を貫く孔（接続孔）が形成されていて、孔内にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、相変化材料層７が埋め込まれている。また、孔は、ワード線２とビット線３の交差する領域に形成される。
　本発明の半導体記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
　図４は、本発明の実施例１の相変化メモリの書換え動作時の記録層の温度変化を示した図である。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作、すなわちリセット動作は、図４のような温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱し１０－６秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。
　図５は、本実施例１のメモリセルアレイの一部分を抜き出して示した図である。また、一つのゲートポリシリコン層２１ｐにおける上面図、及び、メモリセルアレイの一部分に対応する等価回路図と並べて示している。絶縁膜３２は、図２と図３では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。メモリセルの動作は以下のように行う。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン８ｐをチャネルとするトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣが接続されているゲート線ＧＬ２、ＧＬ３、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５、４、２Ｖを印加する。非選択セルＵＳＭＣではトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン８ｐを流れる。ＵＳＭＣ部分での相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料７を流れる電流値を判定し動作を行う。
　本実施例１のメモリセルアレイは、複数のビット線、ワード線、縦型チェインメモリ、及び、ポリシリコンダイオードＰＤで構成されている。そのため、リセット動作、セット動作、読出し動作は、例えば図６に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の電位を制御することで行う。図５と同様に、ＷＬ１の電位、５／４／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図６の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がＢＬ２、ＢＬ３、またはＢＬ４と接続されワード線側がＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ１、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ２、ＢＬ３、またはＢＬ４、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。縦型チェインメモリを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ＰＤの耐圧は５Ｖより大きくなるように作製することができ、そうすることで電流が流れないようにできる。
　従って、ビット線側がＢＬ１、ワード線側がＷＬ１に接続された縦型チェインメモリだけ、ＰＤに順バイアスが印加され電流が流れるようにできる。図５で説明した方法により縦型チェイン内のＳＭＣを選択し動作させることができるので、結果メモリアレイ内のＳＭＣを選択して動作させることができる。
　このように縦型チェインメモリとダイオードＰＤとをワード線２とビット線３の間に直列に接続することで、夫々の縦型チェインメモリをワード線２とビット線３の交差する領域に形成することができ、所謂クロスポイント型のメモリとすることができる。その結果、メモリセルの平面上の面積を小さくすることが可能となり、より高集積にでき、ビットコストを低減できる。また、特許文献１の構成では、メモリアレイ部の外でコンタクトを取る必要がある信号線が、ビット線、ゲート、ワード線、ソース線の４種類となっている。それに対し、本実施例にようにダイオードＰＤを用いると、選択トランジスタを制御する信号線が不要となり、メモリアレイ部の外の面積も縮小することが可能となる。
　なお、リセット動作時、セット動作時、読出し動作時の電位を５／４／２Ｖとして説明した。しかしながら、リセット動作時、セット動作時、読出し動作時の順に電位は高くなるものの、利用する回路素子によって動作に要求される電圧が変動し、５／４／２Ｖの電圧に限定されるものではない。
　図５のように、相変化素子７を用いたチェイン型メモリアレイは、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと、絶縁膜層１１、１２、１３、１４、１５とを交互に形成し、これらの側面にチャネルポリシリコン層８ｐを及び相変化素子を連続して設けている。ゲート電圧を制御することでチャネルポリシリコン層８ｐもしくは相変化素子７に流れる電流を切り替え、相変化素子に情報を記憶させることができる。
　このチェイン型相変化メモリセルアレイは半導体基板上に対して高さ方向である３次元に積層されている。この積層体は、交互に形成されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、絶縁膜層１１、１２、１３、１４、１５の上面と下面とを接続する接続孔を有し、接続孔の側面にはゲートポリシリコン層および絶縁膜層を覆うようにして、形成されたゲート絶縁膜層９と、ゲート絶縁膜層９に覆うようにして形成された相変化素子７がある構成をとる。この構成により、高さ方向の積層数を増加させるほど、一度の層形成で形成されたゲート絶縁膜層９と相変化素子７とに覆われるゲートポリシリコン層の数が増える。したがって、ゲート絶縁膜層９、および相変化素子７をゲートポリシリコン層ごとに分けて層形成する場合より、一度に形成できるメモリセルの数を増加させる効果があり、ビットコストを低減することができる。さらに、この構成により、１つの縦型チェインメモリに含まれるメモリセル数が増加するので、一組のビット線ＢＬおよびワード線ＷＬを共通して利用するメモリセル数が増加し、ビットコストを低減できる。
　また別の特徴として、相変化材料層がチャネル層を覆うように形成している（ゲート、チャネル、相変化材料層の順で形成されている）点にある。横型のメモリセルチェイン構造は、そのチャネルを基板内に形成しているため、相変化材料層は、ゲートの上方に形成せざるを得ない。そのため、ゲートを迂回する必要があるため、チャネル層と相変化材料層を接続するためのコンタクトが必要となる。一方、本実施例では、チャネル層を覆うように相変化材料層を形成する。従って、ゲートを迂回する必要がなく、コンタクトを設けないことでより微細化ができ、ビットコストの低減につながる。
　また、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐに対して、絶縁膜層１１、１２、１３、１４、１５の厚さを薄くする構成としてもよい。このように構成すると、チャネルポリシリコン層８ｐのうち、ゲート電圧の影響を受けにくい絶縁膜層１１、１２、１３、１４、１５の表面に形成されているチャネルポリシリコン層８ｐの縦方向の長さを短くすることが出来るので、チャネル部分の電流経路のコンダクタンスを下げ、低電流で書換え動作を行うことが可能となる。
　一方で、絶縁膜層１１、１２、１３、１４、１５の厚さを薄くし過ぎると、相変化材料７の書き換え領域が接近するので、接近するメモリセル同士の熱ディスターブが発生する可能性がある。したがって、絶縁膜層１１、１２、１３、１４、１５の厚さを変えることには、チャネルのコンダクタンスの減少と熱ディスターブとのトレードオフの関係がある。このような場合、絶縁膜層１１、１２、１３、１４、１５にＳｉＮのように誘電率の高い物質を用いることで、ゲートポリシリコン層の間に位置するチャネル層を強反転させることができ、絶縁膜層１１、１２、１３、１４、１５の厚さを薄くしなくとも、チャネル層の電流が増加し、効率のよい書換え動作を行うことができるようになる。なお、熱ディスターブが発生しない程度に絶縁膜層１１、１２、１３、１４、１５を薄くし、かつ、絶縁膜層をＳｉＮのように誘電率の高い物質を用いることも可能であることは言うまでもない。
　以下では、図７から図２８を用いて実施例１の半導体記憶装置の製造方法を説明する。
　図７のように、周辺回路とワード線コンタクトＷＬＣが形成された半導体基板１上に層間絶縁膜３０、ワード線となるタングステン膜層２、ｐ型不純物がドープされたアモルファスシリコン層４ａ、低濃度の不純物がドープされたアモルファスシリコン層５ａ、ｎ型不純物がドープされたアモルファスシリコン層６ａを順に成膜する。
　次に図８のように、成膜した膜をワード線方向に延在するストライプ状のパタンに加工する。アモルファスシリコン層４ａ、５ａ、６ａからワード線まで自己整合的に一括して加工していることから、ワード線方向に対しては、ワード線とアモルファスシリコンピラーの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。
　次に、図８のスペースを図９のように絶縁膜３１で埋め込む。その後、図１０のようにワード線２の延在方向と垂直なストライプ状に加工する。このとき、絶縁膜３１とアモルファスシリコン層４ａ、５ａ、６ａのみを加工し、タングステンで形成されるワード線２は加工しないようにする。
　次に図１１のように、図１０のスペースを絶縁膜３２で埋め込む。その後、図１２のように、化学的機械研磨法（ＣＭＰ）で上部の絶縁膜３１、３２を除去し、６ａの上表面を露出させる。図１２の段階で、ワード線と、ワード線に対して自己整合的に形成されたアモルファスシリコンピラーとが形成される。
　以下の立体図では、分かりやすさのために絶縁膜３１、３２を省略して図示する。図１３のように、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５を順に成膜する。
　次に図１４のように、図１３で成膜した積層膜の上表面から、アモルファスシリコンピラーの６ａの上表面に至る孔５０を形成する。
　このとき、アモルファスシリコン層６ａの上面部の面積は、孔５０の下面部の面積とほぼ同じ面積としてもよいが、アモルファスシリコン層６ａのスペースの幅を小さくし、アモルファスシリコン層６ａの上面部の面積を大きくして（若しくは、アモルファスシリコン層６ａのワード線方向、ビット線方向の夫々の幅を、孔５０のワード線方向、ビット線方向の夫々の幅より大きくして）もよい。このようにすることで、孔５０の下面部とアモルファスシリコン層６ａの上面部の位置がずれたとしても、アモルファスシリコン層６ａの上面部のほうが大きいことから合わせずれに対するマージンが確保できる。また、孔５０に埋め込まれるチャネルポリシリコン層との接触面積のばらつきも低減でき、チャネルポリシリコン層とアモルファスシリコン層６ａの上面部との間の電流経路の減少を抑止することができる。
　また、図１４では省略されているが、図５や図１２で述べられているようにアモルファスシリコン層４ａ、５ａ、６ａの周辺には絶縁膜３１、３２が埋め込まれている。孔５０の下面部とアモルファスシリコン層６ａの上面部の位置がずれた場合、孔５０を形成する際のエッチングにおいて、アモルファスシリコン層だけでなく絶縁膜層３１、３２も削ってしまう恐れがある。このような場合は、絶縁膜層１１と絶縁膜層３１、３２とにはエッチングの選択比率が異なる物質を用いるとよい。これにより、孔５０を形成する際において、アモルファスシリコン層６ａの界面近傍から誤って絶縁膜層３１、３２がエッチングされることを緩和し、エッチングによって生じた空間に別の物質が入らないようにすることで、メモリ動作の信頼性を高めることが出来る。例えば、エッチングの選択比率が異なる物質の例として、絶縁膜層１１にはＳｉＮ、絶縁膜層３１と３２にはＳｉＯ２を用いると上記効果が得られる。
　次に図１５のように、孔５０を完全には埋め込まないように絶縁膜９を成膜する。この絶縁膜９は、ゲート絶縁膜となる。図１６は図１５におけるワード線２に沿った半導体基板に垂直な面での断面図である。次に図１７のように、絶縁膜１５上の絶縁膜９と、孔５０底部、すなわちアモルファスシリコン６ａの上表面の絶縁膜９をエッチバックにより除去する。図１８は、図１７のワード線２に沿った断面図である。
　次にチャネルポリシリコン層８ｐとなるアモルファスシリコン層８ａと絶縁膜５１を成膜する。図１９のように、アモルファスシリコン層８ａは、孔５０が完全には埋め込まれないように成膜し、絶縁膜５１は孔５０を完全に埋め込むように成膜する。図２０は、図１９でワード線２に沿った半導体基板に垂直な面での断面図である。
　次に、図２１のように、ｎ型不純物であるヒ素（Ａｓ）、あるいはリン（Ｐ）をイオン打ち込み法で打ち込み、上表面のアモルファスシリコン層８ａにドープする。アモルファスシリコン層８ａにおいて、イオンドープされた部分はアモルファスシリコン層３８ａとする。このときＡｓまたはＰをドープする深さは、絶縁膜層１５の上表面だけでなく、側面の一部まで達するようにする。これは後述するビット線３との接触抵抗増大を抑止するためである。ただし、アモルファスシリコン層２４ａの側面部分に形成されているアモルファスシリコン層８ａまではドープをせず、アモルファスシリコン層２４ａのゲート動作を妨げないようにする。
　次に、熱処理によりアモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａの結晶化とこれらに含まれている不純物の活性化を行う。図２２のように、アモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａはそれぞれ、ポリシリコン層４ｐ、５ｐ、６ｐ、８ｐ、３８ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐとなる。
　次に、図２３のように絶縁膜５１を除去し、ポリシリコン層８ｐ、３８ｐを露出させる。次に、図２４のように相変化材料７を孔５０が完全に埋め込まれるように成膜する。
　ここで、相変化材料７を孔５０が完全に埋め込まれる前に止め、絶縁材をさらに成膜することにより、孔５０が完全に埋め込まれるようにし、孔の中央に相変化材料７に接する絶縁材を有する構成にしてもよい。メモリ動作時にゲートがオフされ相変化材料７に電流が流れるとき、絶縁材が相変化材料７の内部に形成されることによって、絶縁材が形成されている部分には電流が流れない。したがって、相変化材料７に流れる電流の経路を一部限定し抵抗値変化を起こす領域を減らすことができる。これにより少ない電流でメモリ動作を行うことができる効果がある。
　次に図２５のように、エッチバックにより上表面の相変化材料７を除去する。その際、相変化材料７の最上表面の標高が、絶縁膜１５の最上表面よりも低くなるようにする。その後に図２６のように、図２におけるＢＬＣ、すなわち、ビット線３と半導体基板に形成しておいた周辺回路を接続するコンタクトＢＬＣを形成する。次にビット線３に後に加工される材料を成膜する。ビット線３に後に加工される材料とｎ型ポリシリコン層３８ｐとを、ワード線２と垂直な方向に延在するストライプ状に加工し、絶縁膜層１５の最上表面を露出させ、図２６のようにビット線３を構成する。図２７は、図２６のワード線２に沿った断面図であり、相変化材料７の最上表面の標高が、絶縁膜１５の最上表面よりも低くなるようにしたことで、図２７のビット線３は、孔５０に一部埋め込まれるようになる。また、図２８は図２６のビット線３に沿った断面図である。
　図２９のように、ビット線３と孔５０の合せずれがあり、孔５０の上部がエッチングされたとしても、ビット線３とｎ型ポリシリコン層３８ｐの加工を絶縁膜層１５が露出された時点でストップさせることによって孔内部はエッチングされないようにできる。
　また、図２５の説明で述べたとおり、相変化材料７の上面の高さを絶縁膜１５の下面より高くし、絶縁膜１５の上面よりも低くし、ビット線材料３の一部を相変化材料７の上面に接するように形成する構成を取ることができる。この構成により、ビット線３と相変化材料７との間の積層に合せずれが発生しても、相変化材料７の上面に接するビット線３が接触する面積が変わらない。したがって、接触面積減少による抵抗値の増加を抑制できる効果がある。　その後、メモリアレイ端のゲートポリシリコン層を図２のように各層へのコンタクトが形成できるように加工し、層間絶縁膜で全体を埋め込む。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐに至るコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲート配線と周辺回路を接続するコンタクトＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を形成する。
　図面ではゲートポリシリコンを４層積層した例を示したが、４層に限定されるわけではなく、積層数は任意に定めることが可能である。
　図３０に本実施例１の効果を示す。積層数を増しても、ゲート絶縁膜および相変化材料層を一度に形成できるので、単位メモリセル当りの加工プロセスを減らし、工程数を減らすことができるので積層化によるビットコストを効果的に低減できる。
　また、メモリセルに電流によって抵抗値が変化する抵抗変化材料を用いることで、フラッシュメモリと比較して、低電圧動作が可能なため微細化が容易であり積層数が同じ場合にビットコストをより低減できる。
　また、縦型チェインを選択する選択素子としてダイオードＰＤを用いているため集積度を向上させ、ビットコストを低減できる。
　（実施例２）
　実施例２では、縦型チェインメモリのメモリアレイの構成要素であるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、およびポリシリコンダイオードＰＤとゲートポリシリコンの間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、ゲートポリシリコンとビット線３の間の絶縁膜７１がワード線２と平行にストライプ状に加工されている半導体記憶装置の例を示す。
　図３１は実施例２の半導体記憶装置の一部立体模式図である。メモリセルアレイ、配線、コンタクトの一部が示された図である。金属配線からなるワード線２、ワード線２と図１の配線セレクタとを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐからなるポリシリコンダイオードＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層６１ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、選択トランジスタのゲートポリシリコン層６１ｐに給電するための金属配線ＳＴＧＬ１、ＳＴＧＬ２、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、選択トランジスタのゲートポリシリコン層６１ｐと配線ＳＴＧＬ１、ＳＴＧＬ２を接続するコンタクトＳＴＧＣ１、ＳＴＧＣ２、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４と配線セレクタを接続するＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４、配線ＳＴＧＬ１、ＳＴＧＬ２と配線セレクタを接続するＳＴＧＬＣ１、ＳＴＧＬＣ２、金属配線からなるビット線３、ビット線３と図１の配線セレクタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＤＰとゲートポリシリコン層２１ｐの間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、ゲートポリシリコン層６１ｐとビット線３の間の絶縁膜７１から構成される部分が図３１に示されている。一部の構成要素、すなわちＧＬＣ４、ＳＴＧＬＣ１、ＳＴＧＬＣ２は配線ＧＬ１、ＧＬ２などに隠れて図示されていないが、ＧＬＣ１、ＧＬＣ２、ＧＬＣ３がそれぞれＧＬ１、ＧＬ２、ＧＬ３の下部に接続されているのと同様にＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２の下部に接続されている。
　メモリセルのゲートポリシリコン層２１ｐは隣り合うストライプパタンが全て同一の配線ＧＬ１に接続されている。ゲートポリシリコン層２２ｐ、２３ｐ、２４ｐも同様である。選択トランジスタのゲートポリシリコン層６１ｐは、ストライプの１つ置きにそれぞれ互いに絶縁された２つの配線ＳＴＧＬ１、ＳＴＧＬ２に接続されていて、独立に電圧を印加することができる。
　図３２は図３１のうち、特にメモリアレイＭＡの部分を抜き出して示した図である。複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、ワード線２と平行な方向にストライプ状にパターニングされていて、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのライン部分がワード線間スペースの直上に、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのスペース部分がワード線の直上に配置されている。ビット線３はワード線２と垂直な方向に延在するストライプ形状で、絶縁膜７１上にｎ型ポリシリコン３８ｐを介して配置されている。
　ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７が順に積層される。絶縁膜層１０は、相変化材料層７とチャネルポリシリコン層８ｐ間の拡散を防止するための層である。両面の相変化材料層７の間には絶縁膜層９１が埋め込まれている。絶縁膜層１５の側壁の上部とゲートポリシリコン層６１ｐ、絶縁膜層７１の下部ではゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれていて、絶縁膜層７１の上部ではゲート絶縁膜層９、チャネルポリシリコン層３８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層６ｐの上表面とチャネルポリシリコン層８ｐが接触している。ビット線３とポリシリコンダイオードＰＤは、ポリシリコン層３８ｐ、チャネルポリシリコン層８ｐ、ポリシリコンダイオードＰＤを介して、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜の両側の側面で繋がっている。
　ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分、かつ、ビット線３のスペース部分の下部では、チャネルポリシリコン層８ｐ、３８ｐ、相変化材料層７、絶縁膜層１０は除去されていて、ワード線２上のポリシリコンダイオードＰＤのスペース部分になっている。このスペース部分には、絶縁膜３３が埋め込まれる。即ち、チャネルポリシリコン層８ｐ、３８ｐ、相変化材料層７、絶縁層１０は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜、と、絶縁層３３で囲まれた領域（以下、本実施例では、「接続孔」と呼ぶ。）に形成される。
　図３３では、本実施例２のメモリセルアレイＭＡの一部分を抜き出して示している。また、ゲートポリシリコン層２１ｐにおける上面図及び等価回路図と並べて示している。絶縁膜層３２は、図３１と図３２では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。メモリセルの動作は以下のように行う。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ３、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５、４、２Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬ１に５ＶさせトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。
　非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬ２がゲートポリシリコン層６１ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。
　本実施例２のメモリセルアレイは、複数のビット線、ワード線、縦型チェインメモリ、及び、ポリシリコンダイオードＰＤで構成されている。図３４では、リセット動作、セット動作、読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２の電位の関係を示している。
　図３３と同様に、ＷＬ１の電位、５／４／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図３４の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がＢＬ２、ＢＬ３、またはＢＬ４と接続されワード線側がＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ１、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ２、ＢＬ３、またはＢＬ４、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。縦型チェインメモリを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ＰＤの耐圧は５Ｖより大きくなるように作製することができ、そうすることで電流が流れないようにできる。
　ビット線側がＢＬ１、ワード線側がＷＬ１に接続された縦型チェインメモリだけ、ＰＤに順バイアスが印加され電流が流れるようにできる。図３３で説明した方法により縦型チェイン内のＳＭＣを選択し動作させることができるので、結果メモリアレイ内のＳＭＣを選択して動作させることができる。
　相変化素子の上面からの形状を説明するために、図３３に、縦型チェインメモリの水平面での断面図を示している。
　この構造の一つの特徴として、接続孔の内部に形成された絶縁層９１によって、相変化材料層７は第一の領域と、向かい合う他方のチャネルポリシリコン層８ｐの面に接している第二の領域に分離されている。さらに、この２つのチャネルポリシリコン層８ｐに流れる電流をオン・オフするスイッチがそれぞれの電流経路上に設けられており、左右の相変化材料層に流す電流を夫々独立して制御する構成となっている。この構成により、一方の面に形成されているチャネルポリシリコン層８ｐがゲート動作によってオフしたとき、相変化材料層７の第一の領域に電流が流れるが、向かい合う他方のチャネルポリシリコン層８ｐの面に接している第二の領域に電流は流れないようになる。したがって、実施例１のメモリセルと比較して２ビットの記憶ができ、一つの接続孔の中で２倍の記憶が可能になる効果を有し、ビットコストを低減することができる。なお、左右のゲート配線ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４を夫々独立して制御する構成を採用してもよい。この場合でも、一つの接続孔に形成される左右の電流経路は、独立して制御することが可能となり、ビットコストを低減できる。しかしながら、左右のゲート配線を独立して制御するために駆動回路を多く設ける必要があり、本実施例のように左右のチャネルポリシリコン層を同じ駆動回路で制御する方が周辺回路低減の観点から望ましい。
　また、回路図からも明らかなように、一つのダイオードＰＤに対して２つの縦型チェインメモリが接続される構成となっている。ダイオードＰＤは、ワード線２とビット線３の電位関係により接続される縦型チェインメモリを選択する選択素子の役割をする。従って、本実施例では、２つの縦型チェインメモリが一つのダイオードを共有する構成と言うこともできる。この構成により、一つのダイオードＰＤに対するビット数を増やすことが可能となり、ビットコスト低減につながる。
　また、この構造の別の特徴として、接続孔に形成される各層が接続孔を分離する絶縁層と接している点にある。即ち、ポリシリコン層２４ｐの側面には相変化材料層７等が形成されていくが、結晶成長によって膜の厚さが増す方向は２面が向かい合う方向であることから、その後に形成する膜はこの向かい合う２面の間を埋める方向に形成されていく。この構成により、特許文献１や実施例１のメモリセルのように孔の中心方向に向かって全方向から埋める方向に膜が形成されることがない。従って、結晶成長によって膜の厚さが増す方向は２面が向かい合う方向のみであることにより、２面が向かい合う方向と直交する方向には、形成する膜の厚さを考慮して幅を設定、加工する必要がなくなる。したがって、直交する方向は形成する膜の厚さに依存せず、最小加工寸法で形成できる。よって単位面積あたりのセルの密度を高める効果を有し、ビットコストを低減することができる。なお、この特徴を考えれば、絶縁層９１により左右の両側に相変化領域を分ける必要はなく、相変化材料層７が一つの領域として形成されていたとしても、ワード線方向の加工寸法を最小加工寸法に維持することが可能となり、実施例１と比較してセルの密度を高める効果は得られる。
　以下では、図３５から図５２を用いて実施例２の一例の半導体記憶装置の製造方法を説明する。図７乃至９と同様の工程で、周辺回路とワード線コンタクトＷＬＣが形成された半導体基板１上に層間絶縁膜３０、ワード線となるタングステン膜層２、ｐ型不純物がドープされたアモルファスシリコン層４ａ、低濃度の不純物がドープされたアモルファスシリコン層５ａ、ｎ型不純物がドープされたアモルファスシリコン層６ａを順に成膜する。その後、成膜した膜をワード線方向に延在するストライプ状のパタンに加工し、絶縁膜３１で埋め込む。アモルファスシリコン層４ａ、５ａ、６ａからワード線まで自己整合的に一括して加工していることから、ワード線方向に対しては、ワード線とアモルファスシリコンピラーの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。次に、ＣＭＰ法で絶縁膜３１の上部を除去して平坦化し、図３５のようにアモルファスシリコン層６ａの上表面を露出させる。
　次に図３６のように、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層６１ａ、絶縁膜層７１を順に成膜する。次に図３７のように、図３６で成膜した積層膜をワード線２の延在方向と平行なストライプ状に加工する。その際、ワード線２の直上に絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層６１ａ、絶縁膜層７１からなる積層膜のストライプのスペース部分が配置されるように加工する。
　このとき、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層６１ａ、絶縁膜層７１からなる積層膜は絶縁材３１に対して細く作っておいても良い。この構成を取ることにより、後述する絶縁膜９を成膜したとき、積層膜のストライプのスペース部分がアモルファスシリコン層４ａ、５ａ、６ａ、より短くならないようにすることができ、その後ビット線方向にストライプ加工したとき、アモルファスシリコン層４ａ、５ａ、６ａが一部除去されずに残ることを防止し、メモリ動作の信頼性を高めることが出来る効果を有する。
　次に図３８のように、図３７で加工したスペースを完全には埋め込まないように絶縁膜９を成膜する。その後、図３９のように絶縁膜７１上の絶縁膜９と、アモルファスシリコン６ａの上表面の絶縁膜９をエッチバックにより除去する。
　次にチャネルポリシリコン層８ｐとなるアモルファスシリコン層８ａと絶縁膜層５１を成膜する。図４０のように、アモルファスシリコン層８ａは、スペースが完全には埋め込まれないように成膜し、絶縁膜層５１はスペースを完全に埋め込むように成膜する。
　次に図４１のように、ｎ型不純物であるヒ素（Ａｓ）、あるいはリン（Ｐ）をイオン打ち込み法で打ち込み、上表面のアモルファスシリコン８ａにドープする。ドープされたアモルファスシリコン層はアモルファスシリコン３８ａとする。ＡｓまたはＰのドープは、アモルファスシリコン層６１ａの上表面よりは下に広がらないように行なう。
　次に、熱処理によりアモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａの結晶化とこれらに含まれている不純物の活性化を行い、絶縁膜５１を除去する。図４２のように、アモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａは熱処理を行なうことでそれぞれ、ポリシリコン層４ｐ、５ｐ、６ｐ、８ｐ、３８ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐとなる。
　次に、図４３のように絶縁膜層１０と相変化材料層７とをスペースが完全には埋め込まれないように成膜する。次に、図４４のように絶縁膜層９１をスペースが完全に埋め込まれるように成膜する。
　次に、図４５のようにエッチバックにより相変化材料層７の最上表面の標高が絶縁膜層１５の最上層の標高よりも低く、絶縁膜層１５の最下層の標高よりも高くなるようにする。絶縁膜層１５の最上層の標高よりも低くすることは、ゲートポリシリコン層６１ｐのゲートがオフしたとき、相変化材料層７を介してソース・ドレインに電流が流れることを防止するためである。また、絶縁膜層１５の最下層の標高よりも高くすることは、絶縁膜層１５の直下に形成されたポリシリコン２４ｐのゲートがオフしたとき、相変化材料層７を介してソース・ドレインに電流が流れるようにするためである。絶縁膜層９１も同時に一部除去される。次に図４６のように絶縁膜層９２を埋め込み、図４７のようにエッチバックによりポリシリコン層３８ｐの最上表面を露出させる。
　その後、図３１のＢＬＣ、すなわち、ビット線３と半導体基板に形成しておいた周辺回路を接続するコンタクトＢＬＣを形成する。その後、図４８のようにビット線３に後に加工される材料を成膜する。
　次に、図４９のように、ビット線３に後に加工される材料とｎ型ポリシリコン層３８ｐ、絶縁膜層９２、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７、絶縁膜層９１、ポリシリコン層６ｐ、５ｐ、４ｐとをワード線２と垂直な方向に延在するストライプ状に加工する。ビット線３をストライプ状に加工する際、加工部分のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜およびゲート絶縁膜層９は加工されず残るが、加工部分のチャネルポリシリコン層８ｐおよび３８ｐ、相変化材料層７、絶縁膜層１０は除去される。また、ワード線２上のポリシリコンダイオードＰＤも上記ストライプ状の加工と併せて一括して除去し、スペース部分になっている。このとき、ポリシリコン層６ｐ、５ｐ、４ｐの形状は、図５０（ａ）から図５０（ｂ）のようになる。
　図４９のワード線２の延在方向から見た断面が図５１であり、図４９のワード線２のスペースに沿った断面が図５２である。ポリシリコンダイオードＰＤはワード線２とビット線３の両方に対して自己整合的に形成される。
　また、縦型チェインメモリのチャネルポリシリコン層８ｐ、相変化材料層７、絶縁膜層１０のパタンはビット線３に対して自己整合的に形成されている。特定の形状を持つ層を順に形成する場合よりも、積層時のずれを防止することができ、メモリ書換え動作の信頼性を高める効果を有する。また、ビット線３からワード線２の上表面まで一括して加工を行なうことで、さらにポリシリコンダイオードＰＤともビット線３に対して自己整合的に形成することができる。したがって、加工プロセス用のマスク数を減らすことができるので、製造コストを下げることができる効果を有する。
　その後、メモリアレイ端のゲートポリシリコンを図２のように各層へのコンタクトが形成できるように加工し、ストライプ状に加工した部分を含めた全体を層間絶縁膜で埋め込む。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐに至るコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ゲートポリシリコン層６１ｐに至るコンタクトＳＴＧＣ１、ＳＴＧＣ２、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２、ゲート配線と周辺回路を接続するコンタクトＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４、ＳＴＧＬＣ１、ＳＴＧＬＣ２を形成し半導体記憶装置を構成する。
　また上記説明では、アモルファスシリコン層２１ａ、２２ａ、２３ａ、２４ａよりも、アモルファスシリコン層６１ａを上層に配置した構成を述べたが、アモルファスシリコン層２１ａ、２２ａ、２３ａ、２４ａよりも、アモルファスシリコン層６１ａを下層に配置しても、図３３における左右のチャネルポリシリコン層９を制御することが可能である。しかしながら、本実施例のように上部にアモルファスシリコン層６１ａを配置することで、接続孔に絶縁材を埋め込み、ストライプ状に加工する工程を減らす効果がある。
　図３５～図５２では、チャネルポリシリコン層となるアモルファスシリコン層を一回の工程で成膜しているが、２回以上に分けて成膜することも可能である。図３８の工程の後に、絶縁膜層９を除去する前にアモルファスシリコン層８８ａを成膜する。次に、図５４のように絶縁膜層７１上とアモルファスシリコン層６ａの上表面のアモルファスシリコン層８８ａ、絶縁膜層９をエッチバックにより除去する。このとき、スペースの側壁の絶縁膜層９とアモルファスシリコン層８８ａは除去されないようにする。次に、アモルファスシリコン層８９ａをスペースが完全には埋まらないように成膜する。この後、図４０～図５３と同様の工程を実施することで不揮発性半導体記憶装置を構成する。
　図５６はチャネルポリシリコン層となるアモルファスシリコン層を２回以上に分けて成膜したときのビット線３に沿った断面図である。チャネルポリシリコンを１層のアモルファスシリコン層を結晶化して形成する場合には、図５７（ａ）（ｂ）のようにポリシリコン粒が形成されることがある。この場合、トランジスタがＯＮ状態の時のチャネル電流の経路を粒界ＧＲＢ１が完全に遮蔽するようになるためチャネル抵抗が極端に大きくなるチャネル抵抗が大きいと相変化材料層７のセット動作、リセット動作に充分な電流を流すためにより高い電圧を印加することが必要になる。
　一方、チャネルポリシリコンを２層のアモルファスシリコン層８８ａ、８９ａで成膜した後に結晶化する場合には、２つの層８８ａ、８９ａの間に極薄い酸素を含む層が形成されているため、ほぼ独立に結晶が成長する。このためポリシリコンの粒界は図５７（ｃ）（ｄ）のＧＲＢ２、ＧＲＢ３のように２つの層で異なる部分に形成される。このことから、チャネル電流の経路は粒界ＧＲＢ２、ＧＲＢ３を迂回して流れることができるので粒界によるチャネル抵抗の増大は少ないので低電圧動作が可能になる。なおアモルファスシリコン層８８ａ、８９ａそれぞれの成膜を更に複数回に分割して行っても良い。
　また、チャネルポリシリコン層となるアモルファスシリコン層を、２回以上に分けて成膜する方法には、さらに好ましい点がある。絶縁膜層９を除去する前にアモルファスシリコン層８８ａを成膜し、その後、アモルファスシリコン層６ａの上面の絶縁膜層９をエッチバックにより除去すると、側壁部分に形成された絶縁膜層９の表面には、アモルファスシリコン層８８ａが形成されているので、このアモルファスシリコン層８８ａが絶縁膜層９の防護膜となる。これによりゲート絶縁膜である絶縁膜層９の損傷を低減し、ゲート動作の信頼性を高めることができる。なお、アモルファスシリコン層８８ａを絶縁膜層９の防護膜として用いる場合、アモルファスシリコン層６ａの上面に形成されたアモルファスシリコン層８８ａは、絶縁膜層９と共に除去される。従って、アモルファスシリコン層６ａの上面には、その後に成膜されたアモルファスシリコン層８９ａのみが残ることになり、その部分のみ単層となる。一方で、アモルファスシリコン層８９ａを粒界の迂回のために用いる場合は、絶縁膜層９を除去した後に、アモルファスシリコン層８８ａ、８９ａを形成しても効果は得られるため、アモルファスシリコン層６ａの上面にチャネル層が２層ある構成としても良い。
　図３５～図５２の例、図５３～図５７の例では、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層６１ａ、絶縁膜層７１からなる積層膜のスペース部分に、絶縁膜層９、チャネルポリシリコン（８ｐ、または８８ｐと８９ｐ）、絶縁膜層１０、相変化材料層７と絶縁膜層９１と９２が埋め込まれた構造であるが、図５８のように絶縁膜層１０を除いて製造することも可能である。これは図４３の工程で絶縁膜層１０の成膜を行わないことで実現できる。
　絶縁膜層１０があることで、チャネルポリシリコン８ｐと相変化材料層７との層の間の拡散を防止できるが、絶縁膜層１０を用いずとも、メモリ動作を行うことができる。この構成により、絶縁膜層１０を成膜するプロセスを省略することができる。したがって、絶縁膜層１０がある構成に対して、ビットコストを低減できる効果を有する。
　またさらに図５９のように、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層６１ａ、絶縁膜層７１からなる積層膜のスペース部分に、チャネルポリシリコン層を形成しないようにすることもできる。これは、図３９の工程の後に相変化材料層７をスペースが完全には埋め込まれないように成膜することで実現できる。
　本明細書はソース・ドレインの経路を形成するにあたって、ゲート絶縁膜層９と相変化材料層７の間にはチャネルポリシリコン層８ｐを形成した構成を用いて説明してきたが、チャネルポリシリコン層８ｐを設けず、相変化材料層７の一部をチャネル経路に用いることもできる。この場合には記憶領域とは別に、相変化材料層７の一部がチャネル層として機能する。この構成により、チャネルポリシリコン層８ｐを成膜するプロセスを省略することができる。したがって、チャネルポリシリコン層８ｐを用いてチャネル動作をさせる構成に対して、ビットコストを低減できる効果を有する。
　また、図３５～図５２の例、図５３～図５７の例、図５８の例、図５９の例では、相変化材料層７が基板垂直方向に隣接するメモリセル間で互いにつながっているが、メモリセルごとに分断することも可能である。図６０～図７６に相変化材料層７がメモリセルごとに分断された半導体記憶装置の製造方法の一例を示す。
　図３６の工程の後に、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層６１ａ、絶縁膜層７１からなる積層膜をストライプ状に加工する際に、図６０で示したようにアモルファスシリコンを等方的にエッチングし、アモルファスシリコン２１ａ、２２ａ、２３ａ、２４ａ、６１ａをくびれさせる。絶縁膜層９を図６１のようにスペースが完全には埋め込まれないように成膜する。その後図６２のように、絶縁膜７１上の絶縁膜９と、アモルファスシリコン６ａの上表面の絶縁膜９をエッチバックにより除去し、チャネルポリシリコン層８ｐとなるアモルファスシリコン層８ａを成膜する。
　次に、図６３に示すように角度θＭＡＸよりもシリコン基板垂直方向からの角度θが小さい傾きでＡｓ、またはＰを斜めにイオン打ち込みする。絶縁膜層１１、１２、１３、１４、１５、７１の右側側壁のアモルファスシリコン層８ａと絶縁膜層７１の上表面のアモルファスシリコン層８ａにｎ型不純物であるＡｓまたはＰがドープされる。これは、側壁部分のｎ型ポリシリコン層３８ｐの抵抗を下げ、ｎ型ポリシリコン層３８ｐに流れる電流を流れやすくするために行なっている。次に、図６４に示すように、図６３とは逆方向にＡｓ、またはＰを斜めにイオン打ち込みする。絶縁膜層１１、１２、１３、１４、１５、７１の左側側壁のアモルファスシリコン層８ａと絶縁膜層７１の上表面のアモルファスシリコン層８ａにｎ型不純物であるＡｓまたはＰがドープされる。次に絶縁膜層５１を図６５のようにスペースを完全に埋め込むように成膜する。
　次に、熱処理によりアモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａの結晶化とこれらに含まれている不純物の活性化を行い、絶縁膜５１を除去する。図６６のように、アモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａはそれぞれ、ポリシリコン層４ｐ、５ｐ、６ｐ、８ｐ、３８ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐとなる。
　次に、相変化材料層７を図６７のようにスペースが完全には埋め込まれないように成膜する。次に、図６８のように絶縁膜層５２をスペースが完全に埋め込まれるように成膜する。次に、図６９のようにエッチバックにより相変化材料層７の最上表面の標高が絶縁膜層１５の最上層の標高よりも低く最下層の標高よりも高くなるようにする。絶縁膜層５２も同時に一部除去する。
　次に、図７０のように絶縁膜５２を除去し、ゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁のみに相変化材料層７が残るようにする。さらに、図７１のように絶縁膜層９１を埋め込み、図７２のようにエッチバックによりポリシリコン層３８ｐの最上表面を露出させる。
　その後に、図３１のＢＬＣ、すなわち、ビット線３と半導体基板に形成しておいた周辺回路を接続するコンタクトＢＬＣを形成する。次に図７３のようにビット線３に後に加工される材料を成膜する。
　ビット線３に後に加工される材料とｎ型ポリシリコン層３８ｐ、絶縁膜層９２、チャネルポリシリコン層８ｐ、相変化材料層７、絶縁膜層９１、ポリシリコン層６ｐ、５ｐ、４ｐをワード線２と垂直な方向に延在するストライプ状に加工する。ビット線３をストライプ状に加工する際、加工部分のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜およびゲート絶縁膜層９は加工されず残るが、加工部分のチャネルポリシリコン層８ｐおよび３８ｐ、相変化材料層７は除去されている。また、ワード線２上のポリシリコンダイオードＰＤも上記ストライプ状の加工と併せて一括して除去し、スペース部分になっている。ワード線２に沿った断面は図７３、ワード線２のスペースに沿った断面は図７４のようになる。
　実施例２の図面ではメモリセルのゲートポリシリコン層を４層積層した例を示したが、積層数を５層以上にすることも可能である。
　本実施例２の半導体記憶装置も実施例１と同様に、積層数を増しても、ゲート絶縁膜および相変化材料層を一度に形成できるので、単位メモリセル当りの加工プロセスを減らし、工程数を減らすことができるので積層化によるビットコストを効果的に低減できる。
　また、下層に形成されているダイオード４ｐ～６ｐも一括して加工する構成をとった場合は、さらに単位セルあたりの工程数を減らすことができるので積層化によるビットコストを効果的に低減できる。
　また、実施例１と比較しても、ワード線２とビット線３の交差する領域に２つの縦型チェインメモリを形成できるため積層数が同じ場合にビットコストをより低減できる。
　（実施例３）
　実施例３では、積層メモリである縦型チェインメモリを更に積層することで、大容量化を実現する例を示す。
　図７５は実施例３の半導体記憶装置の一部立体模式図であり、積層される縦型チェインメモリの一層の一部を抜き出して示した図である。
　図７５には、メモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線２、ワード線２と図１の配線セレクタとを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐからなるポリシリコンダイオードＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層６１ｐ、層選択トランジスタのゲートポリシリコン６２ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、選択トランジスタのゲートポリシリコン層６１ｐに給電するための金属配線ＳＴＧＬ１、ＳＴＧＬ２、層選択トランジスタのゲートポリシリコン層６１ｐに給電するための金属配線ＳＴＬ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、選択トランジスタのゲートポリシリコン層６１ｐと配線ＳＴＧＬ１、ＳＴＧＬ２を接続するコンタクトＳＴＧＣ１、ＳＴＧＣ２、層選択トランジスタのゲートポリシリコン層６２ｐと配線ＳＴＬを接続するコンタクトＳＴＣ、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４と配線セレクタを接続するＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４、配線ＳＴＧＬ１、ＳＴＧＬ２と配線セレクタを接続するＳＴＧＬＣ１、ＳＴＧＬＣ２、配線ＳＴＬと配線セレクタを接続するＳＴＬＣ、金属配線からなるビット線３、ビット線３と図１の配線セレクタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＤＰとゲートポリシリコン層２１ｐの間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、７１、ゲートポリシリコン層６２ｐとビット線３の間の絶縁膜７２から構成される部分が示されている。一部の構成要素、すなわちＳＴＧＬＣ１、ＳＴＧＬＣ２、ＳＴＬＣは配線ＧＬ１、ＧＬ２などに隠れて図示されていないが、ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４がそれぞれＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の下部に接続されているのと同様にＳＴＧＬ１、ＳＴＧＬ２、ＳＴＬの下部に接続されている。
　図７６は、図７５のうち、メモリアレイＭＡの部分を特に抜き出して示したビット線３に平行な断面図である。実施例２の構造とは、ゲートポリシリコン層６２ｐが追加されている点で異なっている。複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜は、ワード線２と平行な方向にストライプ状にパターニングされていて、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜のストライプのライン部分がワード線間スペースの直上に、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜のストライプのスペース部分がワード線の直上に配置されている。ビット線３はワード線２と垂直な方向に延在するストライプ形状で、絶縁膜７２上にｎ型ポリシリコン３８ｐを介して配置されている。
　ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜のスペース部分のビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７が順に積層されていて、両面の相変化材料層７の間には絶縁膜層９１が埋め込まれている。さらに、絶縁膜層１５の側壁の上部とゲートポリシリコン層６１ｐ、絶縁膜層７１、ゲートポリシリコン層６２ｐと絶縁膜層７２の側壁には、ゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されており、両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれている。この絶縁膜層９２の最下表面の標高は絶縁膜層１５の最上層の標高よりも低く、絶縁膜層１５の最下層の標高よりも高くなるようにするが、これは図４４において説明した理由と同様である。
　ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層６ｐの上表面とチャネルポリシリコン層８ｐが接触している。ビット線３は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜の両側の側面に形成されたポリシリコン層３８ｐおよびチャネルポリシリコン層８ｐを介して、ポリシリコンダイオードＰＤにつながっている。
　また、図５２と同様に、ビット線方向にはストライプ状に加工が行なわれている。ビット線３をストライプ状に加工する際、加工部分のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜およびゲート絶縁膜層９は加工されず残るが、加工部分のチャネルポリシリコン層８ｐおよび３８ｐ、相変化材料層７、絶縁膜層１０は除去されている。また、ワード線２上のポリシリコンダイオードＰＤも上記ストライプ状の加工と併せて一括して除去し、スペース部分になっている。その後、前述したストライプ状の加工によって生じたスペース部分には絶縁体を形成する。
　実施例３では、図７５の縦型チェインメモリ層を図７７のように積層し、配線を相互に接続する。図７７の２層目の縦型チェインメモリ層、すなわち上層の縦型チェインメモリ層は、１層目と同様に、金属配線からなるワード線２０２、ワード線２０２とワード線２を接続するコンタクト孔ＷＬＣ２、ｐ型不純物がドープされたポリシリコン層２０４ｐと低濃度の不純物がドープされたポリシリコン層２０５ｐとｎ型不純物がドープされたポリシリコン層２０６ｐからなるポリシリコンダイオードＰＤ、メモリセルのゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、選択トランジスタのゲートポリシリコン層２６１ｐ、層選択トランジスタのゲートポリシリコン２６２ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ２１、ＧＬ２２、ＧＬ２３、ＧＬ２４、選択トランジスタのゲートポリシリコン層２６１ｐに給電するための金属配線ＳＴＧＬ２１、ＳＴＧＬ２２、層選択トランジスタのゲートポリシリコン層２６１ｐに給電するための金属配線ＳＴＬ２、メモリセルのゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐと配線ＧＬ２１、ＧＬ２２、ＧＬ２３、ＧＬ２４をそれぞれ接続するコンタクトＧＣ２１、ＧＣ２２、ＧＣ２３、ＧＣ２４、選択トランジスタのゲートポリシリコン層２６１ｐと配線ＳＴＧＬ２１、ＳＴＧＬ２２を接続するコンタクトＳＴＧＣ２１、ＳＴＧＣ２２、層選択トランジスタのゲートポリシリコン層２６２ｐと配線ＳＴＬ２を接続するコンタクトＳＴＣ２、配線ＧＬ２１、ＧＬ２２、ＧＬ２３、ＧＬ２４と配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するＧＬＣ２１、ＧＬＣ２２、ＧＬＣ２３、ＧＬＣ２４、配線ＳＴＧＬ２１、ＳＴＧＬ２２と配線ＳＴＧＬ１、ＳＴＧＬ２を接続するＳＴＧＬＣ２１、ＳＴＧＬＣ２２、配線ＳＴＬ２と配線セレクタを接続するＳＴＬＣ２、金属配線からなるビット線２０３、ビット線２０３とビット線３を接続するコンタクト孔ＢＬＣＯＮＴ２が図７７には示されている。図７７のうち、特にメモリアレイＭＡ１、ＭＡ２の部分を抜き出して示したビット線３、ビット線２０３に平行な断面図が図７８である。
　図７８のように、２層目の縦型チェインメモリ層も１層目と同様に、複数のワード線２０２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２６１ｐ、２６２ｐと絶縁膜層２１１、２１２、２１３、２１４、２１５、２７１、２７２の積層膜は、ワード線２０２と平行な方向にストライプ状にパターニングされていて、ゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２６１ｐ、２６２ｐと絶縁膜層２１１、２１２、２１３、２１４、２１５、２７１、２７２の積層膜のストライプのライン部分がワード線間スペースの直上に、ゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２６１ｐ、２６２ｐと絶縁膜層２１１、２１２、２１３、２１４、２１５、２７１、２７２の積層膜のストライプのスペース部分がワード線２０２の直上に配置されている。ビット線２０３はワード線と垂直な方向に延在するストライプ形状で、絶縁膜２７２上にｎ型ポリシリコン３８ｐを介して配置されている。
　ゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２６１ｐ、２６２ｐと絶縁膜層２１１、２１２、２１３、２１４、２１５、２７１、２７２の積層膜のスペース部分のビット線２０３の下部では、ゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐの側壁、絶縁膜層２１１、２１２、２１３、２１４の側壁と絶縁膜２１５の側壁の下部にはゲート絶縁膜２０９、チャネルポリシリコン層２０８ｐ、絶縁膜層２１０、相変化材料層２０７が順に積層されていて、両面の相変化材料層２０７の間には相変化材料層７に流れる電流の経路を限定するための絶縁膜層２９１が埋め込まれている。さらに、絶縁膜層２１５の側壁の上部とゲートポリシリコン層２６１ｐ、絶縁膜層２７１、ゲートポリシリコン層２６２ｐと絶縁膜層２７２の側壁には、ゲート絶縁膜層２０９、チャネルポリシリコン層２０８ｐが積層されていて、両面のチャネルポリシリコン層２０８ｐ間には絶縁膜層２９２が埋め込まれていて、絶縁膜層２７２の上部ではゲート絶縁膜層２０９、チャネルポリシリコン層２３８ｐが積層されていて、両面のチャネルポリシリコン層２０８ｐ間には絶縁膜層２９２が埋め込まれている。この絶縁膜層２９２の最下表面の標高は絶縁膜層２１５の最上層の標高よりも低く、絶縁膜層２１５の最下層の標高よりも高くなるようにするが、これは図４４において説明した理由と同様である。
　ゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２６１ｐ、２６２ｐと絶縁膜層２１１、２１２、２１３、２１４、２１５、２７１、２７２の積層膜のスペース部分のビット線２０３の下部の底部では、ポリシリコン層２０６ｐの上表面とチャネルポリシリコン層２０８ｐが接触している。ビット線２０３は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、６２ｐと絶縁膜層１１、１２、１３、１４、１５、７１、７２の積層膜の両側の側面に形成されたポリシリコン層２３８ｐおよびチャネルポリシリコン層２０８ｐを介して、ポリシリコンダイオードＰＤにつながっている。
　また、図５２と同様に、ビット線方向にはストライプ状に加工が行なわれている。ビット線３をストライプ状に加工する際、加工部分のゲートポリシリコン層２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ、２６１ｐ、２６２ｐと絶縁膜層２１１、２１２、２１３、２１４、２１５、２７１、２７２の積層膜およびゲート絶縁膜層９は加工されず残るが、加工部分のチャネルポリシリコン層２０８ｐおよび２３８ｐ、相変化材料層２０７、絶縁膜層２１０は除去されている。また、ワード線２０２上のポリシリコンダイオードＰＤも上記ストライプ状の加工と併せて一括して除去し、スペース部分になっている。その後、前述したストライプ状の加工によって生じたスペース部分には絶縁体を形成する。
　本実施例３の半導体記憶装置は、２層の縦型チェインメモリ層を持っている。そのため、リセット動作、セット動作、読出し動作は、例えば図７９に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２、層選択ゲートＳＴＬ、ＳＴＬ２の電位を制御することで行う。図７７で説明したように、１層目と２層目の縦型チェインメモリで、ビット線、ワード線、メモリセルのゲート配線、選択トランジスタのゲート配線は互いに接続された状態で配線セレクタに接続されている。層選択トランジスタのみ１層目と２層目が互いに接続されずに配線セレクタに接続されている。したがって１層目と２層目の縦型チェインメモリで、ビット線、ワード線、メモリセルのゲート配線、選択トランジスタのゲート配線には同じ電位が給電され、層選択トランジスタのみ１層目と２層目で異なる電位を給電できる。
　図７９で、ＷＬ１の電位、５／４／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図３４の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。選択セルが含まれる縦型チェインメモリ層の層選択トランジスタ、図７９の場合にはＳＴＬに５Ｖ程度を印加して１層目の層選択トランジスタをＯＮ状態にする。それ以外の縦型チェインメモリ層の層選択トランジスタ、図７９の場合にはＳＴＬ２に０Ｖ程度を印加して２層目の層選択トランジスタをＯＦＦ状態にする。このようにすることで、２層目の縦型チェインメモリには電流が流れないようにすることができる。
　１層目の縦型チェインメモリでは、ビット線側がＢＬ２、ＢＬ３、またはＢＬ４と接続されワード線側がＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ１、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ２、ＢＬ３、またはＢＬ４、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。縦型チェインメモリを構成するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ＰＤの耐圧は５Ｖより大きくなるように作製することができ、そうすることで電流が流れないようにできる。
　１層目の縦型チェインメモリの、ビット線側がＢＬ１、ワード線側がＷＬ１に接続された箇所だけ、ＰＤに順バイアスが印加され電流が流れるようにできる。実施例２の図３３で説明した方法により縦型チェイン内のＳＭＣを選択し動作させることができるので、結果メモリアレイ内のＳＭＣを選択して動作させることができる。
　１層の縦型チェインメモリで積層数を増加する場合、独立に電圧を制御しなくてはならないゲート数が積層数に応じて増加することになるので、周辺回路、特に配線セレクタの面積が積層数の増加に従って急激に増大する。それに対して、本実施例３のように、複数のメモリ層を含む縦型チェインメモリを積層する場合、独立に電圧制御が必要な端子、すなわち層選択ゲートを１層追加するだけで、複数のメモリ層を追加できるので、図８０で示したように、積層数増加の際の周辺回路、特に配線セレクタの面積増大を著しく抑制できる。これにより、メモリ素子の積層化による低コスト化を効率的に実現できるようになる。
　（実施例４）
　実施例１～３では、縦型チェインメモリのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、選択トランジスタのゲートポリシリコン層６１ｐと配線ＳＴＧＬ１、ＳＴＧＬ２を接続するコンタクトＳＴＧＣ１、ＳＴＧＣ２を形成するためのスペースを、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐをワード線延在方向への突き出し量を順に小さくし階段状に加工することで形成した。
　しかしながら、この方法では最下層のゲートポリシリコンのメモリアレイＭＡの端部からの突き出し量が、ゲート積層数に比例して大きくなる。突き出し部分はメモリセルを形成できないので、メモリアレイ以外の余分な面積が増加する。従って、この面積を縮小できればメモリアレイの占有率を高めることが可能となり、コストを削減できる。
　本実施例４では、積層数が増加してもゲートポリシリコンへのコンタクト形成領域のためのメモリアレイＭＡからのゲートポリシリコン突き出し量が少ない方法を提供する。
　実施例２と同様に、縦型チェインメモリのメモリアレイの構成要素であるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、およびポリシリコンダイオードＰＤとゲートポリシリコンの間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、ゲートポリシリコンとビット線３の間の絶縁膜がメモリアレイＭＡ部でワード線２と平行にストライプ状に加工されている半導体記憶装置の例を示す。
　図８１は実施例４の半導体記憶装置の一部立体模式図である。メモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線２、ワード線２と図１の配線セレクタとを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐからなるポリシリコンダイオードＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層６１ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、選択トランジスタのゲートポリシリコン層６１ｐに給電するための金属配線ＳＴＧＬ１とＳＴＧＬ２、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、選択トランジスタのゲートポリシリコン層６１ｐと配線ＳＴＧＬ１を接続するコンタクトＳＴＧＣ１、金属配線からなるビット線３、ビット線３と図１の配線セレクタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＤＰとゲートポリシリコン層２１ｐの間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、ゲートポリシリコン層６１ｐとビット線３の間の絶縁膜７１から構成される部分が図８１に示されている。
　図示されていないが、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は配線セレクタとＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を介して接続されている。また、配線ＳＴＧＬ１、ＳＴＧＬ２は配線セレクタとＳＴＧＬＣ１、ＳＴＧＬＣ２を介して接続されている。
　図８１では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐはそれぞれ一本おきに繋がっているように図示されている。孤立しているように見えるストライプパタンは、ＭＡのワード線方向の反対側で同様に接続されている。そこで、ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＳＴＧＣ２を介して同様にＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ２とそれぞれ接続されている。したがって、メモリセルのゲートポリシリコン層２１ｐは隣り合うストライプパタンが全て同一の配線ＧＬ１に接続されている。ゲートポリシリコン層２２ｐ、２３ｐ、２４ｐも同様である。選択トランジスタのゲートポリシリコン層６１ｐは、ストライプの１つ置きにそれぞれ互いに絶縁された２つの配線ＳＴＧＬ１、ＳＴＧＬ２に接続され、独立に電圧を印加することができる。
　実施例１、２と異なり、図８１では、コンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＳＴＧＣ１を形成するためのゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐの段差構造をビット線３の延在方向の階段状に形成し、ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２をワード線２と平行な方向に形成している。
　このようにすることで、ゲートの積層数が増加してもＭＡからの突き出し量を一定のまま階段状にゲートポリシリコンを形成しゲート給電用の配線とコンタクトで接続させることができる。
　実施例４では、メモリアレイＭＡ部分は実施例２と同様の構造でありＭＡ周辺部のゲートポリシリコンの形状とコンタクト、配線などの周辺部分が異なっている。
　以下では、実施例４の一例の半導体記憶装置の製造方法を説明する。図３６までの製造工程は実施例２と同様である。ただし、絶縁膜１１、１２、１３、１４、１５、７１はシリコン窒化膜とする。
　図３６で成膜した積層膜の上に、更にハードマスクとなる窒化チタン（ＴｉＮ）３０１を成膜する。次に、公知のリソグラフィとドライエッチング技術を用いて、図８１のポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐへのコンタクト形成部分の３０１を除去する（図８２）。ＭＡの領域では３０１は残したままにする。
　次に、ハードマスクとなるシリコン酸化膜３０２を成膜し、３０１のスペース部分での最下層のゲートポリシリコン２１ｐの図８１での最終形状と同じ形になるように公知のリソグラフィとドライエッチング技術を用いて加工する（図８３）。
　次に、ハードマスク３０１と３０２をマスクとして、シリコン窒化膜７１、ゲートポリシリコン６１ｐを順にドライエッチングで加工する（図８４）。
　次に、ハードマスク３０２を例えばウェットエッチングで等方的にエッチングする。ハードマスク３０２は膜厚が減少するとともに横方向にもエッチングされ、図８５のようになる。このとき、露出している他の部分、すなわち、ハードマスク３０１、シリコン窒化膜７１、ゲートポリシリコン６１ｐ、シリコン窒化膜１５はエッチングされないようにする。
　次に、ハードマスク３０１とウェットエッチングによって寸法が小さくなった３０２をマスクとして、シリコン窒化膜７１と１５、ゲートポリシリコン６１ｐと２４ｐを順にドライエッチングで加工する（図８６）。
　同様にして、ハードマスク３０２のウェットエッチングによるスリミングとシリコン窒化膜／ゲートポリシリコンの加工を繰り返した後、ハードマスク３０１、３０２を除去すると、ゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐとシリコン窒化膜１１、１２、１３、１４、１５、７１の積層膜は、図８７に加工される。この後、図３７から図５２と同様の工程を経ることで、図８１の半導体記憶装置の製造が可能である。
　本実施例４の半導体記憶装置は、実施例２と比較してゲートコンタクト形成部分の製造工程が追加されるが、積層数の増加に伴う半導体記憶装置の面積増加を抑制できるので、特に積層数が多い場合に低ビットコスト化に有利である。
　（実施例５）
　実施例１～４では、選択素子にダイオードＰＤを使用した実施例を記載したが、特許文献１のように選択素子に縦型トランジスタを設けることも可能である。しかしながら、特許文献１のように縦型トランジスタをメモリ部の下側に位置すると縦型トランジスタを形成した後、メモリ部の貫通孔を形成する必要があり、その場合、縦型とランジスタの位置と貫通孔の位置を合わせる必要がある。また、縦型トランジスタのチャネル層とメモリ部のチャネル層とを２回に分けて形成するため、その境界部分の接触抵抗が大きくなる。そこで、本実施例５は、この縦型トランジスタとメモリ部を一括して形成できる方法を提供する。
　図８８及び図８９は、本実施例５を示す図面である。図８８は、実施例５の構造をビット線方向の断面図であり、図８９は、実施例５の構造のビット線方向と直交する方向の断面図を示す。なお、実施例５の構造は、基本的には、実施例１及び２の構造に対応しており、共通部分の説明は省略する。
　本実施例５では、メモリセルトランジスタのゲートとなるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの上部に選択素子のゲートとなるゲートポリシリコン層２５ｐを有している。また、このゲートポリシリコン層２５ｐは、図８８に示されるようにビット線方向では、それぞれの貫通孔毎に絶縁膜により分離されている。この構造により、ビット線３の一つ、及び、ゲートポリシリコン層２５ｐの一つを選択することにより、一つの貫通孔が選択可能となる。また、実施例１～４では、ワード線として機能していた金属配線２は、ソース線となり、ワード線に対応するのは、ゲートポリシリコン層２５ｐとなる。このソース線は、プレート構造となっており、すべての貫通孔に対し共通となっている。
　この構造を形成するためには、以下の工程を行えばよい。
　プレート構造の金属配線２の上に、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層２５ａを順に成膜し、次に選択トランジスタのゲートとなるアモルファスシリコン２５ａをストライプ状に加工する。次に、絶縁膜１６で加工したアモルファスシリコンのスペースを埋め込んだ後、ＣＭＰ法で上表面を平坦化する。
　次に、積層膜の上表面から、金属配線２の上表面に至る孔を形成する。
　次に、実施例１の図１４～図２５と同様の工程を行うことで、孔内にゲート絶縁膜９、チャネルシリコン８ｐ、相変化材料７を埋め込むことができる。
　ただし、ゲートポリシリコン２５ｐの標高部の相変化材料７は除去し絶縁膜９２で埋め込む。ビット線３となる金属膜を成膜して、選択トランジスタと垂直な方向のストライプ状に加工することで、図８８、８９の構造を完成できる。
　このように、選択トランジスタのゲートとなるゲートポリシリコン層２５ｐ、及び、メモリセルトランジスタのゲートとなるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁に連続したチャネル層３８ｐを設けることにより、位置合わせが不要となり、また、チャネル層の接触抵抗が問題とならない。
　なお、本発明は、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、磁気抵抗ランダム・アクセス・メモリや抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。
　また、本発明は、ゲート動作を行なうゲートポリシリコン層およびソース・ドレイン経路になるチャネルポリシリコン層８ｐ等にポリシリコンを用いたことを前提に説明したが、ゲートポリシリコン層およびチャネルポリシリコン層の材料は限定されず、ゲート動作を行なうことのできる半導体材料を適用することによって本発明が実現できるようになる。
　更には、本明細書では、説明を分かりやすくするため、ワード線、ビット線という表現を用いたが、両者は、一つの縦型チェインメモリを選択するために用いられる選択線である。従って、位置関係等は、上下反対となってもよいし、また、ビット線側にセンスアンプ等の読み出し回路が接続される必要もないことはいうまでもない。
２　ワード線
３　ビット線
４ａ　ｐ型不純物がドープされたアモルファスシリコン層
５ａ　低濃度の不純物がドープされたアモルファスシリコン層
６ａ　ｎ型不純物がドープされたアモルファスシリコン層
４ｐ　ｐ型不純物がドープされたポリシリコン層
５ｐ　低濃度の不純物がドープされたポリシリコン層
６ｐ　ｎ型不純物がドープされたポリシリコン層
７　相変化材料層
８ａ　アモルファスシリコン層
８ｐ　チャネルポリシリコン層
９　ゲート絶縁膜層
１０　絶縁膜層
１１、１２、１３、１４、１５、１６　絶縁膜層
２１ａ、２２ａ、２３ａ、２４ａ　アモルファスシリコン層
２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ　ポリシリコン層
３０、３１、３２、３３　絶縁膜層
３８ａ　ｎ型不純物がドープされたアモルファスシリコン層
３８ｐ　ｎ型不純物がドープされたポリシリコン層
５０　絶縁膜とシリコン層に形成された孔
５１、５２　絶縁膜層
６１ａ、６２ａ　アモルファスシリコン層
６１ｐ、６２ｐ　ポリシリコン層
７１、７２　絶縁膜層
８８ａ、８９ａ　アモルファスシリコン層
８８ｐ、８９ｐ　ポリシリコン層
９１、９２　絶縁膜層
９８ｐ、９９ｐ　ポリシリコン層
２０２　ワード線
２０３　ビット線
２０４ｐ　ｐ型不純物がドープされたポリシリコン層
２０５ｐ　低濃度の不純物がドープされたポリシリコン層
２０６ｐ　ｎ型不純物がドープされたポリシリコン層
２０７　抵抗変化型素子の記録層
２０８ｐ　チャネル半導体層
２０９　ゲート絶縁膜層
２１０　絶縁膜層
２１１、２１２、２１３、２１４、２１５　絶縁膜層
２２１ｐ、２２２ｐ、２２３ｐ、２２４ｐ　ポリシリコン層
２３１　絶縁膜層
２３８ｐ　ｎ型不純物がドープされたポリシリコン層
２６１ｐ、２６２ｐ　ポリシリコン層
２７１、２７２　絶縁膜層
２９１、２９２　絶縁膜層
３０１　ハードマスク（ＴｉＮ）
３０２　ハードマスク（シリコン酸化膜）
１００１　Ｉ／Ｏインタフェース
１００２　メモリセルアレイ
１００３　電源
１００４　電源
１００５　電源
１００６　電源
１００７　電圧セレクタ
１００８　配線セレクタ
１００９　制御部
１０１０　読み取り部
ＭＡ、ＭＡ１、ＭＡ２　縦型チェインメモリアレイ
ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４　ビット線
ＷＬ、ＷＬ１、ＷＬ２、ＷＬ３　ワード線
ＢＬＣ、ＢＬＣＯＮＴ２　ビット線コンタクト
ＷＬＣ、ＷＬＣ２　ワード線コンタクト
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４　ゲート電極へのコンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４　ゲート電極に給電するための金属配線
ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４　金属配線と周辺回路の間のコンタクト
ＳＴＧＣ１、ＳＴＧＣ２　選択トランジスタゲートへのコンタクト
ＳＴＧＬ１、ＳＴＧＬ２　選択トランジスタに給電するための金属配線
ＳＭＣ　選択メモリセル
ＵＳＭＣ、ＵＳＭＣ１、ＵＳＭＣ２、ＵＳＭＣ３　非選択メモリセル
ＧＲＢ１、ＧＲＢ２、ＧＲＢ３　ポリシリコンの粒界
θ　イオン打ち込みの半導体基板垂直方向を基準とした角度
θＭＡＸ　許容されるθの最大値
ＳＴＣ、ＳＴＣ２　層選択スイッチのゲート電極へのコンタクト
ＳＴＬ、ＳＴＬ２　層選択スイッチのゲート電極に給電するための金属配線
ＳＴＬＣ、ＳＴＬＣ２　金属配線と周辺回路の間のコンタクト
ＧＣ２１、ＧＣ２２、ＧＣ２３、ＧＣ２４　ゲート電極へのコンタクト
ＧＬ２１、ＧＬ２２、ＧＬ２３、ＧＬ２４　ゲート電極に給電するための金属配線
ＧＬＣ２１、ＧＬＣ２２、ＧＬＣ２３、ＧＬＣ２４　金属配線と周辺回路の間のコンタクト
ＳＴＧＣ２１、ＳＴＧＣ２２　選択トランジスタゲートへのコンタクト
ＳＴＧＬ２１、ＳＴＧＬ２２　選択トランジスタに給電するための金属配線
ＳＴＧＬＣ２１、ＳＴＧＬＣ２２　金属配線と周辺回路の間のコンタクト
ＰＤ　ポリシリコンダイオード

Claims (49)

  1. 　半導体素子を形成する基板と、
    　前記基板の上方に設けられた第１選択線と、
    　前記第１選択線の上に設けられ、Ｐ型不純物半導体とＮ型不純物半導体とを積層した第１ダイオード層と、
    　前記基板の高さ方向にＮ＋１層（Ｎ≧１）の第１ゲート間絶縁層とＮ層の第１半導体層とがそれぞれ交互に積層され、前記第１ダイオード層より上方に設けられた第１積層体と、
    　前記第１選択線と交差する方向に延在し、前記積層体より上方に設けられた第２選択線と、
    　前記Ｎ＋１層の前記第１ゲート間絶縁層の側面と前記Ｎ層の前記第１半導体層の側面に沿って設けられる第１ゲート絶縁層と、
    　前記第１ゲート絶縁層の側面に沿って設けられる第１チャネル層と、
    　前記第１チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む第１抵抗変化材料層と、を有し、
    　前記第１チャネル層、前記第１抵抗変化材料層、及び、前記第１ダイオード層は、前記第１選択線と前記第２選択線が交差する領域に設けられることを特徴とする半導体記憶装置。
  2. 　請求項１において、
    　前記第１ダイオード層は、前記第１選択線が延在する方向に、前記第１選択線と自己整合的に形成されたことを特徴とする半導体記憶装置。
  3. 　請求項１において、
    　前記積層体は、前記Ｎ＋１層の第１ゲート間絶縁層の側面及び前記Ｎ層の第１半導体層の側面が露出するように形成された接続孔を有し、
    　前記第１ゲート絶縁層及び前記第１抵抗変化材料層は、前記接続孔の中に設けられ、
    　前記第１ダイオード層の前記第２選択線方向の幅は、前記接続孔の前記第２選択線方向の幅より大きく、
    　前記第１ダイオード層の前記第１選択線方向の幅は、前記接続孔の前記第２選択線方向の幅より大きいことを特徴とする半導体記憶装置。
  4. 　請求項１においてさらに、
    　前記基板の高さ方向にＮ＋１層（Ｎ≧１）の第２ゲート間絶縁層とＮ層の第２半導体層とがそれぞれ交互に積層され、前記第１選択線より上方に設けられた第２積層体と、
    　前記Ｎ＋１層の前記第２ゲート間絶縁層の側面と前記Ｎ層の前記第２半導体層の側面に沿って設けられた第２ゲート絶縁層と、
    　前記第２ゲート絶縁層の側面に沿って設けられた第２チャネル層と、
    　前記第２チャネル層に沿って設けられ、前記抵抗変化材料を含む第２抵抗変化材料層と、
    　前記第１抵抗変化材料層と前記第２抵抗変化材料層との間に設けられた第１変化領域絶縁層とを有し、
    　前記第２積層体は、前記第１積層体に対し、前記第１選択線と前記第２選択線が交差する領域を挟んだ反対側に設けられることを特徴とする半導体記憶装置。
  5. 　請求項４においてさらに、
    　前記第１チャネル層に流れる電流を制御する第１ノード選択トランジスタと、
    　前記第２チャネル層に流れる電流を制御する第２ノード選択トランジスタを有することを特徴とする半導体記憶装置。
  6. 　請求項５において、
    　前記第１積層体は、前記Ｎ＋１番目の第１ゲート間絶縁層の上面に積層されたＮ＋１番目の第１半導体層と、前記Ｎ＋１番目の第１半導体層の上面に積層されたＮ＋２番目の第１ゲート間絶縁層とを更に有し、
    　前記第２積層体は、前記Ｎ＋１番目の第２ゲート間絶縁層の上面に積層されたＮ＋１番目の第２半導体層と、前記Ｎ＋１番目の第２半導体層の上面に積層されたＮ＋２番目の第２ゲート間絶縁層とを更に有し、
    　前記Ｎ＋１番目の第１半導体層は、前記第１ノード選択トランジスタのゲート電極であり、
    　前記Ｎ＋１番目の第２半導体層は、前記第２ノード選択トランジスタのゲート電極であることを特徴とする半導体記憶装置。
  7. 　請求項４において、
    　前記第１選択線上に形成された前記第１ダイオード層、前記第１チャネル層、前記第１抵抗変化材料層、前記第１変化領域絶縁層、前記第２抵抗変化材料層、及び、前記第２チャネル層は、前記第２選択線が延在する方向に自己整合的に形成されたことを特徴とする半導体記憶装置。
  8. 　請求項４において、更に、
    　前記第１ダイオード層の前記第２選択線方向の側面に接して設けられるダイオード絶縁層を有し、
    　前記ダイオード絶縁層は、前記Ｎ＋１層のゲート間絶縁層のうち下から一番目のゲート間絶縁層とエッチング選択比が異なる絶縁材料で形成されることを特徴とする半導体記憶装置。
  9. 　請求項１においてさらに、
    　前記第１チャネル層として、前記第１ゲート絶縁層と前記第１抵抗変化材料層との間に、前記第１ゲート絶縁層の側面に沿って設けられた第１半導体チャネル層を有することを特徴とする半導体記憶装置。
  10. 　請求項９において、更に、
    　前記第１チャネル層として、前記第１半導体チャネル層と前記第１抵抗変化材料層の間に、前記第１半導体チャネル層の側面に沿って設けられた第２半導体チャネル層を有することを特徴とする半導体記憶装置。
  11. 　請求項１において、
    　前記第１抵抗変化材料層の上面は、下から数えてＮ＋１番目の前記第１ゲート間絶縁層の下面と上面の間の位置にあり、前記第２選択線の一部は前記第１抵抗変化材料層の上面に接することを特徴とする半導体記憶装置。
  12. 　請求項１において、
    　前記第１抵抗変化材料層は、前記第１積層体に形成された孔を埋め込むように形成され、
    　前記半導体記憶装置は、前記第１抵抗変化材料層の中心部に設けられた絶縁膜を更に有することを特徴とする半導体記憶装置。
  13. 　請求項１において、
    　前記第１ゲート間絶縁層は、ＳｉＮであることを特徴とする半導体記憶装置。
  14. 　請求項１において、
    　前記Ｎ＋１層の第１ゲート間絶縁層の夫々の厚さは、前記Ｎ層の第１半導体層の夫々の厚さより薄いことを特徴とする半導体記憶装置。
  15. 　請求項１において、
    　前記第１抵抗変化材料層は、前記Ｎ層の第１半導体層の夫々に対応する領域の状態が変化することにより情報を記憶し、
    　前記Ｎ層の第１半導体層の夫々は、対応する前記第１相変化材料層の領域の状態を変化させる場合に、前記第１チャネル層をオフする電圧が与えられ、対応する前記第１相変化材料層の領域の状態を変化させない場合は、前記第１チャネル層をオンさせる電圧が与えられることを特徴とする半導体記憶装置。
  16. 　請求項１において、
    　前記Ｎ層の第１半導体層は、ポリシリコンで構成されることを特徴とする半導体記憶装置。
  17. 　請求項１において、
    　前記第１抵抗変化材料層は相変化材料で構成されることを特徴とする半導体記憶装置。
  18. 　複数の第１選択線と、前記第１選択線の上方に設けられ、前記複数の第１選択線と交差する方向に延在する複数の第２選択線と、前記複数の第２選択線と前記複数の第１選択線が交差する領域に設けられた複数の第１メモリセルチェインとを有する第１メモリ層と、
    　複数の第３選択線と、前記第２選択線の上方に設けられ、前記複数の第３選択線と交差する方向に延在する複数の第４選択線と、前記複数の第４選択線と前記複数の第３選択線が交差する領域に設けられた複数の第２メモリセルチェインとを有する第２メモリ層とを具備し、
    　前記複数の第１メモリセルチェインの夫々は、前記複数の第１選択線のうち対応する一つと前記複数の第２選択線のうち対応する一つの間に直列に接続された第１ダイオードと、第１メモリセルと、第１層選択スイッチとを有し、
    　前記複数の第２メモリセルチェインの夫々は、前記複数の第３選択線のうち対応する一つと前記複数の第４選択線のうち対応する一つの間に直列に接続された第２ダイオードと、第２メモリセルと、第２層選択スイッチとを有し、
    　前記複数の第２選択線の夫々は、前記複数の第４選択線のうち対応する一つと共通に制御され、
    　前記複数の第１選択線の夫々は、前記複数の第３選択線のうち対応する一つと共通に制御され、
    　前記第１メモリ層に含まれる複数の前記第１層選択スイッチは、共通に制御され、
    　前記第２メモリ層に含まれる複数の前記第２層選択スイッチは、共通に制御され、
    　前記第１メモリ層に含まれる複数の前記第１層選択スイッチと、前記第２メモリ層に含まれる複数の前記第２層選択スイッチは、独立して制御されることを特徴とする半導体記憶装置。
  19. 　請求項１８において、
    　前記第１メモリセルは、前記第１ダイオードと前記対応する第２選択線の間に並列に設けられた第１メモリ選択スイッチ及び第１抵抗変化素子とを有し、
    　前記第２メモリセルは、前記第２ダイオードと前記対応する第４選択線の間に並列に設けられた第２メモリ選択スイッチ及び第２抵抗変化素子とを有し、
    　前記第１メモリセルチェインは、前記第１メモリセルが複数直列に接続され、
    　前記第２メモリセルチェインは、前記第２メモリセルが複数直列に接続され、
    　前記第１メモリ選択スイッチは、対応する前記第２メモリ選択スイッチと共通に制御さることを特徴とする半導体記憶装置。
  20. 　第１選択線と、
    　前記第１選択線の上方に形成され前記第１選択線を交差する方向に延在する第２選択線と、
    　前記第２選択線と前記第１選択線との間に設けられた第１半導体層および第２半導体層と、
    　前記第１半導体層の側面と前記第２半導体層との間に、前記第１半導体層の側面から前記第２半導体層の側面に向かって順に形成された第１ゲート絶縁膜、第１チャネル層、第１抵抗変化材料層、第１絶縁層、第２抵抗変化材料層、第２チャネル層、及び、第２ゲート絶縁膜と、を有し、
    　前記第１チャネル層は、前記第１選択線と前記第２選択線との間に第１電流経路を形成し、
    　前記第２チャネル層は、前記第１選択線と前記第２選択線との間に第２電流経路を形成し、
    　前記第１抵抗変化材料層は、前記第１チャネル層を経由して流れる電流によって抵抗状態が変化し、
    　前記第２抵抗変化材料層は、前記第２チャネル層を経由して流れる電流によって抵抗状態が変化し、
    　前記第１チャネル層に流れる電流と前記第２チャネル層に流れる電流は、独立して制御されることを特徴とする半導体記憶装置。
  21. 　請求項２０において、
    　前記第１半導体層と前記第２選択線の間に設けられた第３半導体層と、
    　前記第２半導体層と前記第２選択線の間に設けられた第４半導体層とを更に具備し、
    　前記第３半導体層の側壁には、前記第１ゲート絶縁膜、前記第１チャネル層、及び、第２絶縁層とが形成され、
    　前記第４半導体層の側壁には、前記第２ゲート絶縁膜、前記第２チャネル層、及び、前記第２絶縁層とが形成され、
    　前記第１半導体層と前記第２半導体層とは、電気的に接続され、
    　前記第３半導体層に印加される電圧により、前記第１チャネル層の導電状態が制御され、
    　前記第４半導体層に印加される電圧により、前記第２チャネル層の導電状態が制御され、
    　前記第３半導体層と前記第４半導体層とは、電気的に独立して制御されることを特徴とする半導体記憶装置。
  22. 　第１選択線と、
    　前記第１選択線の上方に形成され、前記第１選択線が延在する方向と交差する方向に延在する第２選択線と、
    　前記第１選択線と前記第２選択線の間に形成され、前記第２選択線が延在する方向に並ぶ第１及び第２半導体層と、
    　前記第１半導体層から前記第２半導体層に向かって順に形成された第１ゲート絶縁膜層、第１チャネル層、第１抵抗変化材料層と、
    　前記第１チャネル層、及び、前記第１抵抗変化材料層の一端と接触する第１絶縁層と、
    　前記第１チャネル層、及び、前記第１抵抗変化材料層の他端と接触する第２絶縁層とを具備し、
    　前記第１チャネル層、及び、前記第１抵抗変化材料層は、前記第１半導体層、前記第２半導体層、前記第１絶縁層、及び、前記第２絶縁層で囲まれる領域に形成されることを特徴とする半導体記憶装置。
  23. 　請求項２２において、
    　前記第１半導体層と前記第２選択線の間に設けられた第３半導体層と、
    　前記第２半導体層と前記第２選択線の間に設けられた第４半導体層と、
    　前記第１抵抗変化材料層から前記第２半導体層に向かって順に形成された第３絶縁層、第２抵抗変化材料層、第２チャネル層、及び、第２ゲート絶縁膜層とを更に具備し、
    　前記第３半導体層と前記第４半導体層の間には、前記第１ゲート絶縁膜層、前記第１チャネル層、前記第３絶縁層、前記第２チャネル層、及び、前記第２ゲート絶縁膜層が形成され、
    　前記第１半導体層と前記第２半導体層とは、電気的に接続され、
    　前記第３半導体層に印加される電圧により、前記第１半導体チャネル層の導電状態が制御され、
    　前記第４半導体層に印加される電圧により、前記第２半導体チャネル層の導電状態が制御され、
    　前記第３半導体層と前記第４半導体層とは、電気的に独立して制御されることを特徴とする半導体記憶装置。
  24. 　第１選択線と、
    　第２選択線と、
    　前記第１選択線に接続され、第１メモリセルと第２メモリセルとが直列に接続された第１メモリセルチェインと、
    　前記第２選択線と前記第１メモリセルチェインとの間に接続された第１ダイオードとを有し、
    　前記第１メモリセルは、第１抵抗変化素子と前記第１抵抗変化素子に流す電流を制御する第１メモリ選択スイッチとが電気的に並列に接続され、
    　前記第２メモリセルは、第２抵抗変化素子と前記第２抵抗変化素子に流す電流を制御する第２メモリ選択スイッチとが電気的に並列に接続されることを特徴とする半導体記憶装置。
  25. 　請求項２４においてさらに、
    　前記第２選択線と前記第１ダイオードとの間に、前記第１メモリセルチェインと並列に接続された第２メモリセルチェインと、
    　前記第１ダイオードと前記第１選択線の間に、前記第１メモリセルチェインと直列に接続された第１ノード選択スイッチと、
    　前記第１ダイオードと前記第１選択線の間に、前記第２メモリセルチェインと直列に接続された第２ノード選択スイッチとを有し、
    　前記第２メモリセルチェインは、第３メモリセルと第４メモリセルとが直列に接続され、
    　前記第３メモリセルは、第３抵抗変化素子と前記第３抵抗変化素子に流す電流を制御する第３メモリ選択スイッチとが電気的に並列に接続され、
    　前記第４メモリセルは、第４抵抗変化素子と前記第４抵抗変化素子に流す電流を制御する第４メモリ選択スイッチとが電気的に並列に接続され、
    　前記第１ノード選択スイッチと前記第２ノード選択スイッチは、独立に制御されることを特徴とする半導体記憶装置。
  26. 　請求項２４において、
    　前記第１メモリ選択スイッチと第３メモリ選択スイッチとは、共通に制御され、
    　前記第２メモリ選択スイッチと第４メモリ選択スイッチとは、共通に制御されることを特徴とする半導体記憶装置。
  27. 　請求項２４において、更に、
    　第３選択線と、
    　第４選択線と、
    　前記第３選択線に接続され、第５メモリセル及び第６メモリセルが直列に接続された第３メモリチェインと、
    　前記第４選択線と前記第３メモリチェインとの間に接続された第２ダイオードと、
    　前記第１選択線と前記第１ダイオードとの間に、前記第１メモリセルチェインと直列に接続された第１アレイ選択スイッチと、
    　前記第３選択線と前記第２ダイオードとの間に、前記第３メモリセルチェインと直列に接続された第２アレイ選択スイッチとを有し、
    　前記第５メモリセルは、第５抵抗変化素子と前記第５抵抗変化素子に流す電流を制御する第５メモリ選択スイッチとが電気的に並列に接続され、
    　前記第６メモリセルは、第６抵抗変化素子と前記第６抵抗変化素子に流す電流を制御する第６メモリ選択スイッチとが電気的に並列に接続され、
    　前記第１選択線および前記第３選択線は、電気的に接続され、
    　前記第２選択線および前記第４選択線は、電気的に接続され、
    　第１メモリ選択スイッチおよび第５メモリ選択スイッチは、共通に制御され、
    　第２メモリ選択スイッチおよび第６メモリ選択スイッチは、共通に制御され、
    　前記第１アレイ選択スイッチと前記第２アレイ選択スイッチとは、独立して制御されることを特徴とする半導体記憶装置。
  28. 　半導体素子を形成する基板と、
    　前記基板の上方に設けられた複数の第１選択線と、
    　前記複数の第１選択線の上方に設けられ、前記複数の第１選択線と交差する方向に延在する複数の第２選択線と、
    　前記基板の高さ方向にＮ＋１層（Ｎ≧１）の第１ゲート間絶縁層とＮ層の第１半導体層とがそれぞれ交互に積層され積層体と、前記積層体の側面に沿って設けられたチャネル層と、前記チャネル層の側面に沿って設けられた抵抗変化材料層とを有し、前記複数の第１選択線と前記複数の第２選択線の間に設けられたメモリアレイと、
    　前記Ｎ層の第１半導体層にＮ本のコンタクトを介して接続されるＮ本の制御信号線とを有し、
    　前記Ｎ本のコンタクトは、前記メモリアレイの第１方向に位置する領域に形成され、前記第１方向と交差する第２方向に並んで配置されることを特徴とする半導体記憶装置。
  29. 　請求項２８において、
    　前記積層体は、前記複数の第１選択線と前記複数の第２選択線の交差する領域に貫通孔が形成されおり、
    　前記チャネル層及び前記抵抗変化材料層は、前記貫通孔の側壁に沿って設けられることを特徴とする半導体記憶装置。
  30. 　請求項２８において、
    　前記積層体は、前記第１方向にストライプ状に形成され、
    　前記チャネル層及び前記抵抗変化材料層は、前記複数の第１選択線と前記複数の第２選択線の交差する領域において、前記ストライプ状に形成された積層体の側壁に沿って設けられることを特徴とする半導体記憶装置。
  31. 　請求項２８において、
    　前記Ｎ層の第１半導体層は、前記複数のコンタクトが形成される領域において、前記基板に近い層の方が前記第２方向の幅が広いことを特徴とする半導体記憶装置。
  32. 　半導体素子を形成する基板と、
    　前記基板の上方に設けられたソース線と、
    　前記ソース線の上方に設けられ、前記複数の第１選択線と交差する方向に延在する複数のビット線と、
    　前記ソース線と前記複数のビット線の間に、前記基板の高さ方向にＮ＋１層（Ｎ≧１）の第１ゲート間絶縁層とＮ層の第１半導体層とがそれぞれ交互に積層され積層体と、
    　前記積層体の側面に沿って設けられたチャネル層と、
    　前記チャネル層の側面に沿って設けられた抵抗変化材料層と、を有し、
    　前記Ｎ層の第１半導体層のうち、下からＮ番目の第１半導体層は、前記複数のビット線が延在する方向にストライプ状に形成され、
    　前記チャネル層は、前記ソース線と前記ビット線を接続し、
    　前記抵抗変化材料層の上面は、前記下からＮ番目の第１半導体層の下面より低い位置にあることを特徴とする半導体記憶装置。
  33. 　Ｎ＋１層（Ｎ≧１）のゲート間絶縁層とＮ層のゲート半導体層とを交互に積層した積層体を形成する第１工程と、
    　前記積層体の一部を第１番目の前記ゲート間絶縁層の下面から第Ｎ＋１番目の前記ゲート間絶縁層の上面まで第１方向にストライプ状に除去する第２工程と、
    　前記第２工程で除去することにより形成された前記積層体の側壁に第１絶縁層を形成する第３工程と、
    　前記第３工程で形成した前記第１絶縁層の側面に沿って、抵抗変化材料を含む第１抵抗変化材料層を形成する第４工程と、
    　前記第４工程で形成した前記第１抵抗変化材料層の一部を除去し、前記第１抵抗変化材料層を残した領域と前記第１抵抗変化材料層を除去した領域が前記第１方向に交互になるように形成する第５工程とを有する半導体記憶装置の製造方法。
  34. 　請求項３３において、更に、
    　前記第１工程より前に、半導体基板に第２絶縁層、第１選択線層、第１導電型不純物がドープされた第１半導体層、第２半導体層、及び、第２導電型不純物がドープされた第３半導体層とを順に積層する第６工程と、
    　前記第１選択線層、前記第１半導体層、前記第２半導体層、及び、前記第３半導体層を第１方向にストライプ状に加工する第７工程と、
    　前記第７工程の後に、第３絶縁層を堆積する第８工程と、
    　前記第１半導体層、前記第２半導体層、及び、前記第３半導体層を前記第１方向と交差する第２方向にストライプ状に加工する第９工程と、
    　前記第９工程の後に、前記第４絶縁層を堆積する第１０工程と、
    　化学的機械研磨法で前記第３絶縁層および前記第４絶縁層を除去し、第３半導体層の上表面を露出させる第１１工程と、を有する半導体記憶装置の製造方法。
  35. 　請求項３４において、更に、
    　前記第７工程において、前記第１選択線層、前記第１半導体層、前記第２半導体層、及び、前記第３半導体層は、一括して加工される半導体記憶装置の製造方法。
  36. 　請求項３３において、更に、
    　前記第４工程の後に、前記第１方向と交差する第２方向にストライプ状にマスク層を形成する第１２工程とを有し、
    　前記第５工程は、前記第１２工程で形成されたマスク層をマスクとして前記第１抵抗変化材料層の一部を除去する半導体記憶装置の製造方法。
  37. 　請求項３３において、更に、
    　前記第４工程の後、第２選択線層を積層し、前記第１方向と交差する第２方向にストライプ状に前記第２選択線層を加工する第１３工程を有し、
    　前記第５工程は、前記第１３工程で形成された前記第２選択線層をマスクとして前記第１抵抗変化材料層の一部を除去する半導体記憶装置の製造方法。
  38. 　請求項３３において、
    　前記第３工程は、前記第１絶縁層を形成した後、前記第１絶縁層の側面に第１半導体チャネル層を形成し、
    　前記第４工程において、前記第１抵抗変化材料層は、前記第１半導体チャネル層の側面に形成され、
    　前記第４工程は、更に、前記第１抵抗変化材料層の側面に沿って、第５絶縁層を形成し、前記ストライプ状に加工された積層体の間を埋め込み、
    　前記第５工程は、前記第１抵抗変化材料層と共に、前記第１半導体チャネル層、前記第５絶縁層を除去する半導体記憶装置の製造方法。
  39. 　請求項３３において、更に、
    　前記第１工程より前に、半導体基板に第２絶縁層、第１選択線層、第１導電型不純物がドープされた第１半導体層、及び、第２導電型不純物がドープされた第２半導体層とを順に積層する第６工程と、
    　前記第１選択線層、前記第１半導体層、及び、前記第２半導体層を第１方向にストライプ状に加工する第７工程とを有し、
    　前記第５工程は、前記第１抵抗変化材料層と共に、前記第１半導体層、及び、前記第２半導体層を一括して加工する半導体記憶装置の製造方法。
  40. 　請求項３４において、
    　前記第３絶縁層及び前記第４絶縁層は、前記ゲート間絶縁膜とエッチング選択比の異なる絶縁材料で形成される半導体記憶装置の製造方法。
  41. 　請求項３３においてさらに、
    　前記第３工程は、前記第１絶縁層を形成した後、前記第１絶縁層の側面に第１半導体チャネル層を形成する半導体記憶装置の製造方法。
  42. 　請求項４１において、
    　前記第３工程は、前記第１半導体チャネル層を形成した後、前記第１半導体チャネル層の側面に第２半導体チャネル層を形成する半導体記憶装置の製造方法。
  43. 　請求項４２において、
    　前記第３工程において、前記第１半導体チャネル層を形成した後、前記ストライプ状に加工された積層体の間の領域の底部にある前記第１絶縁層及び前記第１半導体チャネル層を除去し、その後、前記第２半導体チャネル層を形成する半導体記憶装置の製造方法。
  44. 　請求項３３において、更に、
    　前記第４工程の後に、前記第１抵抗変化材料層を下からＮ＋１番目の前記ゲート間絶縁膜層の上面と下面の間の位置まで除去し、その後に第２選択線層を積層する工程を有する半導体記憶装置の製造方法。
  45. 　請求項３３において、
    　前記ゲート間絶縁層は、前記ゲート間絶縁層より誘電率の高い材料で形成される半導体記憶装置の製造方法。
  46. 　請求項３３において、
    　前記ゲート間絶縁層の夫々の厚さは、前記半導体層の夫々の厚さより薄く形成される半導体記憶装置の製造方法。
  47. 　請求項３４において、
    　前記第６工程は、前記ストライプ状に加工された前記第１選択線層、前記第１半導体層、前記第２半導体層、及び、前記第３半導体層の間の領域に第３絶縁層を形成し、
    　前記第２工程において前記ストライプ状に加工された積層体の前記第１方向と交差する第２方向の幅は、前記第６工程において形成される第３絶縁層の前記第２方向の幅より小さい半導体記憶装置の製造方法。
  48. 　請求項３３において、
    　前記ゲート半導体層は、ポリシリコンで形成される半導体記憶装置の製造方法。
  49. 　請求項３３において、
    　前記第１抵抗変化材料層は、相変化材料で形成される半導体記憶装置の製造方法。
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