JP5329987B2 - 半導体記憶装置及びその製造方法 - Google Patents

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Description

本発明は、半導体記憶装置及びその製造方法に関し、特に、可変抵抗膜を備えた半導体記憶装置及びその製造方法に関する。
高速且つ大容量な不揮発性メモリを実現するために、フラッシュメモリを始めとして、ＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）及びＦｅＲＡＭ（Feroelectric Random Access Memory：強誘電体ＲＡＭ）等の様々な不揮発性メモリが開発されている。このような状況の中、昨今、特定の金属酸化物系材料に電圧を印加すると、そのときのセルの状態と電圧によって、その材料が低抵抗状態と高抵抗状態の２つの状態を持つ現象が発見された。このため、この現象を利用した新しい不揮発性メモリ（ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ））のアイデアが提案され、注目を集めている。
ＲｅＲＡＭを実際に製品化する際のデバイス構造としては、メモリセルの集積度を向上させるために、メモリセルを動作させる周辺回路の上に、複数本のワード線が相互に平行に設けられた配線層と、複数本のビット線が相互に平行に設けられた配線層とを交互に積層し、各ワード線と各ビット線との間にメモリセルを接続した３次元型クロスポイント構造が提案されている（例えば、特許文献１参照。）。
３次元型クロスポイント構造のＲｅＲＡＭにおいては、１本のワード線と１本のビット線を選択することによって、これらの間に接続された１つのメモリセルに選択的に電圧を印加し、そのメモリセルに設けられた可変抵抗素子の抵抗状態を制御して、データを書き込む。そして、各メモリセルに一定の電圧を印加し、流れる電流量を測定することにより、可変抵抗素子の抵抗状態を検出し、書き込まれたデータを読み出す。
この場合、書込動作においては、例えば、選択した１本のワード線に＋５Ｖの電位を印加し、選択した１本のビット線に０Ｖの電位を印加することにより、これらの間に接続されたメモリセルに＋５Ｖの電圧を印加する。このとき、選択したワード線と非選択のビット線との間のメモリセル、及び選択したビット線と非選択のワード線との間のメモリセルには電圧が印加されないように、非選択のワード線には選択ビット線と同じ０Ｖの電位を印加し、非選択のビット線には選択ワード線と同じ＋５Ｖの電位を印加する。しかしながら、そうすると、非選択のワード線と非選択のビット線との間に接続されたメモリセルには、−５Ｖの電圧が印加されてしまう。
そこで、各メモリセルに、ワード線からビット線に向かう方向を順方向とするダイオードを設ける。これにより、選択したメモリセルにおいては、ダイオードに順方向の電圧がかかり、可変抵抗素子に電圧が印加されるが、非選択のワード線と非選択のビット線との間に接続された非選択のメモリセルにおいては、ダイオードに逆方向の電圧が印加されるため、可変抵抗素子には電圧が印加されない。
しかしながら、メモリセルにダイオードを設けると、ダイオードの順方向電流が小さいため、可変抵抗素子が高抵抗状態であるときに流れる電流量と低抵抗状態であるときに流れる電流量との差が小さくなり、読出動作のマージンが狭くなってしまうという問題点がある。
特表２００５−５２２０４５号公報
本発明の目的は、読出動作のマージンが広い半導体記憶装置及びその製造方法を提供することである。
本発明の一態様によれば、基板と、第１の方向に延びる複数本の第１の電位供給線からなる第１の配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本の第２の電位供給線からなる第２の配線層と、前記第１の電位供給線と前記第２の電位供給線との間に配置された可変抵抗膜と、前記可変抵抗膜を挟む前記第１の電位供給線及び前記第２の電位供給線のうち前記基板側に配置された電位供給線と前記可変抵抗膜との間に配置され、前記基板側に配置された電位供給線に沿って延び、前記第１の電位供給線から前記第２の電位供給線に向かう方向に電流を流すダイオードと、前記可変抵抗膜を挟む前記第１の電位供給線及び前記第２の電位供給線のうち前記基板の反対側に配置された電位供給線と前記可変抵抗膜との間に配置された上部電極膜と、を備え、前記第１の配線層及び前記第２の配線層は前記基板上において交互に積層されており、前記ダイオードの上面における前記可変抵抗膜の直下域以外の領域は、前記直下域よりも下方に位置しており、前記ダイオードの太さは前記上部電極膜の太さよりも太いことを特徴とする半導体記憶装置が提供される。
本発明の他の一態様によれば、基板上に第１の導電膜を形成する工程と、前記第１の導電膜上に下方に向けて電流を流す第１のダイオードを形成する工程と、前記第１の導電膜及び前記第１のダイオードを第１の方向に沿って分断する工程と、前記第１のダイオード上に第１の可変抵抗膜を形成する工程と、前記第１のダイオードの上部及び前記第１の可変抵抗膜を前記第１の方向及び前記第１の方向に対して交差する第２の方向の双方に沿って分断する工程と、前記第１の可変抵抗膜上に第２の導電膜を形成する工程と、前記第２の導電膜上に上方に向けて電流を流す第２のダイオードを形成する工程と、前記第２の導電膜及び前記第２のダイオードを前記第２の方向に沿って分断する工程と、前記第２のダイオード上に第２の可変抵抗膜を形成する工程と、前記第２のダイオードの上部及び前記第２の可変抵抗膜を前記第１の方向及び前記第２の方向の双方に沿って分断する工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
本発明の更に他の一態様によれば、基板上に第１の導電膜を形成する工程と、前記第１の導電膜上に下方に向けて電流を流す第１のダイオードを形成する工程と、前記第１のダイオード上に第１の可変抵抗膜を形成する工程と、前記第１の導電膜、前記第１のダイオード及び前記第１の可変抵抗膜を第１の方向に沿って分断する工程と、前記第１の可変抵抗膜上に第２の導電膜を形成する工程と、前記第２の導電膜上に上方に向けて電流を流す第２のダイオードを形成する工程と、前記第２のダイオード上に第２の可変抵抗膜を形成する工程と、前記第１のダイオードの上部、前記第１の可変抵抗膜、前記第２の導電膜、前記第２のダイオード及び前記第２の可変抵抗膜を、前記第１の方向に対して交差する第２の方向に沿って分断する工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
本発明によれば、読出動作のマージンが広い半導体記憶装置及びその製造方法を実現することができる。
本発明の第１の実施形態に係る半導体記憶装置を例示する斜視図である。 図１に示す半導体記憶装置の一部を例示する斜視図である。 図１に示す半導体記憶装置の一部を例示する断面図である。 図３に相当する回路図である。 本発明の第２の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 本発明の第３の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 本発明の第４の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。 第４の実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る半導体記憶装置は、抵抗変化型メモリ（ＲｅＲＡＭ）である。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、図１に示す半導体記憶装置の一部を例示する斜視図であり、
図３は、図１に示す半導体記憶装置の一部を例示する断面図であり、
図４は、図３に相当する回路図である。
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、半導体記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
メモリセル部１３においては、シリコン基板１１の上面に平行な方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは導電体、例えば、金属により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。そして、各ワード線ＷＬと各ビット線ＢＬとの最近接部分には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。
図２及び図３に示すように、各ワード線ＷＬの直上域には下部電極膜２１Ｗが設けられており、その上にはｐｉｎダイオード２２Ｗが設けられている。ｐｉｎダイオード２２Ｗの形状は、その直下のワード線ＷＬに沿ってワード線方向に延びるライン状である。ｐｉｎダイオード２２Ｗは例えばポリシリコンにより形成されており、下層側から順に、ｐ型層２２ｐ、ｉ型層２２ｉ、ｎ型層２２ｎがこの順に積層されている。ｐｉｎダイオード２２Ｗ上には、中間電極膜２３Ｗ、可変抵抗膜（ＲｅＲＡＭ膜）２４Ｗ、上部電極膜２５Ｗ及びストッパ膜２６Ｗがこの順に設けられており、ストッパ膜２６Ｗはその上に配置されたビット線ＢＬに接続されている。すなわち、あるワード線ＷＬとその１段上方に配置されたビット線ＢＬとの間には、下から上に向かって、下部電極膜２１Ｗ、ｐｉｎダイオード２２Ｗ、中間電極膜２３Ｗ、可変抵抗膜２４Ｗ、上部電極膜２５Ｗ及びストッパ膜２６Ｗがこの順に直列に配列されている。
また、各ビット線ＢＬの直上域には下部電極膜２１Ｂが設けられており、その上にはｐｉｎダイオード２２Ｂが設けられている。ｐｉｎダイオード２２Ｂの形状は、その直下のビット線ＢＬに沿ってビット線方向に延びるライン状である。ｐｉｎダイオード２２Ｂも例えばポリシリコンにより形成されており、下層側から順に、ｎ型層２２ｎ、ｉ型層２２ｉ、ｐ型層２２ｐがこの順に積層されている。ｐｉｎダイオード２２Ｂ上には、中間電極膜２３Ｂ、可変抵抗膜２４Ｂ、上部電極膜２５Ｂ及びストッパ膜２６Ｂがこの順に設けられており、ストッパ膜２６Ｂはその上に配置されたワード線ＷＬに接続されている。すなわち、あるビット線ＢＬとその１段上方に配置されたワード線ＷＬとの間には、下から上に向かって、下部電極膜２１Ｂ、ｐｉｎダイオード２２Ｂ、中間電極膜２３Ｂ、可変抵抗膜２４Ｂ、上部電極膜２５Ｂ及びストッパ膜２６Ｂがこの順に直列に配列されている。
これにより、図４に示すように、ｐｉｎダイオード２２Ｗ及び２２Ｂ（以下、総称して、「ｐｉｎダイオード２２」ともいう。他の構成要素についても同様である）は、ワード線ＷＬとビット線ＢＬとの間に、ワード線ＷＬからビット線ＢＬに向かう方向には電流を流すが、ビット線ＢＬからワード線ＷＬに向かう方向には電流を流さないような方向に接続されている。また、ｐｉｎダイオード２２は、同じピラー１６に属する可変抵抗膜２４よりも下方、すなわち、シリコン基板１１側に配置されている。
なお、下部電極膜２１、中間電極膜２３、上部電極膜２５は金属により形成されており、ストッパ膜２６はより硬質な金属、例えばタングステン（Ｗ）により形成されている。
また、可変抵抗膜２４は、例えば、金属酸化物により形成されており、例えば、少なくとも２種類の陽イオン元素を含む複合化合物により形成されている。陽イオン元素のうち、少なくとも１種類は電子が不完全に満たされたｄ軌道を持つ遷移元素であり、隣り合う陽イオン元素間の最短距離は０．３２ｎｍ以下である。具体的には、可変抵抗膜２４を形成する元素は、Ａ及びＭを相互に異なる元素とするとき、化学式ＡｘＭｙＸｚで表される材料であり、例えば、スピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ４）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料である。一例では、Ａは亜鉛（Ｚｎ）、Ｍはマンガン（Ｍｎ）、Ｘは酸素（Ｏ）である。又は、可変抵抗膜２４は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、Ｍｎ（マンガン）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）及びタングステン（Ｗ）のうち、少なくとも１種の金属を含む絶縁膜である。
そして、ｐｉｎダイオード２２の上部と、その上に積層された中間電極膜２３、可変抵抗膜２４、上部電極膜２５及びストッパ膜２６は、上下方向に延びる柱状にパターニングされており、ピラー１６を構成している。図１〜図３に示す例ではピラー１６の形状は四角柱状であるが、本実施形態はこれに限定されず、例えば、後述の図８〜図１０に示すように円柱状でもよい。
一方、ｐｉｎダイオード２２Ｗの下部は、その直下のワード線ＷＬに沿ってワード線方向に延びており、複数本のピラー１６の直下域をつなぐように連続的に配設されている。同様に、ｐｉｎダイオード２２Ｂの下部は、その直下のビット線ＢＬに沿ってビット線方向に延びており、複数本のピラー１６の直下域をつなぐように連続的に配設されている。このため、ｐｉｎダイオード２２Ｗ及び２２Ｂの上面における可変抵抗膜２４の直下域Ａ以外の領域Ｂは、可変抵抗膜２４の直下域Ａよりも下方に位置している。
ｐｉｎダイオード２２の各層の厚さは例えば３５ｎｍよりも厚く、ｐｉｎダイオード２２の全体の厚さは例えば２００ｎｍである。そして、領域Ｂの上下方向の位置は、ｐｉｎダイオード２２を構成する電気的性質が相互に異なる複数の層、すなわち、ｐ型層２２ｐ、ｉ型層２２ｉ、ｎ型層２２ｎのうち、上から１番目の層と２番目の層との界面以下であり、且つ、この界面から３５ｎｍ下方の位置以上であることが好ましい。つまり、ｐｉｎダイオード２２Ｗについては、領域Ｂの位置は、上から１番目の層であるｎ型層２２ｎと２番目の層であるｉ型層２２ｉとの界面の位置と、この界面から３５ｎｍ下方の位置との間であることが好ましい。この理由は後述する。
ｐｉｎダイオードにおけるｎ型層及びｐ型層とｉ型層との相違点は、実効的なドーパントの濃度にある。メモリセル１個当たりのドーパントの数が平均して１個未満であれば、この部分の導電型はｉ型であるといえる。そこで、ｐｉｎダイオードにおけるｎ型層とｉ型層との界面、又はｐ型層とｉ型層との界面を特定するためには、上下方向に沿ってドーパントの濃度プロファイルを取得し、メモリセル１個当たりのドーパント数が平均１個となるようなドーパント濃度をとる位置を特定すればよい。具体的には、例えば、二次イオン質量分析法（ＳＩＭＳ）を用いて面積が数百μｍ２程度の比較的大きな領域を分析し、ｐｉｎダイオードの上下方向におけるドーパント濃度のプロファイルを取得する。一辺の長さが数十ｎｍ程度のメモリセルの場合、メモリセル１個当たりのドーパント数が平均１個となるようなドーパント濃度は、１０×１０ １７ ｃｍ−３程度である。従って、上述のプロファイルにおいてドーパント濃度がこの値となった位置が、ｎ型層又はｐ型層とｉ型層との界面である。
一方、メモリセル部１３においては、ワード線ＷＬ、ビット線ＢＬ、ｐｉｎダイオード２２及びピラー１６等は、絶縁材料２７によって埋め込まれている。絶縁材料２７は、例えば、シリコン酸化物である。
次に、本実施形態の作用効果について説明する。
本実施形態においては、ｐｉｎダイオード２２Ｗの下部及びｐｉｎダイオード２２Ｂの下部がそれぞれワード線方向及びビット線方向に延びているため、上下方向から見て、ｐｉｎダイオード２２Ｗ及び２２Ｂの面積が大きい。このため、順方向電流が大きく、可変抵抗膜２４が低抵抗状態であるときにワード線ＷＬからビット線ＢＬに流れる電流が大きい。これにより、可変抵抗膜２４が低抵抗状態であるときの電流量と高抵抗状態であるときの電流量との差が大きく、読出動作のマージンが広い。この結果、メモリセルの誤動作を防止することができる。
また、後述の第２乃至第４の実施形態において詳細に説明するように、半導体記憶装置１の製造に際して、各ピラー１６は、上方からＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを行うことによって形成される。このとき、金属酸化物等からなる可変抵抗膜２４はエッチングが困難であるため、可変抵抗膜２４の形状は、下面が上面よりも広いテーパー状になり、ピラー１６における可変抵抗膜２４よりも下方の部分の太さは、可変抵抗膜２４よりも上方の部分の太さよりも太くなることが多い。本実施形態においては、ｐｉｎダイオード２２は常に可変抵抗膜２４よりも下方に配置されるため、可変抵抗膜２４よりも上方に配置する場合と比較して、上下方向から見た面積を大きくすることができる。これにより、順方向電流がより一層増大し、読出動作のマージンが広くなる。
更に、ダイオードをＲＩＥ等によって加工すると、加工面、すなわち、ダイオードの側面がプラズマに曝されてダメージを受け、欠陥が導入される。そして、この欠陥に電子がトラップされて固定電荷となり、順方向電流を減少させる。本実施形態においては、ｐｉｎダイオード２２の下部をライン状に形成しているため、ダイオード全体をピラー状に形成する場合と比較して、ダイオードの側面の面積が小さい。従って、ダイオードに導入される欠陥の総量が少なく、固定電荷が少なく、順方向電流が大きい。
更にまた、本実施形態においては、ダイオードをその下端までピラー状に加工する必要がないため、微細化が容易である。また、ピラーの加工に要する時間を短縮することができる。
本実施形態においては、ダイオードの上部はワード線方向及びビット線方向の双方に沿って分断してピラー状に成形し、ダイオードの下部はワード線方向及びビット線方向のうち一方向に沿ってのみ分断してライン状に成形している。ここで、ダイオードをピラー状に加工する際の掘込量によって、ピラー状に成形する上部とライン状に成形する下部との境界の位置、すなわち、ダイオードの上面における領域Ｂの上下方向の位置が変化するが、この領域Ｂの位置によって、ダイオードの特性が異なる。
領域Ｂの位置が高いほど、上述のダイオードの面積を大きくして順方向電流を増大させる効果及び欠陥を低減させて順方向電流を増大させる効果は大きくなる。また、領域Ｂがダイオードのｐｎ接合面よりも上方に位置していれば、ｐｎ接合面の面積が増えて逆方向電圧が分散される。この結果、ダイオードの逆方向耐圧が高くなり、書込動作及び消去動作のマージンが広くなる。
その反面、領域Ｂがダイオードのｐｎ接合面よりも上方に位置していると、ダイオードが延びる方向に沿ったリーク電流が増大し、誤動作が生じやすくなる。例えば、ｐｉｎダイオード２２Ｂの領域Ｂがｐｎ接合面よりも上方にあると、ｐｉｎダイオード２２Ｂの最上層であるｐ型層２２ｐを介してリーク電流が流れやすくなり、このｐｉｎダイオード２２Ｂにピラー１６を介して接続されたワード線ＷＬ同士が短絡しやすくなる。なお、ｐｉｎダイオード２２Ｂ上の中間電極膜２３が島状に分断されていないと、ワード線ＷＬ同士はほぼ確実に短絡する。
逆に、領域Ｂの位置が低いと、上述の順方向電流を増大させる効果はやや減少し、逆方向耐圧を向上させる効果は得られなくなる。しかし、ワード線ＷＬ同士及びビット線ＢＬ同士を電気的に確実に分離することができる。
そこで、本実施形態においては、領域Ｂの上下方向の位置は、ダイオードを構成する複数の層のうち、上から１番目の層と２番目の層との界面以下であり、且つ、この界面から３５ｎｍ下方の位置以上とする。すなわち、ｐｉｎダイオード２２Ｗについては、領域Ｂの位置はｎ型層２２ｎとｉ型層２２ｉとの界面から下方に０乃至３５ｎｍの位置とし、ｐｉｎダイオード２２Ｂについては、領域Ｂの位置はｐ型層２２ｐとｉ型層２２ｉとの界面から下方に０乃至３５ｎｍの位置とする。その理由は、ピラーを加工する際の加工ばらつきは目標位置に対して±１５ｎｍ程度であるところ、領域Ｂの上下方向の位置を上述の範囲内に位置させれば、領域Ｂを確実にｐｎ接合面よりも下方に位置させ、ワード線ＷＬ間の短絡及びビット線ＢＬ間の短絡を確実に防止でき、好ましいからである。
次に、本発明の第２の実施形態について説明する。
本実施形態は、半導体記憶装置の製造方法の実施形態である。
図５〜図１０は、本実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。
本実施形態において製造される半導体記憶装置の構成は、前述の第１の実施形態に係る半導体記憶装置の構成とほぼ同じである。
先ず、図５に示すように、シリコン基板１１の上面に駆動回路を形成する。次に、シリコン基板１１上に、駆動回路を埋め込むように層間絶縁膜１２を形成する。次に、層間絶縁膜１２上にバリアメタル３１を形成し、その上に導電膜２８を形成する。導電膜２８は、後の工程でワード線方向に沿って分断されてビット線ＢＬとなるものであるが、この時点ではまだ分断されておらず、ビット線方向及びワード線方向の双方に対して平行な平面をなす連続膜である。次に、導電膜２８上に下部電極膜２１Ｂ、ｐｉｎダイオード２２Ｂ、上部電極膜３２及びストッパ膜３３をこの順に形成する。ｐｉｎダイオード２２Ｂは、シリコンからなるｎ型層２２ｎ、ｉ型層２２ｉ及びｐ型層２２ｐ（いずれも、図２及び図３参照）をこの順に堆積させて形成する。ｐｉｎダイオード２２Ｂは、下方に向けて電流を流すダイオードである。
次に、ストッパ膜３３上に、例えばシリコン酸化物からなるハードマスク３４を形成する。次に、レジスト膜を成膜し、このレジスト膜をリソグラフィ法によってパターニングして、レジストパターン３５を形成する。メモリセル部１３（図１参照）が形成される予定の領域においては、レジストパターン３５のパターン形状はビット線加工用のパターンとし、具体的には、ビット線方向に延びるラインアンドスペース状とする。
次に、レジストパターン３５をマスクとしてＲＩＥを施し、ハードマスク３４を選択的に除去する。これにより、レジストパターン３５のパターン形状をハードマスク３４に転写する。
次に、図６に示すように、パターニングされたハードマスク３４（図５参照）をマスクとしてＲＩＥを施し、ストッパ膜３３、上部電極膜３２、ｐｉｎダイオード２２Ｂ、下部電極膜２１Ｂ、導電膜２８及びバリアメタル３１をこの順にエッチングし、層間絶縁膜１２の上層部までエッチングする。これにより、ストッパ膜３３、上部電極膜３２、ｐｉｎダイオード２２Ｂ、下部電極膜２１Ｂ、導電膜２８及びバリアメタル３１がワード線方向に沿って分断され、ビット線方向に延びるライン状に加工される。このとき、導電膜２８は、ワード線方向に沿って分断されて、ビット線方向に延びる複数本のビット線ＢＬとなる。
次に、エッチングにより除去された部分に絶縁材料２７を埋め込み、ストッパ膜３３をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施し、上面を平坦化する。これにより、ハードマスク３４を除去すると共に、ストッパ膜３３上に堆積された絶縁材料２７を除去し、ストッパ膜３３を露出させる。
次に、図７に示すように、残留したストッパ膜３３上に、下部電極膜３６、可変抵抗膜２４Ｂ、上部電極膜２５Ｂ及びストッパ膜２６Ｂを形成する。次に、ストッパ膜２６Ｂ上にハードマスク３７を堆積させ、その上にレジスト膜を成膜し、リソグラフィ法によりパターニングする。これにより、レジストパターン３８を形成する。メモリセル部１３（図１参照）が形成される予定の領域においては、レジストパターン３８のパターン形状はピラー加工用のパターンとし、具体的には、マトリクス状に配列された複数の円柱状のパターンとする。なお、レジストパターン３８のパターン形状を円柱状ではなく四角柱状とすれば、前述の第１の実施形態と同様な四角柱状のピラーが形成される。
次に、図８に示すように、ＲＩＥによりレジストパターン３８（図７参照）のパターン形状をハードマスク３７（図７参照）に転写した後、ハードマスク３７をマスクとしてＲＩＥを施し、ストッパ膜２６Ｂ、上部電極膜２５Ｂ、可変抵抗膜２４Ｂ、下部電極膜３６、ストッパ膜３３、上部電極膜３２及びｐｉｎダイオード２２Ｂの上部を、ワード線方向及びビット線方向の双方に沿って分断する。このとき、ＲＩＥの終端は、ｐｉｎダイオード２２Ｂの上面からｉ型層２２ｉの内部までの範囲とし、例えば、ｐ型層２２ｐとｉ型層２２ｉとの界面から、この界面から３５ｎｍ下方の位置までの範囲とする。その後、ハードマスク３７を除去する。
これにより、ｐｉｎダイオード２２Ｂの上部、上部電極膜３２、ストッパ膜３３、下部電極膜３６、可変抵抗膜２４Ｂ、上部電極膜２５Ｂ及びストッパ膜２６Ｂがこの順に積層されたピラー１６が形成される。上下方向から見て、ピラー１６は、ビット線方向及びワード線方向に沿ってマトリクス状に且つ相互に離隔して配列される。なお、ダイオードの上部電極膜３２、ストッパ膜３３及び可変抵抗膜の下部電極膜３６からなる積層膜は、前述の第１の実施形態における中間電極膜２３Ｂ（図２参照）に相当する。また、可変抵抗膜２４Ｂは加工が困難であるためテーパー状となり、ピラー１６における可変抵抗膜２４Ｂよりも下方の部分は、可変抵抗膜２４Ｂよりも上方の部分と比較して、直径が大きくなる場合がある。
次に、図９に示すように、ＲＩＥにより除去した部分、すなわち、ピラー１６間に絶縁材料２７を埋め込み、上面をＣＭＰにより平坦化する。
次に、図１０に示すように、ピラー１６上に、導電膜２９、下部電極膜２１Ｗ、ｐｉｎダイオード２２Ｗ、上部電極膜３９及びストッパ膜４０をこの順に形成する。導電膜２９は後の工程においてビット線方向に沿って分断されてワード線ＷＬとなるものであるが、この時点ではまだ分断されておらず、平面状の連続膜である。また、ｐｉｎダイオード２２Ｗの形成に際しては、シリコンからなるｐ型層２２ｐ、ｉ型層２２ｉ及びｎ型層２２ｎをこの順に堆積させる。ｐｉｎダイオード２２Ｗは、上方に向けて電流を流すダイオードである。
次に、ストッパ膜４０上に、ハードマスク（図示せず）及びレジストパターン（図示せず）を形成する。レジストパターンのパターン形状はワード線加工用の形状とし、具体的にはワード線方向に延びるラインアンドスペース形状とする。そして、レジストパターンのパターン形状をハードマスクに転写した後、ＲＩＥを施し、ストッパ膜４０、上部電極膜３９、ｐｉｎダイオード２２Ｗ、下部電極膜２１Ｗ及び導電膜２９を、ビット線方向に沿って分断し、ワード線方向に延びるライン状に加工する。これにより、導電膜２９からワード線方向に延びる複数本のワード線ＷＬが形成される。その後、ＲＩＥによって除去された部分に絶縁材料２７を埋め込む。
以後、同様に、ピラー形成、ビット線加工、ピラー形成及びワード線加工を繰り返すことにより、メモリセル部１３（図１参照）を形成する。このとき、ピラー加工はダイオードの上部で終端させる。これにより、半導体記憶装置を製造する。
本実施形態によれば、前述の第１の実施形態と同様な構成の半導体記憶装置を製造することができる。このとき、ピラー１６の加工をダイオードの上部で終端させ、ダイオードの下部はライン状に残しているため、ダイオード全体をピラー状に形成する場合と比較して、加工が容易であり、加工コストが低い。また、ダイオードの加工面の面積が小さいため、導入される欠陥の総量が少なくなり、ダイオードの順方向電流を確保することができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
本実施形態は、半導体記憶装置の製造方法の実施形態である。
図１１〜図１６は、本実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。
本実施形態は、前述の第２の実施形態と比較して、ダイオードとしてｐｉｎダイオードではなくショットキーダイオードを形成する点が異なっている。
先ず、図１１に示すように、前述の第２の実施形態と同様な方法により、シリコン基板１１の上面に駆動回路を形成し、この駆動回路を埋め込むように層間絶縁膜１２を形成する。そして、層間絶縁膜１２上に、バリアメタル３１、導電膜２８及び下部電極膜２１Ｂをこの順に形成する。
次に、下部電極膜２１Ｂ上にシリコン層６２ｓ及び金属層６２ｍをこの順に堆積させることにより、ショットキーダイオード６２Ｂを形成する。ここで、ショットキーダイオード６２Ｂはｎ型ショットキーダイオードとして形成する。これは、通常のシリコンダイオードで言えば、導電型が上からｐｉｎであり、下方に向けて電流を流すダイオードに相当する。具体的には、シリコン層６２ｓは、例えばリン（Ｐ）又はヒ素（Ａｓ）等のドナーとなる不純物を導入したｎ型ポリシリコンを堆積させることにより形成する。また、金属層６２ｍは、例えば、プラチナ（Ｐｔ）、タンタルナイトライド（ＴａＮ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、チタンナイトライド（ＴｉＮ）又はチタンシリサイド（ＴｉＳｉ２）により形成する。
その後、ショットキーダイオード６２Ｂ上にストッパ膜３３を形成する。そして、前述の第２の実施形態と同様な方法により、ハードマスク３４及びレジストパターン３５を形成する。レジストパターン３５のパターン形状はビット線加工用のパターンとし、ビット線方向に延びるラインアンドスペース状のパターンとする。
以後の処理は、前述の第２の実施形態と同様である。すなわち、図１２に示すように、レジストパターン３５（図１１参照）のパターン形状をハードマスク３４（図１１参照）に転写した後、ハードマスク３４をマスクとしてＲＩＥを施し、ストッパ膜３３、金属層６２ｍ、シリコン層６２ｓ、下部電極膜２１Ｂ、導電膜２８、バリアメタル３１及び層間絶縁膜１２の上層部を選択的に除去する。これにより、これらの膜がワード線方向に沿って分断されて、ビット線方向に延びるライン状に加工される。このとき、導電膜２８から複数本のビット線ＢＬが形成される。次に、エッチングにより除去された部分に絶縁材料２７を埋め込み、ストッパ膜３３をストッパとしてＣＭＰを施し、上面を平坦化する。
次に、図１３に示すように、ストッパ膜３３上に下部電極膜３６、可変抵抗膜２４Ｂ、上部電極膜２５Ｂ及びストッパ膜２６Ｂをこの順に形成し、その上にハードマスク３７及びレジストパターン３８を形成する。レジストパターン３８のパターン形状は、ピラー加工用の形状とし、例えば、マトリクス状に配列された円柱状のパターンとする。
次に、図１４に示すように、レジストパターン３８（図１３参照）のパターン形状が転写されたハードマスク３７（図１３参照）をマスクとしてＲＩＥを施し、ストッパ膜２６Ｂ、上部電極膜２５Ｂ、可変抵抗膜２４Ｂ、下部電極膜３６、ストッパ膜３３及びショットキーダイオード６２Ｂの上部を選択的に除去する。これにより、これらの膜がワード線方向及びビット線方向の双方に沿って分断され、ピラー状に加工される。このとき、ＲＩＥの終端は、ショットキーダイオード６２Ｂの金属層６２ｍとシリコン層６２ｓとの界面よりも下方の位置とする。これにより、金属層６２ｍをワード線方向及びビット線方向の双方に沿って確実に分断することができる。例えば、ＲＩＥの終端は、金属層６２ｍとシリコン層６２ｓとの界面から下方に０〜３５ｎｍの位置とする。その後、ハードマスク３７を除去する。これにより、ピラー１６が形成される。
次に、図１５に示すように、ピラー１６間に絶縁材料２７を埋め込み、上面をＣＭＰにより平坦化する。
次に、図１６に示すように、ピラー１６上に、導電膜２９、下部電極膜２１Ｗ、ショットキーダイオード６２Ｗ及びストッパ膜４０をこの順に形成する。このとき、ショットキーダイオード６２Ｗは、シリコン層６２ｓ及び金属層６２ｍをこの順に堆積させることにより、ｐ型ショットキーダイオードとして形成する。これは、通常のシリコンダイオードで言えば、導電型が上からｎｉｐであり、上方に向けて電流を流すダイオードに相当する。具体的には、シリコン層６２ｓは、例えばボロン（Ｂ）等のアクセプタとなる不純物を導入したｐ型ポリシリコンを堆積させることにより形成する。また、金属層６２ｍは、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）又はタンタル（Ｔａ）により形成する。
次に、ストッパ膜４０上にハードマスク（図示せず）を形成して、ワード線加工用のパターン形状にパターニングする。そして、これをマスクとしてＲＩＥを施し、ストッパ膜４０、金属層６２ｍ、シリコン層６２ｓ、下部電極膜２１Ｗ及び導電膜２９を、ビット線方向に沿って分断し、ワード線方向に延びるライン状に加工する。これにより、導電膜２９から複数本のワード線ＷＬが形成される。その後、ＲＩＥによって除去された部分に絶縁材料２７を埋め込む。
以後、同様に、ピラー形成、ビット線加工、ピラー形成及びワード線加工を繰り返すことにより、メモリセル部を形成する。このとき、ショットキーダイオードは、下側に半導体層が配置され上側に金属層が配置されるように形成し、ピラーの加工はショットキーダイオードのシリコン層の内部で終端させる。これにより、本実施形態に係る半導体記憶装置が製造される。上述の各工程における上記以外の条件は、前述の第２の実施形態と同様である。
本実施形態によれば、ダイオードとしてショットキーダイオードを設けた半導体記憶装置を製造することができる。本実施形態における上記以外の作用効果は、前述の第１及び第２の実施形態と同様である。
次に、本発明の第４の実施形態について説明する。
本実施形態は、半導体記憶装置の製造方法の実施形態である。
図１７〜図２２は、本実施形態に係る半導体記憶装置の製造方法を例示する工程斜視図である。
なお、本実施形態においては、前述の第１の実施形態と同様に、ダイオードとしてはｐｉｎダイオードを形成するが、その加工方法が前述の第１の実施形態とは異なっている。
先ず、図１７に示すように、シリコン基板１１の上面に駆動回路を形成し、この駆動回路を埋め込むように、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２上に、バリアメタル３１、導電膜２８、下部電極膜２１Ｂ、ｐｉｎダイオード２２Ｂ、中間電極膜２３Ｂ、可変抵抗膜２４Ｂ、上部電極膜２５Ｂ及びストッパ膜２６Ｂをこの順に形成する。ｐｉｎダイオード２２Ｂの形成に際しては、シリコンからなるｎ型層２２ｎ、ｉ型層２２ｉ及びｐ型層２２ｐをこの順に堆積させる。この時点では、これらの膜はまだ分断されておらず、いずれもビット線方向及びワード線方向の双方に対して平行な平面をなす連続膜である。
その後、ストッパ膜２６Ｂ上にハードマスク３４を形成する。次に、レジスト膜を成膜し、このレジスト膜をリソグラフィ法によってパターニングして、レジストパターン３５を形成する。メモリセル部１３（図１参照）が形成される予定の領域においては、レジストパターン３５のパターン形状はビット線加工用のパターン形状とし、具体的には、ビット線方向に延びるラインアンドスペース状とする。そして、レジストパターン３５をマスクとしてＲＩＥを施し、レジストパターン３５のパターン形状をハードマスク３４に転写する。
次に、図１８に示すように、パターニングされたハードマスク３４をマスクとしてＲＩＥを施し、ストッパ膜２６Ｂ、上部電極膜２５Ｂ、可変抵抗膜２４Ｂ、中間電極膜２３Ｂ、ｐｉｎダイオード２２Ｂ、下部電極膜２１Ｂ、導電膜２８及びバリアメタル３１を選択的に除去し、層間絶縁膜１２の上層部も選択的に除去する。これにより、これらの膜をワード線方向に沿って分断し、ビット線方向に延びるライン状に加工する。これにより、導電膜２８から複数本のビット線ＢＬが形成される。
次に、図１９に示すように、エッチングにより除去された部分に絶縁材料２７を埋め込み、ストッパ膜２６ＢをストッパとしてＣＭＰを施し、上面を平坦化する。
次に、図２０に示すように、ストッパ膜２６Ｂ上に、導電膜２９、下部電極膜２１Ｗ、ｐｉｎダイオード２２Ｗ、中間電極膜２３Ｗ、可変抵抗膜２４Ｗ、上部電極膜２５Ｗ及びストッパ膜２６Ｗをこの順に形成する。ここで、ｐｉｎダイオード２２Ｗは、ｐ型層２２ｐ、ｉ型層２２ｉ及びｎ型層２２ｎをこの順に堆積させて形成する。次に、ストッパ膜２６Ｗ上に、ハードマスク４４及びレジストパターン４５を形成する。レジストパターン４５のパターン形状はワード線加工用のパターン形状とし、具体的には、ワード線方向に延びるラインアンドスペース状とする。
次に、図２１に示すように、レジストパターン４５のパターン形状をハードマスク４４に転写した後、ハードマスク４４をマスクとしてＲＩＥを施し、ストッパ膜２６Ｗ、上部電極膜２５Ｗ、可変抵抗膜２４Ｗ、中間電極膜２３Ｗ、ｐｉｎダイオード２２Ｗ、下部電極膜２１Ｗ、導電膜２９、ストッパ膜２６Ｂ、上部電極膜２５Ｂ、可変抵抗膜２４Ｂ、中間電極膜２３Ｂを選択的に除去し、続けてｐｉｎダイオード２２Ｂの上部も選択的に除去する。このとき、ＲＩＥの終点は、例えば、ｐｉｎダイオード２２Ｂのｐ型層２２ｐとｉ型層２２ｉとの界面から下方に０〜３５ｎｍの範囲にある位置とする。その後、図２２に示すように、ＲＩＥによって除去された部分に絶縁材料２７を埋め込み、上面を平坦化する。
これにより、ストッパ膜２６Ｗから導電膜２９（図２１参照）までの部分は、ビット線方向に沿って分断され、ワード線方向に延びるライン状に加工される。このとき、導電膜２９は複数本のワード線ＷＬとなる。また、ストッパ膜２６Ｂから中間電極膜２３Ｂまでの部分は、図１８に示すＲＩＥによって既にワード線方向に沿って分断されているが、今回のＲＩＥによってビット線方向に沿っても分断され、その結果、上下方向に延びる四角柱形のピラーとなる。更に、ｐｉｎダイオード２２Ｂの上部もピラー状に加工される。これに対して、ｐｉｎダイオード２２Ｂの下部はビット線方向に延びるライン状の形状が維持される。
次に、図１７に示す工程と同様なプロセスにより、ストッパ膜２６Ｗ上に、導電膜２８、ｐｉｎダイオード２２Ｂ、可変抵抗膜２３Ｂ等を積層させ、ＲＩＥを施し、ワード線方向に沿って分断する。このとき、ＲＩＥの終端はｐｉｎダイオード２２Ｗの上部とする。これにより、可変抵抗膜２３Ｂ、ｐｉｎダイオード２２Ｂ及び導電膜２８はビット線方向に延びるライン状に加工される。また、ビット線ＢＬよりも下方に積層された可変抵抗膜２３Ｗ等は、図２１に示す工程において既にワード線方向に延びるライン状に加工されているため、本工程においてはピラー状となる。
以後、同様に、ワード線となる導電膜、ｐｉｎダイオード、可変抵抗膜、ビット線となる導電膜、ｐｉｎダイオード、可変抵抗膜を順次堆積させながら、対象物をワード線方向に沿って分断するエッチングと、ビット線方向に沿って分断するエッチングとを、上下方向のエッチング領域が可変抵抗膜の近傍において重なり合うように実施していくことにより、ワード線及びビット線がそれぞれライン状に加工されると共に、可変抵抗膜がマトリクス状に加工される。これにより、本実施形態に係る半導体記憶装置が製造される。上述の各工程における上記以外の条件は、前述の第２の実施形態と同様である。
本実施形態によれば、前述の第２の実施形態と比較して、ピラーを形成するためのリソグラフィが不要となるため、露光の回数を減らすことができる。これにより、半導体記憶装置の製造コストを低減することができる。本実施形態における上記以外の作用効果は、前述の第１及び第２の実施形態と同様である。
なお、本実施形態においては、ダイオードとしてｐｉｎダイオードを形成する例を示したが、前述の第３の実施形態のように、ショットキーダイオードを形成してもよい。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１ 半導体記憶装置、１１ シリコン基板、１２ 層間絶縁膜、１３ メモリセル部、１４ ワード線配線層、１５ ビット線配線層、１６ ピラー、２１Ｂ、２１Ｗ 下部電極膜、２２Ｂ、２２Ｗ ｐｉｎダイオード、２２ｉ ｉ型層、２２ｎ ｎ型層、２２ｐ ｐ型層、２３Ｂ、２３Ｗ 中間電極膜、２４Ｂ、２４Ｗ 可変抵抗膜、２５Ｂ、２５Ｗ 上部電極膜、２６Ｂ、２６Ｗ ストッパ膜、２７ 絶縁材料、２８、２９ 導電膜、３１ バリアメタル、３２ 上部電極膜、３３ ストッパ膜、３４ ハードマスク、３５ レジストパターン、３６ 下部電極膜、３７ ハードマスク、３８ レジストパターン、３９ 上部電極膜、４０ ストッパ膜、４４ ハードマスク、４５ レジストパターン、６２Ｂ、６２Ｗ ショットキーダイオード、６２ｍ 金属層、６２ｓ シリコン層、Ａ 可変抵抗膜の直下域、Ｂ 直下域以外の領域、ＢＬ ビット線、ＷＬ ワード線

Claims (7)

  1. 基板と、
    第１の方向に延びる複数本の第１の電位供給線からなる第１の配線層と、
    前記第１の方向に対して交差する第２の方向に延びる複数本の第２の電位供給線からなる第２の配線層と、
    前記第１の電位供給線と前記第２の電位供給線との間に配置された可変抵抗膜と、
    前記可変抵抗膜を挟む前記第１の電位供給線及び前記第２の電位供給線のうち前記基板側に配置された電位供給線と前記可変抵抗膜との間に配置され、前記基板側に配置された電位供給線に沿って延び、前記第１の電位供給線から前記第２の電位供給線に向かう方向に電流を流すダイオードと、
    前記可変抵抗膜を挟む前記第１の電位供給線及び前記第２の電位供給線のうち前記基板の反対側に配置された電位供給線と前記可変抵抗膜との間に配置された上部電極膜と、
    を備え、
    前記第１の配線層及び前記第２の配線層は前記基板上において交互に積層されており、
    前記ダイオードの上面における前記可変抵抗膜の直下域以外の領域は、前記直下域よりも下方に位置しており、
    前記ダイオードの太さは前記上部電極膜の太さよりも太いことを特徴とする半導体記憶装置。
  2. 前記ダイオードは、上下方向に積層され電気的性質が相互に異なる複数の層を有し、
    前記複数の層のうち上から２番目の層の厚さは３５ｎｍよりも厚く、
    前記ダイオードの上面における前記直下域以外の領域の上下方向の位置は、前記複数の層のうち上から１番目の層と２番目の層との界面以下であり、且つ、前記界面から３５ｎｍ下方の位置以上であることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記ダイオードは、ｐｉｎダイオード、又は、上側に金属層が配置され下側に半導体層が配置されたショットキーダイオードであることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 基板上に第１の導電膜を形成する工程と、
    前記第１の導電膜上に下方に向けて電流を流す第１のダイオードを形成する工程と、
    前記第１の導電膜及び前記第１のダイオードを第１の方向に沿って分断する工程と、
    前記第１のダイオード上に第１の可変抵抗膜を形成する工程と、
    前記第１のダイオードの上部及び前記第１の可変抵抗膜を前記第１の方向及び前記第１の方向に対して交差する第２の方向の双方に沿って分断する工程と、
    前記第１の可変抵抗膜上に第２の導電膜を形成する工程と、
    前記第２の導電膜上に上方に向けて電流を流す第２のダイオードを形成する工程と、
    前記第２の導電膜及び前記第２のダイオードを前記第２の方向に沿って分断する工程と、
    前記第２のダイオード上に第２の可変抵抗膜を形成する工程と、
    前記第２のダイオードの上部及び前記第２の可変抵抗膜を前記第１の方向及び前記第２の方向の双方に沿って分断する工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  5. 基板上に第１の導電膜を形成する工程と、
    前記第１の導電膜上に下方に向けて電流を流す第１のダイオードを形成する工程と、
    前記第１のダイオード上に第１の可変抵抗膜を形成する工程と、
    前記第１の導電膜、前記第１のダイオード及び前記第１の可変抵抗膜を第１の方向に沿って分断する第１分断工程と、
    前記第１の可変抵抗膜上に第２の導電膜を形成する工程と、
    前記第２の導電膜上に上方に向けて電流を流す第２のダイオードを形成する工程と、
    前記第２のダイオード上に第２の可変抵抗膜を形成する工程と、
    前記第１のダイオードの上部、前記第１の可変抵抗膜、前記第２の導電膜、前記第２のダイオード及び前記第２の可変抵抗膜を、前記第１の方向に対して交差する第２の方向に沿って分断する第２分断工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  6. 前記第１のダイオードを形成する工程は、半導体材料からなるｎ型層、ｉ型層及びｐ型層をこの順に堆積させる工程を有し、
    前記第２のダイオードを形成する工程は、半導体材料からなるｐ型層、ｉ型層及びｎ型層をこの順に堆積させる工程を有し、
    前記第２分断工程は、前記第１のダイオードの上面から前記ｉ型層の内部までの範囲を終端としてエッチングを施す工程を有する
    ことを特徴とする請求項５記載の半導体記憶装置の製造方法。
  7. 前記第２分断工程において、前記第１のダイオードの下部は分断しないことを特徴とする請求項５記載の半導体記憶装置の製造方法。
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