KR101099817B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 메모리 장치는 실리콘 기판 상에 교대로 적층된 워드선 방향으로 연장되는 복수의 워드선을 가지는 워드선 배선층과, 비트선 방향으로 연장되는 복수의 비트선을 가지는 비트선 배선층을 포함한다. 가변 저항막은 워드선과 비트선 사이에 배치된다. 워드선과 가변 저항막 사이에는 워드선 방향으로 연장되는 제1 pin 다이오드가 구비되고, 비트선과 가변 저항막 사이에는 비트선 방향으로 연장되는 제2 pin 다이오드가 구비된다. pin 다이오드의 상면에서의 가변 저항막의 바로 아래 영역 이외의 영역은 그 바로 아래 영역보다 하방에 위치된다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 가변 저항막을 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
<관련출원의 상호 참조>
본 출원은 2009년 1월 9일에 출원된 일본 우선권 특허 출원 2009-003904호에 기초한 우선권의 이익을 주장하며, 그 전체 내용은 본원에서 원용된다.
고속이며 대용량의 비휘발성 메모리를 실현하기 위해서 플래시 메모리, MRAM(자기 저항 랜덤 액세스 메모리) 및 FeRAM(강유전체 RAM)를 포함한 다양한 비휘발성 메모리가 개발되었다. 이러한 맥락에서, 최근까지, 특정한 금속 산화물 재료에 전압을 인가하면, 그 때의 상태와 전압에 따라, 저저항(low-resistance) 상태와 고저항(high-resistance) 상태의 2 가지 상태를 나타내는 현상이 발견되었다. 이 현상을 이용하여 신규한 비휘발성 메모리 및 ReRAM(Resistance Random Access Memory;저항 변화형 메모리)가 제안되어 주목을 받고 있다.
ReRAM을 실제로 제품화하기 위한 장치 구조로서, 메모리 셀의 집적도를 향상시키기 위해서, 각각이 서로 평행한 복수의 워드선을 구비한 배선층과 각각이 서로 평행한 복수의 비트선을 구비한 배선층이 메모리 셀을 동작시키기 위한 주변 회로 상에 교대로 적층되고, 각 메모리 셀이 1개의 워드선과 1개의 비트선의 사이에 접속되는 3차원의 크로스 포인트(cross-point) 구조가 제안되었다(예를 들어, 일본 특허 공표 제2005-522045호 공보 참조).
3차원의 크로스 포인트 구조의 ReRAM에서는, 1개의 워드선과 1개의 비트선을 선택하여 이들 사이에 접속된 1개의 메모리 셀에 선택적으로 전압을 인가함으로써 메모리 셀에 구비된 가변 저항 소자의 저항 상태를 제어하여 데이터를 기입한다. 각 메모리 셀에 일정한 전압을 인가하고 그것을 통해 흐르는 전류량을 측정함으로써, 가변 저항 소자의 저항 상태를 검출하여 기입된 데이터를 판독한다.
이 경우, 기입 동작에서, 예를 들어, 선택된 1개의 비트선에 +5V의 전위를 인가하고, 선택된 1개의 워드선에 OV의 전위를 인가함으로써, 이들 사이에 접속된 메모리 셀에 +5V의 전압이 인가된다. 여기에서, 선택된 비트선과 비(非)선택된 워드선 사이의 메모리 셀 및 선택된 워드선과 비선택된 비트선 사이의 메모리 셀에 전압이 인가되는 것을 피하기 위해서, 비선택된 비트선에는 선택된 워드선과 같이 OV의 전위를 인가하고, 비선택된 워드선에는 선택된 비트선과 같이 +5V의 전위를 인가한다. 그러나, 이것은 불행히도 비선택된 비트선과 비선택된 워드선 사이에 접속된 메모리 셀에 -5V의 전압이 인가되는 결과를 초래한다.
이러한 문제점을 해결하기 위해서, 각 메모리 셀은 비트선으로부터 워드선으로 순방향을 갖는 다이오드를 구비한다. 따라서, 선택된 메모리 셀에서는, 다이오드에 순방향의 전압이 인가되고, 가변 저항 소자에 전압이 인가된다. 이에 반해, 비선택된 워드선과 비선택된 비트선 사이에 접속된 비선택된 메모리 셀에서는, 다이오드에 역방향의 전압이 인가되고, 가변 저항 소자에 전압이 인가되지 않는다.
그러나, 메모리 셀에 다이오드를 구비함에 의해, 다이오드를 통과하는 순방향의 전류가 작아 가변 저항 소자가 고저항 상태일 때 흐르는 전류량과 저저항 상태일 때 흐르는 전류량 간의 차가 작아지게 되고, 이는 판독 동작의 마진(margin)이 좁아지는 문제점을 야기한다.
본 발명의 제1 양태에 따르면, 기판; 제1 방향으로 연장되는 복수의 제1 전위 공급선을 포함하는 제1 배선층; 제1 방향에 대하여 교차하는 제2 방향으로 연장되는 복수의 제2 전위 공급선을 포함하는 제2 배선층; 제1 전위 공급선과 제2 전위 공급선 사이에 배치된 가변 저항막; 및 가변 저항막이 개재되어 있는 제1 전위 공급선 및 제2 전위 공급선 중 기판에 근접 배치된 전위 공급선과 가변 저항막 사이에 배치되고, 기판에 근접 배치된 전위 공급선을 따라 연장되고 제1 전위 공급선으로부터 제2 전위 공급선을 향하는 방향으로 전류가 흐르게 하는 다이오드를 포함하고, 제1 배선층 및 제2 배선층은 기판 상에 교대로 적층되고, 다이오드의 상면(upper surface)에서의 가변 저항막의 바로 아래(imediately underlying) 영역 이외의 영역은, 모두 바로 아래 영역보다 하방에 위치하는 반도체 메모리 장치가 제공된다.
본 발명의 다른 양태에 따르면, 기판 상에 제1 도전막을 형성하는 공정; 제1 도전막 상에 하방을 향해서 전류가 흐르도록 구성된 제1 다이오드를 형성하는 공정; 제1 도전막 및 제1 다이오드를 제1 방향을 따라 분단하는 공정; 제1 다이오드 상에 제1 가변 저항막을 형성하는 공정; 제1 다이오드의 상부 및 제1 가변 저항막을 제1 방향 및 제1 방향에 대하여 교차하는 제2 방향의 양방향을 따라 분단하는 공정; 제1 가변 저항막 상에 제2 도전막을 형성하는 공정; 제2 도전막 상에 상방을 향해서 전류가 흐르도록 구성된 제2 다이오드를 형성하는 공정; 제2 도전막 및 제2 다이오드를 제2 방향을 따라 분단하는 공정; 제2 다이오드 상에 제2 가변 저항막을 형성하는 공정; 및 제2 다이오드의 상부 및 제2 가변 저항막을 제1 방향 및 제2 방향의 양방향을 따라 분단하는 공정을 포함하는 반도체 메모리 장치의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 기판 상에 제1 도전막을 형성하는 공정; 제1 도전막 상에 하방을 향해서 전류가 흐르도록 구성된 제1 다이오드를 형성하는 공정; 제1 다이오드 상에 제1 가변 저항막을 형성하는 공정; 제1 도전막, 제1 다이오드 및 제1 가변 저항막을 제1 방향을 따라 분단하는 공정; 제1 가변 저항막 상에 제2 도전막을 형성하는 공정; 제2 도전막 상에 상방을 향해서 전류가 흐르도록 구성된 제2 다이오드를 형성하는 공정; 제2 가변 저항막을 제2 다이오드 상에 형성하는 공정; 및 제1 다이오드의 상부, 제1 가변 저항막, 제2 도전막, 제2 다이오드 및 제2 가변 저항막을 제1 방향에 대하여 교차하는 제2 방향을 따라 분단하는 공정을 포함하는 반도체 메모리 장치의 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시하는 사시도이다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 일부를 도시하는 사시도이다.
도 3은 도 1에 나타낸 반도체 메모리 장치의 일부를 도시하는 횡단면도이다.
도 4는 도 3에 해당하는 회로도이다.
도 5 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시하는 공정 사시도이다.
도 11 내지 도 16은 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시하는 공정 사시도이다.
도 17 내지 도 22는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시하는 공정 사시도이다.
이하, 도면을 참조하면서, 본 발명의 실시예에 대해서 설명한다.
우선, 본 발명의 제1 실시예에 대해서 설명한다.
본 실시예에 따른 반도체 메모리 장치는 저항 변화형 메모리(ReRAM)이다.
도 1은 본 실시예에 따른 반도체 메모리 장치를 도시하는 사시도이다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 일부를 도시하는 사시도이다.
도 3은 도 1에 나타낸 반도체 메모리 장치의 일부를 도시하는 횡단면도이다.
도 4는 도 3에 해당하는 회로도이다.
도 1에 나타낸 바와 같이, 본 실시예에 따른 반도체 메모리 장치(1)는 실리콘 기판(11)을 포함한다. 반도체 메모리 장치(1)의 구동 회로(도시되지 않음)는 실리콘 기판(11)의 상부 내에 그리고 상면 상에 형성된다. 실리콘 기판(11) 상에는 구동 회로를 매립하도록 예컨대 실리콘 산화물을 포함하는 층간 절연막(12)이 구비되며, 층간 절연막(12) 상에는 메모리 셀부(13)가 구비된다.
메모리 셀부(13)에서는, 각각이 실리콘 기판(11)의 상면에 평행한 방향(이하, "워드선 방향"이라 함)으로 연장되는 복수의 워드선 WL을 포함하는 워드선 배선층(14)과, 각각이 실리콘 기판(11)의 상면에 평행하며 워드선 방향에 대하여 교차, 예를 들어 직교하는 방향(이하, "비트선 방향"이라 함)으로 연장되는 복수의 비트선 BL을 포함하는 비트선 배선층(15)이, 절연층을 개재하여 교대로 적층된다. 워드선 WL 및 비트선 BL은 금속과 같은 도전체로 형성된다. 인접한 워드선들 WL, 인접한 비트선들 BL 및 워드선 WL과 비트선 BL은 서로 접하지 않는다. 각 워드선 WL과 각 비트선 BL이 최근접 배치되어 있는 부분에는 실리콘 기판(11)의 상면에 수직한 방향(이하, "수직 방향"이라 함)으로 연장되는 필러(16)가 구비된다.
도 2 및 도 3에 나타낸 바와 같이, 각 워드선 WL의 바로 위에 하부 전극막(21W)이 구비되고, 그 위에 pin 다이오드(22W)가 구비된다. pin 다이오드(22W)는 그 바로 아래의 워드선 WL을 따라 워드선 방향으로 연장되는 라인 형태이다. pin 다이오드(22W)는 예컨대 폴리실리콘으로 형성되고, 하부로부터 이 순서대로 적층된 n형층(22n), i형층(22i) 및 p형층(22p)을 포함한다. pin 다이오드(22W) 상에는, 중간 전극막(23W), 가변 저항막(ReRAM막;24W), 상부 전극막(25W) 및 스토퍼막(26W)이 이 순서대로 구비되고, 스토퍼막(26W)은 그 위에 배치된 비트선 BL에 접속된다. 즉, 워드선 WL과 그 바로 위에 배치된 비트선 BL 사이에는, 하부로부터 상부로, 하부 전극막(21W), pin 다이오드(22W), 중간 전극막(23W), 가변 저항막(24W), 상부 전극막(25W) 및 스토퍼막(26W)이 이 순서대로 직렬 배열된다.
각 비트선 BL의 바로 위에 하부 전극막(21B)이 구비되고, 그 위에 pin 다이오드(22B)가 구비된다. pin 다이오드(22B)는 그 바로 아래의 비트선 BL을 따라 비트선 방향으로 연장되는 라인 형태이다. pin 다이오드(22B)도 예컨대 폴리실리콘으로 형성되고, 하부로부터 이 순서대로 적층된 p형층(22p), i형층(22i) 및 n형층(22n)을 포함한다. pin 다이오드(22B) 상에는, 중간 전극막(23B), 가변 저항막(24B), 상부 전극막(25B) 및 스토퍼막(26B)이 이 순서대로 구비되고, 스토퍼막(26B)은 그 위에 배치된 워드선 WL에 접속된다. 즉, 비트선 BL과 그 바로 위에 배치된 워드선 WL 사이에, 하부로부터 상부로, 하부 전극막(21B), pin 다이오드(22B), 중간 전극막(23B), 가변 저항막(24B), 상부 전극막(25B) 및 스토퍼막(26B)이 이 순서대로 직렬 배열된다.
따라서, 도 4에 나타낸 바와 같이, pin 다이오드(22W 및 22B)(이하, 전체적으로 "pin 다이오드(22)"라 하고, 다른 구성 요소에도 동일하게 적용됨)는, 워드선 WL과 비트선 BL 사이에서, 비트선 BL으로부터 워드선 WL을 향하는 방향으로는 전류가 흐를 수 있지만, 워드선 WL으로부터 비트선 BL을 향하는 방향으로는 전류가 흐르지 않도록 하는 방향으로 접속된다. pin 다이오드(22)는 동일한 필러(16)에 속하는 가변 저항막(24)보다 하방, 즉 실리콘 기판(11)측 상에 배치된다.
하부 전극막(21), 중간 전극막(23), 상부 전극막(25)은 금속으로 형성되고, 스토퍼막(26)은 텅스텐(W)과 같은 보다 경질의 금속으로 형성된다.
가변 저항막(24)은 예컨대 적어도 2종류의 양이온 원소를 포함하는 복합 화합물과 같은 금속 산화물로 형성된다. 양이온 원소 중 적어도 1 종류는 전자가 불완전하게 채워진 d 궤도를 갖는 천이 원소이며, 인접한 양이온 원소들 사이의 최단 거리는 O.32 nm 이하이다. 구체적으로, 가변 저항막(24)은 화학식 AxMyXz로 나타내지는 재료로 이루어지고(이 때, A 및 M은 서로 다른 원소임), 이 재료는 스피넬(spinel) 구조(AM204), 이르메나이트(ilmenite) 구조(AMO3), 델라포사이트(delrafossite) 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트(wolframite) 구조(AMO4), 올리빈(olivine) 구조(A2MO4), 홀란다이트(hollandite) 구조(AxMO2), 람스델라이트(ramsdellite) 구조(AxMO4), 페로브스카이트(perovskite) 구조(AMO3)와 같은 결정 구조를 가진다. 예로서, A는 아연(Zn), M은 망간(Mn), X는 산소(0)이다. 대안적으로, 가변 저항막(24)은, 알루미늄(Al), 티타늄(Ti), 망간(Mn), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 니오븀(Nb), 하프늄(Hf), 탄탈륨(Ta) 및 텅스텐(W) 중에서 선택되는 적어도 1 종류의 금속을 포함하는 절연막이다.
pin 다이오드(22)의 상부와, 그 위에 적층된 중간 전극막(23), 가변 저항막(24), 상부 전극막(25) 및 스토퍼막(26)은 수직으로 연장되는 기둥 형태로 패터닝되어 필러(16)를 구성한다. 도 1 내지 도 3에 나타낸 예에서, 필러(16)는 사각기둥 형태이지만, 본 실시예는 이것에 한정되지 않는다. 예를 들어, 그것은 후술될 도 8 내지 도 10에 도시된 바와 같은 원기둥 형태일 수 있다.
한편, pin 다이오드(22W)의 하부는 그 바로 아래의 워드선 WL을 따라 워드선 방향으로 연장되어, 복수의 필러(16)의 바로 아래 영역을 연결하도록 연속적으로 배열된다. 마찬가지로, pin 다이오드(22B)의 하부는 그 바로 아래의 비트선 BL을 따라 비트선 방향으로 연장되어, 복수의 필러(16)의 바로 아래 영역을 연결하도록 연속적으로 배열된다. 따라서, pin 다이오드(22W 및 22B)의 상면에서의 가변 저항막(24)의 바로 아래 영역 A 이외의 영역 B는 가변 저항막(24)의 바로 아래 영역 A보다도 하방에 배치된다.
pin 다이오드(22)의 각 층의 두께는 예컨대 35 nm보다 두껍고, pin 다이오드(22)의 총 두께는 예컨대 200 nm이다. 양호하게는, 영역 B의 수직 방향의 위치는, pin 다이오드(22)를 구성하는 전기적 성질이 서로 다른 복수 층, 즉 p형층(22p), i형층(22i) 및 n형층(22n) 중 위에서부터 최상층과 제2 상층 사이의 계면보다 하방에 있고, 이 계면 하방의 35 nm 위치보다 상방에 있다. 즉, pin 다이오드(22W)에 있어서, 영역 B의 위치는, 양호하게는 최상층인 p형층(22p)과 제2 상층인 i형층(22i) 사이의 계면의 위치로부터 이 계면 하방의 35nm 위치까지의 범위 내에 있다. 그 이유를 후술하기로 한다.
pin 다이오드에서, n형층 및 p형층은 i형층과 실효적인 도펀트의 농도가 상이하다. 메모리 셀 당 도펀트의 수가 평균적으로 1개 미만이면, 이 부분은 i형 도전형을 가진다라고 할 수 있다. 따라서, pin 다이오드에서, 수직 방향을 따라 도펀트의 농도 프로파일을 취득하여, 메모리 셀 당 도펀트의 수가 평균 1개인 도펀트 농도를 가지는 위치를 특정함으로써, n형층과 i형층 사이의 계면 또는 p형층과 i형층 사이의 계면을 식별할 수 있다. 구체적으로, 예를 들어, 2차 이온 질량 분석법(SIMS)을 사용해서 면적이 대략 수 백 μm2 의 비교적 큰 영역을 분석하여, pin 다이오드의 수직 방향으로의 도펀트의 농도 프로파일을 취득한다. 대략 수 십 제곱 nm의 메모리 셀의 경우, 메모리 셀 당 도펀트의 수가 평균 1개인 도펀트의 농도는 대략 10×1017 cm- 3 이다. 따라서, 상술한 프로파일에서, 도펀트 농도가 이러한 값에 이르는 위치는 n형층 또는 p형층과 i형층 사이의 계면이다.
한편, 메모리 셀부(13)에서는, 워드선 WL, 비트선 BL, pin 다이오드(22) 및 필러(16) 등은 절연 재료(27)로 매립된다. 절연 재료(27)는 예컨대 실리콘 산화물이다.
다음으로, 본 실시예의 작용 효과에 대해서 설명한다.
본 실시예에서는, pin 다이오드(22W)의 하부 및 pin 다이오드(22B)의 하부가 각각 워드선 방향 및 비트선 방향으로 연장되는다. 따라서, 수직 방향으로 보면, pin 다이오드(22W 및 22B)의 면적은 크다. 이는 순방향 전류를 증가시켜, 가변 저항막(24)이 저저항 상태일 때 비트선 BL으로부터 워드선 WL으로 큰 전류가 흐른다. 이는 가변 저항막(24)이 저저항 상태일 때의 전류량과 고저항 상태일 때의 전류량의 차를 크게 하고, 판독 동작의 마진을 넓히는 결과를 가져온다. 그 결과, 메모리 셀의 오동작을 방지할 수 있다.
또한, 제2 내지 제4 실시예에서 상세히 후술되는 바와 같이, 반도체 메모리 장치(1)를 제조함에 있어, 각 필러(16)는 상방으로부터 RIE(반응성 이온 에칭)와 같은 이방성 에칭에 의해 형성된다. 여기에서, 예컨대 금속 산화물을 포함하는 가변 저항막(24)은 에칭이 곤란하다. 따라서, 가변 저항막(24)은 하면이 상면보다 넓은 테이퍼(taper) 형태이다. 따라서, 필러(16)에서의 가변 저항막(24)의 하방 부분은 가변 저항막(24)의 상방 부분보다 주로 측방으로 두껍다. 본 실시예에서, pin 다이오드(22)는 항상 가변 저항막(24)보다 하방에 배치된다. 따라서, 가변 저항막(24)의 상방에 배치되는 경우와 비교하여, 수직 방향으로 본 pin 다이오드의 면적을 크게 할 수 있다. 이는 순방향 전류를 보다 증가시키고, 판독 동작의 마진을 넓힌다.
또한, 다이오드를 RIE 등으로 가공하면 가공면, 즉, 다이오드의 측면이 플라즈마에 노출됨으로써 손상되고, 내부에 결함이 나타난다. 이러한 결함에 의해 전자들이 포획되어 고정 전하로서 기능하고, 이는 순방향 전류를 감소시킨다. 본 실시예에서, pin 다이오드(22)의 하부는 라인 형태이다. 따라서, 다이오드 전체가 필러 형태인 경우와 비교해서, 다이오드의 측면의 면적은 더 작다. 이는 다이오드에 나타나는 결함의 총량을 감소시킴으로써, 고정 전하를 감소시키고, 순방향 전류를 증가시킨다.
또한, 본 실시예에서는, 다이오드를 그 하단부까지 필러 형태로 가공할 필요가 없기 때문에 미세화가 용이하다. 또한, 필러를 가공하는데 필요한 시간을 단축시킬 수 있다.
본 실시예에서는, 다이오드의 상부를 워드선 방향 및 비트선 방향의 양방향을 따라 분단하여 필러 형태로 성형하고, 다이오드의 하부를 워드선 방향 및 비트선 방향 중 한 방향만을 따라 분단하여 라인 형태로 성형한다. 여기에서, 다이오드를 필러 형태로 가공하기 위해 파내는 양은 필러 형태로 성형하는 상부와 라인 형태로 성형하는 하부 사이의 경계, 즉, 다이오드의 상면의 영역 B의 수직 방향의 위치에 영향을 미친다. 이 영역 B의 위치에 따라 다이오드의 특성이 좌우된다.
영역 B의 위치가 높을수록, 다이오드의 면적을 크게 함으로써 상술된 순방향 전류를 증대시키는 효과 및 결함을 저감시킴으로써 상술된 순방향 전류를 증대시키는 효과가 커진다. 영역 B가 다이오드의 pn 접합 계면보다 상방에 위치하면, pn 접합 계면의 면적이 증가하여 역방향 전압이 분산된다. 이는 다이오드의 역방향 항복 전압(breakdown voltage)을 증가시키고, 기입 동작 및 소거 동작의 마진을 넓힌다.
그러나, 영역 B가 다이오드의 pn 접합 계면보다 상방에 위치하면, 다이오드의 연장 방향을 따른 누설 전류가 증가하고, 오동작이 발생하기 쉬워진다. 예를 들어, pin 다이오드(22B)의 영역 B가 pn 접합 계면보다 상방에 위치하면, pin 다이오드(22B)의 최상층인 n형층(22n)을 통해 누설 전류가 흐르기 쉬워져, 필러(16)를 통해 이러한 pin 다이오드(22B)에 접속된 워드선들 WL 간에 단락되기 쉬워진다. 여기에서, pin 다이오드(22B) 상의 중간 전극막(23)이 섬 형태로 분단되지 않으면, 워드선들 WL 간에 거의 확실하게 단락된다.
반면에, 영역 B의 위치가 하방에 위치하면, 상술된 순방향 전류를 증가시키는 효과가 다소 감소하고, 역방향의 항복 전압을 증가시키는 효과도 얻을 수 없다. 그러나, 워드선들 WL 간에 그리고 비트선들 BL 간에 전기적으로 확실하게 분리할 수 있다.
따라서, 본 실시예에서, 영역 B의 수직 방향의 위치는, pin 다이오드를 구성하는 복수의 층 중 최상층과 제2 상층 사이의 계면보다 하방이며, 이 계면 하방의 35 nm 위치보다 상방이다. 즉, pin 다이오드(22W)의 경우, 영역 B의 위치는 p형층(22p)과 i형층(22i) 사이의 계면 하방의 0 내지 35 nm의 범위 내에 위치되고, pin 다이오드(22B)의 경우, 영역 B의 위치는 n형층(22n)과 i형층(22i) 사이의 계면 하방의 0 내지 35 nm의 범위 내에 위치된다. 그 이유는 다음과 같다. 필러 가공시의 가공 편차는 목표 위치에 대해 대략 ±15 nm 정도이다. 이러한 맥락에서, 영역 B의 수직 방향의 위치를 상술한 범위 내에 위치시키면, 양호하게는, 영역 B가 확실하게 pn 접합 계면보다 하방에 위치될 수 있고, 워드선들 WL 간에 그리고 비트선들 BL 간에 단락을 확실하게 방지할 수 있다.
다음으로, 본 발명의 제2 실시예에 대해서 설명한다.
본 실시예는, 반도체 메모리 장치의 제조 방법에 관한 것이다.
도 5 내지 도 10은 본 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시하는 공정 사시도이다.
본 실시예에서 제조된 반도체 메모리 장치의 구성은 상술된 제1 실시예에 따른 반도체 메모리 장치의 구성과 전반적으로 동일하다.
우선, 도 5에 나타낸 바와 같이, 구동 회로가 실리콘 기판(11)의 상면에 형성된다. 다음으로, 구동 회로를 매립하도록 실리콘 기판(11) 상에 층간 절연막(12)이 형성된다. 다음으로, 층간 절연막(12) 상에 장벽 금속(31)이 형성되고, 그 위에 도전막(28)이 형성된다. 도전막(28)은, 이후의 공정에서 비트선 방향을 따라 분단되어 워드선 WL이 된다. 그러나, 이 시점에서는 도전막은 아직 분단되지 않고, 비트선 방향 및 워드선 방향의 양방향에 대하여 평행한 평면을 형성하는 연속막이다. 다음으로, 도전막(28) 상에, 하부 전극막(21W), pin 다이오드(22W), 상부 전극막(32) 및 스토퍼막(33)이 이 순서대로 형성된다. pin 다이오드(22W)를 형성함에 있어, 실리콘을 포함하는 n형층(22n), i형층(22i) 및 p형층(22p)(도 2 및 도 3 참조)이 이 순서대로 퇴적된다. pin 다이오드(22W)는 하방을 향해서 전류가 흐르는 다이오드이다.
다음으로, 스토퍼막(33) 상에는 예컨대 실리콘 산화물을 포함하는 하드 마스크(34)가 형성된다. 다음으로, 레지스트막이 형성되고, 이 레지스트막을 리소그래피법에 의해 레지스트 패턴(35)으로 패터닝한다. 메모리 셀부(13)(도 1 참조)가 형성될 영역에서, 레지스트 패턴(35)은 워드선 가공용의 패턴 구성, 구체적으로 워드선 방향으로 연장되는 라인 앤드 스페이스(line-and-space) 구성을 가진다.
다음으로, 레지스트 패턴(35)을 마스크로서 사용해서 RIE를 실시하여, 하드 마스크(34)를 선택적으로 제거한다. 따라서, 레지스트 패턴(35)의 패턴 구성은 하드 마스크(34)에 전사된다.
다음으로, 도 6에 나타낸 바와 같이, 패터닝된 하드 마스크(34)(도 5 참조)를 마스크로 사용해서 RIE를 실시하여, 스토퍼막(33), 상부 전극막(32), pin 다이오드(22W), 하부 전극막(21W), 도전막(28) 및 장벽 금속(31)을 이 순서대로 층간 절연막(12)의 상부에 이르기까지 에칭한다. 따라서, 스토퍼막(33), 상부 전극막(32), pin 다이오드(22W), 하부 전극막(21W), 도전막(28) 및 장벽 금속(31)이 비트선 방향을 따라 분단되어, 워드선 방향으로 연장되는 라인 형태로 가공된다. 이때, 도전막(28)은 비트선 방향을 따라 분단되어 워드선 방향으로 연장되는 복수의 워드선 WL이 된다.
다음으로, 에칭에 의해 제거된 부분에 절연 재료(27)가 매립되고, 스토퍼막(33)을 스토퍼로서 사용하는 CMP(화학적 기계 연마)에 의해 상면이 평탄화된다. 따라서, 하드 마스크(34)가 제거되고, 스토퍼막(33) 상에 퇴적된 절연 재료(27)가 제거되어, 스토퍼막(33)이 노출된다.
다음으로, 도 7에 나타낸 바와 같이, 남겨진 스토퍼막(33) 상에, 하부 전극막(36), 가변 저항막(24W), 상부 전극막(25W) 및 스토퍼막(26W)이 형성된다. 다음으로, 스토퍼막(26W) 상에 하드 마스크(37)가 퇴적되고, 그 위에 레지스트막이 형성되어, 리소그래피법에 의해 패터닝된다. 따라서, 레지스트 패턴(38)이 형성된다. 메모리 셀부(13)(도 1 참조)가 형성될 영역에서는, 레지스트 패턴(38)은 필러 형성용의 패턴 구성, 구체적으로 복수의 원기둥이 매트릭스 형태로 배열된 패턴을 가진다. 여기에서, 레지스트 패턴(38)이 원기둥 형태가 아니고 사각기둥 형태이면, 상기한 제1 실시예와 같은 사각기둥 필러가 형성된다.
다음으로, 도 8에 나타낸 바와 같이, RIE에 의해 레지스트 패턴(38)(도 7 참조)의 패턴 구성이 하드 마스크(37)(도 7 참조)에 전사된다. 그 후, 하드 마스크(37)를 마스크로 사용해서 RIE를 실시하여, 스토퍼막(26W), 상부 전극막(25W), 가변 저항막(24W), 하부 전극막(36), 스토퍼막(33), 상부 전극막(32) 및 pin 다이오드(22W)의 상부가 워드선 방향 및 비트선 방향의 양방향을 따라 분단된다. RIE의 종단은 pin 다이오드(22W)의 상면으로부터 i형층(22i)의 내부까지의 범위, 예컨대 p형층(22p)과 i형층(22i) 사이의 계면으로부터 이 계면 하방의 35 nm 위치까지의 범위 내에 있다. 그 다음, 하드 마스크(37)가 제거된다.
이에 따라 pin 다이오드(22W)의 상부, 상부 전극막(32), 스토퍼막(33), 하부 전극막(36), 가변 저항막(24W), 상부 전극막(25W) 및 스토퍼막(26W)이 이 순서대로 적층된 필러(16)를 형성한다. 수직 방향으로 보면, 필러(16)는 비트선 방향 및 워드선 방향을 따라 매트릭스 형태로 서로 이격되어 배열된다. 다이오드의 상부 전극막(32), 스토퍼막(33) 및 가변 저항막 아래의 하부 전극막(36)을 포함하는 다층막은 상기한 제1 실시예의 중간 전극막(23W)(도 2 참조)에 해당한다. 가변 저항막(24W)은 가공이 곤란하기 때문에 테이퍼 형태가 되고, 필러(16)에서의 가변 저항막(24W)의 하방 부분은 가변 저항막(24W)의 상방 부분보다 직경이 클 수도 있다.
다음으로, 도 9에 나타낸 바와 같이, RIE에 의해 제거된 부분, 즉, 필러(16)사이에 절연 재료(27)가 매립되고, CMP에 의해 상면이 평탄화된다.
다음으로, 도 10에 나타낸 바와 같이, 필러(16) 상에, 도전막(29), 하부 전극막(21B), pin 다이오드(22B), 상부 전극막(39) 및 스토퍼막(40)이 이 순서대로 형성된다. 도전막(29)은 이후의 공정에서 워드선 방향을 따라 분단되어 비트선 BL이 된다. 그러나, 도전막은 이 시점에서는 아직 분단되지 않고, 평면 형태의 연속막이다. pin 다이오드(22B)를 형성함에 있어, 실리콘을 포함하는 p형층(22p), i형층(22i) 및 n형층(22n)이 이 순서대로 퇴적된다. pin 다이오드(22B)는 상방을 향해서 전류가 흐르는 다이오드이다.
다음으로, 스토퍼막(40) 상에 하드 마스크(도시되지 않음) 및 레지스트 패턴(도시되지 않음)이 형성된다. 레지스트 패턴은 비트선 가공용의 패턴 구성, 구체적으로는 비트선 방향으로 연장되는 라인 앤드 스페이스 구성을 가진다. 레지스트 패턴의 패턴 구성은 하드 마스크에 전사된다. 그 후, RIE에 의해, 스토퍼막(40), 상부 전극막(39), pin 다이오드(22B), 하부 전극막(21B) 및 도전막(29)이 워드선 방향을 따라 분단되고, 비트선 방향으로 연장되는 라인 형태로 가공된다. 따라서, 비트선 방향으로 연장되는 복수의 비트선 BL이 도전막(29)으로부터 형성된다. 그 다음, RIE에 의해 제거된 부분에 절연 재료(27)가 매립된다.
다음으로, 하부 전극막(도시되지 않음), 가변 저항막(도시되지 않음), 상부 전극막(도시되지 않음) 및 스토퍼막(도시되지 않음)이 형성된다. 그 후, 도 8에 나타낸 공정에서와 같이, 복수의 원기둥이 매트릭스 형태로 배열된 하드 마스크가 형성되고, 이것을 마스크로 사용해서 RIE를 실시한다. 이 RIE의 종단은, pin 다이오드(22B)의 상면으로부터 i형층(22i)까지의 범위, 예컨대 n형층(22n)과 i형층(22i) 사이의 계면으로부터 이 계면 하방의 35 nm 위치까지의 범위 내에 있다. 따라서, 스토퍼막, 상부 전극막, 가변 저항막, 하부 전극막, 스토퍼막(40), 상부 전극막(39) 및 n형층(22n)의 전체 및 i형층(22i)의 상부 등의 pin 다이오드(22B)의 상부가, 비트선 방향 및 워드선 방향의 양방향을 따라 분단된다.
그 후, 마찬가지로, 필러 형성, 워드선 가공, 필러 형성 및 비트선 가공 순서를 반복하여, 메모리 셀부(13)(도 1 참조)를 형성한다. 여기에서, 필러 형성은 다이오드의 상부에서 종단된다. 따라서, 반도체 메모리 장치가 제조된다.
본 실시예에 따르면, 상기한 제1 실시예와 마찬가지의 구성을 가지는 반도체 메모리 장치가 제조될 수 있다. 여기에서, 필러(16)의 가공을 다이오드의 상부에서 종단시켜, 다이오드의 하부를 라인 형태로 남겨둔다. 따라서, 다이오드 전체가 필러 형태로 형성되는 경우와 비교하여, 가공이 보다 용이하고, 가공 비용이 보다 저렴하다. 또한, 다이오드의 가공면의 면적이 작다. 이는 나타나는 결함의 총량을 감소시키고, 다이오드의 순방향 전류를 확보할 수 있게 한다. 본 실시예의 앞서 말한 것 이외의 작용 효과는 상기한 제1 실시예와 동일하다.
다음으로, 본 발명의 제3 실시예에 대해 설명한다.
본 실시예는, 반도체 메모리 장치의 제조 방법에 관한 것이다.
도 11 내지 도 16은 본 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시하는 공정 사시도이다.
본 실시예는, 형성된 다이오드가 pin 다이오드가 아닌 쇼트키(Schottky) 다이오드라는 점에서 상기한 제2 실시예와 상이하다.
우선, 도 11에 나타낸 바와 같이, 상기한 제2 실시예와 마찬가지 방법에 의해, 실리콘 기판(11)의 상면에 구동 회로가 형성되고, 이 구동 회로를 매립하도록 층간 절연막(12)이 형성된다. 그 후, 층간 절연막(12) 상에 장벽 금속(31), 도전막(28) 및 하부 전극막(21W)이 이 순서대로 형성된다.
다음으로, 하부 전극막(21W) 상에, 실리콘층(62s) 및 금속층(62m)이 이 순서대로 퇴적되어, 쇼트키 다이오드(62W)를 형성한다. 여기에서, 쇼트키 다이오드(62W)는 n형 쇼트키 다이오드로서 형성된다. 그것은 통상의 실리콘 다이오드라는 면에서, 위에서부터 p-i-n의 도전형을 가지며, 하방을 향해서 전류가 흐르는 다이오드에 해당한다. 구체적으로, 실리콘층(62s)은 예컨대 인(P) 또는 비소(As)와 같이 도너 불순물(donor impurity)로 도핑된 n형 폴리실리콘을 퇴적시킴으로써 형성된다. 금속층(62m)은 예컨대, 플래티늄(Pt), 탄탈륨 질화물(TaN), 이리듐(Ir), 니켈(Ni), 티타늄 질화물(TiN) 또는 티타늄 실리사이드(TiSi2)로 형성된다.
그 다음, 쇼트키 다이오드(62W) 상에 스토퍼막(33)이 형성된다. 그 후, 상기한 제2 실시예와 마찬가지 방법에 의해, 하드 마스크(34) 및 레지스트 패턴(35)이 형성된다. 레지스트 패턴(35)은 워드선 가공용의 패턴 구성, 예컨대 워드선 방향으로 연장되는 라인 앤드 스페이스 패턴 구성을 가진다.
이후의 공정은 상기한 제2 실시예와 마찬가지이다. 좀 더 구체적으로, 도 12에 나타낸 바와 같이, 레지스트 패턴(35)(도 11 참조)의 패턴 구성이 하드 마스크(34)(도 11 참조)에 전사된다. 그 후, 하드 마스크(34)를 마스크로 사용해서 RIE를 실시하여, 스토퍼막(33), 금속층(62m), 실리콘층(62s), 하부 전극막(21W), 도전막(28), 장벽 금속(31) 및 층간 절연막(12)의 상부가 선택적으로 제거된다. 따라서, 이러한 막들이 비트선 방향을 따라 분단되고, 워드선 방향으로 연장되는 라인 형태로 가공된다. 이때, 도전막(28)으로부터 복수의 워드선 WL이 형성된다. 다음으로, 에칭에 의해 제거된 부분에 절연 재료(27)가 매립되고, 스토퍼막(33)을 스토퍼로서 사용해서 CMP을 실시함으로써 상면이 평탄화된다.
다음으로, 도 13에 나타낸 바와 같이, 스토퍼막(33) 상에, 하부 전극막(36), 가변 저항막(24W), 상부 전극막(25W) 및 스토퍼막(26W)이 이 순서대로 형성되고, 그 위에 하드 마스크(37) 및 레지스트 패턴(38)이 형성된다. 레지스트 패턴(38)은 필러 형성용의 패턴 구성, 예컨대 복수의 원기둥이 매트릭스 형태로 배열된 패턴을 가진다.
다음으로, 도 14에 나타낸 바와 같이, 레지스트 패턴(38)(도 13 참조)의 패턴 구성이 하드 마스크(37)(도 13 참조)에 전사되고, 이것을 마스크로 사용해서 RIE를 실시하고, 스토퍼막(26W), 상부 전극막(25W), 가변 저항막(24W), 하부 전극막(36), 스토퍼막(33) 및 쇼트키 다이오드(62W)의 상부가 선택적으로 제거된다. 따라서, 이러한 막들이 워드선 방향 및 비트선 방향의 양방향을 따라 분단되어, 필러 형태가 된다. RIE의 종단은 쇼트키 다이오드(62W)의 금속층(62m)과 실리콘층(62s) 사이의 계면보다 하방에 위치된다. 따라서, 금속층(62m)이 워드선 방향 및 비트선 방향의 양방향을 따라 확실하게 분단될 수 있다. 예를 들어, RIE의 종단은, 금속층(62m)과 실리콘층(62s) 사이의 계면 하방의 O 내지 35nm의 범위 내에 위치된다. 그 후, 하드 마스크(37)가 제거된다. 따라서, 필러(16)가 형성된다.
다음으로, 도 15에 나타낸 바와 같이, 필러(16) 사이에 절연 재료(27)가 매립되고, CMP에 의해 상면이 평탄화된다.
다음으로, 도 16에 나타낸 바와 같이, 필러(16) 상에, 도전막(29), 하부 전극막(21B), 쇼트키 다이오드(62B) 및 스토퍼막(40)이 이 순서대로 형성된다. 여기에서, 실리콘층(62s) 및 금속층(62m)을 이 순서대로 퇴적함으로써, 쇼트키 다이오드(62B)가 p형 쇼트키 다이오드로서 형성된다. 이것은 통상의 실리콘 다이오드라는 면에서, 위에서부터 n-i-p의 도전형을 가지며, 상방을 향해서 전류가 흐르는 다이오드에 해당한다. 구체적으로, 실리콘층(62s)은 예컨대 붕소(B)와 같이 억셉터 불순물(acceptor impurity)로 도핑된 p형 폴리실리콘을 퇴적시킴으로써 형성된다. 금속층(62m)은 예컨대 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al) 또는 탄탈륨(Ta)으로 형성된다.
다음으로, 스토퍼막(40) 상에 하드 마스크(도시되지 않음)가 형성되고, 비트선 가공용의 패턴 구성으로 패터닝된다. 이것을 마스크로 사용해서 RIE를 실시하여, 스토퍼막(40), 금속층(62m), 실리콘층(62s), 하부 전극막(21B) 및 도전막(29)이 워드선 방향을 따라 분단되고, 비트선 방향으로 연장되는 라인 형태로 가공된다. 따라서, 복수의 비트선 BL이 도전막(29)으로부터 형성된다. 그 후, RIE에 의해 제거된 부분에 절연 재료(27)가 매립된다.
다음으로, 도 13에 나타낸 공정과 같이, 스토퍼막(40) 상에, 하부 전극막(도시되지 않음), 가변 저항막(도시되지 않음), 상부 전극막(도시되지 않음) 및 스토퍼막(도시되지 않음)이 이 순서대로 형성된다. 그 후, 복수의 원기둥이 매트릭스 형태로 배열된 하드 마스크(도시되지 않음)가 형성되고, 이것을 마스크로 사용해서 RIE를 실시한다. 이러한 RIE의 종단은 쇼트키 다이오드(62B)의 금속층(62m)과 실리콘층(62s) 사이의 계면보다 하방에, 예컨대 이 계면 하방의 0 내지 35nm의 범위 내에 위치된다. 따라서, 스토퍼막, 상부 전극막, 가변 저항막, 하부 전극막, 스토퍼막(40) 및 쇼트키 다이오드(62B)의 금속층(62m)이, 비트선 방향 및 워드선 방향의 양방향을 따라 분단된다.
그 후, 마찬가지로, 필러 형성, 워드선 가공, 필러 형성 및 비트선 가공을 반복하여, 메모리 셀부를 형성한다. 여기에서, 쇼트키 다이오드는 하측에 반도체층이 배치되고 상측에 금속층이 배치되도록 형성되고, 필러의 가공은 쇼트키 다이오드의 실리콘층의 내부에서 종단된다. 따라서, 본 실시예에 따른 반도체 메모리 장치가 제조된다. 상술한 각 공정에서의 앞서 말한 것 이외의 조건은, 상기한 제2 실시예와 동일하다.
본 실시예에 따르면, 쇼트키 다이오드로 구현되는 다이오드를 구비한 반도체 메모리 장치가 제조될 수 있다. 본 실시예의 앞서 말한 것 이외의 작용 효과는, 상기한 제1 및 제2 실시예와 동일하다.
다음으로, 본 발명의 제4 실시예에 대해서 설명한다.
본 실시예는, 반도체 메모리 장치의 제조 방법에 관한 것이다.
도 17 내지 도 22는, 본 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시하는 공정 사시도이다.
본 실시예에서는, 상기한 제2 실시예와 마찬가지로, 다이오드는 pin 다이오드로서 구현된다. 그러나, 그 가공 방법은 상기한 제2 실시예와 상이하다.
우선, 도 17에 나타낸 바와 같이, 실리콘 기판(11)의 상면에 구동 회로가 형성되고, 이 구동 회로를 매립하도록 실리콘 기판(11) 상에 층간 절연막(12)이 형성된다. 다음으로, 층간 절연막(12) 상에, 장벽 금속(31), 도전막(28), 하부 전극막(21W), pin 다이오드(22W), 중간 전극막(23W), 가변 저항막(24W), 상부 전극막(25W) 및 스토퍼막(26W)이 이 순서대로 형성된다. pin 다이오드(22W)를 형성함에 있어, 실리콘을 포함하는 n형층(22n), i형층(22i) 및 p형층(22p)이 이 순서대로 퇴적된다. 이 시점에서는 각각의 이러한 막들은 아직 분단되지 않고, 비트선 방향 및 워드선 방향의 양방향에 대하여 평행한 평면을 형성하는 연속막이다.
그 후, 스토퍼막(26W) 상에 하드 마스크(34)가 형성된다. 다음으로, 레지스트막이 형성되어, 리소그래피법에 의해 레지스트 패턴(35)이 패터닝된다. 메모리 셀부(13)(도 1 참조)가 형성될 영역에서는, 레지스트 패턴(35)은 워드선 가공용의 패턴 구성, 구체적으로 워드선 방향으로 연장되는 라인 앤드 스페이스 구성을 가진다. 그 후, 레지스트 패턴(35)을 마스크로 사용해서 RIE를 실시하고, 레지스트 패턴(35)의 패턴 구성이 하드 마스크(34)에 전사된다.
다음으로, 도 18에 나타낸 바와 같이, 패터닝된 하드 마스크(34)를 마스크로 사용해서 RIE를 실시하여, 스토퍼막(26W), 상부 전극막(25W), 가변 저항막(24W), 중간 전극막(23W), pin 다이오드(22W), 하부 전극막(21W), 도전막(28) 및 장벽 금속(31)이 선택적으로 제거되고, 층간 절연막(12)의 상부도 선택적으로 제거된다. 따라서, 이러한 막들은 비트선 방향을 따라 분단되고, 워드선 방향으로 연장되는 라인 형태로 가공된다. 따라서, 도전막(28)으로부터 복수의 워드선 WL이 형성된다.
다음으로, 도 19에 나타낸 바와 같이, 에칭에 의해 제거된 부분에 절연 재료(27)가 매립되고, 스토퍼막(26W)을 스토퍼로서 사용해서 CMP에 의해 상면이 평탄화된다.
다음으로, 도 20에 나타낸 바와 같이, 스토퍼막(26W) 상에, 도전막(29), 하부 전극막(21B), pin 다이오드(22B), 중간 전극막(23B), 가변 저항막(24B), 상부 전극막(25B) 및 스토퍼막(26B)이 이 순서대로 형성된다. 여기에서, p형층(22p), i형층(22i) 및 n형층(22n)이 이 순서대로 퇴적됨으로써 pin 다이오드(22B)가 형성된다. 다음으로, 스토퍼막(26B) 상에 하드 마스크(44) 및 레지스트 패턴(45)이 형성된다. 레지스트 패턴(45)은 비트선 가공용의 패턴 구성, 구체적으로 비트선 방향으로 연장되는 라인 앤드 스페이스 구성을 가진다.
다음으로, 도 21에 나타낸 바와 같이, 레지스트 패턴(45)의 패턴 구성은 하드 마스크(44)에 전사되고, 이것을 마스크로 사용해서 RIE를 실시하여, 스토퍼막(26B), 상부 전극막(25B), 가변 저항막(24B), 중간 전극막(23B), pin 다이오드(22B), 하부 전극막(21B), 도전막(29), 스토퍼막(26W), 상부 전극막(25W), 가변 저항막(24W), 중간 전극막(23W)을 선택적으로 제거하고, 계속해서 pin 다이오드(22W)의 상부도 선택적으로 제거한다. 이러한 RIE의 종단은, 예컨대 pin 다이오드(22W)의 p형층(22p)과 i형층(22i) 사이의 계면 하방의 0 내지 35nm의 범위 내에 위치된다. 그 후, 도 22에 나타낸 바와 같이, RIE에 의해 제거된 부분에 절연 재료(27)가 매립되고, 상면이 평탄화된다.
따라서, 스토퍼막(26B)으로부터 도전막(29)(도 21 참조)까지 연장된 부분은 워드선 방향을 따라 분단되어 비트선 방향으로 연장되는 라인 형태로 가공된다. 이때, 도전막(29)은 복수의 비트선 BL으로 전환된다. 도 18에 나타낸 RIE에 의해 비트선 방향을 따라 이미 분단되어 있는 스토퍼막(26W)으로부터 중간 전극막(23W)까지의 연장 부분은, 이 때 RIE에 의해 워드선 방향을 따라서도 분단되어, 그 결과 수직 방향으로 연장되는 사각기둥형의 필러로 전환된다. 또한, pin 다이오드(22W)의 상부도 필러 구성으로 가공된다. 이에 반해, pin 다이오드(22W)의 하부는 워드선 방향으로 연장되는 라인 형태로 유지된다.
다음으로, 도 17에 나타낸 공정과 마찬가지 공정에 의해, 스토퍼막(26B) 상에 도전막(28), pin 다이오드(22W), 가변 저항막(24W) 등이 적층되고, RIE에 의해 비트선 방향을 따라 분단된다. 이러한 RIE의 종단은 pin 다이오드(22B)의 상부에 위치된다. 따라서, 가변 저항막(24W), pin 다이오드(22W) 및 도전막(28)은 워드선 방향으로 연장되는 라인 형태로 가공된다. 워드선 WL 하방에 적층된 가변 저항막(24B) 등은, 도 21에 나타낸 공정에서, 이미 비트선 방향으로 연장되는 라인 형태로 가공되었다. 따라서, 본 공정에서는 그것들은 필러 형태가 된다.
그 후, 마찬가지로, 비트선으로 기능하는 도전막, pin 다이오드, 가변 저항막, 워드선으로 기능하는 도전막, pin 다이오드 및 가변 저항막이 순차적으로 퇴적되어, 비트선 방향을 따라 대상물을 분단하는 에칭과, 워드선 방향을 따라 대상물을 분단하는 에칭이 실시되어 가변 저항막의 근방에서 에칭 영역들이 수직 방향으로 서로 중첩된다. 따라서, 비트선 및 워드선이 라인 구성으로 가공되고, 가변 저항막이 매트릭스 구성으로 가공된다. 따라서, 본 실시예에 따른 반도체 메모리 장치가 제조된다. 상술한 공정에서의 앞서 말한 것 이외의 조건은, 상기한 제2 실시예와 동일하다.
본 실시예에 따르면, 제2 실시예와 비교하여, 필러를 형성하기 위한 리소그래피가 불필요하다. 따라서, 노광의 횟수가 저감될 수 있다. 따라서, 반도체 메모리 장치의 제조 비용이 저감될 수 있다. 본 실시예에서의 앞서 말한 것 이외의 작용 효과는, 상기한 제1 및 제2 실시예와 동일하다.
본 실시예에서는, 다이오드는 pin 다이오드로서 구현된다. 그러나, 상기한 제3 실시예와 같이, 대신에 쇼트키 다이오드가 형성될 수도 있다.
이상, 실시예들을 참조하여 본 발명을 설명하였다. 그러나, 본 발명은 이러한 실시예들에 한정되는 것은 아니다. 당업자는, 구성 요소의 추가, 삭제 혹은 설계 변경 또는 공정의 추가, 생략 혹은 조건 변경을 통해 적절하게 상기한 각 실시예를 변경할 수 있으며, 그러한 변경예들은 또한 본 발명의 요지에 속하는 한, 본 발명의 범위에 포함된다.
11: 실리콘 기판
12: 층간 절연막
13: 메모리 셀부
14: 워드선 배선층
15: 비트선 배선층
16: 필러
22W,22B: pin 다이오드
23W,23B: 중간 전극막
24W,24B: 가변 저항막
25W,25B: 상부 전극막
26W,26B: 스토퍼막

Claims (20)

  1. 반도체 메모리 장치로서,
    기판;
    제1 방향으로 연장되는 복수의 제1 전위 공급선을 포함하는 제1 배선층;
    상기 제1 방향에 대하여 교차하는 제2 방향으로 연장되는 복수의 제2 전위 공급선을 포함하는 제2 배선층;
    상기 제1 전위 공급선과 상기 제2 전위 공급선 사이에 배치된 가변 저항막; 및
    상기 가변 저항막이 개재되어 있는 상기 제1 전위 공급선 및 상기 제2 전위 공급선 중 상기 기판에 근접 배치된 전위 공급선과 상기 가변 저항막 사이에 배치되고, 상기 기판에 근접 배치된 상기 전위 공급선을 따라 연장되고 상기 제1 전위 공급선으로부터 상기 제2 전위 공급선을 향하는 방향으로 전류가 흐르게 하는 다이오드
    를 포함하고,
    상기 제1 배선층 및 상기 제2 배선층은 상기 기판 상에 교대로 적층되고,
    상기 다이오드의 상면에서의 상기 가변 저항막의 바로 아래 영역 이외의 영역은, 모두 상기 바로 아래 영역보다 하방에 위치하는, 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 다이오드는 pin 다이오드인, 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 다이오드는 상기 제1 전위 공급선 측으로부터 상기 제2 전위 공급선 측을 향하여 p형층, i형층 및 n형층이 순서대로 배치되어 있는, 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 다이오드는 실리콘으로 형성되는, 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 다이오드는 상측에 금속층이 배치되고 하측에 반도체층이 배치되는 쇼트키 다이오드인, 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 금속층은 상기 반도체층보다 상기 제1 전위 공급선에 근접 배치되고, 플래티늄, 탄탈륨 질화물, 이리듐, 니켈, 티타늄 질화물 및 티타늄 실리사이드로 구성된 그룹으로부터 선택된 적어도 1 종류의 금속으로 형성되고, 상기 반도체층은 n형 도전형을 가지는 실리콘으로 형성되는, 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 금속층은 상기 반도체층보다 상기 제2 전위 공급선에 근접 배치되고, 하프늄, 지르코늄, 알루미늄 및 탄탈륨으로 구성된 그룹으로부터 선택된 적어도 1 종류의 금속으로 형성되고, 상기 반도체층은 p형 도전형을 가지는 실리콘으로 형성되는, 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 다이오드는 수직 방향으로 적층되고 서로 다른 전기적 성질을 가지는 복수의 층을 포함하며,
    상기 복수의 층 중 제2 상층(second uppermost layer)은 35nm보다 두꺼운 두께를 가지며,
    상기 다이오드의 상면에서의 상기 바로 아래 영역 이외의 영역의 수직 방향의 위치는 상기 복수의 층 중 최상층과 상기 제2 상층 사이의 계면보다 하방이며, 상기 계면의 하방 35 nm 위치보다 상방에 배치되는, 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 다이오드는 pin 다이오드인, 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 최상층은 p형층 및 n형층 중 하나이며, 상기 제2 상층은 i형층이고, 상기 계면은 메모리 셀 당 도펀트의 수가 평균 1개가 되는 도펀트 농도를 가지는 위치에 배치되는, 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 최상층은 p형층 및 n형층 중 하나이며, 상기 제2 상층은 i형층이고, 상기 i형층의 평균 도펀트의 수는 1개 미만인, 반도체 메모리 장치.
  12. 제8항에 있어서,
    상기 다이오드는 상측에 금속층이 배치되고 하측에 반도체층이 배치되는 쇼트키 다이오드인, 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 가변 저항막이 개재되어 있는 상기 제1 전위 공급선 및 상기 제2 전위 공급선 중 상기 기판측에서 더 멀리 배치된 전위 공급선과 상기 가변 저항막 사이에 배치된 상부 전극막을 더 포함하고,
    상기 다이오드는 상기 상부 전극막보다 측방으로 두꺼운, 반도체 메모리 장치.
  14. 반도체 메모리 장치의 제조 방법으로서,
    기판 상에 제1 도전막을 형성하는 공정;
    상기 제1 도전막 상에 하방을 향해서 전류가 흐르도록 구성된 제1 다이오드를 형성하는 공정;
    상기 제1 도전막 및 상기 제1 다이오드를 제1 방향을 따라 분단하는 공정;
    상기 제1 다이오드 상에 제1 가변 저항막을 형성하는 공정;
    상기 제1 다이오드의 상부 및 상기 제1 가변 저항막을 상기 제1 방향 및 상기 제1 방향에 대하여 교차하는 제2 방향의 양방향을 따라 분단하는 공정;
    상기 제1 가변 저항막 상에 제2 도전막을 형성하는 공정;
    상기 제2 도전막 상에 상방을 향해서 전류가 흐르도록 구성된 제2 다이오드를 형성하는 공정;
    상기 제2 도전막 및 상기 제2 다이오드를 상기 제2 방향을 따라 분단하는 공정;
    상기 제2 다이오드 상에 제2 가변 저항막을 형성하는 공정; 및
    상기 제2 다이오드의 상부 및 상기 제2 가변 저항막을 상기 제1 방향 및 상기 제2 방향의 양방향을 따라 분단하는 공정
    을 포함하는, 반도체 메모리 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 다이오드를 형성하는 공정은, 반도체 재료로 구성되는 n형층, i형층 및 p형층을 순서대로 퇴적시키는 공정을 포함하고,
    상기 제1 다이오드의 상부 및 상기 제1 가변 저항막을 상기 제1 방향 및 상기 제2 방향의 양방향을 따라 분단하는 공정은, 상기 제1 다이오드의 상면으로부터 상기 제1 다이오드의 상기 i형층의 내부까지의 범위 내에 종단(endpoint)이 위치되도록 에칭을 실시하는 공정을 포함하고,
    상기 제2 다이오드를 형성하는 공정은, 반도체 재료로 구성되는 p형층, i형층 및 n형층을 순서대로 퇴적시키는 공정을 포함하고,
    상기 제2 다이오드의 상부 및 상기 제2 가변 저항막을 상기 제1 방향 및 상기 제2 방향의 양방향을 따라 분단하는 공정은, 상기 제2 다이오드의 상면으로부터 상기 제2 다이오드의 상기 i형층의 내부까지의 범위 내에 종단이 위치되도록 에칭을 실시하는 공정을 포함하는, 반도체 메모리 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 다이오드의 상면으로부터 상기 제1 다이오드의 상기 i형층의 내부까지의 범위 내에 종단이 위치되도록 에칭을 실시하는 공정에서, 상기 종단은 상기 p형층과 상기 i형층 사이의 계면으로부터 상기 계면의 하방 35 nm 위치까지의 범위 내에 위치되고,
    상기 제2 다이오드의 상면으로부터 상기 제2 다이오드의 상기 i형층의 내부까지의 범위 내에 종단이 위치되도록 에칭을 실시하는 공정에서, 상기 종단은 상기 n형층과 상기 i형층 사이의 계면으로부터 상기 계면의 하방 35 nm 위치까지의 범위 내에 위치되는, 반도체 메모리 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 제1 다이오드를 형성하는 공정은, n형 도전형을 가지는 반도체층 및 금속층을 순서대로 퇴적시키는 공정을 포함하고,
    상기 제1 다이오드의 상부 및 상기 제1 가변 저항막을 상기 제1 방향 및 상기 제2 방향의 양방향을 따라 분단하는 공정은, 상기 제1 다이오드에서 상기 금속층과 상기 반도체층 사이의 계면보다 하방에 종단이 위치되도록 에칭을 실시하는 공정을 포함하고,
    상기 제2 다이오드를 형성하는 공정은, p형 도전형을 가지는 반도체층 및 금속층을 순서대로 퇴적시키는 공정을 포함하고,
    상기 제2 다이오드의 상부 및 상기 제2 가변 저항막을 상기 제1 방향 및 상기 제2 방향의 양방향을 따라 분단하는 공정은, 상기 제2 다이오드에서 상기 금속층과 상기 반도체층 사이의 계면보다 하방에 종단이 위치되도록 에칭을 실시하는 공정을 포함하는, 반도체 메모리 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 종단은 상기 계면의 하방 0 내지 35nm 범위 내에 위치되는, 반도체 메모리 장치의 제조 방법.
  19. 반도체 메모리 장치의 제조 방법으로서,
    기판 상에 제1 도전막을 형성하는 공정;
    상기 제1 도전막 상에 하방을 향해서 전류가 흐르도록 구성된 제1 다이오드를 형성하는 공정;
    상기 제1 다이오드 상에 제1 가변 저항막을 형성하는 공정;
    상기 제1 도전막, 상기 제1 다이오드 및 상기 제1 가변 저항막을 제1 방향을 따라 분단하는 공정;
    상기 제1 가변 저항막 상에 제2 도전막을 형성하는 공정;
    상기 제2 도전막 상에 상방을 향해서 전류가 흐르도록 구성된 제2 다이오드를 형성하는 공정;
    제2 가변 저항막을 상기 제2 다이오드 상에 형성하는 공정; 및
    상기 제1 다이오드의 상부, 상기 제1 가변 저항막, 상기 제2 도전막, 상기 제2 다이오드 및 상기 제2 가변 저항막을 상기 제1 방향에 대하여 교차하는 제2 방향을 따라 분단하는 공정
    을 포함하는, 반도체 메모리 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 다이오드를 형성하는 공정은, 반도체 재료로 구성되는 n형층, i형층 및 p형층을 순서대로 퇴적시키는 공정을 포함하고,
    상기 제2 다이오드를 형성하는 공정은, 반도체 재료로 구성되는 p형층, i형층 및 n형층을 순서대로 퇴적시키는 공정을 포함하고,
    상기 제1 다이오드의 상부, 상기 제1 가변 저항막, 상기 제2 도전막, 상기 제2 다이오드 및 상기 제2 가변 저항막을 상기 제2 방향을 따라 분단하는 공정은, 상기 제1 다이오드의 상면으로부터 상기 i형층의 내부까지의 범위 내에 종단이 위치되도록 에칭을 실시하는 공정을 포함하는, 반도체 메모리 장치의 제조 방법.
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